TWI824570B - 半導體裝置、晶圓及晶圓之製造方法 - Google Patents

半導體裝置、晶圓及晶圓之製造方法 Download PDF

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TWI824570B
TWI824570B TW111122686A TW111122686A TWI824570B TW I824570 B TWI824570 B TW I824570B TW 111122686 A TW111122686 A TW 111122686A TW 111122686 A TW111122686 A TW 111122686A TW I824570 B TWI824570 B TW I824570B
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荒井伸也
中塚圭祐
蘆立浩明
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Abstract

實施方式提供一種能夠抑制貼合面及貼合面附近之不良情況之半導體裝置、晶圓及晶圓之製造方法。  實施方式之半導體裝置具有第1積層體、及與第1積層體貼合之第2積層體。第1積層體具有設置於第1積層體與第2積層體貼合之第1貼合面之第1焊墊。第2積層體具有於第1貼合面處與第1焊墊接合之第2焊墊。將自第1積層體朝向第2積層體之方向設為第1方向，將與第1方向交叉之方向設為第2方向，將與第1方向及第2方向交叉之方向設為第3方向，將第3方向上之第1焊墊、第2焊墊各自之尺寸設為PX1、PX2，將第2方向上之第1焊墊、第2焊墊各自之尺寸設為PY1、PY2時，第1焊墊、第2焊墊各自之尺寸滿足下述式(1)、(2)之至少一者。  PX1＞PY1…(1)，PY2＞PX2…(2)

Description

半導體裝置、晶圓及晶圓之製造方法
本發明之實施方式係關於一種半導體裝置、晶圓及晶圓之製造方法。
已知有一種將記憶胞三維地積層之NAND(Not-And，反及)型快閃記憶體。
本發明提供一種能夠抑制貼合面及貼合面附近之不良情況之半導體裝置、晶圓及晶圓之製造方法。
實施方式之半導體裝置具有第1積層體、及與第1積層體貼合之第2積層體。第1積層體具有第1配線及第1焊墊。第1焊墊設置於第1積層體與第2積層體貼合之第1貼合面，且經由第1通孔而與第1配線電性連接。第2積層體具有第2配線及第2焊墊。第2焊墊經由第2通孔而與第2配線電性連接，且於第1貼合面處與第1焊墊接合。將自第1積層體朝向第2積層體之方向設為第1方向，將與第1方向交叉之方向設為第2方向，將與第1方向及第2方向交叉之方向設為第3方向，將第3方向上之第1焊墊之尺寸設為PX1，將第2方向上之第1焊墊之尺寸設為PY1，將第3方向上之第2焊墊之尺寸設為PX2，將第2方向上之第2焊墊之尺寸設為PY2時，第1焊墊之尺寸及第2焊墊之尺寸滿足下述式(1)、(2)之至少一者。
PX1>PY1...(1)
PY2>PX2...(2)
1:半導體裝置
2:記憶體控制器
10:記憶胞陣列
11:列解碼器
12:感測放大器
13:定序器
15,16:基板
22:接觸插塞
23:字配線層
24:通孔插塞
31:電晶體
32:閘極電極
33:接觸插塞
34,35,36,43,136a,136b,143a,143b:配線層
37,42,137a,137b,142a,142b:通孔插塞
38,41,138a,138b,141a,141b:金屬焊墊
38A:虛設焊墊
41A:虛設焊墊
45:通孔插塞
46:金屬焊墊
47:鈍化膜
52:絕緣膜
53:層間絕緣膜
54:層間絕緣膜
60:記憶體膜
61:絕緣層
62:阻擋絕緣膜
63:電荷儲存膜
64:隧道絕緣膜
65:半導體主體
66:芯
100,100A,100A1,100A2:電路晶片
200,200A,200A1,200A2:陣列晶片
ADD:位址資訊
BL(BL0~BLm):位元線
BLK:塊
CL:柱狀部
CMD:指令
DAT:寫入資料
MT0~MTn:記憶胞電晶體
P:開口部
S:貼合面
S1:第1選擇電晶體
S2:第2選擇電晶體
SGD0~SGD3:選擇閘極線
SGS:選擇閘極線
SL:源極線
SL1:第1層
SL2:第2層
ST:階梯構造部
STR(STR0~STR3):串
W:晶圓
W1,W3:電路晶圓
W2,W4:陣列晶圓
WL:字元線
圖1係表示第1實施方式之半導體裝置及記憶體控制器之方塊圖。
圖2係表示第1實施方式之半導體裝置之記憶胞陣列之一部分之等效電路之圖。
圖3係表示第1實施方式之半導體裝置之一部分之剖視圖。
圖4係將第1實施方式之半導體記憶裝置之柱狀部之附近放大後之剖視圖。
圖5A係將第1實施方式之半導體裝置之金屬焊墊之附近放大後之剖視圖。
圖5B係將第1實施方式之半導體裝置之金屬焊墊38之附近放大後之俯視圖。
圖5C係將第1實施方式之半導體裝置之金屬焊墊41之附近放大後之俯視圖。
圖6係表示第1實施方式之半導體裝置1之製造方法之剖視圖。
圖7係表示第1實施方式之半導體裝置1之製造方法之剖視圖。
圖8係表示第2實施方式之晶圓W之構造之概略立體圖。
圖9係沿著圖8之F-F線之剖視圖。
圖10A係將第2實施方式之晶圓之貼合面S之附近放大後之剖視圖。
圖10B係將第2實施方式之變化例之晶圓之貼合面S之附近放大後之剖視圖。
圖11係表示第2實施方式之製造方法之剖視圖。
圖12係用以說明MAG修正之電路晶圓之俯視圖。
圖13係將用以說明MAG修正之電路晶圓之配線層136b之附近放大後之俯視圖。
以下，參照圖式，就實施方式之半導體裝置、晶圓及晶圓之製造方法進行說明。於以下說明中，對具有相同或類似之功能之構成標註相同之符號。而且，有時省略該等構成之重複之說明。又，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同之符號。構成參照符號之文字之後之數字係用以區分由包含相同文字之參照符號表示，且具有相同構成之要素彼此的。於無須區分由包含相同文字之參照符號表示之要素彼此之情形時，該等要素分別由僅包含文字之參照符號表示。圖式係示意性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。
於本申請中，所謂「連接」，並不限定於物理連接之情況，亦包含電性連接之情況。於本申請中，所謂「平行」、「正交」或「相同」，分別亦包含「大致平行」、「大致正交」或「大致相同」之情況。於本申請中，所謂「沿A方向延伸」，例如指A方向之尺寸較下述X方向、Y方向及Z方向各自之尺寸中最小之尺寸大。此處提到之「A方向」為任意方向。
首先，對X方向、Y方向、Z方向進行定義。X方向及Y方向為與下述基板15之表面大致平行之方向。X方向與Y方向相互正交。Z方向為與X方向及Y方向正交，且遠離基板15之方向。但是，該等表述係為了方便起見之表述，並不規定重力方向。於本實施方式中，Z方向為 「第1方向」之一例，Y方向為「第2方向」之一例，X方向為「第3方向」之一例。
以下所參照之圖式中，例如，Y方向對應於位元線BL之延伸方向，Z方向對應於對用於形成半導體裝置1之基板15之表面而言之鉛垂方向。於本說明書中，將+Z方向作為上方向處理，將-Z方向作為下方向處理。-Z方向既可與重力方向一致，亦可不與重力方向一致。
又，以下所參照之圖式中，於俯視圖中，為了使圖便於觀察而對一部分構成適當附加影線。俯視圖中所附加之影線未必與附加有影線之構成要素之素材或特性相關聯。於俯視圖及剖視圖之各圖中，為了使圖便於觀察，而適當省略了配線、觸點、層間絕緣膜等一部分構成要素之圖示。
<1>第1實施方式
以下，就第1實施方式之半導體裝置1進行說明。
<1-1>半導體裝置1之整體構成
圖1係表示半導體裝置1及記憶體控制器2之方塊圖。半導體裝置1為非揮發性之半導體裝置，例如為NAND型快閃記憶體。半導體裝置1例如具備記憶胞陣列10、列解碼器11、感測放大器12及定序器13。
記憶胞陣列10包含複數個塊BLK0~BLKn(n為1以上之整數)。各塊BLK係非揮發性之記憶胞電晶體MT(參照圖2)之集合。於記憶胞陣列10，設置有複數個位元線及複數個字元線。各記憶胞電晶體MT連接於1根位元線與1根字元線。關於記憶胞陣列10之詳細之構成將於下文敍述。
列解碼器11基於自外部之記憶體控制器2接收到之位址資訊ADD，選擇1個塊BLK。列解碼器11藉由對複數個字元線之每一個施加所期望之電壓，來控制對記憶胞陣列10之資料之寫入動作及讀出動作。
感測放大器12根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所期望之電壓。感測放大器12基於位元線之電壓判定記憶於記憶胞電晶體MT中之資料，將經判定後之讀出資料DAT發送至記憶體控制器2。
定序器13基於自記憶體控制器2接收到之指令CMD，控制半導體記憶裝置1整體之動作。
以上所說明之半導體裝置1及記憶體控制器2亦可由該等組合而構成1個半導體裝置。半導體裝置例如可例舉如SD(Secure Digital，安全數位)(註冊商標)卡般之記憶卡或SSD(Solid State Drive，固態驅動器)等。
<1-2>記憶胞陣列10之電路構成
接下來，就記憶胞陣列10之電性構成進行說明。
圖2係表示記憶胞陣列10之一部分之等效電路之圖。圖2抽出了記憶胞陣列10中所包含之一個塊BLK來圖示。塊BLK包含複數個(例如4個)串STR0~STR3。
各串STR0~STR3係複數個NAND串NS之集合體。各NAND串NS之一端連接於位元線BL0~BLm(m為1以上之整數)中之任一者。NAND串NS之另一端連接於源極線SL。各NAND串NS包含複數個記憶胞電晶體MT0~MTn(n為1以上之整數)、第1選擇電晶體S1及第2選擇電晶體S2。
複數個記憶胞電晶體MT0~MTn相互串聯地電性連接。記憶胞電晶體MT包含控制閘極及記憶體積層膜(例如電荷儲存膜)，且非揮發地記憶資料。記憶胞電晶體MT根據施加至控制閘極之電壓，使記憶體積層膜之狀態變化(例如將電荷儲存至電荷儲存膜)。記憶胞電晶體MT之控制閘極連接於對應之字元線WL0~WLn中之任一者。記憶胞電晶體MT經由字元線WL而與列解碼器11電性連接。
各NAND串NS中之第1選擇電晶體S1連接於複數個記憶胞電晶體MT0~MTn與任一個位元線BL0~BLm之間。第1選擇電晶體S1之汲極連接於任一個位元線BL0~BLm。第1選擇電晶體S1之源極連接於記憶胞電晶體MTn。各NAND串NS中之第1選擇電晶體S1之控制閘極連接於任一個選擇閘極線SGD0~SGD3。第1選擇電晶體S1經由選擇閘極線SGD而與列解碼器11電性連接。第1選擇電晶體S1於選擇閘極線SGD0~SGD3之任一個選擇閘極線被施加規定之電壓之情形時，將NAND串NS與位元線BL連接。
各NAND串NS中之第2選擇電晶體S2連接於複數個記憶胞電晶體MT0~MTn與源極線SL之間。第2選擇電晶體S2之汲極連接於記憶胞電晶體MT0。第2選擇電晶體S2之源極連接於源極線SL。第2選擇電晶體S2之控制閘極連接於選擇閘極線SGS。第2選擇電晶體S2經由選擇閘極線SGS而與列解碼器11電性連接。第2選擇電晶體S2於選擇閘極線SGS被施加規定之電壓之情形時，將NAND串NS與源極線SL連接。
再者，記憶胞陣列10亦可係除上述說明以外之其他電路構成。例如，各塊BLK所包含之各串STR之個數、各NAND串NS所包含之 記憶胞電晶體MT、以及選擇電晶體S1及S2之個數亦可變更。又，NAND串NS亦可包含1個以上之虛設電晶體。
<1-3>半導體裝置之構造
以下，就本實施方式中之半導體裝置1之構造之一例進行說明。
再者，以下所參照之圖式中，於俯視圖中，為了使圖便於觀察而適當地附加影線。俯視圖中所附加之影線未必與附加有影線之構成要素之素材或特性相關聯。於剖視圖中，為了使圖便於觀察而適當地省略了絕緣層(層間絕緣膜)、配線、觸點等構成要素。
圖3係表示第1實施方式之半導體裝置之構造之剖視圖。圖3之半導體裝置1係電路晶片100與陣列晶片200貼合而成之三維記憶體。電路晶片100係「第1積層體」之例子，陣列晶片200係「第2積層體」之例子。
陣列晶片200具備包含複數個記憶胞之記憶胞陣列10、記憶胞陣列10上之絕緣膜52及記憶胞陣列10下之層間絕緣膜54。絕緣膜52例如為氧化矽膜或氮化矽膜。層間絕緣膜54例如為氧化矽膜、或包含氧化矽膜及其他絕緣膜之積層膜。
電路晶片100設置於陣列晶片200下。符號S表示陣列晶片200與電路晶片100之貼合面。貼合面S為第1貼合面之例子。電路晶片100具備層間絕緣膜53及層間絕緣膜53下之基板15。層間絕緣膜53例如為氧化矽膜、或包含氧化矽膜及其他絕緣膜之積層膜。基板15例如為矽基板等半導體基板。
圖3中示出了與基板15之表面平行且相互垂直之X方向及Y方向、以及與基板15之表面垂直之Z方向。
陣列晶片200具備複數個字元線WL及源極線SL作為記憶胞陣列10內之電極層。圖3中示出了記憶胞陣列10之階梯構造部ST。各字元線WL經由接觸插塞22而與字配線層23電性連接。貫通複數個字元線WL之各柱狀部CL經由通孔插塞24而與位元線BL電性連接，且與源極線SL電性連接。源極線SL亦可包含作為半導體層之第1層SL1及作為金屬層之第2層SL2。
電路晶片100具備複數個電晶體31。各電晶體31具備介隔閘極絕緣膜而設置於基板15上之閘極電極32、以及設置於基板15內之源極擴散層(未圖示)及汲極擴散層(未圖示)。電路晶片100具備該等電晶體31之閘極電極32、設置於源極擴散層或汲極擴散層上之複數個接觸插塞33、設置於該等接觸插塞33上且包含複數個配線之配線層34、及設置於配線層34上且包含複數個配線之配線層35。
電路晶片100進而具備設置於配線層35上且包含複數個配線之配線層36、設置於配線層36上之複數個通孔插塞37、及設置於該等通孔插塞37上之複數個金屬焊墊38。配線層36例如可例示W(鎢)。配線層36係「第1配線」之例子。通孔插塞37例如可例示Cu(銅)或W(鎢)。通孔插塞37係「第1通孔」之例子。金屬焊墊38例如為Cu(銅)層或Al(鋁)層。金屬焊墊38係「第1焊墊」之例子。關於金屬焊墊38之詳細情況將於下文敍述。電路晶片100作為控制陣列晶片200之動作之控制電路(邏輯電路)而發揮功能。該控制電路由電晶體31等構成，且電性連接於金屬焊墊38。
電路晶片100亦可進而具備設置於電晶體31之上方之至少1個以上之虛設焊墊38A。該情形時之虛設焊墊38A與金屬焊墊38同樣地，設置於貼合面S，但不與電晶體31電性連接。
陣列晶片200具備設置於金屬焊墊38上之複數個金屬焊墊41、及設置於金屬焊墊41上之複數個通孔插塞42。又，陣列晶片200具備設置於該等通孔插塞42上且包含複數個配線之配線層43。金屬焊墊41經由通孔插塞42而與配線層43電性連接，且於貼合面S處與金屬焊墊38接合。配線層43例如可例示W(鎢)。配線層43係「第2配線」之例子。通孔插塞42例如可例示Cu(銅)或W(鎢)。通孔插塞42係「第2通孔」之例子。金屬焊墊41例如為Cu層或Al層。金屬焊墊41係「第2焊墊」之例子。關於金屬焊墊41之詳細情況將於下文敍述。
陣列晶片200進而於與階梯構造部ST於X方向上相鄰之區域中具備設置於配線層43之上方之複數個通孔插塞45、設置於該等通孔插塞45上或絕緣膜52上之金屬焊墊46、及設置於金屬焊墊46上或絕緣膜52上之鈍化膜47。金屬焊墊46例如為Cu層或Al層，作為圖1之半導體裝置1之外部連接焊墊(bonding pad)而發揮功能。鈍化膜47例如為氧化矽膜等絕緣膜，且具有使金屬焊墊46之上表面露出之開口部P。金屬焊墊46能經由該開口部P藉由接合線、焊料球、金屬凸塊等而連接於安裝基板或其他裝置。
陣列晶片200亦可進而於虛設焊墊38A上具備虛設焊墊41A。該情形時之虛設焊墊41A與金屬焊墊41同樣地，設置於貼合面S，但不與記憶胞陣列10連接。
圖4係表示第1實施方式之柱狀部CL之構造之剖視圖。
如圖4所示，記憶胞陣列10具備於層間絕緣膜54(參照圖1)上交替地積層之複數個字元線WL及複數個絕緣層61。字元線WL例如為W(鎢)層。絕緣層61例如為氧化矽膜。
柱狀部CL可依次包含記憶體膜60、半導體主體65及芯66。
芯66沿Z方向延伸，且為柱狀。芯66例如包含氧化矽。芯66處於半導體主體65之內側。
半導體主體65沿Z方向延伸。半導體主體65為具有底之筒狀。半導體主體65被覆芯66之外側面。半導體主體65例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體主體65係第1選擇電晶體S1、記憶胞電晶體MT及第2選擇電晶體S2各自之通道。通道係源極側與汲極側之間之載體之流路。
記憶體膜60沿Z方向延伸。記憶體膜60被覆半導體主體65之外側面。記憶體膜60例如包含隧道絕緣膜64、電荷儲存膜63及阻擋絕緣膜62。按隧道絕緣膜64、電荷儲存膜63、阻擋絕緣膜62之順序處於半導體主體65之附近。
隧道絕緣膜64位於電荷儲存膜63與半導體主體65之間。隧道絕緣膜64例如包含氧化矽、或氧化矽及氮化矽。隧道絕緣膜64為半導體主體65與電荷儲存膜63之間之電位障壁。
電荷儲存膜63位於各個字元線WL及絕緣層61與隧道絕緣膜64之間。電荷儲存膜63例如包含氮化矽。電荷儲存層63亦可係多晶矽層等半導體層。電荷儲存膜63與複數個字元線WL之每一個交叉之部分亦可分別作為電晶體發揮功能。根據電荷儲存膜63與複數個字元線WL交叉 之部分(電荷儲存部)內有無電荷或所儲存之電荷量，記憶胞電晶體MT保存資料。電荷儲存部處於各個字元線WL與半導體主體65之間，且周圍被絕緣材料包圍。
阻擋絕緣膜62例如位於各個絕緣層61與電荷儲存膜63之間。阻擋絕緣膜62例如包含氧化矽。阻擋絕緣膜62於加工時保護電荷儲存膜63免受蝕刻影響。
接下來，就第1實施方式之半導體裝置1之金屬焊墊38、41之配置及尺寸之詳細情況進行說明。
圖5A係將第1實施方式之半導體裝置1之金屬焊墊38、41之附近放大後之剖視圖。圖5B係第1實施方式之半導體裝置1之金屬焊墊38之附近之俯視圖。
如圖5A、圖5B所示，將X方向上之金屬焊墊之尺寸設為PX1，將Y方向上之金屬焊墊38之尺寸設為PY1，將X方向上之金屬焊墊41之尺寸設為PX2，將Y方向上之金屬焊墊之尺寸設為PY2時，半導體裝置1之金屬焊墊38、41各自之尺寸滿足下述式(1)、(2)之至少一者。
PX1>PY1...(1)
PY2>PX2...(2)
第1實施方式之半導體裝置1如上所述，係電路晶片100與陣列晶片200貼合而成之三維記憶體。其製造方法係於分別製造電路晶片100與陣列晶片200之後，於貼合面S處相互貼合。具體而言，將包含複數個電路晶片100之電路晶圓W1與包含複數個陣列晶片200之陣列晶圓W2貼合(參照圖6、7)，但此時，陣列晶圓W2產生翹曲之頻度較高。若陣列晶圓W2產生翹曲，則陣列晶片200之實際位置與本來之位置之間會於X方 向或/及Y方向上產生偏移。若產生此種偏移，則有可能導致金屬焊墊38、41彼此之接觸面積不足，結果導致貼合不充分。
因此，於第1實施方式之半導體裝置1中，金屬焊墊38、41之尺寸滿足上述式(1)、(2)之至少一者。即，例如，關於金屬焊墊38，藉由滿足上述式(1)(即使金屬焊墊38之X方向之尺寸大於Y方向之尺寸)，而即使金屬焊墊41之位置因上述翹曲而偏移，亦能夠穩定地確保金屬焊墊38、41彼此之貼合面。
再者，圖5A、圖5B中示出了已調整金屬焊墊38之尺寸之情況，但第1實施方式並不限定於該例。例如，如圖5C所示，亦可藉由調整金屬焊墊41之尺寸，來確保貼合面。具體而言，如圖5C所示，關於金屬焊墊41，藉由預先滿足上述式(2)(即預先使Y方向之尺寸大於X方向之尺寸)，而即使金屬焊墊41之位置因上述翹曲而偏移，亦能夠穩定地確保金屬焊墊38、41彼此之貼合面。
為了更穩定地確保金屬焊墊38、41彼此之貼合面，較佳為同時滿足上述式(1)、(2)。
第1實施方式之半導體裝置1之金屬焊墊38、41之至少一者於自Z方向之俯視下，亦可大致長方形。亦可使金屬焊墊38、41中一者為大致長方形，另一者為大致正方形。亦可使金屬焊墊38、41均為大致長方形。
又，於第1實施方式中，就更穩定地確保金屬焊墊38、41彼此之貼合面之觀點而言，較佳為使金屬焊墊38、41之尺寸滿足下述式(3)、(4)之至少一者。
PX1>PX2...(3)
PY2>PY1...(4)
關於金屬焊墊38、41之尺寸，藉由使PX1較PX2大，更能避免電路晶片100與陣列晶片200之貼合不良。同樣地，藉由使PY2較PY1大，更能避免電路晶片100與陣列晶片200之貼合不良。
為了更穩定地確保金屬焊墊38、41彼此之貼合面，較佳為同時滿足上述式(3)、(4)。
<1-4>半導體裝置1之製造方法
圖6及圖7係表示第1實施方式之半導體裝置1之製造方法之剖視圖。
圖6中示出了包含複數個陣列晶片200之陣列晶圓W2及包含複數個電路晶片100之電路晶圓W1。陣列晶圓W2亦被稱為「記憶體晶圓」，電路晶圓W1亦被稱為「CMOS(Complementary Metal-Oxide Semiconductor，互補金屬氧化物半導體)晶圓」。電路晶圓W1係第1晶圓之例子，陣列晶圓W2係第2晶圓之例子。
圖6之陣列晶圓W2之Z方向上之朝向與圖3之陣列晶片200之朝向相反。於本實施方式中，藉由將陣列晶圓W2與電路晶圓W1貼合來製造半導體裝置1。圖6中示出了為了貼合而使朝向反轉之前之陣列晶圓W2，圖3中示出了為了貼合而使朝向反轉並進行貼合及切割之後之陣列晶片200。
圖6中，符號S2表示陣列晶圓W2之上表面，符號S1表示電路晶圓W1之上表面。陣列晶圓W2具備設置於絕緣膜52下之基板16。基板16例如為矽基板等半導體基板。
於本實施方式中，首先，如圖6所示，於陣列晶圓W2之基板16上形成記憶胞陣列10、絕緣膜52、層間絕緣膜13、階梯構造部ST、複數個金屬焊墊41及至少1個以上之虛設焊墊41A等。例如，於基板16上依次形成複數個通孔插塞45、複數個配線層43、複數個通孔插塞42及複數個金屬焊墊41。
又，如圖6所示，於電路晶圓W1之基板15上形成層間絕緣膜53、電晶體31、複數個金屬焊墊38及至少1個以上之虛設焊墊38A等。例如，於基板15上依次形成接觸插塞33、複數個配線層34、複數個配線層35、複數個配線層36、複數個通孔插塞37及複數個金屬焊墊38。
接下來，如圖7所示，將陣列晶圓W2與電路晶圓W1貼合。陣列晶圓W2與電路晶圓W1可藉由機械壓力而貼合。藉此，將層間絕緣膜13與層間絕緣膜53黏接。
接下來，於400℃下將所貼合之陣列晶圓W2及電路晶圓W1進行退火。藉此，金屬焊墊41與金屬焊墊38、以及虛設焊墊41A與虛設焊墊38A於貼合面S處接合。
然後，利用CMP(Chemical Mechanical Polishing，化學機械拋光)去除基板16之後，將陣列晶圓W2及電路晶圓W1切斷成複數個晶片。此時，亦可利用CMP將基板15薄膜化。如此地製造圖3之半導體裝置1。圖3中示出了包含複數個金屬焊墊38之電路晶片100、及配置於各金屬焊墊38上之包含金屬焊墊41之陣列晶片200。再者，圖3中所示之金屬焊墊46及鈍化膜47係例如於去除基板16(及基板15之薄膜化)之後，形成於絕緣膜52上。
再者，於本實施方式中，係將陣列晶圓W2與電路晶圓W1貼合，但亦可將陣列晶圓W2彼此貼合來作為替代方式。參照圖3之上述之內容，亦可用於陣列晶圓W2彼此之貼合。
又，圖3中示出了層間絕緣膜13與層間絕緣膜53之交界面、及金屬焊墊41與金屬焊墊38之交界面，但一般而言於上述退火之後觀察不到該等交界面。然而，該等交界面所在之位置例如可藉由檢測金屬焊墊41之側面或金屬焊墊38之側面之傾斜來推定。
再者，第1實施方式之半導體裝置1既可為切斷成複數個晶片之後之圖3之狀態，亦可為切斷成複數個晶片之前之圖7之狀態。圖3表示晶片狀態之半導體裝置，圖7表示晶圓狀態之半導體裝置。於第1實施方式中，自1個晶圓狀之半導體裝置(圖7)製造複數個晶片狀之半導體裝置(圖3)。
<2>第2實施方式
以下，就第2實施方式之晶圓W及其製造方法進行說明。
<2-1>晶圓W之整體構成
構成第2實施方式之晶圓W之半導體裝置之整體構成，與第1實施方式相同。即，構成第2實施方式之晶圓W之半導體裝置為非揮發性之半導體裝置，例如為NAND型快閃記憶體。又，構成第2實施方式之晶圓W之半導體裝置例如與第1實施方式同樣地，具備記憶胞陣列10、列解碼器11、感測放大器12及定序器13(參照圖1)。
<2-2>記憶胞陣列10之電路構成
構成第2實施方式之晶圓W之記憶胞陣列10之電性構成，與第1實施方式相同。
再者，於以下第2實施方式之構成等之說明中，省略與第1實施方式之構成重複之說明。又，於以下說明中，對具有與第1實施方式大致相同之功能及構成之構成要素標註相同之符號。
<2-3>晶圓之構造
以下，就第2實施方式中之晶圓W之構造之一例進行說明。
再者，以下所參照之圖式中，於俯視圖中，為了使圖便於觀察而適當地附加影線。俯視圖中所附加之影線未必與附加有影線之構成要素之素材或特性相關聯。於剖視圖中，為了使圖便於觀察而適當地省略了絕緣層(層間絕緣膜)、配線、觸點等構成要素。
圖8係表示第2實施方式之晶圓W之構造之概略立體圖。晶圓W具備電路晶圓W3、與電路晶圓W3貼合之陣列晶圓W4、及設置於電路晶圓W3與陣列晶圓W4之貼合面且將電路晶圓W3與陣列晶圓W4電性連接之複數個金屬焊墊138a、138b、141a、141b。金屬焊墊138a、138b係「第3焊墊」之例子，金屬焊墊141a、141b係「第4焊墊」之例子。
電路晶圓W3包含分別具有邏輯電路之複數個電路晶片100A。如圖8所示，複數個電路晶片100A於X-Y面內(晶圓板面內)，沿X方向及Y方向配置。或者，複數個電路晶片100A於自Z方向之俯視下，亦可自晶圓中心部大致輻射狀地設置。又，於圖8中為了方便說明，示出了於電路晶圓W3上設置有7個電路晶片100A之例子，但於本實施方式中，電路晶圓W3上之電路晶片100A之個數並不限定於此。電路晶圓W3係「第3晶圓」之例子，電路晶片100A係「第1單元」之例子。電路晶圓W3亦被稱為「CMOS晶圓」。
陣列晶圓W4包含分別具有記憶胞陣列10之複數個陣列晶片200A。陣列晶片200A與電路晶片100A對應地設置。如圖8所示，複數個陣列晶片200A於X-Y面內(晶圓板面內)，沿X方向及Y方向配置。或者，複數個陣列晶片200A於自Z方向之俯視下，亦可自晶圓中心部大致輻射狀地設置。又，於圖8中為了方便說明，示出了於陣列晶圓W4上設置有7個陣列晶片200A之例子，但於本實施方式中，陣列晶圓W4上之陣列晶片200A之個數並不限定於此。陣列晶圓W4係「第4晶圓」之例子，陣列晶片200A係「第2單元」之例子。陣列晶圓W4亦被稱為「記憶體晶圓」。
圖9係沿著圖8之F-F線之剖視圖。圖9表示電路晶圓W3與陣列晶圓W4貼合而成之晶圓。再者，圖9摘出圖8中排列於X方向上之陣列晶片200A及電路晶片100A來表示。於以下說明中，如圖9所示，將排列於X方向上之複數個陣列晶片200A中晶圓之中心側(-X方向)之陣列晶片200A設為陣列晶片200A1，將晶圓之端部側(+X方向)之陣列晶片200A設為陣列晶片200A2而加以區分地進行說明。又，同樣地，將排列於X方向上之複數個電路晶片100A中晶圓之中心側(-X方向)之電路晶片100A設為電路晶片100A1，將晶圓之端部側(+X方向)之電路晶片100A設為電路晶片100A2而加以區分地進行說明。陣列晶片200A1係「第5單元」之例子，陣列晶片200A2為「第6單元」之例子。電路晶片100A1係「第3單元」之例子，電路晶片100A2為「第4單元」之例子。
再者，於第2實施方式中，陣列晶片200A1與陣列晶片200A2亦可不鄰接，例如，亦可於陣列晶片200A1與陣列晶片200A2之間介置其他陣列晶片。同樣地，電路晶片100A1與電路晶片100A2亦可不鄰 接，例如，亦可於電路晶片100A1與電路晶片100A2之間介置其他電路晶片。
各陣列晶片200A與第1實施方式之半導體裝置同樣地，具備包含複數個記憶胞之記憶胞陣列10、記憶胞陣列10上之絕緣膜52及記憶胞陣列10下之層間絕緣膜54。絕緣膜52例如為氧化矽膜或氮化矽膜。層間絕緣膜54例如為氧化矽膜、或包含氧化矽膜及其他絕緣膜之積層膜。
各陣列晶片200A之構成等與第1實施方式相同，因此以下省略詳細之說明。
各電路晶片100A設置於陣列晶片200A下。符號S表示陣列晶片200A與電路晶片100A之貼合面。貼合面S係「第1貼合面」之例子。電路晶片100與第1實施方式之半導體裝置同樣地，具備層間絕緣膜53及層間絕緣膜53下之基板15。
各電路晶片100A之構成等除了配線層136a、136b、通孔插塞137a、137b、以及金屬焊墊138a、138b以外與第1實施方式相同。因此，以下，省略除配線層136a、136b、通孔插塞137a、137b、以及金屬焊墊138a、138b以外之構成之說明。
電路晶片100A1具備設置於配線層35上且包含複數個配線之配線層136a、設置於配線層136a上之通孔插塞137a、及設置於該等通孔插塞137a上之金屬焊墊138a。配線層136a例如可例示W(鎢)。配線層136a係「第3配線」之例子。通孔插塞137a例如可例示Cu(銅)或W(鎢)。通孔插塞137a係「第3通孔」之例子。金屬焊墊138a例如為Cu(銅)層或Al(鋁)層。金屬焊墊138a係「第3焊墊」之例子。電路晶片100A1作為控制陣列晶片200A1之動作之控制電路(邏輯電路)而發揮功能。該控制電路 與第1實施方式同樣地，由電晶體31等構成，且電性連接於金屬焊墊138a。
電路晶片100A2具備設置於配線層35上且包含複數個配線之配線層136b、設置於配線層136b上之通孔插塞137b、及設置於該等通孔插塞137b上之金屬焊墊138b。配線層136b例如可例示W(鎢)。配線層136b係「第3配線」之例子。通孔插塞137b例如可例示Cu(銅)或W(鎢)。通孔插塞137b係「第3通孔」之例子。金屬焊墊138b例如為Cu(銅)層或Al(鋁)層。金屬焊墊138b係「第3焊墊」之例子。電路晶片100A2作為控制陣列晶片200A2之動作之控制電路(邏輯電路)而發揮功能。該控制電路與第1實施方式同樣地，由電晶體31等構成，且電性連接於金屬焊墊138b。
配線層136a、136b於Z方向上，設置於邏輯電路與金屬焊墊138a、138b之間，且將邏輯電路與金屬焊墊138a、138b電性連接。
通孔插塞137a、137b設置於配線層136a、136b上。又，利用通孔插塞137a、137b使各配線層136a、136b與各金屬焊墊138a、138b連接。
金屬焊墊138a、138b設置於電路晶圓W3與陣列晶圓W4之貼合面S。又，利用金屬焊墊138a、138b使各電路晶片100A1、100A2所包含之邏輯電路與各陣列晶片200A1、200A2所包含之記憶胞陣列10電性連接。
各電路晶片100A與第1實施方式同樣地，亦可具備設置於電晶體31之上方之至少1個以上之虛設焊墊38A。該情形時之虛設焊墊38A與金屬焊墊38同樣地，設置於貼合面S，但不與電晶體31電性連接。
接下來，就第2實施方式之晶圓W中之配線層136a、136b與通孔插塞137a、137b之配置關係進行說明。
圖10A係表示電路晶片100A1,A2各自中之貼合面S附近之構造之剖視圖。
如圖10A所示，於第2實施方式之晶圓W中，配線層136a,b上之通孔插塞137a,b之X方向上之相對位置於電路晶片100A1與電路晶片100A2中不同。即，電路晶片100A1中所包含之配線層136a上之通孔插塞137a之X方向上之位置、與電路晶片100A2中所包含之配線層136b上之通孔插塞137b之X方向上之位置不同。再者，圖10A中示出了排列於X方向上之電路晶片100A1與電路晶片100A2，但於本實施方式中，亦可應用排列於Y方向上之電路晶片彼此。即，於第2實施方式之晶圓W中，電路晶片中所包含之配線層上之通孔插塞之Y方向上之相對位置於排列於Y方向上之電路晶片間亦可不同。當然，當為排列於相對於X方向或Y方向具有一定角度之方向上之電路晶片時，亦相同。
第2實施方式之晶圓W係電路晶圓W3與陣列晶圓W4貼合而成之晶圓。其製造方法係於分別製造電路晶圓W3與陣列晶圓W4之後，於貼合面S處相互貼合。具體而言，將包含複數個電路晶片100A(例如，電路晶片100A1、100A2)之電路晶圓W3、與包含複數個陣列晶片200A(例如，陣列晶片200A1、200A2)之陣列晶圓W4貼合(參照圖11)，此時，陣列晶圓W4產生翹曲之頻度較高。該翹曲特別容易於晶圓之端部側產生。
具體而言，陣列晶圓W4於字元線WL之延伸方向(即X方向)上朝向陣列晶圓W4之中心方向翹曲，於與字元線WL之延伸方向正交 之方向(即Y方向)上朝向外周方向翹曲。若想要將產生了此種翹曲之陣列晶圓W4與電路晶圓W3貼合，則如圖12所示，外觀上，電路晶圓W3上之金屬焊墊之位置、與對應之陣列晶圓W4上之金屬焊墊之位置產生偏移。圖12之箭頭表示設置於電路晶圓W3上之金屬焊墊隨著上述陣列晶圓W4之翹曲而相對於陣列晶圓W4上之金屬焊墊偏移之方向。電路晶圓W3上之金屬焊墊之偏移量越朝向外周則越大。
如此，當陣列晶圓W4於X方向及Y方向產生翹曲時，設置於晶圓之端部側之陣列晶片100A2之實際位置與本來之位置之間於X方向或/及Y方向產生偏移。若產生此種偏移，則有可能導致金屬焊墊138b、141b彼此之接觸面積不足，結果導致貼合不充分。
因此，於第2實施方式之晶圓W中，估計陣列晶圓W4之X方向及Y方向各自之翹曲量，對電路晶片100A之通孔插塞137b之位置進行所謂之「MAG修正」。當於該通孔插塞137b上形成金屬焊墊138b時，藉由基於通孔插塞137b之位置對金屬焊墊138b之位置進行修正(並非「MAG修正」，而是於X方向及Y方向上不論位置如何均移動規定之位移量之位移修正、或以基板中心為旋轉中心旋轉規定之角度之旋轉修正)，而金屬焊墊138b之位置成為估計陣列晶圓W4之X方向及Y方向各自之翹曲量後之位置。其結果，能夠防止金屬焊墊138b、141b彼此之貼合不良。
電路晶片100A中，位於晶圓中心側之電路晶片100A1中無(或少)陣列晶圓W4之翹曲，故而幾乎不會產生金屬焊墊138a、141a彼此之接觸不良。然而，於位於晶圓之X方向及Y方向各自之端部側之電路晶片100A2中，如上所述，金屬焊墊138b與金屬焊墊141b之間沿X方向及Y方向產生偏移。因此，第2實施方式中，於電路晶圓W3之製造階段，預先 估計陣列晶圓W4之X方向及Y方向各自之翹曲量，對電路晶片100A1之通孔插塞137b施行MAG修正。具體而言，陣列晶圓W4於X方向上朝向陣列晶圓W4之中心方向(圖10A中提到之-X方向)翹曲，故而於對應之陣列晶片200A2之金屬焊墊141a之位置處亦朝向中心方向(-X方向)偏移。因此，於對通孔插塞137b之MAG修正中，將電路晶片之通孔插塞137b之X方向之位置向陣列晶圓W4之中心方向(圖10A中提到之-X方向)變更。另一方面，於Y方向上，陣列晶圓W4朝向外周方向翹曲，故而對應之陣列晶片200A2之金屬焊墊141a之位置亦向外周方向偏移。因此，於對通孔插塞137b之MAG修正中，將電路晶片之通孔插塞137b之Y方向之位置向陣列晶圓W4之外周方向(Y方向)變更。
圖13係將用以說明對通孔插塞137b之MAG修正之電路晶圓之配線層136b及通孔插塞137b之附近放大後之俯視圖。如上所述，於Y方向上，陣列晶片200A2之位置(即通孔插塞42之位置)隨著陣列晶圓W4之翹曲，而向Y方向(外周側)偏移。因此，如圖13所示，對應之通孔插塞137b之Y方向之位置向外周方向(Y方向)變更陣列晶圓W4之Y方向之翹曲量之預計量。關於通孔插塞137b之X方向之位置，亦同樣地變更。
而且，由於以與利用該MAG修正調整位置後之通孔插塞137b對應之方式形成金屬焊墊138b，結果能夠充分地確保金屬焊墊138b、141b彼此之接觸面積，防止貼合不良。
但是，若配線層136b之尺寸維持以往之尺寸，則於利用MAG修正調整通孔插塞137b之位置時，與配線層136b之本來之位置關係會產生偏移，結果產生通孔插塞137b與配線層136b之接觸不良。
因此，於第2實施方式之晶圓W中，估計陣列晶圓W4之X方向及Y方向各自之翹曲量(即，利用MAG修正所調整之通孔插塞137b之移動方向及移動量)，調整電路晶片100A2之配線層136b之尺寸。具體而言，如圖10A所示，例如，於陣列晶圓W4之X方向之翹曲之情形時，如上所述，通孔插塞137b以與通孔插塞42之位置一致之方式向晶圓中心側(-X方向)移動，但與和該通孔插塞137b之移動量相同之量或其以上之量相應地，增大配線層136b之-X方向之尺寸。即，於通孔插塞137b向-X方向移動之情形時，增大配線層136b之-X方向之尺寸。另一方面，於陣列晶圓W4之Y方向之翹曲之情形時，由於通孔插塞137b被施行向外周側移動之修正，故而增大配線層136b之Y方向之尺寸。
於採用如上所述之構成之晶圓W中，如圖10A所示，配線層136a上之通孔插塞137a之X方向或Y方向(於圖10A中為X方向)上之位置、與配線層136b上之通孔插塞137b之X方向或Y方向(於圖10A中為X方向)上之位置不同。即，配線層136a,b上之通孔插塞137a,b之X方向或Y方向(於圖10A中為X方向)上之相對位置於電路晶片100A1與電路晶片100A2中不同。換言之，於電路晶圓W3之面內，晶圓中心側之配線層136a與通孔插塞137a之相對位置、和晶圓之端部側之配線層136b與通孔插塞137b之相對位置不同。
如上所述，於第2實施方式中，對陣列晶圓W4之產生翹曲之端部側之電路晶片(例如電路晶片100A2)施行MAG修正。因此，對應之通孔插塞(通孔插塞137b)與未施行MAG修正之電路晶片(例如，電路晶片100A1)之配置位置不同。例如，如圖10A所示，於未施行MAG修正之電路晶片100A1之情形時，配線層136a之X方向之中心與通孔插塞137a之中 心軸大致一致，另一方面，於施行了MAG修正之電路晶片100A2之情形時，配線層136b之X方向之中心與通孔插塞137b之中心軸不同。即，第2實施方式之晶圓W之特徵為，於同一晶圓面內，配線層136與通孔插塞137之位置關係不同。
再者，於第2實施方式中，通孔插塞137b及通孔插塞42亦可於自Z方向之俯視下設置於重疊之位置。藉此，能進一步提高晶圓內之各要素之集成，並且進一步抑制貼合面S附近之不良情況。
又，於第2實施方式中，金屬焊墊138b與金屬焊墊141b之接觸面積亦可與金屬焊墊138b與金屬焊墊141b之貼合面S處之面積大致相同。即，較佳為使金屬焊墊138b與金屬焊墊141b於自Z方向之俯視下不沿X方向及/或Y方向不偏移地貼合。
<2-4>第2實施方式之變化例
以下，就第2實施方式之變化例進行說明。再者，由於本變化例中之電路晶片200A之構成等與第1實施方式相同，因此以下省略詳細之說明。
上述第2實施方式係如圖10A所示，隨著對電路晶片100A2施行之MAG修正而調整配線層136b之尺寸之情況，於本變化例中，對陣列晶片200A2施行相同之處理。即，對陣列晶片200A2之通孔插塞142b之位置進行所謂之「MAG修正」。當於該通孔插塞142b上形成金屬焊墊141b時，藉由基於通孔插塞142b之位置對金屬焊墊141b之位置進行修正(並非「MAG修正」，而是沿X方向及Y方向不論位置如何均移動規定之位移量之位移修正、或以基板中心為旋轉中心而旋轉規定之角度之旋轉修正)，而金屬焊墊141b之位置成為估計電路晶圓W3之X方向及Y方向各自 之翹曲量後之位置。其結果，能夠防止金屬焊墊138b、141b彼此之貼合不良。
以下，就本變化例中之配線層143a、143b與通孔插塞142a、142b之配置關係進行說明。
圖10B係表示陣列晶片200A1,A2各自中之貼合面S附近之構造之剖視圖。
如圖10B所示，於本變化例中，配線層143a,b上之通孔插塞142a,b之X方向上之相對位置於陣列晶片200A1與陣列晶片200A2中不同。即，陣列晶片200A1中所包含之配線層143a下之通孔插塞142a之X方向上之位置、與陣列晶片200A2中所包含之配線層143b下之通孔插塞142b之X方向上之位置不同。配線層143a、143b係「第4配線」之例子。通孔插塞142a、142b係「第4通孔」之例子。再者，圖10B中示出了陣列晶片200A1與陣列晶片200A2排列於X方向上之情況，但於本變化例中，亦可應用排列於Y方向上之陣列晶片彼此。即，於本變化例中，陣列晶片中所包含之配線層上之通孔插塞之Y方向上之相對位置亦可於排列於Y方向上之陣列晶片間不同。
於本變化例中，亦與第2實施方式同樣地，施行MAG修正，但於修正對象為陣列晶片200A2之方面與第2實施方式不同。具體而言，如圖10B所示，例如，於電路晶圓W3之X方向之翹曲之情形時，以通孔插塞142b與通孔插塞37之位置一致之方式向晶圓中心側(-X方向)移動，與和該通孔插塞142b之移動量相同之量或其以上之量相應地，增大配線層143b之-X方向之尺寸。即，於通孔插塞142b向-X方向移動之情形時，增大配線層143b之-X方向之尺寸。另一方面，於電路晶圓W3之Y方向之 翹曲之情形時，由於通孔插塞142b被施行向外周側移動之修正，故而增大配線層143b之Y方向之尺寸。
於採用如上所述之構成之情形時，如圖10B所示，配線層143a下之通孔插塞142a之X方向或Y方向(於圖10B中為X方向)上之位置、與配線層143b下之通孔插塞142b之X方向或Y方向(於圖10B中為X方向)上之位置不同。即，配線層143a,b上之通孔插塞142a,b之X方向或Y方向(於圖10B中為X方向)上之相對位置於陣列晶片200A1與陣列晶片200A2中不同。換言之，於陣列晶圓W4之面內，晶圓中心側之配線層143a與通孔插塞142a之相對位置、和晶圓之端部側之配線層143b與通孔插塞142b之相對位置不同。
如上所述，於本變化例中，對電路晶圓W3之產生翹曲之端部側之陣列晶片(例如陣列晶片200A2)施行MAG修正。因此，對應之通孔插塞(通孔插塞142b)與未施行MAG修正之陣列晶片(例如，陣列晶片200A1)之配置位置不同。例如，如圖10B所示，於未施行MAG修正之陣列晶片200A1之情形時，配線層143a之X方向之中心與通孔插塞142a之中心軸大致一致，另一方面，於施行了MAG修正之陣列晶片200A2之情形時，配線層143b之X方向之中心與通孔插塞142b之中心軸不同。即，本變化例之特徵為，於同一晶圓面內，配線層143與通孔插塞142之位置關係不同。
再者，第2實施方式及其變化例之構成並不限定於如圖9、圖10A,B所示之複數個電路晶片100A及複數個陣列晶片200A排列於X方向上之情況，亦能夠應用排列於Y方向上之情況。
<2-5>晶圓W之製造方法
圖11係表示第2實施方式之晶圓W之製造方法之剖視圖。
圖11中示出了包含複數個陣列晶片200A之陣列晶圓W4及包含複數個電路晶片100A之電路晶圓W3。
圖11之陣列晶圓W4之Z方向上之朝向與圖9之陣列晶片200之朝向相反。於第2實施方式中，藉由將陣列晶圓W4與電路晶圓W3貼合而製造晶圓W。圖11示出了為了貼合而使朝向反轉之前之陣列晶圓W4，圖9示出了為了貼合而使朝向反轉並貼合之後之陣列晶圓W4。
圖11中，符號S2表示陣列晶圓W4之上表面，符號S1表示電路晶圓W3之上表面。陣列晶圓W4具備設置於絕緣膜52下之基板16。基板16例如為矽基板等半導體基板。
於本實施方式中，首先，如圖11所示，於陣列晶圓W4之基板16上形成記憶胞陣列10、絕緣膜52、層間絕緣膜13、階梯構造部ST及複數個金屬焊墊141(金屬焊墊141a、141b)。於形成記憶胞陣列10時，例如，於下述和對應於電路晶片100A之複數個區域，分別對應之對應於陣列晶片200A之複數個區域之各者，在基板16上形成記憶胞陣列10。再者，此處提到之「對應於電路晶片100A之區域」係「第1區域」之例子，「對應於陣列晶片200A之區域」係「第2區域」之例子。又，例如，於基板16上依次形成複數個通孔插塞45、複數個配線層43、複數個通孔插塞42及複數個金屬焊墊141。基板16係「第4晶圓」之例子。
又，如圖11所示，於電路晶圓W3之基板15上形成層間絕緣膜53、電晶體31、複數個金屬焊墊138a、138b及至少1個以上之虛設焊墊38A等。例如，於基板15上依次形成接觸插塞33、複數個配線層34、複 數個配線層35、複數個配線層136a、136b、複數個通孔插塞137a、137b及複數個金屬焊墊138a、138b。基板15係「第3晶圓」之例子。
於第2實施方式之製造方法中，當於複數個配線層136a、136b上分別形成複數個通孔插塞137a、137b時，以使與電路晶圓W3之端部側對應之通孔插塞137b和陣列晶片200A2側之通孔插塞42之位置於Z方向上一致之方式配置。此時之所謂「通孔插塞42之位置」，係指將金屬焊墊138a、138b各自與金屬焊墊141a、141b各自貼合時之Z方向上之位置。即，當於複數個配線層136a、136b上分別形成複數個通孔插塞137a、137b時，實施上文所說明之所謂「MAG修正」。更具體而言，進行將配線層136b上之通孔插塞137b之位置，以於X方向上向接近電路晶圓W3之中心之方向變更，且於Y方向上向遠離電路晶圓W3之中心之方向變更之方式的修正之後，再形成通孔插塞137b。藉此，於將電路晶圓W3與陣列晶圓W4貼合時，能夠使電路晶片100A2中之通孔插塞137b與陣列晶片200A2中之通孔插塞42之Z方向上之位置對準。
然後，將電路晶圓W3與陣列晶圓W4貼合。電路晶圓W3與陣列晶圓W4可藉由機械壓力而貼合。藉此，將層間絕緣膜13與層間絕緣膜53黏接。
接下來，例如於400℃下將所貼合之電路晶圓W3與陣列晶圓W4進行退火。藉此，金屬焊墊141a與金屬焊墊138a、以及金屬焊墊141b與金屬焊墊138b於貼合面S處接合。
又，圖9中示出了層間絕緣膜13與層間絕緣膜53之交界面、及金屬焊墊141a與金屬焊墊138a之交界面等，但一般而言於上述退 火之後觀察不到該等交界面。然而，該等交界面所在之位置例如可藉由檢測金屬焊墊141a之側面或金屬焊墊138a之側面之傾斜來推定。
以上，就若干實施方式進行了說明，但實施方式並不限定 於上述例。例如，記憶體積層膜亦可係根據極化方向來記憶資料之 FeFET(Ferroelectric Field Effect Transistor，鐵電場效應電晶體)記憶體 中所包含之鐵電膜。鐵電膜例如由氧化鉿形成。
就本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨內，同樣地包含於申請專利範圍中所記載之發明及其均等之範圍中。
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本申請享有以日本專利申請2022-46274號(申請日：2022年3月23日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1:半導體裝置 10:記憶胞陣列 15:基板 22:接觸插塞 23:字配線層 24:通孔插塞 31:電晶體 32:閘極電極 33:接觸插塞 34, 35, 36, 43:配線層 37, 42:通孔插塞 38, 41:金屬焊墊 38A:虛設焊墊 41A:虛設焊墊 45:通孔插塞 46:金屬焊墊 47:鈍化膜 52:絕緣膜 53:層間絕緣膜 54:層間絕緣膜 100:電路晶片 200:陣列晶片 BL:位元線 CL:柱狀部 P:開口部 SL:源極線 SL1:第1層 SL2:第2層 WL:字元線

Claims (8)

  1. 一種半導體裝置，其包含：  第1積層體、及  與上述第1積層體貼合之第2積層體，且  上述第1積層體係包含：  第1配線；及  第1焊墊，其設置於上述第1積層體與上述第2積層體貼合之第1貼合面，且經由第1通孔而與上述第1配線電性連接；  上述第2積層體包含：  第2配線；及  第2焊墊，其經由第2通孔而與上述第2配線電性連接，且於上述第1貼合面處與上述第1焊墊接合；  將自上述第1積層體朝向上述第2積層體之方向設為第1方向，將與上述第1方向交叉之方向設為第2方向，將與上述第1方向及上述第2方向交叉之方向設為第3方向，且  將上述第3方向上之上述第1焊墊之尺寸設為PX1，將上述第2方向上之上述第1焊墊之尺寸設為PY1，將上述第3方向上之上述第2焊墊之尺寸設為PX2，將上述第2方向上之上述第2焊墊之尺寸設為PY2時，  上述第1焊墊之尺寸及上述第2焊墊之尺寸滿足下述式(1)、(2)之至少一者，  PX1＞PY1…(1)  PY2＞PX2…(2)。
  2. 如請求項1之半導體裝置，其中  上述第1焊墊及上述第2焊墊之至少一者，於自上述第1方向之俯視下為大致長方形。
  3. 如請求項1或2之半導體裝置，其中  上述第1焊墊之尺寸及上述第2焊墊之尺寸滿足下述式(3)、(4)之至少一者，  PX1＞PX2…(3)  PY2＞PY1…(4)。
  4. 如請求項1或2之半導體裝置，其中  上述第1積層體進而包含：  基板；  邏輯電路，其設置於上述基板上；及  複數個第1虛設焊墊，其等配置於上述邏輯電路之上方，設置於上述第1貼合面，且不與上述邏輯電路電性連接；  上述第2積層體進而包含：  複數個第2虛設焊墊，其等設置於上述複數個第1虛設焊墊上；及  記憶胞陣列，其設置於上述複數個第2虛設焊墊之上方；  上述複數個第1虛設焊墊及上述複數個第2虛設焊墊，係於自上述第1方向之俯視下為大致正方形。
  5. 一種晶圓，其包含：  第3晶圓，其包含分別具有邏輯電路之複數個第1單元；  第4晶圓，其係包含與上述複數個第1單元對應地設置且分別具有記憶胞陣列之複數個第2單元，且係與上述第3晶圓貼合；及  複數個第3焊墊，其等設置於上述第3晶圓與上述第4晶圓之第1貼合面，且將上述複數個第1單元各自所包含之上述邏輯電路、與上述複數個第2單元各自所包含之上述記憶胞陣列分別電性連接；  上述複數個第1單元之各者進而包含：  第3配線，其於自上述第3晶圓朝向上述第4晶圓之第1方向上，設置於上述邏輯電路與上述複數個第3焊墊中之任一個之間，且將上述邏輯電路與上述複數個第3焊墊中之任一個電性連接；及  第3通孔，其設置於上述第3配線上，且將上述第3配線連接於上述複數個第3焊墊中之任一個；  上述複數個第1單元中之第3單元及第4單元，排列於與上述第1方向交叉之第2方向上，  上述第3配線上之上述第3通孔之上述第2方向上之相對位置，於上述第3單元與上述第4單元中不同。
  6. 一種晶圓，其進而包含：  第3晶圓，其包含分別具有邏輯電路之複數個第1單元；  第4晶圓，其係包含與上述複數個第1單元對應地設置且分別具有記憶胞陣列之複數個第2單元，且係與上述第3晶圓貼合；及  複數個第4焊墊，其等設置於上述第3晶圓與上述第4晶圓之第1貼合面，且將上述複數個第2單元各自所包含之上述記憶胞陣列、與上述複數個第1單元各自所包含之上述邏輯電路分別電性連接；  上述複數個第2單元分別包含：  第4配線，其於自上述第3晶圓朝向上述第4晶圓之第1方向上，設置於上述記憶胞陣列與上述複數個第4焊墊中之任一個之間，且將上述記憶胞陣列與上述複數個第4焊墊中之任一個電性連接；及  第4通孔，其設置於上述第4配線上，且將上述第4配線連接於上述複數個第4焊墊中之任一個；  上述複數個第2單元中之第5單元及第6單元，排列於與上述第1方向交叉之第2方向上，  上述第4配線上之上述第4通孔之上述第2方向上之相對位置，於上述第5單元與上述第6單元中不同。
  7. 一種晶圓之製造方法，其包括如下步驟：  於第3晶圓上之複數個第1區域之各者，在上述第3晶圓上形成邏輯電路；  於上述複數個第1區域之各者，在上述邏輯電路之上方，形成電性連接於上述邏輯電路之第3配線；  於上述複數個第1區域之各者，在上述第3配線上，形成第3通孔；  於上述複數個第1區域之各者，在上述第3通孔上，形成第3焊墊；  於第4晶圓上之與上述複數個第1區域對應之複數個第2區域之各者，在上述第4晶圓上形成記憶胞陣列；  於上述複數個第2區域之各者，在上述記憶胞陣列之上方，形成電性連接於上述記憶胞陣列之第4焊墊；及  以形成有上述第3焊墊之面與形成有上述第4焊墊之面對向之方式，將上述第3晶圓與上述第4晶圓於第1方向上積層並貼合；  於將與上述第1方向交叉之方向設為第2方向，將與上述第1方向及上述第2方向交叉之方向設為第3方向之情形時，  當於上述複數個第1區域之各者，在上述第3配線上形成上述第3通孔時，進行將上述第3配線上之上述第3通孔之位置，以於第3方向上向接近上述第3晶圓之中心之方向變更，且於第2方向上向遠離上述第3晶圓之中心之方向變更之方式的修正之後，再形成上述第3通孔。
  8. 如請求項7之晶圓之製造方法，其中  當於上述第3通孔上形成上述第3焊墊時，  基於上述第3通孔之位置修正上述第3焊墊之位置。
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TW202211425A (zh) * 2020-09-08 2022-03-16 日商鎧俠股份有限公司 半導體裝置及其製造方法

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