TWI823490B - 半導體裝置 - Google Patents

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濱中啓伸
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Abstract

根據一實施例，一種半導體裝置包含：一基板，其包含一元件區及包圍該元件區之一第一區；一表面保護層，其提供於該元件區及該第一區之一部分中；一第一半導體層，其至少一部分配置於該第一區中未提供有該表面保護層之一第二區中；及一第一導體，其提供於該第一區中、包圍該元件區、在一第一方向上配置於該基板與該第一半導體層之間，且包含與該第一半導體層接觸之一個端。該第一導體電耦合至該基板。

Description

半導體裝置
本文中描述之實施例大體上係關於一半導體裝置。
一NAND快閃記憶體被稱為一半導體裝置。
一般言之，根據一項實施例，一種半導體裝置包含：一基板，其包含一元件區及包圍該元件區之一第一區；一表面保護層，其提供於該元件區及該第一區之一部分中；一第一半導體層，其至少一部分配置於一第二區中，該第二區包含於該第一區中且未提供有該表面保護層；及一第一導體，其提供於該第一區中、包圍該元件區、在一第一方向上配置於該基板與該第一半導體層之間，且包含與該第一半導體層接觸之一個端。該第一導體電耦合至該基板。
根據實施例之組態可改良半導體裝置之良率。
1:半導體裝置
10:陣列晶片
11:記憶體胞元陣列
20:電路晶片
21:定序器
22:電壓產生器
23:列解碼器
24:感測放大器
101:半導體層
101_1:半導體層
101a:半導體層
101b:半導體層
101c:半導體層
102:絕緣層
103:互連層
104:導體
105:導體
106:互連層
107:導體
108:互連層
108_1:互連層
108_2:互連層
108_3:互連層
108_a:互連層
108_b:互連層
180_c:互連層
109:導體
110:電極墊
111:絕緣層
112:絕緣層
113:絕緣層
114:絕緣層
115:絕緣層
116:互連層
117:絕緣層
118:絕緣層
119:表面保護層
120_1:導體
120_2:導體
120_3:導體
120_4:導體
120_5:導體
120_6:導體
120_7:導體
121:絕緣層
121a:絕緣層
121b:絕緣層
121c:絕緣層
130:導體
140:區塊絕緣膜
141:電荷儲存層
142:穿遂絕緣膜
143:半導體層
144:核心層
145:蓋層
201:半導體基板
202:閘極絕緣膜
203:閘極電極
204:導體
205:互連層
206:導體
207:互連層
208:導體
209:互連層
210:導體
211:電極墊
212:絕緣層
213:絕緣層
BL:位元線
BLK:區塊
BLK0:區塊
BLK1:區塊
BLK2:區塊
BR:區
CR:核心區
CU:胞元單元
ER:元件區
IR:內部周邊區
KR:切口區
MC0:記憶體胞元電晶體
MC1:記憶體胞元電晶體
MC2:記憶體胞元電晶體
MC3:記憶體胞元電晶體
MC4:記憶體胞元電晶體
MC5:記憶體胞元電晶體
MC6:記憶體胞元電晶體
MC7:記憶體胞元電晶體
MP:記憶體柱
NS:NAND串
NW:N型雜質擴散區
OR:外部周邊區
PR:周邊電路區
PT:突出部分
PW:P型雜質擴散區
SGD:選擇閘極線
SGD0:選擇閘極線
SGD1:選擇閘極線
SGD2:選擇閘極線
SGD3:選擇閘極線
SGS:選擇閘極線
SL:源極線
ST1:選擇電晶體
ST2:選擇電晶體
SU0:串單元
SU1:串單元
SU2:串單元
SU3:串單元
TR:電晶體
WL0:字線
WL1:字線
WL2:字線
WL3:字線
WL4:字線
WL5:字線
WL6:字線
WL7:字線
WR:壁區
WU1:壁單元
WU2:壁單元
X:方向
Y:方向
Z:方向
Z1:方向
Z2:方向
圖1係展示根據一第一實施例之一半導體裝置之一總體組態之一方塊圖。
圖2係包含於根據第一實施例之半導體裝置中之一記憶體胞元陣列之一電路圖。
圖3係根據第一實施例之半導體裝置之一平面圖。
圖4係根據第一實施例之半導體裝置之一橫截面圖。
圖5係包含於根據第一實施例之半導體裝置中之記憶體胞元陣列之一橫截面圖。
圖6係包含於根據第一實施例之半導體裝置中之壁單元WU1及WU2之一橫截面圖。
圖7係沿著圖6之線A1-A2之導體120之一平面圖。
圖8係沿著圖6之線B1-B2之互連層108之一平面圖。
圖9係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖10係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖11係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖12係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖13係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖14係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖15係展示根據第一實施例之半導體裝置之一製程之一橫截面圖。
圖16係展示根據第一實施例之半導體裝置之一製程之一橫 截面圖。
圖17係根據一第二實施例之一第一實例之一半導體裝置之一橫截面圖。
圖18係根據第二實施例之第一實例之半導體裝置中之互連層108之一平面圖。
圖19係根據第二實施例之一第二實例之一半導體裝置之一橫截面圖。
在下文將參考附圖描述實施例。下文提供之描述針對具有幾乎相同功能及組態之組件使用相同參考符號。當一重複描述不必要時可省略重複描述。下文將描述之實施例將給出實現實施例之技術理念之裝置及方法之實例。實施例之技術理念不會將結構組件之材料、形狀、結構、配置等限於將在下文描述之材料、形狀、結構、配置等。可對實施例之技術理念作出各種修改而不會背離本發明之精神。實施例及修改包含於所主張發明及其等之等效物之範疇內。
1.第一實施例
將描述根據一第一實施例之一半導體裝置。作為半導體裝置之一實例，下文將描述三維堆疊之一NAND快閃記憶體，其中記憶體胞元電晶體三維地堆疊於一半導體基板上。
1.1 組態
1.1.1 半導體裝置之總體組態
首先，將參考圖1描述一半導體裝置1之一總體組態之一實例。圖1係展示半導體裝置1之一總體組態之一方塊圖。在圖1中，結構元 件之間之一些耦合由箭頭指示；然而，結構元件之間之耦合不限於此。
半導體裝置1係例如係三維堆疊之一NAND快閃記憶體。三維堆疊之NAND快閃記憶體包含三維地配置於一半導體基板上之複數個非揮發性記憶體胞元電晶體。
如圖1中展示，半導體裝置1包含一陣列晶片10及一電路晶片20。陣列晶片10係其中提供非揮發性記憶體胞元電晶體之一陣列之一晶片。電路晶片20係其中提供控制陣列晶片10之電路之一晶片。本實施例之半導體裝置1藉由接合陣列晶片10與電路晶片20來形成。在下文中，除非另有指定，否則陣列晶片10及電路晶片20將各自簡稱為一「晶片」。可提供複數個陣列晶片10。
陣列晶片10包含一或多個記憶體胞元陣列11。記憶體胞元陣列11係其中三維地配置非揮發性記憶體胞元電晶體之一區。在圖1之實例中，陣列晶片10包含一個記憶體胞元陣列11。
電路晶片20包含一定序器21、一電壓產生器22、一列解碼器23及一感測放大器24。
定序器21係半導體裝置1之一控制電路。例如，定序器21耦合至電壓產生器22、列解碼器23及感測放大器24。接著，定序器21控制電壓產生器22、列解碼器23及感測放大器24。另外，定序器21基於一外部控制器之控制來控制整個半導體裝置1之操作。更明確言之，定序器21執行一寫入操作、一讀取操作、一擦除操作等。
電壓產生器22係產生將用於寫入操作、讀取操作、擦除操作等之電壓之一電路。例如，電壓產生器22耦合至列解碼器23及感測放大器24。電壓產生器22將所產生之電壓供應至列解碼器23、感測放大器 24等。
列解碼器23係解碼一列位址之一電路。列位址係用於指示記憶體胞元陣列11中在一列方向上之互連件之一位址信號。列解碼器23基於解碼列位址之一結果向記憶體胞元陣列11供應自電壓產生器22施加之電壓。
感測放大器24係寫入及讀取資料之一電路。在一讀取操作中，感測放大器24感測自記憶體胞元陣列11讀取之資料。在一寫入操作中，感測放大器24向記憶體胞元陣列11供應對應於寫入資料之電壓。
接著，將描述記憶體胞元陣列11之一內部組態。記憶體胞元陣列11包含複數個區塊BLK。區塊BLK係例如一組複數個記憶體胞元電晶體，其等之資料被成批擦除。區塊BLK中之複數個記憶體胞元電晶體分別與列及行相關聯。在圖1之實例中，記憶體胞元陣列11包含區塊BLK0、BLK1及BLK2。
各區塊BLK包含複數個串單元SU。各串單元SU係例如一組複數個NAND串，其等在一寫入操作或一讀取操作中成批進行選擇。各NAND串包含串聯耦合之一組複數個記憶體胞元電晶體。在圖1之實例中，各區塊BLK包含四個串單元SU0至SU3。記憶體胞元陣列11中區塊BLK之數目及區塊BLK之各者中之串單元SU之數目可以自由選擇。
1.1.2 記憶體胞元陣列之電路組態
接著，將參考圖2描述記憶體胞元陣列11之一電路組態之一實例。圖2係記憶體胞元陣列11之一電路圖。圖2之實例展示一單一區塊BLK之一電路組態。
如圖2中展示，各串單元SU包含複數個NAND串NS。
NAND串NS之各者包含複數個記憶體胞元電晶體MC及選擇電晶體ST1及ST2。在圖2之實例中，各NAND串NS包含八個記憶體胞元電晶體MC0至MC7。記憶體胞元電晶體MC之數目可以自由選擇。
記憶體胞元電晶體MC之各者係以一非揮發性方式儲存資料之一記憶體元件。記憶體胞元電晶體MC之各者包含一控制閘及一電荷儲存層。記憶體胞元電晶體MC之各者可為一金屬-氧化物-氮化物-氧化物-矽(MONOS)類型或可為一浮動閘(FG)類型。MONOS類型使用一絕緣層作為一電荷儲存層。FG類型使用一導體作為一電荷儲存層。在下文中，將描述其中記憶體胞元電晶體MC係MONOS類型之情況。
選擇電晶體ST1及ST2係開關元件。選擇電晶體ST1及ST2分別用於在各種操作中選擇一串單元SU。選擇電晶體ST1及ST2之數目可以自由選擇。各NAND串NS含有一或多個選擇電晶體ST1及一或多個選擇電晶體ST2就足夠了。
在各NAND串NS中，選擇電晶體ST2、記憶體胞元電晶體MC0至MC7及選擇電晶體ST1之電流路徑串聯耦合。選擇電晶體ST1之汲極耦合至一對應位元線BL。選擇電晶體ST2之源極耦合至一源極線SL。
同一區塊BLK中包含之記憶體胞元電晶體MC0至MC7具有分別共同耦合至字線WL0至WL7之控制閘。更明確言之，例如，區塊BLK包含四個串單元SU0至SU3。接著，各串單元SU包含複數個記憶體胞元電晶體MC0。同一區塊BLK中之複數個記憶體胞元電晶體MC0具有共同耦合至單個字線WL0之控制閘。此同樣適用於記憶體胞元電晶體MC1至MC7。
一串單元SU中之複數個選擇電晶體ST1具有共同耦合至一 單一選擇閘極線SGD之閘極。更明確言之，串單元SU0中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD0。串單元SU1中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD1。串單元SU2中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD2。串單元SU3中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD3。
同一區塊BLK中之複數個選擇電晶體ST2具有共同耦合至一選擇閘極線SGS之一閘極。一不同選擇閘極線SGS可經提供用於各串單元SU，類似於選擇閘極線SGD。
字線WL0至WL7、選擇閘極線SGD0至SGD3及選擇閘極線SGS各自耦合至列解碼器23。
各位元線BL共同耦合至各區塊BLK中之各串單元SU中包含之一個NAND串NS。相同列位址經指派至耦合至一個位元線BL之複數個NAND串NS。各位元線BL耦合至感測放大器24。
源極線SL例如被複數個區塊BLK共用。
一個串單元SU中耦合至一共同字線WL之一組複數個記憶體胞元電晶體MC稱為例如一「胞元單元CU」。例如，寫入及讀取操作基於一胞元單元CU執行。
1.1.3 半導體裝置之平面組態
接著，將參考圖3描述半導體裝置1之一平面組態之一實例。圖3係半導體裝置1之一平面圖。在下文將參考之圖中，在平面圖中，視情況添加影線以有利於圖式之視覺化。然而，添加至平面圖之影線不一定與帶影線之結構元件之材料或性質相關。
如圖3中展示，半導體裝置1之一平面佈局粗略地包含一元 件區ER、一壁區WR及一切口區KR。此外，元件區ER包含一核心區CR及一周邊電路區PR。壁區WR包含一內部周邊區IR及一外部周邊區OR。
元件區ER係其中提供構成半導體裝置1之元件之一區，該等元件諸如記憶體胞元陣列11、定序器21、電壓產生器22、列解碼器23及感測放大器24。
核心區CR係例如提供於元件區ER之一中心部分中之一矩形區。記憶體胞元陣列11配置於核心區CR中。另外，核心區CR可包含列解碼器23、感測放大器24等。核心區CR可呈任一形狀且配置於任一區中。若半導體裝置1具有複數個記憶體胞元陣列11，則半導體裝置1可具有複數個核心區CR。
周邊電路區PR係一方形環形區，例如，包圍元件區ER中之核心區CR之外部周邊。在周邊電路區PR中，配置除了記憶體胞元陣列11外之任一電路、用於記憶體胞元陣列11與其他電路之間之耦合之接觸插塞等。替代地，用於將半導體裝置1耦合至一外部裝置之外部連接端子等配置於周邊電路區PR中。
壁區WR係例如經提供以便包圍元件區ER之外部周邊之一方形環形區。當層間絕緣膜之一裂紋或一剝離等在一分割程序中發生於半導體裝置1之一端部處時，例如，壁區WR抑制裂紋或剝離到達半導體裝置1之內部。壁區WR亦藉由將靜電自外部釋放至基板來抑制對半導體裝置1中之元件之破壞。此外，壁區WR可經提供有一構件以藉由將半導體裝置1之外部周邊固定在相同電位(接地電位VSS)下來使一電力供應線、一阱等之電位穩定。
內部周邊區IR係例如經提供以便在元件區ER之附近包圍元 件區ER(周邊電路區PR)之一方形環形區。內部周邊區IR係其表面受到壁區WR中之一表面保護層保護(覆蓋)之一區。
外部周邊區OR係例如經提供以便包圍內部周邊區IR之一方形環形區。外部周邊區OR係其表面沒有受到壁區WR中之一表面保護層保護(覆蓋)之一區。
切口區KR係例如經提供以便包圍壁區WR之外部周邊區OR之一方形環形區，且包含一晶片端部。切口區KR經提供有例如對準標記及圖案以進行當製造半導體裝置1時使用之特性檢查。切口區KR中之結構可藉由一分割程序移除。
1.1.4 半導體裝置之橫截面組態
接著，將參考圖4描述半導體裝置1之一橫截面組態之一實例。圖4展示半導體裝置1之一橫截面圖。在以下描述中，一X方向大致平行於半導體基板201。例如，X方向對應於字線WL在其上延伸之一方向。一Y方向大致平行於半導體基板201且與X方向相交。例如，Y方向對應於位元線BL在其上延伸之一方向。一Z1方向大致垂直於半導體基板201且對應於自陣列晶片10朝向電路晶片20之一方向。一Z2方向大致垂直於半導體基板201且對應於自電路晶片20朝向陣列晶片10之一方向。除非另有指定，否則方向Z1及Z2將稱為Z方向。
如圖4中展示，半導體裝置1具有其中陣列晶片10與電路晶片20接合之一組態。
1.1.4.1 陣列晶片之內部組態
隨後，將參考圖4描述陣列晶片10之一內部組態。
陣列晶片10包含一半導體層101、絕緣層102、111、 112、113、114、115、117、118及121、互連層103、106、116及108、導體104、105、107、109、120及130、電極墊110、一表面保護層119及記憶體柱MP。
1.1.4.1.1 元件區之內部組態
首先，將描述陣列晶片10之元件區ER，尤其係元件區ER中包含之核心區CR。陣列晶片10之核心區CR經提供有記憶體胞元陣列11及用於耦合記憶體胞元陣列11與電路晶片20之各種互連件。
半導體層101在X方向及Y方向上延伸。提供於核心區CR中之半導體層101用作源極線SL。例如，半導體層101可含有矽。在核心區CR中，複數個絕緣層102及複數個互連層103在Z1方向上逐一交替地堆疊於半導體層101上。在圖4之實例中，十個絕緣層102及十個互連層103逐一交替地堆疊。換言之，其等之間在Z方向上具有一空間之複數個互連層103提供於半導體基板201與半導體層101之間。互連層103在X方向上延伸。互連層103用作字線WL及選擇閘極線SGD及SGS。絕緣層102可含有氧化矽(SiO)作為一絕緣材料。互連層103含有一導電材料。例如，互連層103可含有鎢(W)。
複數個記憶體柱MP提供於核心區CR中。一個記憶體柱MP對應於一個NAND串NS。例如，記憶體柱MP具有在Z方向上延伸之一圓柱形形狀。記憶體柱MP穿透(穿過)絕緣層102及互連層103。各記憶體柱MP在Z2方向上之一端部(底面)到達半導體層101。記憶體柱MP包含一半導體層。記憶體柱MP中之半導體層之一部分與半導體層101接觸。稍後將描述記憶體柱MP之結構之細節。
導體104在Z1方向上提供於記憶體柱MP之各者上。例如， 導體104具有在Z方向上延伸之一圓柱形形狀。導體105在Z1方向上提供於導體104上。例如，提供於核心區CR中之導體105具有在Z方向上延伸之一圓柱形形狀。此外，互連層106提供於導體105上。例如，在核心區CR中，複數個互連層106在X方向上並排提供且各自在Y方向上延伸。複數個記憶體柱MP之各者經由導體104及105電耦合至複數個互連層106之任一者。記憶體柱MP電耦合至其之互連層106用作一位元線BL。導體104及105及互連層106含有導電材料。例如，導體104可含有W。例如，導體105及互連層106可含有銅(Cu)。
導體107在Z1方向上提供於互連層106上。例如，提供於核心區CR中之導體107具有在Z方向上延伸之一圓柱形形狀。互連層108提供於導體107上。導體109提供於互連層108上。例如，提供於核心區CR中之導體109具有在Z方向上延伸之一圓柱形形狀。電極墊110提供於導體109上。電極墊110電耦合至電路晶片20之一電極墊211。複數個互連層106之各者經由導體107、互連層108及導體109電耦合至電極墊110之任一者。導體107及109、互連層108及電極墊110含有導電材料。例如，導體107及109、互連層108及電極墊110可含有Cu。提供於互連層106與電極墊110之間之互連層之數目可以自由選擇。
在陣列晶片10與電路晶片20之間進行之接合程序中，電極墊110耦合至電極墊211。例如，若Cu用於電極墊110及電極墊211，則電極墊110之Cu與電極墊211之Cu接合。因此，難以確認各Cu之間之邊界。然而，由於電極墊110與電極墊211之一接合形狀之一變形或歸因於接合之未對準而在一側面上出現電極墊110之Cu障壁金屬與電極墊211之Cu障壁金屬之間之一不連續部分，可確認電極墊110與電極墊211之間之接合 位置。當電極墊110及211藉由鑲嵌方法形成時，其等之各自側面具有一錐形形狀。因此，在其中電極墊110及電極墊211接合在一起之部分處沿著Z方向之一橫截面之一形狀不具有一筆直側壁，而具有一非矩形形狀。此外，當電極墊110與電極墊211接合在一起時，障壁金屬覆蓋形成其之Cu之底面、側面及頂面。相比之下，在一般Cu基互連層中，具有防止Cu氧化之一功能之一絕緣層(SiN或SiCN等)提供於Cu之上表面上，且未提供障壁金屬。因此，即使沒有發生接合未對準，亦有可能將電極墊與一般互連層區分開。
絕緣層111經提供以便覆蓋絕緣層102、互連層103、記憶體柱MP、導體104、導體105、互連層106、導體107、互連層108及導體109。絕緣層112在Z1方向上提供於絕緣層111上。複數個電極墊110提供於與絕緣層112相同之層中。絕緣層112與電路晶片20之一絕緣層213接觸。
絕緣層113及114在Z2方向上堆疊於半導體層101上。接著，絕緣層115經提供以便覆蓋半導體層101及絕緣層113及114。絕緣層113及115可含有SiO作為一絕緣材料。針對絕緣層114，可使用具有防止金屬(例如Cu)氧化之一功能之一絕緣材料。例如，絕緣層114可含有SiCN或氮化矽(SiN)。可省略絕緣層114。
互連層116在Z2方向上提供於絕緣層115上。提供於核心區CR中之互連層116在其中半導體層101上之絕緣層113至115被移除之一區中與半導體層101接觸。例如，與半導體層101接觸之互連層116用作電耦合半導體層101(源極線SL)與電路晶片20之一互連層之一部分。提供於周邊電路區PR中之互連層116例如用作用於耦合至一外部裝置之一互連層之 一部分。例如，提供於周邊電路區PR中之互連層116在其中半導體層101及絕緣層113至115被移除之一區中經由導體130、導體105、互連層106、導體107、互連層108及導體109電耦合至電極墊110。導體130在Z方向上延伸。導體130在Z2方向上之一個端耦合至互連層116，且在Z1方向上之另一端耦合至互連層106。互連層116亦提供於其中半導體層101及絕緣層113至115在壁區WR中被移除之一區中。然而，壁區WR中之互連層116未電耦合至提供於元件區ER(核心區CR及周邊電路區PR)中之互連層116。互連層116含有一導電材料。例如，互連層116可含有鋁(Al)。
絕緣層117在Z2方向上提供於互連層116上。絕緣層118提供於絕緣層117上。接著，表面保護層119提供於絕緣層118上。絕緣層117及118及表面保護層119經提供以便覆蓋元件區ER及壁區WR之內部周邊區IR。即，在壁區WR之外部周邊區OR及切口區KR中，絕緣層117及118及表面保護層119被移除。即使在周邊電路區PR中，絕緣層117及118及表面保護層119在其中提供至一外部裝置之一連接端子之一區(下文稱為一「外部連接端子形成區」)BR中被移除。絕緣層117可含有SiO作為一絕緣材料。例如，具有低滲透性之一絕緣材料用於絕緣層118。例如，絕緣層118可含有SiN。例如，表面保護層119可含有一樹脂材料，諸如聚醯亞胺。
1.1.4.1.2 壁區之內部組態
接著，將描述陣列晶片10之壁區WR之一組態。壁單元WU1及WU2及用於將壁單元WU1及WU2耦合至電路晶片20之各種互連件提供於陣列晶片10之壁區WR中。壁單元WU1及WU2係各自包含經提供以便包圍元件區ER(核心區CR及周邊電路區PR)之複數個導體120之單 元。陣列晶片10與電路晶片20之間之一介面定位於導體120與半導體基板201之間。
壁單元WU1提供於壁區WR之外部周邊區OR中。壁單元WU2提供於壁區WR之內部周邊區IR中。換言之，壁單元WU1之一表面未被表面保護層119覆蓋。壁單元WU2之一表面被表面保護層119覆蓋。
例如，當一絕緣層之一裂紋、剝離等在一分割程序中在半導體裝置1之一端部處發生時，壁單元WU1用作一止裂器，其阻止裂紋或剝離到達元件區ER。壁單元WU1亦阻止水等自半導體裝置1之端部滲至內部。例如，藉由在外部周邊區OR(其中表面保護層119等被移除之區)中提供壁單元WU1，已自半導體裝置1之端部沿著壁單元WU1之導體120或其上方之半導體層101出現之裂紋或濕氣等被導引於外部周邊區OR中之半導體裝置1上方(例如，外部)。為了有利於將裂紋或濕氣等之導引至半導體裝置1之外部，在外部周邊區OR中移除絕緣層117及118及表面保護層119。
例如，壁單元WU2將靜電自外部釋放至半導體基板201且抑制由浪湧引起之元件之破壞。
壁區WR之半導體層101提供於與元件區ER(核心區CR)之半導體層101相同之層中。壁區WR之半導體層101不用作一源極線SL。絕緣層121提供於壁區WR之半導體層101內部。例如，半導體層101提供於周邊電路區PR附近且提供於壁區WR中之壁單元WU1與WU2之間。在下文中，當在壁單元WU1與壁單元WU2之間之區中，即，在內部周邊區IR與外部周邊區OR之間之邊界附近指定半導體層101時，其被標示為半導體層101_1。半導體層101_1未電耦合至元件區ER中之任一電路。半導體層 101_1之至少一部分未被表面保護層119覆蓋(未受到保護)。即，半導體層101_1之至少一部分在Z方向上未提供於半導體基板201與表面保護層119之間。換言之，半導體層101_1之至少一部分配置於外部周邊區OR中。此外，半導體層101_1之一部分提供於在Z方向上與壁單元WU1重疊之一位置處。整個半導體層101_1可配置於外部周邊區OR中。
例如，在Z2方向上延伸之複數個突出部分PT提供於面向Z2方向之半導體層101_1之一表面上。突出部分PT穿透絕緣層113。例如，突出部分PT之一上表面與絕緣層114接觸。例如，半導體層101_1具有在一XY平面上包圍元件區ER之一方形環形狀。在此情況中，突出部分PT可各自具有在XY平面上包圍元件區ER之一方形環形狀。突出部分PT用於在陣列晶片10之製程期間將半導體層101接地至陣列晶片10之基板，例如，以抑制由於乾式蝕刻期間半導體層101之充電而發生一電弧作用。可不提供突出部分PT。
各導體120在XY平面上具有例如一方形環形狀。各導體120在Z方向上延伸。在圖4之實例中，壁單元WU1包含例如三個導體120。此外，壁單元WU2包含例如四個導體120。在下文中，當區分導體120之各者時，其等將按序自切口區KR側標示為導體120_1至120_7。即，壁單元WU1包含導體120_1至120_3。壁單元WU2包含導體120_4至120_7。
導體120_2提供於元件區ER與導體120_1之間。導體120_3提供於元件區ER與導體120_2之間。導體120_4提供於元件區ER與導體120_3之間。導體120_5提供於元件區ER與導體120_4之間。導體120_6提供於元件區ER與導體120_5之間。換言之，導體120_5及120_6提供於元 件區ER與半導體層101_1之間。導體120_7提供於元件區ER與導體120_6之間。導體120_1至120_3提供於壁區WR之外部周邊區OR中。導體120_3可在壁區WR之內部周邊區IR中。導體120_4至120_7提供於壁區WR之內部周邊區IR中。換言之，導體120_4至120_7提供於在Z方向上與表面保護層119重疊之一位置處。
例如，導體120_1及120_2之各者在Z2方向上之一個端與絕緣層115接觸。導體120_3在Z2方向上之一個端與提供於壁單元WU1與壁單元WU2之間之半導體層101_1接觸。在圖4之實例中，導體120_1至120_3經由不同導體105、互連層106及導體107共同耦合至一個互連層108。在下文中，當指定電耦合至導體120_1至120_3之互連層108時，其被標示為一互連層108_1。電耦合至導體120之導體105、互連層106及導體107可在XY平面上各自具有一方形環形狀。稍後將描述互連層108_1在XY平面上之形狀。互連層108_1經由導體109耦合至電極墊110。電耦合至導體120之導體109及電極墊110可在XY平面上具有一方形環形狀。
包含於壁單元WU1中之導體120之數目不限於3。在壁單元WU1中包含兩個或更多個導體120就足夠了。例如，導體120_1經提供以便在形成待用導體120_2填充之一凹槽時增強一凹槽之處理準確度。因此，可省略導體120_1。可提供用於與導體120_1相同之目的之複數個導體120。接著，至少一個導體120耦合至半導體層101就足夠了。此外，導體120_2及120_3中之至少一者可具有在XY平面上連續包圍元件區ER之外部周邊之一環形狀就足夠了，同時導體120_2及120_3中之另一者可以間歇性地包圍元件區ER之外部周邊之一圖案形成。在此情況中，此同樣適用於電耦合至導體120_2及120_3中之另一者之導體105、互連層106及 導體107之圖案。在此實例中，描述了其中導體120_1至120_3共同耦合至互連層108_1之情況，然不限於該情況。導體120_1至120_3可經由不同導體105共同耦合至一個互連層106。此外，導體120_1至120_3可經由不同導體105、互連層106、導體107、互連層108及導體109共同耦合至一個電極墊110。此外，導體120_1至120_3可共同耦合至電路晶片20之互連層之任一者，而無需在陣列晶片10內共同耦合。此外，導體120_1至120_3可經由單獨電流路徑電耦合至半導體基板201。
例如，導體120_4及120_7在Z2方向上之一個端接觸絕緣層115。例如，導體120_5及120_6在Z2方向上之一個端接觸提供於壁區WR之內部周邊區IR中之互連層116。沒有外部連接端子形成區BR提供於提供在內部周邊區IR中之互連層116上。互連層116被表面保護層119覆蓋。導體120_4及120_7在Z2方向上之一個端可與半導體層101或互連層116接觸或可在絕緣層111內部。
導體120_4及120_7不耦合至導體105。導體120_5及120_6分別耦合至不同導體105、互連層106、導體107、互連層108、導體109及電極墊110。在下文中，當指定電耦合至導體120_5之互連層108時，其被標示為一互連層108_2。在當指定電耦合至導體120_6之互連層108時，其被標示為一互連層108_3。互連層108_2及108_3在XY平面上具有一方形環形狀。
包含於壁單元WU2中之導體120之數目不限於4。在壁單元WU2中包含兩個或更多個導體120就足夠了。例如，導體120_4及120_7經提供以在形成待用導體120_5及120_6填充之凹槽時增強凹槽之處理準確度。因此，可省略導體120_4及120_7。此外，可提供用於與導體120_4 及120_7之各者相同之目的之複數個導體120。接著，至少兩個導體120分別電耦合至提供於半導體基板201中之N型雜質擴散區NW及P型雜質擴散區PW就足夠了。
1.1.4.2 電路晶片之內部組態
接著，將描述電路晶片20之一內部組態。
電路晶片20之元件區ER(核心區CR及周邊電路區PR)經提供有定序器21、電壓產生器22、列解碼器23、感測放大器24及用於耦合此些電路之各種互連件。電路晶片20之壁區WR經提供有各種互連件以電耦合導體120與半導體基板201。
電路晶片20包含半導體基板201、N型雜質擴散區NW、P型雜質擴散區PW、一電晶體TR、一閘極絕緣膜202、一閘極電極203、導體204、206、208及210、互連層205、207及209、一電極墊211及絕緣層212及213。
在核心區CR及周邊電路區PR中，複數個電晶體TR提供於半導體基板201上。
電晶體TR用於定序器21、電壓產生器22、列解碼器23、感測放大器24等。電晶體TR各自包含形成於半導體基板201、閘極絕緣膜202及閘極電極203上之源極及汲極(未展示)。閘極絕緣膜202提供於半導體基板201上。閘極電極203提供於閘極絕緣膜202上。
在元件區ER中，導體204提供於閘極電極203、源極及汲極上。在壁區WR中，導體204提供於半導體基板201、提供於半導體基板201中之N型雜質擴散區NW及提供於半導體基板201中之P型雜質擴散區PW上。例如，提供於元件區ER中之導體204具有在Z方向上延伸之一圓柱 形形狀。
互連層205提供於導體204上。導體206提供於互連層205上。互連層207提供於導體206上。導體208提供於互連層207上。互連層209提供於導體208上。導體210提供於互連層209上。例如，提供於元件區ER中之導體204、206、208及210各自具有在Z方向上延伸之一圓柱形形狀。電極墊211提供於導體210上。提供於電路晶片20中之互連層之數目可以自由選擇。
絕緣層212提供於半導體基板201上。絕緣層212經提供以便覆蓋電晶體TR、導體204、互連層205、導體206、互連層207、導體208、互連層209及導體210。絕緣層213提供於絕緣層212上。複數個電極墊211提供於與絕緣層213相同之層中。
閘極電極203、導體204、206、208及210、互連層205、207及209及電極墊211由導電材料組成，且可含有金屬材料、p型或n型半導體等。例如，電極墊211可含有Cu。閘極絕緣膜202、絕緣層212及絕緣層213可含有SiO作為一絕緣材料。
在圖4之實例中，壁區WR之導體120_1至120_3經由電極墊211、導體210、互連層209、導體208、互連層207、導體206、互連層205及導體204電耦合至半導體基板201。換言之，導體120_1至120_3接地至半導體基板201。類似地，導體120_5電耦合至半導體基板201之N型雜質擴散區NW。導體120_6電耦合至半導體基板201之P型雜質擴散區PW。對應於導體120之導體204、206、208及210、互連層205、207及209及電極墊211可在XY平面上各自具有一方形環形狀。導體120_5可電耦合至P型雜質擴散區PW，且導體120_6可電耦合至N型雜質擴散區 NW。
1.1.4.3 記憶體柱之組態
接著，將參考圖5描述記憶體柱MP之一組態之一實例。圖5係記憶體胞元陣列11之一橫截面圖。
如圖5中展示，例如，半導體層101包含三個半導體層101a、101b及101c。半導體層101b在Z1方向上提供於半導體層101a上。半導體層101c提供於半導體層101b上。例如，半導體層101b藉由替換提供於半導體層101a與半導體層101c之間之絕緣層121來形成。半導體層101a至101c可含有矽。此外，半導體層101a至101c可含有磷(P)作為一半導體雜質。
在半導體層101上在Z1方向上，十個絕緣層102及十個互連層103逐一交替地堆疊。在圖5之實例中，十個互連層103按序自離半導體層101更近之側用作一選擇閘極線SGS、字線WL0至WL7及一選擇閘極線SGD。可提供用作選擇閘極線SGS及SGD之複數個互連層103。例如，氮化鈦(TiN)/鎢(W)之一堆疊結構可用作互連層103之一導電材料。在此情況中，TiN經形成以便覆蓋W。TiN具有作為用於抑制W氧化之一障壁層或作為用於在藉由例如化學氣相沉積(CVD)形成W時增強W之粘附之一粘合層之一功能。互連層103可含有一高介電常數材料，諸如AlO。在此情況中，高介電常數材料經形成以便覆蓋導電材料。例如，在互連層103之各者中，高介電常數材料經提供以便與提供於各互連層103上方及下方之絕緣層102及記憶體柱MP之側面接觸。接著，TiN經提供以便與高介電常數材料接觸。接著，提供W以便與TiN接觸且填充各互連層103之內部。
絕緣層111提供於用作選擇閘極線SGD之互連層103上。
複數個記憶體柱MP提供於記憶體胞元陣列11中。記憶體柱MP各自具有在Z方向上延伸之一大致圓柱形形狀。記憶體柱MP各自穿透十個互連層103。各記憶體柱MP之底面到達半導體層101。記憶體柱MP可各自具有其中複數個柱在Z方向上連接之一結構。
將描述記憶體柱MP之一內部組態。記憶體柱MP包含一區塊絕緣膜140、一電荷儲存層141、一穿遂絕緣膜142、一半導體層143、一核心層144及一蓋層145。
區塊絕緣膜140、電荷儲存層141及穿遂絕緣膜142按此順序自外側堆疊於記憶體柱MP之側面及在Z2方向上之底面之一部分上。明確言之，在與半導體層101b相同之層中及其附近，移除記憶體柱MP之側面上之區塊絕緣膜140、電荷儲存層141及穿遂絕緣膜142。半導體層143經提供以便與穿遂絕緣膜142之側面及底面及半導體層101b接觸。半導體層143係其中將形成記憶體胞元電晶體MC及選擇電晶體ST1及ST2之通道之一區。半導體層143之內部填充有核心層144。罩蓋層145提供於記憶體柱MP之一上部中之半導體層143及核心層144上。罩蓋層145之側面接觸穿遂絕緣膜142。
與分別用作字線WL0至WL7之互連層103組合之記憶體柱MP形成記憶體胞元電晶體MC0至MC7。類似地，與用作選擇閘極線SGD之互連層103組合之記憶體柱MP形成選擇電晶體ST1。與用作選擇閘極線SGS之互連層103組合之記憶體柱MP形成選擇電晶體ST2。
區塊絕緣膜140、穿遂絕緣膜142及核心層144可含有SiO作為一絕緣材料。電荷儲存層141可含有SiN。半導體層143及罩蓋層145可含有矽。
導體104提供於罩蓋層145上。導體105提供於導體104上。導體105耦合至互連層106。
1.1.5 壁單元WU1及WU2之組態
接著，參考圖6至圖8，將描述壁單元WU1及WU2之組態之一實例。圖6係壁單元WU1及WU2之一橫截面圖。圖7係沿著圖6之線A1-A2截取之導體120之一平面圖。圖8係沿著圖6之線B1-B2截取之互連層108之一平面圖。在圖7之實例中，省略除了導體120外之元件。在圖8之實例中，省略除了壁區WR之互連層108外之元件。在圖6至圖8之描述中，將省略與圖4之描述重疊之點。
如圖6中展示，導體120朝向Z2方向具有一錐形形狀。即，面向Z1方向之導體120之一表面之一面積大於面向Z2方向之導體120之一面積。半導體層101_1包含半導體層101a及101c，且不包含半導體層101b。在提供有半導體層101_1之突出部分PT之一區中，半導體層101a及半導體層101c彼此直接接觸而在其等之間未插置半導體層101b。突出部分PT係半導體層101a之突出部分。例如，絕緣層121包含三個絕緣層121a、121b及121c。在除了核心區CR中之半導體層外之半導體層101中，不執行用半導體層101b取代絕緣層121(121a至121c)之程序。因此，絕緣層121a至121c保持在半導體層101_1內部。例如，絕緣層121a及121c可含有SiO作為一絕緣材料。絕緣層121b可含有SiN作為一絕緣材料。
接著，將描述導體120之一平面佈局。
如圖7中展示，例如，導體120_1至120_7在XY平面上各自具有一方形環形狀。導體120_1至120_7彼此不接觸。導體120_1至120_3彼此可不接觸。此外，只要導體120_1至120_7係環形的，則其等可以不 係方形的。
接著，將描述互連層108之一平面佈局。
如圖8中展示，例如，互連層108_1具有其中一網格狀互連層配置成一方形環形狀之一圖案。互連層108_1電耦合至導體120_1至120_3。更明確言之，例如，在互連層108_1中，三列環形互連層提供於在Z方向上面向導體120_1至120_3之一位置處。接著，網格狀互連層以此一方式形成使得三列互連層彼此耦合。互連層108_1之形狀不限於此。互連層108_1具有導體120_1至120_3可電耦合至其之一結構就足夠了。例如，互連層108_1可為具有自導體120_1至導體120_3之一寬度之一線形(一列)互連層。
互連層108_2及108_3具有例如配置成一方形環形狀之一線形。互連層108_2電耦合至導體120_5。互連層108_3電耦合至導體120_6。更明確言之，例如，互連層108_2提供於在Z方向上面向導體120_5之一位置處。互連層108_3提供於在Z方向上面向導體120_6之一位置處。互連層108未提供於在Z方向上面向導體120_4及120_7之位置處。
1.2 晶片接合之後半導體裝置之製程
接著，將參考圖9至圖16描述接合陣列晶片10與電路晶片20之後之半導體裝置之一製程。圖9至圖16係展示半導體裝置之製程之元件區ER及壁區WR之橫截面圖。
如圖9中展示，陣列晶片10之基板在接合陣列晶片10與電路晶片20之後被移除。此後，絕緣層114在Z2方向上形成於絕緣層113上。含有SiO之一絕緣層例如可進一步形成於絕緣層114上。
如圖10中展示，處理半導體層101及絕緣層121、113及 114。
如圖11中展示，絕緣層115經形成以便在Z2方向上覆蓋整個頂面。
如圖12中展示，處理絕緣層113、114及115。此暴露例如核心區CR中之半導體層101之一部分。在周邊電路區PR中，導體130在Z2方向上之一端部被暴露。在壁區WR中，導體120_5及120_6在Z2方向上之端部被暴露。
如圖13中展示，形成互連層116。例如，在核心區CR中，互連層116耦合至半導體層101。在周邊電路區PR中，互連層116耦合至導體130。在壁區WR中，互連層116耦合至導體120_5及120_6。
如圖14中展示，絕緣層117及118經形成以便在Z2方向上覆蓋整個頂面。
如圖15中展示，形成表面保護層119。此後，使用表面保護層119作為一遮罩來處理絕緣層117及118。因此，在周邊電路區PR中，互連層116被暴露於外部連接端子形成區BR中。如圖4中展示，在壁區WR及切口區KR之外部周邊部分中，未被表面保護層119覆蓋之絕緣層117及118經處理使得絕緣層115被暴露。如圖16中展示，當處理絕緣層117及118時，存在其中未被表面保護層119覆蓋之絕緣層114及115在壁區WR及切口區KR之外部周邊部分中亦可被移除之一情況。在此情況中，未被表面保護層119覆蓋之半導體層101及導體120_1及120_2被暴露。
1.3 根據本實施例之有利效果
根據本實施例之組態可改良半導體裝置1之良率。下文將詳細描述此有利效果。
如參考圖16描述，例如，在半導體裝置1之製程中，當處理絕緣層117及118時，存在其中未被表面保護層119之半導體層101_1及導體120_1及120_2可被暴露之一情況。當半導體層101_1(及耦合至半導體層101_1之導體120_3)及導體120_1及120_2處於一浮動狀態(未接地至半導體基板201之狀態)時，電弧作用可由於藉由絕緣層117及118之乾式蝕刻進行充電而發生。
相比之下，關於根據本實施例之組態，構成壁單元WU1之複數個導體120(120_1至120_3)經由導體120共同耦合至其之互連層108_1耦合(接地)至半導體基板201。因此，當處理絕緣層117及118時，有可能將在壁區WR中暴露之半導體層101及導體120處產生之電荷釋放至半導體基板201。借此，可抑制電弧作用之發生。因此，可改良半導體裝置1之良率。
2.第二實施例
接著，將描述一第二實施例。在第二實施例中，將描述不同於在第一實施例中之壁區WR之兩項實例組態。在下文中，將主要描述不同於第一實施例之點。
2.1 第一實例
將參考圖17及18描述一第一實例中之壁區WR之一組態。圖17展示半導體裝置1之一橫截面。圖18係互連層108之一平面圖。
如圖17中展示，在此實例中，壁單元WU1之導體120_1至120_3經由單獨電流路徑電耦合至半導體基板201。更明確言之，例如，導體120_1至120_3經由不同導體105、互連層106、導體107、互連層108、導體109、電極墊110及211、導體210、互連層209、導體208、互 連層207、導體206、互連層205及導體204分別耦合至半導體基板201。在以下描述中，當指定耦合至導體120_1、120_2及120_3之互連層108之各者時，其等分別稱為互連層108_a、108_b及108_c。
如圖18中展示，例如，互連層108_a至108_c各自具有配置成一方形環形狀之一線形。例如，互連層108_a提供於在Z方向上分別面向導體120_1至120_3之位置處。
2.2 第二實例
將參考圖19描述一第二實例之壁區WR之一組態。圖19展示半導體裝置1之一橫截面。
如圖19中展示，在此實例中，導體120_1至120_3共同耦合至提供於電路晶片20中之互連層209。在此情況中，例如，互連層209可具有類似於第一實施例之圖8中描述之互連層108_1之圖案之一圖案。
2.3 本實施例之有利效果
本實施例之組態達成類似於第一實施例之有利效果之一有利效果。
3.修改等
根據上述實施例，半導體裝置包含：一基板(201)，其包含一元件區(ER)及包圍該元件區之一第一區(WR)；一表面保護層(119)，其提供於該元件區及該第一區之一部分中；一第一半導體層(101_1)，其至少一部分配置於一第二區(OR)中，該第二區包含於該第一區中且未提供有該表面保護層；及一第一導體(120_3)，其提供於該第一區中、包圍該元件區、在一第一方向(Z方向)上配置於該基板與該第一半導體層之間，且包含與該第一半導體層接觸之一個端。該第一導體電耦合至該基板。
半導體裝置1之製造良率可藉由應用上述實施例來改良。
實施例不限於上述態樣，且可以各種方式修改。
例如，在上述實施例中，描述了其中導體120_3具有包圍元件區ER及壁單元WU2之一環形狀之情況，然導體120_3之形狀不限於此。若導體120_1及120_2係環形的，則壁單元WU1可具有作為一止裂器之一功能。在此情況中，只要半導體層101_1及半導體基板201經由導體120_3電耦合，導體120_3就可以不係環形的。例如，導體120_3可為圖7中之方形環形狀之一部分或可為方形環形狀之一組複數個分割部分。
此外，上述實施例中之術語「耦合」亦包含與插置於其等之間之其他組件(諸如一電晶體及一電阻器)之間接耦合狀態。
實施例僅係實例，且本發明之範疇不限於此。
相關申請案之交叉參考
本申請案係基於且主張來自2022年2月9日申請之日本專利申請案第2022-018678號之優先權利，該日本專利申請案之全部內容以引用方式併入本文中。
10: 陣列晶片 20: 電路晶片 101: 半導體層 101_1: 半導體層 102: 絕緣層 103: 互連層 104: 導體 105: 導體 106: 互連層 107: 導體 108: 互連層 108_1: 互連層 108_2: 互連層 108_3: 互連層 109: 導體 110: 電極墊 111: 絕緣層 112: 絕緣層 113: 絕緣層 114: 絕緣層 115: 絕緣層 116: 互連層 117: 絕緣層 118: 絕緣層 119: 表面保護層 120_1: 導體 120_2: 導體 120_3: 導體 120_4: 導體 120_5: 導體 120_6: 導體 120_7: 導體 121: 絕緣層 130: 導體 201: 半導體基板 202: 閘極絕緣膜 203: 閘極電極 204: 導體 205: 互連層 206: 導體 207: 互連層 208: 導體 209: 互連層 210: 導體 211: 電極墊 212: 絕緣層 213: 絕緣層 BR: 區 CR: 核心區 IR: 內部周邊區 KR: 切口區 MP: 記憶體柱 NW: N型雜質擴散區 OR: 外部周邊區 PR: 周邊電路區 PT: 突出部分 PW: P型雜質擴散區 TR: 電晶體 WR: 壁區 WU1: 壁單元 WU2: 壁單元 X: 方向 Y: 方向 Z1: 方向 Z2: 方向

Claims (20)

  1. 一種半導體裝置，其包括： 一基板，其包含一元件區及包圍該元件區之一第一區； 一表面保護層，其提供於該元件區及該第一區之一部分中； 一第一半導體層，其至少一部分配置於一第二區中，該第二區包含於該第一區中且未提供有該表面保護層；及 一第一導體，其提供於該第一區中、包圍該元件區、在一第一方向上配置於該基板與該第一半導體層之間，且包含與該第一半導體層接觸之一個端， 其中 該第一導體電耦合至該基板。
  2. 如請求項1之半導體裝置，其進一步包括： 一第二導體，其提供於其中該第一導體提供於該第一區中之一層中、包圍該第一導體及該第一半導體層且不與該第一半導體層接觸， 其中該第二導體電耦合至該基板。
  3. 如請求項1之半導體裝置，其進一步包括： 一第二半導體層，其提供於其中該第一半導體層提供於該元件區中之一層中； 一第一互連層，其在該第一方向上提供於該基板與該第二半導體層之間；及 一記憶體柱，其在該第一方向上延伸、穿過該第一互連層且包含與該第二半導體層接觸之一第三半導體層。
  4. 如請求項2之半導體裝置，其進一步包括： 一第二互連層，其在該第一方向上提供於該基板與該第一及第二導體之間且該第一導體及該第二導體電耦合至該第二互連層， 其中該第一導體及該第二導體經由該第二互連層電耦合至該基板。
  5. 如請求項4之半導體裝置，其中 該第二互連層包圍該元件區且形成為一網格狀圖案。
  6. 如請求項1之半導體裝置，其中 該第一半導體層包圍該元件區。
  7. 如請求項1之半導體裝置，其中 該第一半導體層包含一突出部分，其朝向與該第一導體在其上沿該第一方向配置之一側相對之一側突出。
  8. 如請求項7之半導體裝置，其中 該突出部分包圍該元件區。
  9. 如請求項2之半導體裝置，其中 該第一導體及該第二導體提供於該第二區中。
  10. 如請求項1之半導體裝置，其進一步包括： 一第三導體，其提供於其中該第一導體提供於包含於該第一區中且提供有該表面保護層之一第三區中之一層中、在與該第一方向相交之一第二方向上配置於該元件區與該第一導體之間、包圍該元件區且電耦合至提供於該基板中之一第一導電類型區。
  11. 如請求項10之半導體裝置，其進一步包括： 一第四導體，其提供於其中該第一導體及該第三導體提供於該第三區中之一層中、在該第二方向上配置於該元件區與該第三導體之間、包圍該元件區，且電耦合至提供於該基板中之一第二導電類型區。
  12. 如請求項11之半導體裝置，其進一步包括： 一第五導體，其提供於該第三區中且與該第三導體及該第四導體接觸。
  13. 如請求項12之半導體裝置，其中 該第五導體配置於其中提供用作一外部連接端子之一第六導體之一層中。
  14. 如請求項1之半導體裝置，其中 該第一半導體層包含： 一第四半導體層； 一第五半導體層，其在該第一方向上與該第四半導體層堆疊；及 一第一絕緣層，其提供於該第四半導體層與該第五半導體層之間。
  15. 如請求項1之半導體裝置，其進一步包括： 一第二絕緣層，其覆蓋該第一半導體層；及 一第三絕緣層，其提供於該第一半導體層與該第二絕緣層之間且含有至少矽及氮。
  16. 一種半導體裝置，其包括： 一第一晶片，其包含一基板；及 一第二晶片，其接合至該第一晶片， 其中 該基板包含一元件區及包圍該元件區之一第一區，且 該第二晶片包含： 一表面保護層，其提供於該元件區及該第一區之一部分中； 一第一半導體層，其至少一部分配置於一第二區中，該第二區包含於該第一區中且未提供有該表面保護層；及 一第一導體，其提供於該第一區中、包圍該元件區、包含在一第一方向上與該第一半導體層接觸之一個端且包含電耦合至該基板之另一端。
  17. 如請求項16之半導體裝置，其中 該第一晶片進一步包含一第一電極墊，該第一電極墊提供於與該第二晶片接觸之一表面上， 該第二晶片進一步包含一第二電極墊，該第二電極墊提供於與該第一晶片接觸且與該第一電極墊接觸之一表面上，且 該第一導體經由該第一電極墊及該第二電極墊耦合至該基板。
  18. 如請求項17之半導體裝置，其進一步包括： 一第二導體，其提供於其中該第一導體提供於該第一區中之一層中、包圍該第一導體及該第一半導體層、包含不與該第一半導體層接觸之一個端且包含電耦合至該基板之另一端；及 一互連層，其在該第一方向上提供於該第二電極墊與該第一及第二導體之間且該第一導體及該第二導體電耦合至該互連層。
  19. 一種半導體裝置，其包括： 一基板，其包含一元件區及包圍該元件區之一第一區； 一表面保護層，其提供於該元件區及該第一區之一部分中； 一第一半導體層，其至少一部分配置於該第一區中未提供有該表面保護層之一第二區中； 一第一導體，其提供於該第一區中、在一第一方向上配置於該基板與該第一半導體層之間，且包含與該第一半導體層接觸之一個端；及 一第二導體，其提供於其中該第一導體提供於該第一區中之一層中、包圍該元件區、該第一導體及該第一半導體層且不與該第一半導體層接觸， 其中 該第一導體及該第二導體電耦合至該基板。
  20. 如請求項19之半導體裝置，其進一步包括： 一互連層，其在該第一方向上提供於該基板與該第一及第二導體之間且該第一導體及該第二導體電耦合至該互連層， 其中該第一導體及該第二導體經由該互連層電耦合至該基板。
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