CN111697003B - 半导体存储器装置 - Google Patents

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Abstract

根据一个实施例，一种半导体存储器装置包含：存储器单元阵列；第一绝缘层；及钝化膜。所述存储器单元阵列包含第一互连层及第一存储器柱。所述第一互连层沿基本上平行于半导体衬底的第一方向延伸。所述第一存储器柱穿过所述第一互连层且沿基本上垂直于所述半导体衬底的第二方向延伸。所述第一绝缘层设置于所述存储器单元阵列上方。所述钝化膜设置于所述第一绝缘层上且包含突出部，所述突出部至少位于所述存储器单元阵列上方且介于所述钝化膜与所述第一绝缘层之间。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案基于并主张2019年3月14日提出申请的第2019-46988号日本专利申请案的优先权的权益，所述日本专利申请案的全部内容以引用的方式并入本文中。
技术领域
本文中所描述的实施例一般来说涉及一种半导体存储器装置。
背景技术
已知NAND快闪存储器为半导体存储器装置。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：存储器单元阵列；第一绝缘层；及钝化膜。所述存储器单元阵列包含多个第一互连层及第一存储器柱。所述第一互连层沿基本上平行于半导体衬底的第一方向延伸。所述第一存储器柱穿过所述第一互连层且沿基本上垂直于所述半导体衬底的第二方向延伸。所述第一绝缘层设置于所述存储器单元阵列上方。所述钝化膜设置于所述第一绝缘层上且包含突出部，所述突出部至少位于所述存储器单元阵列上方且介于所述钝化膜与所述第一绝缘层之间。
所述实施例可提供一种具有经改善合格率的半导体存储器装置。
附图说明
图1是根据第一实施例的半导体存储器装置的框图；
图2是根据第一实施例的半导体存储器装置中所包含的存储器单元阵列的电路图；
图3是根据第一实施例的半导体存储器装置中所包含的存储器单元阵列的横截面图；
图4是根据第一实施例的半导体存储器装置中所包含的覆盖绝缘膜的平面图；
图5是根据第一实施例的半导体存储器装置的横截面图；
图6到8是图解说明用于制造根据第一实施例的半导体存储器装置的工艺的图式；
图9是根据第二实施例的第一实例的半导体存储器装置中所包含的覆盖绝缘膜的平面图；
图10是根据第二实施例的第二实例的半导体存储器装置中所包含的覆盖绝缘膜的平面图；
图11是根据第二实施例的第三实例的半导体存储器装置中所包含的覆盖绝缘膜的平面图；
图12是根据第三实施例的半导体存储器装置的横截面图；
图13及14是图解说明用于制造根据第三实施例的半导体存储器装置的工艺的图式；
图15是图解说明用于制造根据第三实施例的半导体存储器装置的工艺的图式；
图16是根据第四实施例的半导体存储器装置的横截面图；
图17是根据第五实施例的半导体存储器装置的横截面图；
图18及19是图解说明用于制造根据第五实施例的半导体存储器装置的工艺的图式；
图20是根据第六实施例的半导体存储器装置的透视图；
图21是根据第六实施例的半导体存储器装置的平面图；
图22是沿着图21中的线B1-B2截取的横截面图；
图23是沿着图21中的线C1-C2截取的横截面图；且
图24到27是图解说明用于制造根据第六实施例的半导体存储器装置的工艺的图式。
具体实施方式
1.第一实施例
将描述根据第一实施例的半导体存储器装置。下文中，将描述具有三维地堆叠在半导体衬底上的存储器单元晶体管的三维堆叠NAND快闪存储器作为半导体存储器装置的实例。
1.1.配置
1.1.1.半导体存储器装置的配置
首先，将参考图1描述半导体存储器装置1的总体配置的实例。在图1中所展示的实例中，块之间的耦合中的一些耦合由箭头指示；然而，块之间的耦合不限于图1中所展示的耦合。
如图1中所展示，半导体存储器装置1包含输入-输出电路11、逻辑控制器12、地址寄存器13、命令寄存器14、定序器15、就绪/忙碌电路16、电压产生器17、存储器单元阵列18、行解码器19、感测放大器20、数据寄存器21及列解码器22。
输入-输出电路11经由电极垫PD耦合到控制器2且控制去往及来自控制器2的信号DQ的输入及输出。
电极垫PD是电耦合到外部装置的输入-输出端子。半导体存储器装置1经由电极垫PD而执行各种信号的输入及输出。电极垫PD布置于基本上平行于半导体衬底的XY平面上的不包含存储器单元阵列18的区域(下文中称为“外围区域”)中。
举例来说，信号DQ包含数据DAT、地址ADD及命令CMD。更明确地说，输入-输出电路11将从控制器2接收的数据DAT发射到数据寄存器21、将从控制器2接收的地址ADD发射到地址寄存器13，且将从控制器2接收的命令CMD发射到命令寄存器14。此外，输入-输出电路11将从数据寄存器21接收的数据DAT、从地址寄存器13接收的地址ADD等发射到控制器2。
逻辑控制器12经由电极垫PD耦合到控制器2且从控制器2接收各种控制信号。逻辑控制器12根据所接收控制信号而控制输入-输出电路11及定序器15。
地址寄存器13临时地保存所接收地址ADD。地址寄存器13将行地址传送到行解码器19，且将列地址传送到列解码器22。
命令寄存器14临时地存储所接收命令CMD，且将所接收命令CMD传送到定序器15。
定序器15控制整个半导体存储器装置1的操作。更明确地说，定序器15响应于所接收命令CMD而控制(举例来说)就绪/忙碌电路16、电压产生器17、行解码器19、感测放大器20、数据寄存器21及列解码器22，且执行写入操作、读取操作、擦除操作等。
就绪/忙碌电路16经由电极垫PD耦合到控制器2且基于定序器15的操作状态将就绪/忙碌信号RBn发射到控制器2。
根据定序器15所施加的控制，电压产生器17产生写入操作、读取操作及擦除操作中所使用的电压，且将所产生电压供应到(举例来说)存储器单元阵列18、行解码器19、感测放大器20、数据寄存器21及列解码器22。行解码器19及感测放大器20将由电压产生器17供应的电压施加到存储器单元阵列18中的存储器单元晶体管。
存储器单元阵列18包含多个块BLK(BLK0、BLK1、BLK2...)，所述块中的每一者包含与行及列相关联的多个非易失性存储器单元晶体管(下文中也称为“存储器单元”)。块BLK中的每一者包含多个(在本实施例中，四个)串单元SU(SU0到SU3)，所述串单元中的每一者是一组NAND串NS，在NAND串中的每一者中，存储器单元晶体管依次串联耦合。稍后将描述存储器单元阵列18的细节。
行解码器19解码行地址。行解码器19基于解码的结果而将所使用的电压施加到存储器单元阵列18。
在读取操作中，感测放大器20感测从存储器单元阵列18读取的数据。感测放大器20将所读取数据发射到数据寄存器21。在写入操作中，感测放大器20将写入数据发射到存储器单元阵列18。
数据寄存器21包含多个锁存器电路。锁存器电路临时地保存写入数据或所读取数据。
举例来说，列解码器22在写入、读取及擦除操作期间解码列地址，且基于解码的结果而选择数据寄存器21中的锁存器电路。
1.1.2.存储器单元阵列的配置
接下来，将参考图2描述存储器单元阵列18的配置。图2中的实例展示块BLK0的配置；然而，其它块BLK具有相同配置。
如图2中所展示，块BLK0包含(举例来说)四个串单元SU0到SU3。串单元SU中的每一者包含多个NAND串NS。NAND串NS中的每一者包含(举例来说)八个存储器单元晶体管MC(MC0到MC7)以及选择晶体管ST1及ST2。每一存储器单元晶体管MC包含控制栅极及电荷存储层，且以非易失性方式保存数据。下文中，存储器单元晶体管MC0到MC7将称为“存储器单元晶体管MC”，除非具体指定其中的一者。
存储器单元晶体管MC可为使用绝缘膜作为电荷存储层的MONOS类型，或使用导电层作为电荷存储层的FG类型。在本实施例中，作为实例，将描述MONOS类型存储器单元晶体管。一个NAND串NS中所包含的存储器单元晶体管MC的数目不限于八个，且可为16个、32个、64个、96个或128个等。图2中的实例图解说明其中一个NAND串NS中包含一个选择晶体管ST1及一个选择晶体管ST2的情形；然而，一个NAND串中可包含至少一个选择晶体管ST1及一个选择晶体管ST2。
在NAND串NS中，选择晶体管ST2、存储器单元晶体管MC0到MC7及选择晶体管ST1的电流路径以所提及次序串联耦合。选择晶体管ST1的漏极耦合到对应位线BL。选择晶体管ST2的源极耦合到源极线SL。
同一块BLK中的NAND串NS中的每一者的存储器单元晶体管MC0到MC7的控制栅极通常分别耦合到字线WL0到WL7。更明确地说，举例来说，块BLK中的多个存储器单元晶体管MC0的控制栅极通常耦合到字线WL0。
同一串单元SU中的多个NAND串NS的选择晶体管ST1的栅极通常耦合到选择栅极线SGD。更明确地说，串单元SU0中的多个选择晶体管ST1的栅极耦合到选择栅极线SGD0。串单元SU1中的多个选择晶体管ST1(未展示)的栅极耦合到选择栅极线SGD1。串单元SU2中的多个选择晶体管ST1(未展示)的栅极耦合到选择栅极线SGD2。串单元SU3中的多个选择晶体管ST1(未展示)的栅极耦合到选择栅极线SGD3。下文中，选择栅极线SGD0到SGD3将称为“选择栅极线SGD”，除非具体指定其中的一者。
同一块BLK中的多个选择晶体管ST2的栅极通常耦合到选择栅极线SGS。针对每一串单元SU，选择晶体管ST2的栅极可耦合到不同选择栅极线SGS。
串单元SU中的多个选择晶体管ST1的漏极耦合到不同位线BL(BL0到BL(N-1)，其中N是为2或大于2的自然数)。即，串单元SU中的多个NAND串NS耦合到不同位线BL。每一位线BL与每一块BLK中的串单元SU0到SU3中的其对应NAND串NS耦合在一起。
多个块BLK中的选择晶体管ST2的源极通常耦合到源极线SL。
即，每一串单元SU是耦合到不同位线BL且耦合到相同选择栅极线SGD的一组NAND串NS。每一块BLK是共享字线WL的一组串单元SU。存储器单元阵列18是共享位线BL的一组块BLK。
存储器单元阵列18可具有其它配置。即，举例来说，2009年3月19日提出申请的标题为“三维堆叠非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的第12/407,403号美国专利申请案中描述了存储器单元阵列18的配置。2009年3月18日提出申请的标题为“三维堆叠非易失性半导体存储器(THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的第12/406,524号美国专利申请案、2010年3月25日提出申请的标题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THESAME)”的第12/679,991号美国专利申请案及2009年3月23日提出申请的标题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的第12/532,030号美国专利申请案中也描述了存储器单元阵列18的配置。这些申请案的全部内容是出于引用目的而并入本文中。
1.1.3.存储器单元阵列的配置
接下来，将参考图3描述存储器单元阵列18的配置，图3是存储器单元阵列18的横截面图。在图3中所展示的实例中，绝缘层中的一些绝缘层被省略。
如图3中所展示，沿基本上垂直于半导体衬底30的Z方向堆叠十个互连层34，所述十个互连层充当选择栅极线SGS、字线WL0到WL7及选择栅极线SGD，其中所述十个互连层之间插有空间。互连层34沿基本上平行于半导体衬底30且基本上垂直于Z方向的X方向延伸。对于每一块BLK，互连层34中的每一者(举例来说)在基本上平行于半导体衬底30且基本上垂直于X方向的Y方向上通过沿X方向延伸的狭缝SLT而分开。在本实施例中，将描述其中在狭缝SLT中形成源极线触点LI的情形。源极线触点LI耦合半导体衬底30与布置在存储器柱MP上方的源极线SL(未展示)。对于每一串单元SU，充当选择栅极线SGD的最上部互连层34在Y方向上通过(举例来说)狭缝SHE进一步分开，狭缝SHE沿X方向在两个狭缝SLT之间延伸。
在两个狭缝SLT之间(如沿Y方向观看)沿着X方向布置穿过十个互连层34且沿Z方向延伸的多个存储器柱MP。一个存储器柱MP对应于一个NAND串NS。稍后将详细说明存储器柱MP。两个狭缝SLT之间的存储器柱MP的布置是任意的。举例来说，存储器柱MP可沿着X方向交错排列成四行。
更明确地说，n型阱31设置于半导体衬底(p型半导体衬底)30的表面区域中。p型阱32设置于n型阱31的表面区域中。N+型扩散层33设置于p型阱32的表面区域的一部分中。充当选择栅极线SGS、字线WL0到WL7及选择栅极线SGD的十个互连层34堆叠在p型阱32上方。
使用例如n型半导体或p型半导体的半导体材料或者例如钨(W)的金属材料用于充当字线WL以及选择栅极线SGS及SGD的互连层34。举例来说，通过化学气相沉积(CVD)而形成的钨(W)具有拉伸应力。因此，举例来说，如果字线WL以及选择栅极线SGS及SGD具有长边沿X方向且短边沿Y方向的矩形平面的形状，那么半导体衬底30在X方向上具有大翘曲量，此归因于从字线WL以及选择栅极线SGS及SGD接收的其余应力的影响。在本实施例中，下文将描述其中采用氮化钛(TiN)与钨(W)的堆叠结构作为互连层34的情形。举例来说，TiN充当用于防止W与Si或SiO2之间发生反应的势垒层，或在通过CVD而形成W膜时，充当用于改善W的粘合性的粘合层。
形成穿过十个互连层34的存储器柱MP，使得存储器柱MP的底面到达p型阱32。存储器柱MP包含块绝缘膜36、电荷存储层37、隧道绝缘膜38、半导体层39、核心层40及帽盖层41。
更明确地说，对应于存储器柱MP的孔形成为穿过十个互连层34，使得孔的底面到达p型阱32。块绝缘膜36、电荷存储层37及隧道绝缘膜38依序堆叠在孔的侧面上。形成半导体层39，使得半导体层39的侧面与隧道绝缘膜38接触且半导体层39的底面与p型阱32接触。半导体层39是其中形成存储器单元晶体管MC以及选择晶体管ST1及ST2的沟道的区域。因此，半导体层39充当耦合选择晶体管ST2、存储器单元晶体管MC0到MC7及选择晶体管ST1的电流路径的信号线。核心层40设置于半导体层39中。在半导体层39及核心层40上形成具有接触隧道绝缘膜38的侧面的帽盖层41。
举例来说，使用SiO2用于块绝缘膜36、隧道绝缘膜38及核心层40。举例来说，使用SiN用于电荷存储层37。举例来说，使用多晶硅用于半导体层39及帽盖层41。
存储器柱MP与充当字线WL0到WL7的八个互连层34分别形成存储器单元晶体管MC0到MC7。同样地，存储器柱MP与充当选择栅极线SGD及SGS的两个互连层34分别形成选择晶体管ST1及ST2。
在图3中所展示的实例中，提供一个充当选择栅极线SGD的互连层34及一个充当选择栅极线SGS的互连层34，但可提供多个所述互连层。
在帽盖层41上形成触点插塞CP。在触点插塞CP上形成充当位线BL的互连层(未展示)。举例来说，使用例如W或TiN等金属材料用于触点插塞CP。
形成具有到达n+型扩散层33的底面且沿X方向延伸的狭缝SLT以在Y方向上将十个互连层34中的每一者分开。在狭缝SLT的侧面上形成绝缘层42。在狭缝SLT中形成具有接触绝缘层42的侧面及接触n+型扩散层33的底面的导电层43。导电层43充当源极线触点LI。导电层43具有沿X方向延伸的线形状。导电层43的上部面耦合到充当源极线SL的互连层(未展示)。
举例来说，使用SiO2用于绝缘层42。举例来说，使用例如多晶硅的半导体材料、例如W的金属材料或这些材料的堆叠用于导电层43。
此外，形成沿X方向延伸的狭缝SHE以在Y方向上将充当选择栅极线SGD的最上部互连层34分开。用绝缘层44填充狭缝SHE。举例来说，使用SiO2用于绝缘层44。
1.1.4.钝化膜的平面配置
接下来，将参考图4描述钝化膜的平面配置。钝化膜PV是经形成保护半导体衬底30上所形成的各种元件的绝缘层。举例来说，使用具有低磁导率的绝缘材料用于钝化膜PV。下文将描述其中使用具有压缩应力的SiN用于钝化膜PV的情形。
如图4中所展示，钝化膜PV在下方形成存储器单元阵列18的区域(下文中称为“单元区域”)中包含多个突出部TR。突出部TR具有向下突出的下部面。在图4中所展示的实例中，突出部TR设置成具有九行及五列的矩阵。当突出部TR在X方向上的长度定义为Lx且突出部TR在Y方向上的长度定义为Ly时，满足关系Lx＞Ly。即，突出部TR在XY平面上为长边沿X方向且短边沿Y方向的矩形。
在本实施例中，类似于互连层34，突出部TR在XY平面上具有长边沿X方向且短边沿Y方向的矩形形状，使得由存储器单元阵列18的互连层34的拉伸应力所致的半导体衬底30在X方向上的翘曲量得以减小。
在图4中所展示的实例中，突出部TR设置于单元区域中；然而，其中设置突出部TR的区域不限于单元区域。突出部TR也可设置于外围区域中。
1.1.5.钝化膜的横截面配置
接下来，将参考图5描述钝化膜PV的横截面配置。图5是沿着图4中的线A1-A2截取的横截面图。为简化图解，图5中所展示的实例图解说明最上部触点插塞V2及其上方的层，而省略参考图3所描述的存储器单元阵列18。
如图5中所展示，形成穿过绝缘层50的触点插塞V2。在单元区域中在绝缘层50下方形成存储器单元阵列18。在绝缘层50上形成绝缘层51，且在触点插塞V2上设置最上部互连层M2。
举例来说，使用SiO2用于绝缘层50及51。触点插塞V2及互连层M2由导电材料制成。举例来说，使用例如铝(Al)的金属材料用于触点插塞V2及互连层M2。
在单元区域中在绝缘层51的上部面上形成沿X方向延伸的狭缝，且用在绝缘层51上形成的绝缘层52填充所述狭缝。绝缘层52充当钝化膜PV。填充狭缝的绝缘层52充当突出部TR。在图5中所展示的实例中，在Z方向上，突出部TR的底面的高度位置低于互连层M2的上部面的高度位置；然而，高度位置不限于此。突出部TR在X方向及Y方向上的长度、突出部TR在Z方向上的高度、邻近突出部TR之间的距离等是根据半导体衬底30中的翘曲量、绝缘层52的膜性质(膜应力)等而设定。
举例来说，使用CVD-SiN用于绝缘层52。SiN可通过调整膜成形条件(膜成形温度、膜成形压力、RF功率等)而具有变化的膜密度及膜应力。SiN还可通过膜成形之后的热处理或例如注射的处理而具有从拉伸应力到压缩应力的变化膜应力。举例来说，使用具有相对高压缩应力的SiN用于绝缘层52可有效地减小半导体衬底30在X方向上的翘曲量。钝化膜PV的材料不限于SiN。可使用任何材料，只要所述材料是具有低磁导率及压缩应力的绝缘材料即可。
在绝缘层52上形成树脂53。树脂53还充当保护层。举例来说，使用聚酰亚胺用于树脂53。
在外围区域中形成穿过树脂53、绝缘层52及绝缘层51且具有到达互连层M2的底面的孔。其中暴露互连层M2的区域充当电极垫PD。
1.2.制造半导体存储器装置的方法
接下来，将参考图6到8描述制造半导体存储器装置的方法。图6到8中所展示的实例主要图解说明用于产生突出部TR的工艺。
首先，形成绝缘层50，如图6中所展示。接下来，形成对应于触点插塞V2的孔。形成(举例来说)Al与TiN的堆叠结构以填充所述孔。接下来，处理绝缘层50上的Al与TiN的堆叠结构以形成互连层M2。接下来，形成绝缘层51。可单独地形成触点插塞V2及互连层M2。
如图7中所展示，处理绝缘层51以在单元区域中形成对应于突出部TR的狭缝SLT_PV。
如图8中所展示，形成绝缘层52。此时，狭缝SLT_PV填充有绝缘层52，借此形成突出部TR。此后，处理绝缘层52以形成对应于电极垫PD的孔，且接着形成树脂53，如图5中所展示。处理树脂53以暴露充当电极垫PD的互连层M2。可通过使用光敏性聚酰亚胺用于树脂53而在树脂53上形成电极垫PD的图案。
1.3.本实施例的有利效应
根据本实施例的配置可提供具有经改善合格率的半导体存储器装置。下文将详细说明有利效应。
集中于字线WL的膜应力与半导体衬底30中的翘曲量之间的关系，举例来说，当字线WL在XY平面上具有长边沿X方向且短边沿Y方向的矩形形状时，半导体衬底30中的由从字线WL接收的其余应力所致的翘曲量在X方向上较大且在Y方向上较小。如果所堆叠的字线WL的数目连同三维堆叠NAND快闪存储器的高集成度一起增大，那么此倾向更加明显。如果半导体衬底30在X方向上的翘曲量与在Y方向上的翘曲量之间的差异较大，那么在组装步骤中会难以对准电极垫PD，(举例来说)从而容易因未对准而造成不良耦合。此外，由于半导体衬底30中的翘曲，因此可容易形成绝缘层中的断裂等。在划割之后也难以递送芯片。因此，生产合格率降低。
相比之下，利用根据本实施例的配置，可形成具有突出部TR的钝化膜PV(绝缘层52)。提供突出部TR会使钝化膜PV在X方向上的膜应力不同于钝化膜PV在Y方向上的膜应力。用于字线WL的金属具有拉伸应力。因此，使用具有压缩应力的绝缘层52可减小半导体衬底30在X方向上的翘曲量，且可减小X方向上的翘曲量与Y方向上的翘曲量之间的差异。因此，可抑制生产合格率的降低。
此外，利用根据本实施例的配置，类似于字线WL，提供在XY平面上具有长边沿X方向且短边沿Y方向的矩形形状的突出部TR可阻止由突出部TR所致的在Y方向上的翘曲量增大。
在本实施例中，描述其中在绝缘层52的下部面上形成突出部TR的情形；然而，可在绝缘层52的上部面上形成突出部TR。
2.第二实施例
接下来，将描述第二实施例。在第二实施例中，针对突出部TR的布局，将描述三个实例。
2.1.第一实例
首先，将参考图9描述第一实例。
如图9中所展示，突出部TR沿X方向从单元区域的一端延伸到单元区域的另一端。在图9中所展示的实例中，沿Y方向布置九个突出部TR。
2.2.第二实例
接下来，将参考图10描述第二实例。
如图10中所展示，沿不同于方向X及Y的方向A延伸的多个突出部TR与沿不同于方向A的方向B延伸的多个突出部TR在XY平面上布置成网格形式。
2.3.第三实例
接下来，将参考图11描述第三实例。
如图11中所展示，沿X方向延伸的多个突出部TR与沿Y方向延伸的多个突出部TR在XY平面上布置成晶格形式。
2.4.本实施例的有利效应
根据本实施例的配置可适用于第一实施例。
3.第三实施例
接下来，将描述第三实施例。在第三实施例中，将描述钝化膜PV的与第一实施例的配置不同的配置。下文中，将主要描述与第一实施例不同的事项。
3.1.钝化膜的横截面配置
首先，将参考图12描述钝化膜PV的横截面配置。类似于第一实施例的图5中所展示的一个实例，图12中所展示的实例图解说明最上部触点插塞V2的层及其上方的层，以简化图解。
在本实施例中，绝缘层54设置于绝缘层51与绝缘层52之间，如图12中所展示。此外，突出部TR经设置使得突出部TR穿过绝缘层54且突出部TR的底面到达绝缘层51内部。除上述内容外，配置与第一实施例的图5中所展示的配置相同。
举例来说，可使用具有与绝缘层52的膜应力相同的膜应力的SiN或具有与绝缘层52的膜应力不同的膜应力的SiN用于绝缘层54。举例来说，也可使用不具有钝化膜PV的性质(例如，高磁导率)的绝缘材料用于绝缘层54。在此情形中，举例来说，选择具有压缩应力的绝缘材料来减小半导体衬底30中的翘曲量。
3.2.制造半导体存储器装置的方法
接下来，将参考图13到15描述制造半导体存储器装置的方法。图13到15中所展示的实例主要图解说明用于产生突出部TR的工艺。
如图13中所展示，在形成绝缘层51之后，如在第一实施例的图6中所展示的实例中，在绝缘层51上形成绝缘层54。
如图14中所展示，处理绝缘层54及51以形成对应于突出部TR的狭缝SLT_PV。因此，绝缘层54在单元区域中具有长边沿X方向且短边沿Y方向的晶格形状。因此，绝缘层54在X方向上的膜应力与在Y方向上的膜应力彼此不同。
如图15中所展示，形成绝缘层52。借此，狭缝SLT_PV填充有绝缘层52，从而形成突出部TR。此后，形成对应于电极垫PD的孔，且接着形成树脂53，如图12中所展示。
3.3.本实施例的有利效应
本实施例的配置实现类似于第一实施例的有利效应的有利效应。
此外，根据本实施例的配置，具有压缩应力的绝缘层54在单元区域中具有长边沿X方向且短边沿Y方向的晶格形状。因此，绝缘层54在X方向上的膜应力与在Y方向上的膜应力彼此不同，从而可有效地减小半导体衬底30在X方向上的翘曲量。
此外，利用本实施例的配置，形成绝缘层54可增大在Z方向上从互连层M2的上部面到绝缘层52(突出部TR)的底面的距离。因此，突出部TR的底部部分的高度位置可高于互连层M2的上部面的高度位置，从而可不考虑互连层M2的布局而设计突出部TR的布局。
可将本实施例与第二实施例进行组合。
4.第四实施例
接下来，将描述第四实施例。在第四实施例中，将描述钝化膜PV的与第一实施例及第三实施例的配置不同的配置。下文中，将主要描述与第一实施例到第三实施例不同的事项。
4.1.钝化膜的横截面配置
首先，将参考图16描述钝化膜PV的横截面配置。类似于第一实施例的图5中所展示的一个实例，图16中所展示的实例图解说明最上部触点插塞V2及其上方的层，以简化图解。
在本实施例中，突出部TR经设置使得突出部TR穿过绝缘层54且突出部TR的底面与绝缘层51的表面接触，如图16中所展示。除此之外，配置与第三实施例的图12中所展示的配置相同。
4.2.本实施例的有利效应
本实施例的配置实现类似于第一实施例及第三实施例的有利效应的有利效应。可将本实施例与第二实施例进行组合。
5.第五实施例
接下来，将描述第五实施例。在第五实施例中，将描述钝化膜PV的与第一实施例、第三实施例及第四实施例的配置不同的配置。下文中，将主要描述与第一实施例到第四实施例不同的事项。
5.1.钝化膜的横截面配置
首先，将参考图17描述钝化膜PV的横截面配置。类似于第一实施例的图5中所展示的一个实例，图17中所展示的实例图解说明最上部触点插塞V2及其上方的层，以简化图解。
在本实施例中，使用绝缘层54来形成突出部TR，如图17中所展示。在图17中所展示的实例中，使用绝缘层54来形成沿X方向延伸的多个突出部TR。除此之外，配置与第四实施例的图16中所展示的配置相同。
5.2.制造半导体存储器装置的方法
接下来，将参考图18及19描述制造半导体存储器装置的方法。图18及19中所展示的实例主要图解说明用于产生突出部TR的工艺。
如图18中所展示，在形成绝缘层51之后，如在第一实施例的图6中所展示的实例中，在绝缘层51上形成绝缘层54。接下来，处理绝缘层54以形成突出部TR。因此，绝缘层54不形成于外围区域中。
如图19中所展示，形成绝缘层52。此后，形成对应于电极垫PD的孔，且接着形成树脂53，如图17中所展示。
5.3.本实施例的有利效应
本实施例的配置实现类似于第一实施例到第四实施例的有利效应的有利效应。
6.第六实施例
接下来，将描述的第六实施例。在第六实施例中，将描述半导体存储器装置1的与第一实施例到第五实施例的配置不同的配置。
6.1.半导体存储器装置的配置
首先，将参考图20描述半导体存储器装置1的配置。图20是半导体存储器装置1的透视图。在图20中所展示的实例中，绝缘层中的一些绝缘层及树脂53被省略。
如图20中所展示，在半导体衬底30上形成绝缘层62。绝缘层62表示半导体衬底30上所形成的整个绝缘体。举例来说，绝缘层62包含第一实施例中所描述的绝缘层51等。举例来说，存储器单元阵列18设置于绝缘层62中。钝化膜PV形成于绝缘层62上，且被从其中形成电极垫PD的区域移除。
绝缘层60的各自沿Y方向延伸的多个图案在钝化膜PV上沿X方向并排布置。此外，绝缘层61的各自沿X方向延伸的多个图案在绝缘层60上沿Y方向并排布置。
形成绝缘层60及61以减小半导体衬底30的翘曲量。沿Y方向延伸的绝缘层60与沿X方向延伸的绝缘层61经堆叠以借此控制半导体衬底30在X方向上的翘曲量及半导体衬底30在Y方向上翘曲量。举例来说，通过调整绝缘层60及61的膜性质(膜应力)、绝缘层60及61在Z方向上的高度、图案的宽度及图案之间的间隔等而减小半导体衬底30在X方向上的翘曲量及半导体衬底30在Y方向上的翘曲量。
在图20中所展示的实例中，在绝缘层60上形成绝缘层61；然而，可在绝缘层61上形成绝缘层60。
6.2.半导体存储器装置的平面配置
接下来，将参考图21描述半导体存储器装置1的平面配置。图21展示半导体存储器装置1的绝缘层60及61的布局的实例。
如图21中所展示，沿Y方向延伸的绝缘层60及沿X方向延伸的绝缘层61堆叠在单元区域中及不包含其中形成电极垫PD的区域(下文中称为“PD”区域)的外围区域中。在图21中所展示的实例中，在不包含PD区域的区域中形成绝缘层60及61；然而，绝缘层60及61不一定形成于外围区域中。举例来说，当较大膜应力产生于单元区域中而非外围区域中且单元区域中的膜应力主要影响半导体衬底30中的翘曲时，可移除外围区域中的绝缘层60及61。
6.3.半导体存储器装置的横截面配置
接下来，将参考图22及23描述半导体存储器装置1的横截面配置。图22展示沿着图21中的线B1-B2截取的横截面图(下文中称为“B1-B2横截面”)，即，半导体存储器装置1在X方向上的横截面图。图23展示沿着图21中的线C1-C2截取的横截面图(下文中称为“C1-C2横截面”)，即，半导体存储器装置1在Y方向中的横截面图。图22及23中所展示的实例省略了设置于外围区域中的电路，以简化图解。
在半导体衬底30上形成绝缘层62，如图22中所展示。举例来说，使用SiO2用于绝缘层62。在绝缘层62中形成存储器单元阵列18。
在绝缘层62上形成充当钝化膜PV的绝缘层52。在绝缘层52上形成绝缘层63。绝缘层63充当在处理绝缘层60及61时所使用的蚀刻停止件。可省略绝缘层63。
沿Y方向延伸的多个绝缘层60在绝缘层63上沿X方向并排布置。在绝缘层60之间形成绝缘层64。可在绝缘层60之间形成空气间隙。
如图23中所展示，沿X方向延伸的多个绝缘层61在绝缘层60及64上沿Y方向并排布置。在绝缘层61之间形成绝缘层65。可在绝缘层61之间形成空气间隙。此外，可省略绝缘层65，且绝缘层61之间的区域可用树脂53填充。
在绝缘层61上形成树脂53。
在PD区域中移除绝缘层52、60、61及63到65以及树脂53，使得电极垫PD被暴露。
举例来说，使用具有压缩应力的SiN用于绝缘层60及61。绝缘层60及绝缘层61可采用具有不同膜性质(膜应力)的SiN。此外，绝缘层60及61的材料不限于SiN。可使用不充当钝化膜、半导体材料等的绝缘材料，只要此材料具有相对大膜应力以控制半导体衬底30中的翘曲量即可。举例来说，使用SiO2用于绝缘层63到65。举例来说，可使用例如非晶硅的半导体层而非绝缘层63。
可在其中绝缘层60及61有效地减小半导体衬底30中的翘曲量的单元区域中形成绝缘层60及61，且可移除外围区域中的绝缘层60及61。
6.4.制造半导体存储器装置的方法
接下来，将参考图24到27描述制造半导体存储器装置的方法。图24到27展示每一步骤中的B1-B2横截面及C1-C2横截面。图24到27中所展示的实例主要图解说明用于产生绝缘层60及61的工艺。
如图24中所展示，在半导体衬底30上形成绝缘层62、存储器单元阵列18等。接下来，在形成绝缘层52之后，移除PD区域中的绝缘层52以形成电极垫PD。接下来，在电极垫PD及绝缘层52上形成绝缘层63。
如图25中所展示，在于绝缘层63上形成绝缘层60之后，处理绝缘层60以形成沿Y方向延伸的线与空间图案(下文中称为“L/S图案”)。
如图26中所展示，用绝缘层64填充绝缘层60中的空间，且通过执行(举例来说)化学机械抛光(CMP)而将绝缘层64的表面平面化。接下来，在形成绝缘层61之后，处理绝缘层61以形成沿X方向延伸的L/S图案。
如图27中所展示，用绝缘层65填充绝缘层61中的空间，且将表面平面化。接下来，处理PD区域中的绝缘层60、61及63以暴露电极垫PD。此后，形成树脂53，如图22及23中所展示。
在本实施例中，描述其中在形成绝缘层60的L/S图案之后用绝缘层64填充绝缘层60中的空间的情形；然而，可形成绝缘层64的L/S图案，且接着可用绝缘层60填充绝缘层64中的空间。此同样适用于形成绝缘层61及65的方法。
此外，在处理绝缘层60以形成L/S图案时，在空间完全通到另一侧之前不需要处理绝缘层60。可形成L/S图案，同时在其底部处留下绝缘层60，使得绝缘层60的图案连接在一起。此同样适用于绝缘层61。
6.5.本实施例的有利效应
本实施例的配置实现类似于第一实施例到第五实施例的有利效应的有利效应。
此外，根据本实施例的配置，通过单独地形成可控制半导体衬底30中的翘曲量的多个层的图案而增大设计的灵活性。因此，举例来说，即使在施加到半导体衬底30的其余应力在X方向与Y方向之间非常不同时，通过优化每一图案的结构或膜应力也可有效地减小半导体衬底30在X方向及在Y方向上的翘曲量。
7.其它说明
根据上文所描述的实施例的配置，一种半导体存储器装置包含：存储器单元阵列(18)，其包含多个第一互连层(34)及第一存储器柱(MP)，所述第一互连层沿基本上平行于半导体衬底的第一方向(X方向)延伸，且所述第一存储器柱穿过所述第一互连层且沿基本上垂直于所述半导体衬底的第二方向(Z方向)延伸；第一绝缘层(51)，其位于所述存储器单元阵列上方；及钝化膜(PV)，其位于所述第一绝缘层上，所述钝化膜包含突出部(TR)，所述突出部至少位于所述存储器单元阵列上方且介于所述钝化膜与所述第一绝缘层之间。
应用上文所描述的实施例可提供具有经改善合格率的半导体存储器装置。
所述实施例不限于上文所描述的配置，但可以各种方式修改。
在上文所描述的实施例中，描述其中提供一个存储器单元阵列18的情形；然而，可提供两个或多于两个存储器单元阵列18。
此外，在上文所描述的实施例中，其中NAND快闪存储器为三维堆叠NAND快闪存储器的情形；然而，NAND快闪存储器可为平面NAND快闪存储器。此外，可采用除NAND快闪存储器之外的存储器，且实施例可适用于不包含存储器的半导体装置。
在上文所描述的实施例中，术语“耦合”包含经由晶体管、电阻器等的间接耦合。
虽然已描述特定实施例，但这些实施例仅以实例方式呈现，且并不打算限制本发明的范围。实际上，本文中所描述的新颖方法及系统可以多种其它形式体现；此外，可在不背离本发明的精神的情况下对本文中所描述的方法及系统的形式做出各种省略、替代及改变。打算使所附权利要求书及其等效内容涵盖如将归属于本发明的范围及精神内的此些形式或修改。

Claims (16)

1.一种半导体存储器装置，其包括：
存储器单元阵列，其包含多个第一互连层及第一存储器柱，所述第一互连层沿基本上平行于半导体衬底的第一方向延伸，且所述第一存储器柱穿过所述第一互连层且沿基本上垂直于所述半导体衬底的第二方向延伸；
第一绝缘层，其位于所述存储器单元阵列上方；
钝化膜，其位于所述第一绝缘层上，所述钝化膜包含突出部，所述突出部至少位于所述存储器单元阵列上方且介于所述钝化膜与所述第一绝缘层之间；及
第二互连层，其位于所述第一绝缘层下方，所述第二互连层包含侧面及上部面，所述侧面及所述上部面与所述第一绝缘层接触；且
所述钝化膜为具有压缩应力的氮化硅；
所述突出部的底面距所述半导体衬底的高度位置低于所述第二互连层的所述上部面距所述半导体衬底的高度位置。
2.根据权利要求1所述的半导体存储器装置，其中所述突出部沿所述第一方向延伸。
3.根据权利要求1所述的半导体存储器装置，其中所述突出部具有晶格形状。
4.根据权利要求1所述的半导体存储器装置，其进一步包括介于所述第一绝缘层与所述钝化膜之间的第二绝缘层，
其中所述突出部穿过所述第二绝缘层以与所述第一绝缘层接触。
5.根据权利要求1所述的半导体存储器装置，其中
所述突出部在所述第一方向上的长度大于所述突出部在第三方向上的长度，所述第三方向基本上平行于所述半导体衬底且与所述第一方向相交。
6.根据权利要求1所述的半导体存储器装置，其进一步包括位于所述钝化膜上方的树脂。
7.根据权利要求1所述的半导体存储器装置，其中所述第一存储器柱包含电荷存储层及半导体层。
8.根据权利要求4所述的半导体存储器装置，其中所述第二绝缘层具有压缩应力。
9.根据权利要求4所述的半导体存储器装置，其中所述突出部的侧面与所述第一绝缘层及所述第二绝缘层接触。
10.一种半导体存储器装置，其包括：
存储器单元阵列，其包含多个第一互连层及第一存储器柱，所述第一互连层沿基本上平行于半导体衬底的第一方向延伸，且所述第一存储器柱穿过所述第一互连层且沿基本上垂直于所述半导体衬底的第二方向延伸；
第一绝缘层，其位于所述存储器单元阵列上方；
第二绝缘层，其位于所述第一绝缘层上，所述第二绝缘层包含分别沿所述第一方向延伸的多个部分；
钝化膜，其位于所述第一绝缘层及所述第二绝缘层上；及
第二互连层，其位于所述第一绝缘层下方，所述第二互连层包含侧面及上部面，所述侧面及所述上部面与所述第一绝缘层接触；且
所述钝化膜为具有压缩应力的氮化硅；
所述突出部的底面距所述半导体衬底的高度位置高于所述第二互连层的所述上部面距所述半导体衬底的高度位置。
11.根据权利要求10所述的半导体存储器装置，其进一步包括位于所述钝化膜上方的树脂。
12.根据权利要求10所述的半导体存储器装置，其中所述第二绝缘层具有压缩应力。
13.根据权利要求10所述的半导体存储器装置，其中所述第一存储器柱包含电荷存储层及半导体层。
14.一种半导体存储器装置，其包括：
存储器单元阵列，其包含多个第一互连层及第一存储器柱，所述第一互连层沿基本上平行于半导体衬底的第一方向延伸，且所述第一存储器柱穿过所述第一互连层且沿基本上垂直于所述半导体衬底的第二方向延伸；
钝化膜，其位于所述存储器单元阵列上方；
多个第一绝缘图案层，其位于所述钝化膜上方，所述第一绝缘图案层沿所述第一方向且至少在所述存储器单元阵列上方延伸，并沿第三方向并排布置，所述第三方向基本上平行于所述半导体衬底且与所述第一方向相交；及
多个第二绝缘图案层，其位于所述钝化膜上方，所述第二绝缘图案层沿所述第三方向且至少在所述存储器单元阵列上方延伸，并沿所述第一方向并排布置；且
所述第一绝缘图案层及所述第二绝缘图案层具有压缩应力。
15.根据权利要求14所述的半导体存储器装置，其进一步包括位于所述第一绝缘图案层及所述第二绝缘图案层上方的树脂。
16.根据权利要求14所述的半导体存储器装置，其中所述第一存储器柱包含电荷存储层及半导体层。
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