CN115210871A - 半导体存储装置 - Google Patents

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CN115210871A CN202080098046.5A CN202080098046A CN115210871A CN 115210871 A CN115210871 A CN 115210871A CN 202080098046 A CN202080098046 A CN 202080098046A CN 115210871 A CN115210871 A CN 115210871A
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semiconductor layer
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细谷启司
荒井史隆
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Kioxia Corp
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Abstract

本发明的实施方式的半导体存储装置具备：第1半导体层，沿第1方向延伸；第2半导体层，在与第1方向交叉的第2方向上和第1半导体层分离而积层，且沿第1方向延伸；第1导电层，与第1半导体层及第2半导体层交叉，且沿第2方向延伸；第1绝缘层，在第1方向上与第1导电层相隔第1距离而设置，与第1半导体层及第2半导体层交叉，且沿第2方向延伸；第2导电层，在第1方向上与第1绝缘层相隔第1距离而设置，与第1半导体层及第2半导体层交叉，且沿第2方向延伸；以及第3导电层，在第1方向上与第2导电层相隔第1距离而设置，与第1半导体层及第2半导体层交叉，且沿第2方向延伸。

Description

半导体存储装置
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有存储单元三维地排列而得的半导体存储装置。
背景技术文献
专利文献
专利文献1：日本专利特开2008-78404号公报
专利文献2：美国专利第7382018号说明书
发明内容
[发明要解决的问题]
本发明提供一种能够减少构造倒塌的半导体存储装置。
[解决问题的技术手段]
实施方式的半导体存储装置具备：第1半导体层，沿第1方向延伸；第2半导体层，在与所述第1方向交叉的第2方向上和所述第1半导体层分离而积层，且沿所述第1方向延伸；第1导电层，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；第1绝缘层，在所述第1方向上与所述第1导电层相隔第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；第2导电层，在所述第1方向上与所述第1绝缘层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；以及第3导电层，在所述第1方向上与所述第2导电层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸。
附图说明
图1是表示第1实施方式的半导体存储装置的电路构成的框图。
图2是第1实施方式的存储单元阵列的立体图。
图3是第1实施方式的存储单元阵列的电路图。
图4是表示第1实施方式的选择栅极线与全局选择栅极线的连接的电路图。
图5是表示第1实施方式的选择栅极线与全局选择栅极线的连接的电路图。
图6是表示第1实施方式的存储单元阵列的布局构成的图。
图7是第1实施方式的存储单元阵列的沿着X方向的剖视图。
图8是第1实施方式的存储单元区域的放大图。
图9是第1实施方式的存储单元区域的沿着A1-A2线的剖视图。
图10是第1实施方式的存储单元区域的沿着B1-B2线的剖视图。
图11是表示第1实施方式的半导体存储装置的制造方法的图。
图12是表示第1实施方式的半导体存储装置的制造方法的图。
图13是表示第1实施方式的半导体存储装置的制造方法的图。
图14是表示第1实施方式的半导体存储装置的制造方法的图。
图15是表示第1实施方式的半导体存储装置的制造方法的图。
图16是表示第1实施方式的半导体存储装置的制造方法的图。
图17是表示第1实施方式的半导体存储装置的制造方法的图。
图18是表示第1实施方式的变化例的半导体存储装置的布局构成的图。
图19是表示第2实施方式的存储单元阵列的布局构成的图。
图20是第2实施方式的存储单元区域的放大图。
图21是表示第2实施方式的变化例的半导体存储装置的布局构成的图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式例示了用于实现本实施方式的技术思想的装置及方法，实施方式的技术思想并未将构成零件的材质、形状、构造、配置等特定为下述内容。关于实施方式的技术思想，能够在权利要求书中施加各种变更。另外，作为实施方式的半导体存储装置，列举在半导体衬底的上方三维地积层存储单元晶体管而得的三维积层型NAND(Not And，与非)型闪速存储器为例进行说明。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置的构成
1.1.1半导体存储装置的电路构成
首先，利用图1对半导体存储装置的电路构成进行说明。图1是表示半导体存储装置的电路构成的框图的一例。此外，图1中，用箭头线示出各区块的连接的一部分，但区块间的连接不限于此。
如图1所示，半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器20、数据寄存器21及列解码器22。
输入输出电路10控制它和外部的控制器2之间的信号DQ的输入输出。信号DQ例如包含数据DAT、地址ADD及指令CMD。具体来说，输入输出电路10将从控制器2接收到的数据DAT发送到数据寄存器21，另外还将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。另外，输入输出电路10将从状态寄存器12接收到的状态信息STS、从数据寄存器21接收到的数据DAT、及从地址寄存器13接收到的地址ADD等发送到控制器2。
逻辑控制电路11从控制器2接收各种控制信号。逻辑控制电路11根据所接收到的控制信号而控制输入输出电路10及定序器15。
状态寄存器12例如暂时保存写入动作、读出动作及抹除动作中的状态信息STS，并向控制器2通知这些动作是否正常结束。
地址寄存器13暂时保存所接收到的地址ADD。地址ADD包含行地址RADD及列地址CADD。地址寄存器13将行地址RADD传输到行解码器19，将列地址CADD传输到列解码器22。
指令寄存器14暂时保存所接收到的指令CMD，并传输到定序器15。
定序器15控制半导体存储装置1整体的动作。具体来说，定序器15根据所接收到的指令CMD，例如控制状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器20、数据寄存器21及列解码器22等，而执行写入动作、读出动作及抹除动作等。
就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号RBn发送到控制器2。
电压产生电路17根据定序器15的控制，产生写入动作、读出动作及抹除动作中所使用的各种电压，并将所产生的电压供给到例如存储单元阵列18、行解码器19及感测放大器20等。行解码器19及感测放大器20将由电压产生电路17供给的电压施加到存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备包含与行及列建立对应的多个非易失性存储单元晶体管(以下，也记作存储单元)的多个区块BLK0、BLK1、BLK2、…、BLKm(m为0以上的整数)。以下，在不限定区块BLK0～BLKm的情况下，记作区块BLK。
区块BLK包含多个存储器组件MU。而且，存储器组件MU分别包含多个存储器群组MG。此外，存储单元阵列18内的区块BLK、区块BLK内的存储器组件MU、及存储器组件MU内的存储器群组MG的个数是任意的。关于存储单元阵列18的详细情况将在下文进行叙述。
行解码器19将行地址RADD进行解码。行解码器19基于解码结果，对存储单元阵列18内的晶体管施加由电压产生电路17供给的控制用电压。
感测放大器20在读出动作时，感测从存储单元阵列18读出的数据。然后，感测放大器20将读出数据发送到数据寄存器21。另外，感测放大器20在写入动作时，将写入数据发送到存储单元阵列18。
数据寄存器21具备多个锁存电路。锁存电路暂时保存写入数据或读出数据。
列解码器22例如在写入动作、读出动作及抹除动作时，将列地址CADD进行解码，基于解码结果而选择数据寄存器21内的锁存电路。
1.1.2存储单元阵列的整体构成
接下来，利用图2，对存储单元阵列18的整体构成进行说明。图2是存储单元阵列18的立体图。此外，图2的例子中，省略了导电层间的绝缘层的一部分。
如图2所示，存储单元阵列18包含多个半导体层31、多个字线柱WLP、多个字线WL、多个选择栅极SGD及SGS、多个接触插塞CSGD及CSGS、多个选择栅极线SGDL及SGSL、多个全局选择栅极线GSGDL、多个接触插塞CBL、多个位线BL、多个接触插塞CSL及源极线SL。
半导体层31对应于后述的1个存储器群组MG，作为形成有多个存储单元晶体管MC、选择晶体管ST1及ST2的通道层的主动区域发挥功能。半导体层31沿与半导体衬底平行的X方向延伸，且沿与半导体衬底垂直的Z方向分离而(介隔未图示的绝缘层)积层。进而，沿Z方向积层的多个半导体层31沿着与半导体衬底平行且与X方向正交(或交叉)的Y方向排列。
在配置于Y方向的多个半导体层31之间，沿着X方向排列着沿Z方向延伸的多个字线柱WLP。换句话说，沿着X方向排列的多个字线柱WLP与沿Z方向积层的多个半导体层31沿着Y方向交替地排列。在字线柱WLP的上方，设置着沿Y方向延伸的字线WL。字线柱WLP包含：与设置在上方的字线WL电连接的接触插塞CWL(以下，也记作配线CWL)、及设置在侧面的阻挡绝缘层。在与多个半导体层31的每一个距半导体衬底相同高度的层中，在字线柱WLP的接触插塞CWL与半导体层31之间，设置着阻挡绝缘层、电荷蓄积层及隧道绝缘层。
在1个字线柱WLP与半导体层31交叉的位置，设置着1个存储单元晶体管MC。因此，多个存储单元晶体管MC经由半导体层31在X方向上连接。换句话说，多个存储单元晶体管MC的通道在X方向上连接。
在沿Z方向积层的多个半导体层31的X方向上一端的附近区域，设置着接触插塞CBL。接触插塞CBL贯通沿Z方向积层的多个半导体层31，并与这多个半导体层31连接。对应于沿着Y方向排列的多个半导体层31，设置着多个接触插塞CBL。在各接触插塞CBL上，设置着沿X方向延伸的位线BL。多个接触插塞CBL分别与不同的位线BL连接。
在沿Z方向积层的多个半导体层31的X方向上另一端的附近区域，设置着接触插塞CSL。接触插塞CSL贯通沿Z方向积层的多个半导体层31，并与这多个半导体层31连接。对应于沿着Y方向排列的多个半导体层31，设置着多个接触插塞CSL。在多个接触插塞CSL上，设置着沿Y方向延伸的源极线SL。多个接触插塞CSL共通连接在源极线SL。
在沿着Y方向配置于一层的多个半导体层31的X方向上，在配置着接触插塞CBL的一端，分别介隔不同的绝缘层而设置着单独的选择栅极SGD，设置在相同层的选择栅极SGD共通连接在沿Y方向延伸的选择栅极线SGDL。因此，半导体层31与选择栅极线SGDL未电连接。同样，在沿着Y方向配置于一层的多个半导体层31的X方向上，在配置着接触插塞CSL的另一端，分别介隔不同的绝缘层而设置着单独的选择栅极SGS，设置在相同层的选择栅极SGS共通连接在沿Y方向延伸的选择栅极线SGSL。因此，半导体层31与选择栅极线SGSL未电连接。在与沿Z方向积层的多个半导体层31相同的层上，分别积层着与各层半导体层31对应的多个选择栅极线SGDL及SGSL。
在沿Z方向积层的多个半导体层31、及多个选择栅极线SGDL的下方，沿着XY平面设置着多个全局选择栅极线GSGDL。
在选择栅极线SGDL与全局选择栅极线GSGDL的交点，配置着沿Z方向延伸的接触插塞CSGD。多个接触插塞CSGD沿着Y方向排列。接触插塞CSGD具有与多个选择栅极线SGDL中的任一个电连接的连接部。即，接触插塞CSGD将任一个全局选择栅极线GSGDL与任一个选择栅极线SGDL电连接。图2的例子中，沿着Y方向排列的多个接触插塞CSGD的连接部与各层的选择栅极线SGDL连接。
在沿Z方向积层的多个半导体层31、及选择栅极线SGSL的下方，沿着XY平面设置着多个全局选择栅极线GSGSL(未图示)。
在选择栅极线SGSL与全局选择栅极线GSGSL的交点，设置着沿Z方向延伸的接触插塞CSGS。多个接触插塞CSGS沿着Y方向排列。接触插塞CSGS具有与多个选择栅极线SGSL中的任一个电连接的连接部。即，接触插塞CSGS将任一个全局选择栅极线GSGSL与任一个选择栅极线SGSL电连接。
对应于1个选择栅极线SGDL及SGSL而沿着Y方向配置的多个存储器群组MG(半导体层31)包含在1个存储器组件MU中。另外，共有字线柱WLP的多个存储器组件MU包含在1个区块BLK中。
1.1.3存储单元阵列的电路构成
接下来，利用图3～图5，对存储单元阵列18的电路构成进行说明。图3是存储单元阵列18的电路图。图4是表示选择栅极线SGDL与全局选择栅极线GSGDL的连接的电路图。图5是表示选择栅极线SGSL与全局选择栅极线GSGSL的连接的电路图。
此外，图3的例子中，示出沿Z方向积层且与共通连接在1个接触插塞CBL的多个半导体层31对应的多个存储器群组MG。图4的例子中，示出与沿Z方向积层的多个选择栅极线SGDL的每一个连接的接触插塞CSGD及全局选择栅极线GSGDL。图5的例子中，示出与沿Z方向积层的多个选择栅极线SGSL的每一个连接的接触插塞CSGS及全局选择栅极线GSGSL。以下，将与最上层的半导体层31(存储器群组MG)对应的选择栅极线记作SGDL1及SGSL1，将与最下层的半导体层31(存储器群组MG)对应的选择栅极线记作SGDLk(k为2以上的整数)及SGSLk。
如图3所示，存储单元阵列18包含多个存储器群组MG。存储器群组MG各自包含2个存储器串MSa及MSb、以及选择晶体管ST1及ST2。以下，在不限定存储器串MSa及MSb的情况下，记作存储器串MS。
存储器串MSa例如包含4个存储单元晶体管MCa0～MCa3。同样，存储器串MSb例如包含4个存储单元晶体管MCb0～MCb3。以下，在不限定存储单元晶体管MCa0～MCa3及MCb0～MCb3的情况下，记作存储单元晶体管MC。
存储单元晶体管MC具备控制栅极及电荷蓄积层，非易失地保存数据。此外，存储单元晶体管MC可为对电荷蓄积层使用了导电层的FG(floating gate，浮栅)型，也可为对电荷蓄积层使用了绝缘层(或介电层)的MONOS(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型。另外，各存储器串MS所包含的存储单元晶体管MC的个数可为8个、16个、32个、48个、64个、96个、128个等，其数量并无限定。
存储器串MSa中所包含的存储单元晶体管MCa0～MCa3的电流路径串联连接。同样，存储器串MSb中所包含的存储单元晶体管MCb0～MCb3的电流路径串联连接。存储单元晶体管MCa0及MCb0的漏极共通连接在选择晶体管ST1的源极。存储单元晶体管MCa3及MCb3的源极共通连接在选择晶体管ST2的漏极。此外，存储器群组MG中所包含的选择晶体管ST1及ST2的个数是任意的，只要分别为1个以上即可。
沿着Z方向排列的多个存储器群组MG的存储单元晶体管MC的栅极经由字线柱WLP的接触插塞CWL共通连接在1个字线WL。具体来说，例如沿着Z方向排列的多个存储单元晶体管MCa0的栅极共通连接在字线WLa0。同样，存储单元晶体管MCa1、MCa2及MCa3的栅极分别连接在字线WLa1、WLa2及WLa3。存储单元晶体管MCb0～MCb3的栅极分别连接在字线WLb0～WLb3。
沿着Z方向排列的多个存储器群组MG的选择晶体管ST1的漏极经由接触插塞CBL共通连接在1个位线BL。另外，沿着Z方向排列的多个存储器群组MG的选择晶体管ST1的选择栅极SGD分别连接在不同的选择栅极线SGDL。具体来说，例如与配置在最上层的存储器群组MG对应的选择晶体管ST1的选择栅极SGD1连接在选择栅极线SGDL1。与配置在最下层的存储器群组MG对应的选择晶体管ST1的选择栅极SGDk连接在选择栅极线SGDLk。
沿着Z方向排列的多个存储器群组MG的选择晶体管ST2的源极经由接触插塞CSL共通连接在1个源极线SL。另外，沿着Z方向排列的多个存储器群组MG的选择晶体管ST2的选择栅极SGS分别连接在不同的选择栅极线SGSL。具体来说，例如与配置在最上层的存储器群组MG对应的选择晶体管ST2的选择栅极SGS1连接在选择栅极线SGSL1，与配置在最下层的存储器群组MG对应的选择晶体管ST2的选择栅极SGSk连接在选择栅极线SGSLk。
接下来，使用图4，对选择栅极线SGDL与接触插塞CSGD、全局选择栅极线GSGDL的连接进行说明。以下，将与沿Z方向积层的多个选择栅极线SGDL1～SGDLk的每一个对应的接触插塞CSGD分别记作CSGD1～CSGDk，将全局选择栅极线GSGDL记作GSGDL1～GSGDLk。
如图4所示，选择栅极线SGDL1经由接触插塞CSGD1连接在全局选择栅极线GSGDL1。其它选择栅极线SGDL也同样。即，沿Z方向积层的多个选择栅极线SGDL经由不同的接触插塞CSGD，分别连接在不同的全局选择栅极线GSGDL。
接下来，使用图5，对选择栅极线SGSL与接触插塞CSGS、全局选择栅极线GSGSL的连接进行说明。以下，将与沿Z方向积层的多个选择栅极线SGSL1～SGSLk的每一个对应的接触插塞CSGS分别记作CSGS1～CSGSk，将全局选择栅极线GSGSL记作GSGSL1～GSGSLk。
如图5所示，选择栅极线SGSL1经由接触插塞CSGS1连接在全局选择栅极线GSGSL1。其它选择栅极线SGSL也同样。即，沿Z方向积层的多个选择栅极线SGSL经由不同的接触插塞CSGS，分别连接在不同的全局选择栅极线GSGSL。
1.1.4存储单元阵列的布局构成及截面构造
1.1.4.1存储单元阵列的布局构成
接下来，使用图6对存储单元阵列18的布局构成的一例进行说明。图6是表示存储单元阵列18的布局构成的图，是最上层的半导体层31、以及选择栅极线SGDL及SGSL的俯视图。此外，图6的例子中，省略了绝缘层的一部分。
如图6所示，存储单元阵列18包含与存储单元区域、SGD区域、SGS区域、选择栅极线SGDL对应的选择栅极接触区域、及与选择栅极线SGSL对应的选择栅极接触区域。
在存储单元区域设置着存储单元晶体管MC。存储单元晶体管MC包含半导体层31的一部分、字线柱WLP、后述的阻挡绝缘层、电荷蓄积层及隧道绝缘层。以下，在布局构成的说明中，有时将存储单元晶体管MC简述为字线柱WLP。
SGD区域在X方向上与存储单元区域相邻地设置，作为半导体层31与接触插塞CBL的连接区域发挥功能。在SGD区域设置着选择晶体管ST1。SGS区域在X方向上与存储单元区域相邻地设置，作为半导体层31与接触插塞CSL的连接区域发挥功能。在SGS区域设置着选择晶体管ST2。
与选择栅极线SGDL对应的选择栅极接触区域在X方向上与SGD区域相邻地设置，将接触插塞CSGD与选择栅极线SGDL连接。与选择栅极线SGSL对应的选择栅极接触区域在X方向上与SGS区域相邻地设置，将接触插塞CSGS与选择栅极线SGSL连接。此外，存储单元阵列18中所包含的存储单元区域、SGD区域、SGS区域、与选择栅极线SGDL对应的选择栅极接触区域、及与选择栅极线SGSL对应的选择栅极接触区域的个数是任意的。
以下，说明存储单元区域的构成。
在X方向(或行方向)上延伸的多个(图6的例子中为12个)半导体层31沿着Y方向(或列方向)排列。在Y方向的半导体层31之间，字线柱WLP在X方向及Y方向上呈错位排列配置。例如，字线柱WLP1与WLP2在X方向上相邻地配置，字线柱WLP3在X方向上配置在字线柱WLP1与WLP2之间，在Y方向上配置在与字线柱WLP1及WLP2不同的位置。具体来说，在2个半导体层31之间，多个(图6的例子中为11个或12个)字线柱WLP(或存储单元晶体管MC)沿着X方向以特定的排列间距P1配置。Y方向上相邻的多个字线柱WLP也同样沿着X方向以特定的排列间距P1配置，并且在X方向上偏移P1/2而配置。
另外，在存储单元区域的X方向的中央附近，多个绝缘柱HR1在Y方向上相隔特定距离而排列。绝缘柱HR1在Y方向上，相对于沿X方向排列的字线柱WLP隔开1行而排列。绝缘柱HR1配置在沿X方向排列的2个字线柱WLP之间。换句话说，将沿X方向及Y方向排列的字线柱WLP中，沿Y方向排列的字线柱WLP的1列置换为绝缘柱HR1。
另外，在图6的例子中，有时将相对于沿Y方向排列的1列绝缘柱HR1，在X方向的两侧相邻的各一列(或各多列)字线柱WLP设定为虚设字线柱DWLP。设置在虚设字线柱DWLP的存储单元晶体管被设定为虚设存储单元晶体管(以下，也记作虚设单元)。此外，虚设字线柱DWLP(即，虚设存储单元晶体管)的个数是任意的，也可为0个。
以下，说明SGD区域的构成。
如图2所示，在SGD区域中，在半导体层31的侧面介隔栅极氧化层设置着选择栅极SGD。
另外，多个(图6的例子中为12个)接触插塞CBL分别连接在沿着Y方向排列的多个半导体层31。图6的例子中，多个接触插塞CBL以沿着Y方向呈4排(列)错位排列的方式设置。即，在Y方向上相邻的4个接触插塞CBL是使改变X方向上的位置而配置的4列图案在Y方向上重复地配置。
对4排错位排列进行说明。例如，接触插塞CBL1～CBL4是使X方向上的位置依序偏移而配置。具体来说，与接触插塞CBL1相邻的接触插塞CBL2在X方向上，设置在与接触插塞CBL1不同的位置。与接触插塞CBL2相邻的接触插塞CBL3在X方向上，设置在与接触插塞CBL1及CBL2不同的位置。同样，与接触插塞CBL3相邻的接触插塞CBL4在X方向上，设置在与接触插塞CBL1、CBL2及CBL3不同的位置。
此时，例如以X方向上的接触插塞CBL1与CBL2之间的距离、接触插塞CBL2与接触插塞CBL3之间的距离、接触插塞CBL3与CBL4之间的距离大致相同的方式，配置接触插塞CBL1～CBL4。
这种4排错位排列在Y方向上重复。例如，Y方向上与接触插塞CBL4相邻的接触插塞CBL5在X方向上配置在与接触插塞CBL1相同的位置。
此外，4排错位排列中，X方向上的接触插塞CBL1～CBL4的位置是任意的。例如，接触插塞CBL1～CBL4在X方向上也可不配置为相同间隔，也可调换X方向上的接触插塞CBL1～CBL4的顺序。另外，接触插塞CBL的配置并不限定于4排错位排列。例如，多个接触插塞CBL既可沿着Y方向配置为一列，也可为2排以上的错位排列。
以下，说明SGS区域的构成。
如图2所示，在SGS区域中，在半导体层31的侧面介隔栅极氧化层设置着选择栅极SGS。
另外，沿着Y方向相邻的2个半导体层31集为1束，共通连接在1个接触插塞CSL。图6的例子中，2个半导体层31共通连接在1个接触插塞CSL，但不限于此。例如，也可在1个半导体层31设置1个接触插塞CSL，还可将3个以上的半导体层31集在一起，共通连接在1个接触插塞CSL。
以下，说明选择栅极接触区域的构成。
在与选择栅极线SGDL对应的选择栅极接触区域中，沿着Y方向设置着多个接触插塞CSGD。多个接触插塞CSGD贯通沿Z方向积层的多个选择栅极线SGDL，且与多个选择栅极线SGDL中的任一个电连接。
另外，在与选择栅极线SGDL对应的选择栅极接触区域，设置着贯通沿Z方向积层的多个选择栅极线SGDL的多个绝缘柱HR2。绝缘柱HR2的配置是任意的。绝缘柱HR2由绝缘层形成，不与其它配线电连接。
同样，在与选择栅极线SGSL对应的选择栅极接触区域中，沿着Y方向设置着多个接触插塞CSGS。多个接触插塞CSGS贯通沿Z方向积层的多个选择栅极线SGSL，与多个选择栅极线SGSL中的任一个电连接。
另外，在与选择栅极线SGSL对应的选择栅极接触区域，和与选择栅极线SGDL对应的选择栅极接触区域同样，设置着贯通沿Z方向积层的多个选择栅极线SGSL的多个绝缘柱HR2。绝缘柱HR2的配置是任意的。绝缘柱HR2由绝缘层形成，不与其它配线电连接。
1.1.4.2存储单元阵列的截面构造
接下来，利用图7对存储单元阵列18的截面构造的一例进行说明。图7是存储单元阵列18的沿着X方向的剖视图。此外，图7中，省略了绝缘层的一部分。
在半导体衬底50的上方，设置着存储单元阵列18。
在半导体衬底50的上方，设置着全局选择栅极线GSGDL及GSGSL。在全局选择栅极线GSGDL及GSGSL上，设置着绝缘层52。
在绝缘层52的上方，设置着经积层的多个半导体层31。在存储单元区域内的半导体层31，以贯通半导体层31的方式设置着接触插塞CWL_1(或字线柱WLP)。在接触插塞CWL_1上，设置着字线WL_1。
在SGD区域内的半导体层31，以贯通半导体层31的方式设置着接触插塞CBL_1。在接触插塞CBL_1上，设置着接触插塞CH_1。在接触插塞CH_1上，设置着接触插塞VY。进而，在接触插塞VY上，设置着沿X方向延伸的位线BL。
在SGS区域内的半导体层31，以贯通半导体层31的方式，设置着接触插塞CSL_1。进而，在接触插塞CSL_1上，设置着源极线SL_1。
选择栅极接触区域中的接触插塞CSGD连接在选择栅极线SGDL中的任一个，接触插塞CSGD的底面连接在全局选择栅极线GSGDL。
同样，接触插塞CSGS连接在选择栅极线SGSL中的任一个，接触插塞CSGS的底面连接在全局选择栅极线GSGSL。
1.1.5存储单元区域的布局构成及截面构造
1.1.5.1存储单元区域的布局构成
利用图8，对存储单元阵列18内的存储单元区域的布局构成进行说明。图8是图7中的区域RA的放大图，表示存储单元区域的中央附近的包含绝缘柱HR1的布局构成。此外，图8的例子中，省略了绝缘层的一部分。
如图8所示，多个半导体层31分别沿X方向延伸。半导体层31沿着Y方向隔开特定距离而排列。半导体层31例如包含添加了杂质的多晶硅。
在沿着Y方向配置的2个半导体层31之间，设置着存储器沟槽MT。存储器沟槽MT是为了将半导体层31沿着Y方向分离而设置的槽，在存储器沟槽MT内嵌埋着绝缘层55。绝缘层55例如包含氧化硅(SiO2)。
在半导体层31与绝缘层55之间，设置着绝缘层32。绝缘层32作为后述形成隧道绝缘层36及电荷蓄积层35时的蚀刻终止层发挥功能。绝缘层32例如包含氮化硅。
在存储器沟槽MT内，多个字线柱WLP以沿着X方向将绝缘层55分离的方式，相互隔开特定距离而沿X方向排列。字线柱WLP包含沿Z方向延伸的导电层33(或接触插塞CWL)及绝缘层34。导电层33与上方的字线WL电连接，作为存储单元晶体管MC的控制栅极(或字线)发挥功能。对导电层33使用导电材料。导电材料可为金属材料、金属化合物、或者添加了杂质的半导体材料。导电层33例如包含钨(W)及氮化钛(TiN)。此外，TiN被用作通过CVD(chemical vapor deposition，化学气相沉积)形成W时的阻挡金属。
绝缘层34以包围导电层33的X方向及Y方向的周围的方式，设置在导电层33的侧面。绝缘层34作为防止电荷蓄积层35中蓄积的电荷扩散到导电层33(字线)的阻挡绝缘层发挥功能。对绝缘层34使用绝缘材料。绝缘材料例如使用铝(Al)、铪(Hf)、钛(Ti)、氧化锆(Zr)及镧(La)等氧化物或氮化物之类的高介电率膜，或是氧化硅或氮氧化硅等高耐压膜，或是它们的混合物或积层膜等。
在字线柱WLP与半导体层31之间，从字线柱WLP侧起设置着电荷蓄积层35及隧道绝缘层36。具体来说，在绝缘层34与半导体层31之间配置电荷蓄积层35。进而，在电荷蓄积层35与半导体层31之间配置隧道绝缘层36。
电荷蓄积层35具有在存储单元晶体管MC中蓄积从半导体层31注入的电荷的功能。电荷蓄积层35如上所述，例如既可为使用导电层的FG型，也可为使用绝缘层的MONOS型。另外，电荷蓄积层35还可包含使用导电层的FG型与使用绝缘层的MONOS型两者。以下，对电荷蓄积层35为FG型的情况进行说明。
对电荷蓄积层35例如使用硅，可使用氮化硅、氮化钽(TaN)、氮化钛(TiN)等金属氮化物，钨(W)、钌(Ru)等金属硅化合物，混合了金属微粒子的硅或绝缘膜等混合物或者积层膜等。
对隧道绝缘层36例如使用氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)的混合物或者积层膜等。
换句话说，在字线柱WLP的Y方向的第1端及第2端，设置着电荷蓄积层35、隧道绝缘层36及半导体层31。具体来说，以包围导电层33的周围的方式配置阻挡绝缘层34，在阻挡绝缘层34的Y方向的第1端配置第1电荷蓄积层35，在第1电荷蓄积层35的Y方向的侧面配置第1隧道绝缘层36，进而在第1隧道绝缘层36的Y方向的侧面配置半导体层31。利用导电层33、阻挡绝缘层34、第1电荷蓄积层35、第1隧道绝缘层36及半导体层31这些部件，例如构成存储单元晶体管MCa。
同样，在阻挡绝缘层34的Y方向的第2端配置第2电荷蓄积层35，在第2电荷蓄积层35的Y方向的侧面配置第2隧道绝缘层36，进而在第2隧道绝缘层36的Y方向的侧面配置半导体层31。利用这些导电层33、阻挡绝缘层34、第2电荷蓄积层35、第2隧道绝缘层36及半导体层31，例如构成存储单元晶体管MCb。另外，在字线柱WLP的X方向的两端，分别配置绝缘层55。
另外，如图8所示，多个绝缘柱HR1在X方向上配置在2个字线柱WLP间，在Y方向上排列成1列。在2个半导体层31之间，沿着X方向以特定的排列间距依序配置字线柱WLP、绝缘柱HR1及字线柱WLP。在字线柱WLP与绝缘柱HR1之间，配置着绝缘层55(或存储器沟槽MT)。换句话说，成为在第1、第2及第3字线柱WLP以特定的排列间距沿着X方向依序配置的构成中，第2字线柱WLP被置换为绝缘柱HR1的构成。
1.1.5.2存储单元区域的截面构造
接下来，利用图9及图10，对存储单元阵列18内的存储单元区域的截面构造进行说明。图9是存储单元阵列18内的存储单元区域的沿着A1-A2线(或Y方向)的剖视图。图10是存储单元阵列18内的存储单元区域的沿着B1-B2线(或X方向)的剖视图。
如图9及图10所示，在半导体衬底50上设置着绝缘层51。绝缘层51中例如也可包含半导体衬底50上形成的晶体管(未图示)或多个配线层(未图示)。绝缘层51例如包含氧化硅(SiO2)。
在绝缘层51上，设置着存储单元阵列18。具体来说，在绝缘层51上，设置着绝缘层52。绝缘层52作为对存储器沟槽MT、或各种接触插塞等所使用的孔进行加工时的蚀刻终止层发挥功能。绝缘层52只要是针对设置在上层的绝缘层53获得充分的蚀刻选择比的绝缘材料即可。绝缘层52例如包含氮化硅(SiN)、或氧化铝(AlO)等金属氧化物。
在绝缘层52上，设置着绝缘层53。绝缘层53例如包含氧化硅。在绝缘层53上，例如以在各半导体层31间介置绝缘层53的方式积层着9层半导体层31。即，在绝缘层52上，交替地积层着9层绝缘层53与9层半导体层31，从而形成积层体。此外，半导体层31的积层数是任意的。在最上层的半导体层31上设置着绝缘层54。绝缘层54例如包含氧化硅。
字线柱WLP以与绝缘层54、以及交替地积层的9层半导体层31及9层绝缘层53(即，积层体)交叉的方式沿Z方向延伸。字线柱WLP从绝缘层54的上方，沿Z方向通过绝缘层54、半导体层31及绝缘层53、以及Y方向上与它们相邻的绝缘层54、半导体层31及绝缘层53之间，到达绝缘层52。
如上所述，字线柱WLP包含沿Z方向延伸的导电层33及绝缘层34。具体来说，孔AH以与绝缘层54、半导体层31及绝缘层53交叉的方式沿Z方向形成。在孔AH的侧面及底面，形成绝缘层34。进而，在绝缘层34的侧面，以嵌埋在孔AH的内部的方式形成导电层33。
在绝缘层34与半导体层31之间，从绝缘层34侧起设置着电荷蓄积层35及隧道绝缘层36。具体来说，在绝缘层34与半导体层31之间，以与绝缘层34的侧面接触的方式设置着电荷蓄积层35。进而，在电荷蓄积层35与半导体层31之间设置着隧道绝缘层36。
绝缘柱HR1以与绝缘层54、以及交替地积层的9层半导体层31及9层绝缘层53交叉的方式沿Z方向延伸。绝缘柱HR1从绝缘层54的上方，沿Z方向通过绝缘层54、半导体层31及绝缘层53、以及Y方向上与它们相邻的绝缘层54、半导体层31及绝缘层53之间，到达绝缘层52。
如上所述，绝缘柱HR1包含沿Z方向延伸的绝缘层56。具体来说，孔H1以与绝缘层54、半导体层31及绝缘层53交叉的方式沿Z方向形成。进而，以嵌埋在孔H1的内部的方式形成绝缘层56。
存储器沟槽MT从绝缘层54的上方，沿Z方向通过绝缘层54、半导体层31及绝缘层53、以及Y方向上与它们相邻的绝缘层54、半导体层31及绝缘层53之间，到达绝缘层52。在存储器沟槽MT的内部，设置着绝缘层55。进而，在绝缘层55与半导体层31之间，设置着绝缘层32。
1.2半导体存储装置的制造方法
以下，利用图11～图17，对第1实施方式的半导体存储装置的制造方法进行说明。图11～图17是表示存储单元阵列18内的存储单元区域及选择栅极接触区域的一部分的制造方法的图。图11～图17中，分别示出制造步骤中的最上层的半导体层31的上表面(半导体层上表面)、沿着A1-A2线的截面(A1-A2截面)、及沿着B1-B2线的截面(B1-B2截面)。
首先，如图11所示，在半导体衬底50上依序积层绝缘层51及绝缘层52。接下来，在绝缘层52上，例如交替地积层9层绝缘层53及9层半导体层31。进而，在最上层的半导体层31上形成绝缘层54。
接下来，如图12所示，在存储单元区域及选择栅极接触区域，利用相同的步骤分别形成绝缘柱HR1及HR2。即，在存储单元区域内，以贯通绝缘层54、绝缘层53及半导体层31的方式形成绝缘柱HR1。利用用来形成该绝缘柱HR1的步骤，在选择栅极接触区域内，以贯通绝缘层54、绝缘层53及半导体层31的方式形成绝缘柱HR2。
具体来说，例如通过干式蚀刻，在存储单元区域形成贯通绝缘层54、9层半导体层31及9层绝缘层53，且底面到达绝缘层52的绝缘柱HR1用孔H1。利用与此相同的步骤在选择栅极接触区域形成绝缘柱HR2用孔H2。
接下来，利用绝缘层56嵌埋存储单元区域的绝缘柱HR1用孔H1、及选择栅极接触区域的绝缘柱HR2用孔H2。绝缘层56例如包含氧化硅。
此外，此处虽利用相同的步骤在存储单元区域及选择栅极接触区域形成绝缘柱HR1及HR2，但当然也可先形成绝缘柱HR1或者绝缘柱HR2中的一个，然后再形成另一个。
接下来，如图13所示，在存储单元区域形成存储器沟槽MT。具体来说，例如通过干式蚀刻，形成贯通绝缘层54、9层半导体层31及9层绝缘层53，且底面到达绝缘层52的存储器沟槽MT。绝缘柱HR1依原样保留。此时，在形成存储器沟槽MT后，形成多个经积层的半导体层31。这些经积层的半导体层31的纵横比较高，容易倒塌(或屈曲)。本实施方式中，在经积层的半导体层31间配置着绝缘柱HR1，所以能够防止这种半导体层31的倒塌。
接下来，如图14所示，从存储器沟槽MT内的侧面去除半导体层31的一部分，在被去除的区域形成绝缘层32。进而，在存储器沟槽MT内形成绝缘层55。
具体来说，例如通过湿式蚀刻，从已开口的存储器沟槽MT的侧面对半导体层31的一部分进行蚀刻，形成凹槽区域。接下来，在包含凹槽区域的存储器沟槽MT内的侧面及底面、以及绝缘层54上形成绝缘层32。进而，通过回蚀(或干式蚀刻)将存储器沟槽MT内的侧面及底面、以及绝缘层54上的多余的绝缘层32去除，在凹槽区域保留绝缘层32。接下来，例如通过CVD，利用绝缘层55填埋存储器沟槽MT内。
接下来，如图15所示，例如通过干式蚀刻，在应设置字线柱WLP的区域，将绝缘层55的一部分去除而形成孔AH。
接下来，如图16所示，在孔AH的Y方向的侧面形成绝缘层36及电荷蓄积层35。
具体来说，例如通过湿式蚀刻，去除孔AH周边的绝缘层32。接下来，通过氧化处理，将从孔AH露出的半导体层31的侧面氧化，形成绝缘层36。接下来，在孔AH内的侧面及底面、以及绝缘层54上形成电荷蓄积层35。进而，通过回蚀而去除孔AH内的侧面及底面、以及绝缘层54上的多余的电荷蓄积层35，在绝缘层36的侧面保留电荷蓄积层35。
接下来，如图17所示，在孔AH内的底面及侧面形成绝缘层34，然后在孔AH内部形成导电层33。
具体来说，例如通过CVD，在孔AH内的底面及侧面形成绝缘层34。接下来，通过CVD，例如依序形成作为导电层33的TiN及W。然后，例如通过CMP(chemical mechanicalpolishing，化学机械研磨)去除绝缘层54上的TiN及W。通过以上步骤，形成图17所示的存储单元区域及选择栅极接触区域。
1.3第1实施方式的变化例
接下来，对第1实施方式的变化例的半导体存储装置进行说明。在第1实施方式的图6所示的布局构成中，在存储单元区域内设置着1列沿Y方向排列的绝缘柱HR1，如该变化例所示，也可视倒塌的发生状况，设置多列沿Y方向排列的绝缘柱HR1。
图18是表示变化例的半导体存储装置的布局构成的图。
如图示，在存储单元区域内，与接触插塞CSGD(或接触插塞CBL5)相隔距离D2而设置沿Y方向排列的绝缘柱HR1_1。进而，与绝缘柱HR1_1相隔距离D2而设置绝缘柱HR1_2。绝缘柱HR1_2与接触插塞CSGSD(或接触插塞CSL)之间也被设定为距离D2。即，绝缘柱HR1_1与接触插塞CSGD间、绝缘柱HR1_1与绝缘柱HR1_2间、及绝缘柱HR1_2与接触插塞CSGS间被设定为大致相等的距离D2。
在变化例中，沿X方向及Y方向排列的字线柱WLP中，沿Y方向排列的1列字线柱WLP分别被置换为绝缘柱HR1_1及绝缘柱HR_2。
此处，示出在存储单元区域内，配置着2列沿Y方向排列的绝缘柱HR1的例子，存储单元区域内设置的列数是任意的。其它构成与第1实施方式相同。
1.4第1实施方式的效果
根据第1实施方式，能提供一种能够减少构造倒塌的半导体存储装置。以下，对第1实施方式的效果进行说明。
半导体存储装置例如具有多个半导体层31与多个绝缘层53沿Z方向积层而成的积层体。在半导体存储装置的制造步骤中，当在积层体形成存储器沟槽MT时，积层体被存储器沟槽MT分离而成为具有高纵横比的积层体，积层体有时会因应力而倒塌(或屈曲)。
第1实施方式中，在存储单元区域内的多个半导体层31与多个绝缘层53积层而成的积层体设置沿Z方向延伸的绝缘柱HR1。绝缘柱HR1在存储单元区域的X方向的中央附近，沿Y方向相隔特定距离而排列。
绝缘柱HR1与接触插塞CSGD(或接触插塞CBL)间、及绝缘柱HR1与接触插塞CSGS(或接触插塞CSL)间被设定为大致等距离D1。
进而，具有如下构成：在多个字线柱WLP(或存储单元晶体管MC)沿着X方向以特定的排列间距依序配置的构成中，1个字线柱WLP被置换为绝缘柱HR1。
另外，变化例中，在存储单元区域内的多个半导体层31与多个绝缘层53积层而成的积层体设置沿Z方向延伸的绝缘柱HR1_1及HR1_2。
绝缘柱HR1_1与接触插塞CSGD间、绝缘柱HR1_1与绝缘柱HR1_2间、及绝缘柱HR1_2与接触插塞CSGS间被设定为大致相等的距离D2。
由于具有所述构成，所以第1实施方式及变化例中，绝缘柱HR1或绝缘柱HR1_1及HR1_2能够支撑积层体，防止存储单元区域的积层体倒塌(或屈曲)。
另外，利用与设置在选择栅极接触区域的绝缘柱HR2的制造步骤相同的步骤，在存储单元区域内形成绝缘柱HR1，由此能够防止制造步骤数的增加，能够抑制制造成本的增加。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。第2实施方式中，表示并非像第1实施方式那样，将字线柱WLP置换为绝缘柱HR1，而是在以特定的排列间距排列的2个字线柱WLP间设置绝缘柱HR1的例子。其他电路构成、整体构成、布局构成及截面构造与所述第1实施方式相同。在第2实施方式中主要对与第1实施方式不同的方面进行说明。
2.1存储单元阵列的布局构成
以下，利用图19对存储单元阵列18的布局构成的一例进行说明。图19是表示存储单元阵列18的布局构成的图，是最上层的半导体层31、及选择栅极线SGDL及SGSL的俯视图。此外，图19的例子中，省略了绝缘层的一部分。
如图19所示，存储单元阵列18的布局构成除了存储单元区域的构成以外，与第1实施方式的图6所示的构成相同。
2.2存储单元区域的布局构成
接下来，利用图20对存储单元阵列18内的存储单元区域的布局构成进行说明。图20是图19中的区域RA的放大图，表示存储单元区域的中央附近的包含绝缘柱HR1的布局构成。此外，图20的例子中，省略了绝缘层的一部分。
如图20所示，字线柱WLP(或存储单元晶体管MC)沿着X方向(或行方向)以特定的排列间距P1配置。在存储单元区域的X方向的中央附近，多个绝缘柱HR1沿Y方向相隔特定距离而排列。绝缘柱HR1在Y方向上，相对于沿X方向排列的WLP，隔开1行而排列。绝缘柱HR1配置在X方向上以排列间距P1排列的2个字线柱WLP之间。进而，绝缘柱HR1与隔着绝缘柱HR1的这两个字线柱WLP接触。另外，在未配置绝缘柱HR1的字线柱WLP间，配置着绝缘层55。
2.3第2实施方式的变化例
接下来，对第2实施方式的变化例的半导体存储装置进行说明。在第2实施方式的图19及图20所示的布局构成中，在相邻的2个字线柱WLP间，以与这些字线柱WLP接触的方式设置着绝缘柱HR1。变化例中，在相邻的2个字线柱WLP间，以不与这些字线柱WLP接触的方式设置绝缘柱HR1。进而，在存储单元区域的SGD区域附近设置绝缘柱HR1。
图21是表示变化例的半导体存储装置的布局构成的图。
如图示，在存储单元区域内的2个半导体层31之间，多个(图21的例子中为6个或7个)字线柱WLP(或存储单元晶体管MC)沿着X方向(或行方向)以特定的排列间距P2配置。在Y方向上相邻的多个字线柱WLP也同样沿着X方向以特定的排列间距P2配置，并且在X方向上偏移P2/2而配置。
在存储单元区域的X方向的中央附近，多个绝缘柱HR1_1沿Y方向相隔特定距离而排列。绝缘柱HR1_1在Y方向上，相对于沿X方向排列的字线柱WLP，隔开1行而排列。即，多个绝缘柱HR1_1在Y方向上相邻的绝缘柱HR1_1间介存字线柱WLP，且在Y方向上排列成1列。
绝缘柱HR1_1配置在沿X方向以排列间距P2排列的2个字线柱WLP之间。绝缘柱HR1_1不与隔着绝缘柱HR1_1的2个字线柱WLP接触。
另外，在存储单元区域的SGD区域附近(或者存储单元区域与SGD区域之间)，多个绝缘柱HR1_2沿Y方向相隔特定距离而排列。多个绝缘柱HR1_2在X方向上配置在存储单元区域的一端。绝缘柱HR1_2不与相邻的字线柱WLP接触。
另外，沿Y方向排列的绝缘柱HR1_1与接触插塞CSGS(或接触插塞CSL)相隔距离D3而设置。沿Y方向排列的绝缘柱HR1_2与绝缘柱HR1_1相隔距离D3而设置。即，绝缘柱HR1_1与接触插塞CSGS间、及绝缘柱HR1_1与绝缘柱HR1_2间被设定为大致相等的距离D3。绝缘柱HR1_1用于防止存储单元区域的倒塌，绝缘柱HR1_2用于防止SGD区域的倒塌。
另外，图21的例子中，有时将相对于沿Y方向排列的1列绝缘柱HR1_2，在X方向上相邻的1列(或多列)字线柱WLP设定为虚设字线柱DWLP。设置在虚设字线柱DWLP的存储单元晶体管被设定为虚设存储单元晶体管。此外，虚设字线柱DWLP(即，虚设存储单元晶体管)的个数是任意的，也可为0个。
2.4第2实施方式的效果
根据第2实施方式，与第1实施方式同样，能提供一种能够减少构造倒塌的半导体存储装置。
第2实施方式中，在存储单元区域内的多个半导体层31与多个绝缘层53积层而成的积层体，设置沿Z方向延伸的绝缘柱HR1。绝缘柱HR1在存储单元区域的X方向的中央附近，沿Y方向相隔特定距离而排列。
绝缘柱HR1与接触插塞CSGD(或接触插塞CBL)间、及绝缘柱HR1与接触插塞CSGS(或接触插塞CSL)间被设定为大致等距离D1。
进而，绝缘柱HR1以如下方式配置：在沿X方向以排列间距P1排列的多个字线柱WLP中相邻的2个字线柱WLP间，与这两个字线柱WLP接触。
另外，变化例中，在存储单元区域内的多个半导体层31与多个绝缘层53积层而成的积层体设置沿Z方向延伸的绝缘柱HR1_1及HR1_2。
绝缘柱HR1_1在存储单元区域的X方向的中央附近，沿Y方向相隔特定距离而排列。绝缘柱HR1_1以如下方式配置：在沿X方向以排列间距P2排列的多个字线柱WLP中相邻的2个字线柱WLP间，不与这两个字线柱WLP接触。
绝缘柱HR1_2在存储单元区域与SGD区域之间，沿Y方向相隔特定距离而排列。绝缘柱HR1_1与接触插塞CSGS间、及绝缘柱HR1_1与绝缘柱HR1_2间被设定为大致相等的距离D3。
因具有所述构成，所以第2实施方式及变化例中，绝缘柱HR1及HR1_1能够支撑积层体，防止存储单元区域的积层体倒塌(或屈曲)。进而，变化例中，绝缘柱HR1_2能够支撑积层体，防止SGD区域的积层体倒塌。
另外，在以特定的排列间距P2排列的多个字线柱WLP中相邻的2个字线柱WLP间，配置着绝缘柱HR1或者绝缘柱HR1_1及HR1_2，因此，无需降低存储单元区域中的存储单元晶体管MC的占有率。
另外，与第1实施方式同样，通过利用与设置在选择栅极接触区域的绝缘柱HR2的制造步骤相同的步骤，在存储单元区域内形成绝缘柱HR1或者绝缘柱HR1_1及HR1_2，能够防止制造步骤数增加，能够抑制制造成本增加。
3.其它变化例等
进而，在所述实施方式中例举NAND型闪速存储器作为半导体存储装置的例子进行了说明，但不限于NAND型闪速存储器，能够应用于其它所有半导体存储器，还能应用于除半导体存储器以外各种存储装置。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：
第1半导体层，沿第1方向延伸；
第2半导体层，在与所述第1方向交叉的第2方向上和所述第1半导体层分离而积层，且沿所述第1方向延伸；
第1导电层，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；
第1绝缘层，在所述第1方向上与所述第1导电层相隔第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；
第2导电层，在所述第1方向上与所述第1绝缘层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；以及
第3导电层，在所述第1方向上与所述第2导电层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸。
2.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层与所述第1半导体层及所述第2半导体层接触。
3.根据权利要求1所述的半导体存储装置，其还具备：
第2绝缘层，设置在所述第1导电层与所述第1绝缘层之间，沿所述第2方向延伸；以及
第3绝缘层，设置在所述第2绝缘层与所述第1半导体层之间。
4.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层不与所述第1导电层及所述第2导电层接触。
5.根据权利要求1所述的半导体存储装置，其具备：
第4导电层，在与所述第1方向及所述第2方向交叉的第3方向上，与所述第1导电层相邻地排列；
第5导电层，在所述第3方向上与所述第2导电层相邻地排列；以及
第2绝缘层，在所述第3方向上与所述第1绝缘层相邻地排列；且
所述第2绝缘层在所述第1方向上配置在所述第4导电层与所述第5导电层之间。
6.根据权利要求5所述的半导体存储装置，其还具备第6导电层，该第6导电层在所述第3方向上，设置在第1导电层与所述第4导电层之间，在所述第1方向上，设置在与所述第1导电层及所述第4导电层不同的位置。
7.根据权利要求1所述的半导体存储装置，其还具备第1接触插塞，该第1接触插塞沿所述第2方向延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的端部，与所述第1半导体层及所述第2半导体层连接。
8.根据权利要求7所述的半导体存储装置，其还具备第2绝缘层，该第2绝缘层设置在所述第3导电层与所述第1接触插塞之间，沿所述第2方向延伸，
所述第2绝缘层与所述第1半导体层及所述第2半导体层接触。
9.根据权利要求1所述的半导体存储装置，其还具备：
第1接触插塞，在所述第2方向上延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的第1端部，与所述第1半导体层及所述第2半导体层连接；以及
第2接触插塞，在所述第2方向上延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的第2端部，与所述第1半导体层及所述第2半导体层连接；且
所述第1绝缘层与所述第1接触插塞间的距离和所述第1绝缘层与所述第2接触插塞间的距离相等。
10.根据权利要求1所述的半导体存储装置，其还具备第1存储单元，该第1存储单元设置在所述第1半导体层与所述第1导电层之间。
11.根据权利要求10所述的半导体存储装置，其中
所述第1存储单元包含：第2绝缘层，设置在所述第1导电层与所述第1半导体层之间；
第1电荷蓄积层，设置在所述第1导电层与所述第2绝缘层之间；以及
第3绝缘层，设置在所述第1导电层与所述第1电荷蓄积层之间。
12.根据权利要求6所述的半导体存储装置，其还具备第2存储单元，该第2存储单元设置在所述第1半导体层与所述第6导电层之间。
13.一种半导体存储装置，具备：
第1半导体层，沿第1方向延伸；
第2半导体层，在与所述第1方向交叉的第2方向上和所述第1半导体层分离而积层，且沿所述第1方向延伸；
第1导电层，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；
第2导电层，在所述第1方向上与所述第1导电层相隔第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；
第3导电层，在所述第1方向上与所述第2导电层相隔第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；以及
第1绝缘层，设置在所述第1导电层与所述第2导电层之间，沿所述第2方向延伸。
14.根据权利要求13所述的半导体存储装置，其中所述第1绝缘层与所述第1半导体层及所述第2半导体层接触。
15.根据权利要求13所述的半导体存储装置，其中所述第1绝缘层与所述第1导电层及所述第2导电层接触。
16.根据权利要求13所述的半导体存储装置，其中所述第1绝缘层不与所述第1导电层及所述第2导电层接触。
17.根据权利要求13所述的半导体存储装置，其还具备：
第2绝缘层，设置在所述第2导电层与所述第3导电层之间，沿所述第2方向延伸；以及
第3绝缘层，设置在所述第2绝缘层与所述第1半导体层之间。
18.根据权利要求13所述的半导体存储装置，其还具备第1接触插塞，该第1接触插塞在所述第2方向上延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的端部，与所述第1半导体层及所述第2半导体层连接。
19.根据权利要求18所述的半导体存储装置，其还具备第2绝缘层，该第2绝缘层设置在所述第3导电层与所述第1接触插塞之间，沿所述第2方向延伸，
所述第2绝缘层与所述第1半导体层及所述第2半导体层接触。
20.一种半导体存储装置，具备：
积层体，由沿第1方向延伸的多个半导体层与沿所述第1方向延伸的多个绝缘层在与所述第1方向交叉的第2方向上交替地积层而成；
第1导电层，与所述积层体交叉，且沿所述第2方向延伸；
第1绝缘层，在所述第1方向上与所述第1导电层相隔第1距离而设置，与所述积层体交叉，且沿所述第2方向延伸；
第2导电层，在所述第1方向上与所述第1绝缘层相隔所述第1距离而设置，与所述积层体交叉，且沿所述第2方向延伸；以及
第3导电层，在所述第1方向上与所述第2导电层相隔所述第1距离而设置，与所述积层体交叉，且沿所述第2方向延伸。
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