CN118160426A - 半导体存储器装置 - Google Patents

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CN118160426A CN202180103667.2A CN202180103667A CN118160426A CN 118160426 A CN118160426 A CN 118160426A CN 202180103667 A CN202180103667 A CN 202180103667A CN 118160426 A CN118160426 A CN 118160426A
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Abstract

本发明的实施方式的半导体存储器装置包含：第1导电层、第2导电层、第1导电柱、第1半导体层、及第1存储器层。第1导电层沿第1方向延伸。第2导电层与第1导电层沿与第1方向交叉的第3方向排列，且沿第1方向延伸。第1导电柱沿第3方向贯通第1导电层及第2导电层。第1半导体层与第1导电层及第2导电层相接，且在第1方向上与第1导电柱对向。第1存储器层位于第1半导体层与第1导电柱之间。

Description

半导体存储器装置
技术领域
本发明的实施方式涉及一种半导体存储器装置。
背景技术
已知将存储器单元三维积层而成的NAND型闪速存储器。
[背景技术文献]
[专利文献]
专利文献1：美国专利申请案公开第2020/0219572号说明书
专利文献2：美国专利申请案公开第2020/0303414号说明书
发明内容
[发明所要解决的问题]
本发明所要解决的问题在于提供一种可进行任意存储器单元的选择以及读出/写入动作的半导体存储器装置。
[解决问题的技术手段]
实施方式的半导体存储器装置包含：第1导电层、第2导电层、第1导电柱、第1半导体层、及第1存储器层。第1导电层沿第1方向延伸。第2导电层与第1导电层沿与第1方向交叉的第3方向排列，且沿第1方向延伸。第1导电柱沿第3方向贯通第1导电层及第2导电层。第1半导体层与第1导电层及第2导电层相接，且在第1方向上与第1导电柱对向。第1存储器层位于第1半导体层与第1导电柱之间。
附图说明
图1是表示第1实施方式的半导体存储器装置的平面图。
图2是表示第1实施方式的半导体存储器装置的剖视图。
图3是表示第1实施方式的半导体存储器装置的一部分的俯瞰图。
图4是表示第1实施方式的半导体存储器装置的等效电路的图。
图5A是表示第1实施方式的半导体存储器装置的等效电路的图。
图5B是表示第1实施方式的半导体存储器装置的等效电路的图。
图6是表示第1实施方式的半导体存储器装置的等效电路的图。
图7是表示第1实施方式的半导体存储器装置的制造方法的图。
图8是表示第2实施方式的半导体存储器装置的剖视图。
图9是表示第2实施方式的半导体存储器装置的制造方法的图。
图10是表示第3实施方式的半导体存储器装置的剖视图。
图11是表示第4实施方式的半导体存储器装置的剖视图。
图12A是表示第4实施方式的半导体存储器装置的制造方法的图。
图12B是表示第4实施方式的半导体存储器装置的制造方法的图。
图12C是表示第4实施方式的半导体存储器装置的制造方法的图。
具体实施方式
以下，参照图式对于实施方式的半导体存储器装置进行说明。在以下说明中，对于具有相同或类似的功能的构成标注同一符号。而且，有省略所述构成的重复的说明的情况。图式是示意性或概念性的图式，各部分的厚度与宽度的关系、部分间的大小的比率等，未必一定与现实的实物相同。在本申请案中，所谓“连接”，不限定于实体连接的情况，也包含电连接的情况。在本申请案中，所谓“平行”、“正交”、或“相同”，也分别包含“大致平行”、“大致正交”、或“大致相同”的情况。在本申请案中，所谓“沿A方向延伸”，例如，意指A方向的尺寸大于后述的X方向、Y方向、及Z方向的各尺寸中的最小尺寸的情况。这里所说的“A方向”为任意方向。
另外，首先对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向是沿着后述的硅衬底10的表面10a(参照图2)的方向。+X方向是与后述的字线用布线WL(参照图1)的延伸方向正交的方向中的一方向。-X方向与+X方向为相反方向。在不区别+X方向与-X方向时，简称为“X方向”。+Y方向及-Y方向是与X方向交叉(例如正交)的方向。+Y方向是后述的字线用布线WL(参照图1)延伸的方向中的一方向。-Y方向与+Y方向为相反方向。在不区别+Y方向与-Y方向时，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉(例如正交)的方向，且是硅衬底10(参照图2)的厚度方向。+Z方向是从硅衬底10向后述的积层体20的方向。-Z方向与+Z方向为相反方向。在不区别+Z方向与-Z方向时，简称为“Z方向”。在本说明书中，有时将“+Z方向”称为“上”、将“-Z方向”称为“下”。不过，所述表达是为了方便，并不是规定重力方向。+X方向是“第1方向”的一例。+Y方向是“第2方向”的一例。+Z方向是“第3方向”的一例。
在以下参照的图式中的一部分平面图中，为了易于观察图而在一部分构成上适当附加阴影。附加在平面图的阴影与附加有阴影的构成要素的素材或特性未必一定关联。在平面图及剖视图各图中，为了易于观察图，而适当省略布线、触点、层间绝缘膜等一部分构成要素的图示。
(第1实施方式)
＜1.半导体存储器装置的构成＞
首先，对于第1实施方式的半导体存储器装置1A的构成进行说明。半导体存储器装置1A例如为非挥发性的半导体存储器装置。
图1是表示第1实施方式的半导体存储器装置1A的一部分的平面图。图2是表示半导体存储器装置1A的剖视图。图2是图1中所示的半导体存储器装置1A的沿着F1-F1线的剖视图。另外，为了便于说明，在图2中，省略图1所示的多个字线用布线WL中的一部分字线用布线WL。
如图1所示，半导体存储器装置1A包含：单元阵列区域CA、及设置在单元阵列区域CA的X轴方向的两端的S。半导体存储器装置1A通过狭槽ST区分成多个区块BLK。即，通过狭槽ST划分出的区域对应于1个区块BLK。阶梯区域S区分成源极线引出区域SS、位线引出区域SB。在源极线引出区域SS，设置沿Z方向延伸的引出线91。引出线91连接源极线SL与源极线用布线(未图示)。在位线引出区域SB，设置沿Z方向延伸的引出线92。引出线92连接位线BL与位线用布线(未图示)。另外，源极线引出区域SS与位线引出区域SB可配置在同一区域内。即，可仅在单元阵列区域CA的X轴方向的一个端部设置阶梯区域S，且引出线91与引出线92都配置在所述阶梯区域S内。
单元阵列区域CA如图1所示，具有多个栅极布线31(例如，包含栅极布线31a与栅极布线31b)。从Z方向观察，多个栅极布线31例如格子状设置。像这样，在本实施方式的半导体存储器装置1A中，可将设置于在X方向或者Y方向相邻的栅极布线31的存储器单元也集成在X方向或者Y方向上。栅极布线31a“第1导电柱”的一例，栅极布线31b是“第2导电柱”的一例。
半导体存储器装置1A如图1、图2所示，例如具有：硅衬底10、绝缘层11、阻挡层12、积层体20、绝缘部25、多个柱(柱状体)30、多个触点80、及多个字线用布线WL。
＜1.1半导体存储器装置的下部构造＞
硅衬底10是成为半导体存储器装置1A的基底的衬底。硅衬底10的至少一部分为沿着X方向及Y方向的板状。硅衬底10具有面向积层体20的表面10a。硅衬底10是由包含硅(Si)的半导体材料形成。
绝缘层11设置在硅衬底10的表面10a上。绝缘层11为沿着X方向及Y方向的层状。绝缘层11是由如硅氧化物(SiO2)的绝缘材料形成。可在硅衬底10与绝缘层11之间，设置使半导体存储器装置1A动作的外围电路的一部分。
阻挡层12设置在绝缘层11之上。阻挡层12是沿着X方向及Y方向扩展的层。阻挡层12具有在后述的半导体存储器装置1A的制造步骤中，用于抑制存储器孔MH(参照图7)的深挖的功能。阻挡层12并无特别限定，是由像多晶硅(Poly-Si)的半导体材料、金属材料、绝缘材料等形成。在存储器孔MH的深度由其它要素控制时，可省略半导体层12。
＜1.2积层体＞
接着，对于积层体20进行说明。
积层体20设置在半导体层12之上。积层体20包含：多个功能层21、及多个绝缘层22。多个功能层21及多个绝缘层22沿Z方向交替积层。在图1中，为了便于说明，而示出功能层21及绝缘层22各4层，实际上可积层更多的功能层21及绝缘层22。
多个功能层21分别包含源极线SL、位线BL、及半导体层35。半导体层35在Z方向上位于源极线SL与位线BL之间。源极线SL是“第1导电层”的一例。位线BL是“第2导电层”的一例。半导体层35是“第1半导体层”的一例。另外，将于后文详述，半导体层35包含信道部50。信道部50是在半导体层50中位于柱30侧的区域，且是于在栅极布线施加有电压时形成信道的区域。信道部50是“第1信道部”的一例。
多个源极线SL是分别沿X方向延伸的层。多个源极线SL例如可为在X方向及Y方向扩展的层。多个源极线SL相互空开间隔地沿Z方向积层。多个位线BL是分别沿X方向延伸的层。多个位线BL例如可为在X方向及Y方向扩展的层。多个位线BL分别与多个源极线SL在Z方向上排列，且相互空开间隔地沿Z方向积层。多个位线BL各自在Z方向上位于2个源极线SL之间。源极线SL与位线BL沿Z方向交替积层。多个源极线SL及多个位线BL是在积层体20内沿Z方向积层的导电部，且是在积层体20内沿X方向及Y方向延伸的布线。
多个源极线SL及多个位线BL例如通过如钨(W)、掺杂有杂质的多晶硅(Poly-Si)的导电材料形成。源极线SL及位线BL例如可为积层有钨(W)、及掺杂有杂质的多晶硅(Poly-Si)的多层构造。这种情况下，在半导体层35侧设置掺杂有杂质的多晶硅(Poly-Si)。另外，源极线SL及位线BL也可为积层有异种金属的构造，这种情况下，例如可为积层有钛(Ti)或钛氮化物(TiN)与钨(W)的多层构造。在本实施方式中，“位线”意指使电流向后述的信道部50流动的布线。位线BL可连接在半导体存储器装置1A的外围电路的一部分即感测放大电路SA。另一方面，在本实施方式中，“源极线”意指流动有通过后述的信道部50的电流的布线。源极线SL连接于半导体存储器装置1A的接地。另外，“位线”及“源极线”的定义并不限定于上述例。例如，“位线”与“源极线”的定义可与上述例相反。
多个半导体层35分别是在X方向及Y方向扩展的层，且相互空开间隔地沿Z方向积层。半导体层35是由如非晶硅(a-Si)或多晶硅(Poly-Si)的半导体材料形成。半导体层35可掺杂有杂质。半导体层35所含的杂质，例如为选自由碳、磷、硼、锗所组成的群的任一种。
在本实施方式中，半导体层35包含信道部50。信道部50像上述那样，是半导体层35中的位于柱30侧的区域。换句话说，信道部50是在半导体层35中，在Z方向上与源极线SL及位线BL相接，且在X方向上与柱30相接的区域。在本实施方式中，“信道部”意指于在栅极布线31施加有电压时形成信道的区域。在本实施方式中，信道部50是于在栅极布线31施加有特定电压时，流动有从位线BL向源极线SL的电流(信道电流)的区域。
积层体20所含的绝缘层22，设置于在Z方向上相邻的2个功能层21之间。绝缘层22为沿着X方向及Y方向的层状。绝缘层22由如硅氧化物(SiO2)的绝缘材料形成。绝缘层22将在Z方向上排列的源极线SL与位线BL电绝缘。
绝缘部25在积层体20中设置在最上部的功能层21之上。绝缘部25位于与后述的柱30的上端部相同的高度的位置。绝缘部25在X方向及Y方向上设置在多个柱30之间。
＜1.3柱＞
接着，对于柱30进行说明。
图3表示第1实施方式的半导体存储器装置的一部分的俯瞰图。在图3中，为了便于说明，仅示出1个功能层21。
如图3所示，多个柱30在X方向及Y方向矩阵状配置。各柱30沿Z方向贯通积层体20及绝缘部25并延伸(参照图2)。在图3中，为了便于说明，而将各柱30的外形示出为圆柱状。不过，柱30也可为长方体或圆锥状等。
在本实施方式中，各柱30具有：栅极布线31、阻挡绝缘膜32、存储器膜33、及隧道绝缘膜34。
栅极布线31以遍及柱30的Z方向的全长(全高)的方式沿Z方向延伸。栅极布线31形成柱30的芯(在Z方向观察时的中央部)。栅极布线31是沿Z方向贯通积层体20及绝缘部25的导电部。即，当在Z方向观察时，栅极布线31的外周被包含半导体层35(信道部50)的积层体20覆盖。栅极布线31由如钨(W)、掺杂有杂质的多晶硅(Poly-Si)等的导电材料形成。在本实施方式中，“栅极布线”意指在数据的写入动作时或数据的读出动作时施加有电压的布线。换句话说，栅极布线31意指为了使后述的电荷保持部40的电荷的状态变化而施加有电压的布线。栅极布线31通过后述的触点80连接在字线用布线WL。栅极布线31是“第1导电柱”的一例。
当在Z方向观察时，阻挡绝缘膜32形成为包围栅极布线31的环状。阻挡绝缘膜32设置在栅极布线31与后述的存储器膜33之间。阻挡绝缘膜32是抑制反向隧道效应的绝缘膜。反向隧道效应是电荷从栅极布线31向存储器膜33(电荷保持部40，参照图2)返回的现象。阻挡绝缘膜32以遍及柱30的Z方向的大部分的方式沿Z方向延伸。阻挡绝缘膜32例如是积层有硅氧化膜、金属氧化物膜、及多个绝缘膜的积层构造膜。金属氧化物的一例为铝氧化物(Al2O3)。阻挡绝缘膜32也可包含如硅氮化物(SiN)或铪氧化物(HfO)的高介电常数材料(High-κ材料)。
当在Z方向观察时，存储器膜33(33a、33b)形成为包围栅极布线31及阻挡绝缘膜32的环状。换句话说，当在Z方向观察时，存储器膜33(33a、33b)形成为包围栅极布线31的环状。存储器膜33设置在阻挡绝缘膜32与后述的隧道绝缘膜34之间。存储器膜33以覆盖柱30的大部分的方式筒状地沿Z方向延伸。另外，本实施方式的存储器膜33(33a、33b)也可在Z方向上断续地设置。即，存储器膜33(33a、33b)只要至少设置在栅极布线31与半导体层35之间即可。
存储器膜33是可在结晶缺陷中蓄积电荷的电荷捕捉膜。电荷捕捉膜例如由硅氮化物(Si3N4)形成。存储器膜33a是“第1存储器层”的一例，存储器膜33b是“第2存储器层”的一例。
这里，在本实施方式的半导体存储器装置1A中，像上述那样，也可将设置于在X方向或者Y方向上相邻的栅极布线31的存储器单元集成于X方向或者Y方向上。即，本实施方式的半导体存储器装置1A例如具有与栅极布线31a在X方向上对向的信道部50(50A)、及与栅极布线31b在X方向上对向的信道部50(50B)。这种情况下，存储器膜33a设置在信道部50A与栅极布线31a之间，存储器膜33b设置在信道部50B与栅极布线31b之间。像这样，半导体存储器装置1A也可使存储器单元在X方向上集成。
在本实施方式中，存储器膜33包含多个电荷保持部40(参照图2)。各电荷保持部40是在存储器膜33中位于与半导体层35(信道部50)相同高度的位置的区域。电荷保持部40是通过保持电荷的状态(例如电荷的量或极化方向)而可存储数据的存储器部。当满足特定条件的电压施加在栅极布线31时，电荷保持部40使电荷的状态(例如电荷的量或极化方向)变化。由此，电荷保持部40非挥发地存储数据。例如，由电荷捕捉膜构成的电荷保持部40根据电荷的量而非挥发地存储数据。
在Z方向观察时，隧道绝缘膜34形成为包围存储器膜33的环状。换句话说，阻挡绝缘膜32设置在存储器膜33与功能层21之间。隧道绝缘膜34是电荷保持部40与半导体层35(信道部50)之间的电位障壁。隧道绝缘膜34以遍及柱30的大部分的方式沿Z方向延伸。隧道绝缘膜34是由硅氧化物(SiO2)、或包含硅氧化物(SiO2)与硅氮化物(SiN)的绝缘材料形成。
在图1～图3所示的半导体存储器装置1A中，通过上述的栅极布线31、阻挡绝缘膜32、电荷保持部40、隧道绝缘膜34、及信道部50形成MANOS(Metal-Al-Nitride-Oxide-Silicon，金属氧化铝氮氧化硅)型存储器单元，但本实施方式的单元构造并不限定于MANOS型。即，本实施方式的单元构造也可为MANOS型以外的构造。这种情况下，例如，单元构造可为具有强介电膜作为存储器膜33的强介电栅极场效应晶体管(FeFET)。强介电膜例如根据极化方向而存储数据值。强介电膜例如是由铪氧化物(HfO)、氧化锆(ZrO)、或铪·锆氧化物(HfZrO)等形成。多个存储器单元沿X方向、Y方向、Z方向空开间隔地立体地配置。
接着，对于积层体20及柱30的其它构造进行说明。
如图2所示，栅极布线31在柱30的上端部具有与触点80连接的扩径部31a。扩径部31a向X方向及Y方向突出，与栅极布线31的其它部分相比，X方向及Y方向的尺寸经扩大。
设置在柱30的上方的触点80在Z方向上设置在柱30与字线用布线WL之间。触点80连接柱30的栅极布线31与字线用布线WL。触点80是由如钨(W)的导电材料形成。
多个字线用布线WL沿Y方向延伸。各字线用布线WL如图1所示，相对于多个柱30共同设置。通过将电压施加在字线用布线WL，而在对应的触点80被施加电压。
以上，对于半导体存储器装置1A的构成进行了说明。
＜2.半导体存储器装置的动作＞
接着，对于半导体存储器装置1A的动作的一例进行说明。
图4～图6是表示半导体存储器装置1A的等效电路的图。图4表示数据写入时的动作电压的一例，图5A、图5B表示数据抹除时的动作电压的一例，图6表示数据读出时的动作电压的一例。图5A表示以页单位进行抹除(页抹除)时的动作电压、图5B表示以区块单位进行抹除(区块抹除)时的动作电压。另外，图4～图6所示的等效电路，记载设想将MANOS型的存储器单元应用作半导体存储器装置1A时的动作电压。
首先，在数据的写入时，如图4所示，对源极线SL(图2中相当于源极线SL)及位线BL(图2中相当于位线BL)中的作为写入对象的选择源极线sSL与选择位线sBL赋予特定的电压(图4的情况下为-9V)。然后，如果对字线用布线WL中的被选择的任意的选择字线sWL施加特定的电压(图4的情况下为12V)，那么对作为写入对象的存储器单元施加特定的电压(图4的情况下为21V)，而进行数据的写入。此时，可对于非为写入对象的非选择源极线uSL及非选择位线uBL不施加电压(即0V)，但考虑程序干扰，而可如图4所示，施加2V左右的非选择电压。另外，在本实施方式中，在写入数据时，可为利用CHE(Channel Hot Electron，信道热电子)的写入。
接着，对于数据的抹除时的动作电压进行说明。
关于页抹除时的动作电压，如图5A所示，首先，对所有字线sWL施加一定的负电压(图5A的情况下为-8V)。然后，通过对与想要抹除的页对应的源极线sSL及位线sBL施加特定的电压(图5A的情况下都为8V)，而可进行页抹除。此时，对于非为抹除对象的非选择源极线uSL及非选择位线uBL，只要赋予对象页不被抹除的程度的电压(图5A的情况下为-3V)即可。
另一方面，关于区块抹除时的动作电压，如图5B所示，通过对区块内所有源极线sSL及位线sBL施加相同的电压(图5B的情况下都为8V)，而可进行区块抹除。此时，在非为抹除对象的其它区块(未图示)，与图5A所示的非选择源极线uSL及非选择位线uBL同样地，只要赋予不被抹除的程度的电压(图5A的情况下为-3V)即可。
像这样，根据本实施方式的半导体存储器装置1A，可进行页抹除也可进行区块抹除。
接着，对于数据的读出时的动作电压进行说明。
在资料的读出时，如图6所示，通过对作为读出对象的选择源极线sSL与选择位线sBL之间赋予特定的电压(图4的情况下为1.0V)，而可进行作为读出对象的存储器单元的读出。这里，本实施方式的半导体存储器装置1A中，多个功能层21分别电性独立。因此，在图6所示的下侧的层中，也施加非为“0V”的特定的电压，而可与上侧的层平行地进行读出。
＜3.半导体存储器装置的制造方法＞
接着，对于半导体存储器装置1A的制造方法进行说明。图7是表示半导体存储器装置1A的制造方法的剖视图。另外，以下所说明的材料仅为例示，并不限定本实施方式的内容。
如图7中的(a)所示，在硅衬底10之上形成绝缘层11及半导体层12。接着，在阻挡层12之上交替积层绝缘层22、以及包含源极线SL、位线BL、及半导体层35的功能层21。由此，形成积层体20。
接着，如图7中的(b)所示，在积层体20的X方向的端部形成阶梯区域S。另外，虽然在图7中未图示，但在通过阶梯区域S而露出的源极线SL及位线BL各线处，设置用于与源极线用布线(未图标)或者位线用布线(未图示)连接的引出线91、92(参照图2)。阶梯区域S的形成，可在后述的存储器孔MH形成之后进行。
接着，如图7中的(c)所示，于在后步骤中形成柱30的位置，通过蚀刻而设置存储器孔MH。存储器孔MH是在Z方向上延伸的孔。在本实施方式中，通过设置阻挡层12，可抑制存储器孔MH过度深地被挖掘。
接着，如图7中的(d)所示，在存储器孔MH的内面，依序供给隧道绝缘膜34的材料、存储器膜33的材料、及阻挡绝缘膜32的材料。由此，形成隧道绝缘膜34、存储器膜33、及阻挡绝缘膜32。接着，对阻挡绝缘膜32的内侧供给多晶硅(Poly-Si)，而掺杂杂质。由此，形成栅极布线31。
关于以后的步骤省略图示，通过设置连接于栅极布线31的触点80(参照图2)及字线用布线WL，而制造半导体存储器装置1A。
以上，对于本实施方式的半导体存储器装置1A进行了说明，但构成半导体存储器装置1A的各要素的平面布局并不限于图1所示的布局，也可为其它布局。例如，配置在1个区块内的柱30的个数及配置可适当变更。
第1实施方式的半导体存储器装置1A是在沿Z方向延伸的存储器孔MH内设置栅极布线31、且将源极线SL及位线BL积层于Z方向的单元阵列构造。因此，通过仅选择任意位线与字线，而可进行存储器单元的选择以及读出动作。进而，由于是在源极线SL与位线BL之间并列地配置存储器单元的构造，所以读出电流增加，且可进行以位为单位的存取，因此可提高随机存取性能。
(第2实施方式)
接着，对于第2实施方式进行说明。
第2实施方式在以下方面与第1实施方式不同：半导体层35a非为沿X方向及Y方向延伸的层状，在从Z方向观察时，为包围包含栅极布线31的柱30的环状。以下所说明的其余构成与第1实施方式的构成相同。
图8是放大第2实施方式的半导体存储器装置1B的主要部分的剖视图。在本实施方式中，多个源极线SL与多个位线BL于Z方向交替积层。在源极线SL与位线BL之间，设置绝缘层22与半导体层35。在第2实施方式中，由源极线SL、位线BL、半导体层35a、以及设置在源极线SL与位线BL之间的绝缘层22构成功能层21。半导体层35a与第1实施方式同样地在X方向包含存储器膜33、与信道部50。
在本实施方式中，设置于在Z方向相邻的功能层21之间的绝缘层22，作为用于将功能层21彼此电绝缘的层间绝缘层发挥功能。
图9是表示第2实施方式的半导体存储器装置1B的制造方法的剖视图。如图9中的(a)所示，与第1实施方式同样地，在硅衬底10之上形成绝缘层11及阻挡层12。接着，在阻挡层12之上，依序重复积层绝缘层22、源极线SL、绝缘层22、位线BL。接着，与第1实施方式同样地，在积层体20的X方向的端部，形成阶梯区域S。
接着，如图9中的(b)所示，与第1实施方式同样地，于在后步骤中形成柱30的位置，通过蚀刻而设置存储器孔MH。存储器孔MH是在Z方向上延伸的孔。在本实施方式中，也通过设置阻挡层12，抑制存储器孔MH过度深地被挖掘。
接着，如图9中的(c)所示，通过回蚀而去除露出于存储器孔MH内的绝缘层22的一部分，且在通过去除而形成的绝缘层22间的凹洼处形成半导体层35(信道部50)。
接着，如图9中的(d)所示，在存储器孔MH的内面，依序供给隧道绝缘膜34的材料、存储器膜33的材料、及阻挡绝缘膜32的材料。由此，形成隧道绝缘膜34、存储器膜33、及阻挡绝缘膜32。接着，对阻挡绝缘膜32的内侧供给多晶硅(Poly-Si)，而掺杂杂质。由此，形成栅极布线31。
通过这样的构成，也与第1实施方式同样地，可提供一种仅通过选择任意的字线，而可进行任意存储器单元的选择以及读出/写入动作的半导体存储器装置1B。另外，第2实施方式与第1实施方式相比，半导体层35仅形成在成为信道部50的区域，因此期待在阵列动作中抑制不必要的源极线SL与位线BL间的泄漏电流。
(第3实施方式)
接着，对于第3实施方式进行说明。
第3实施方式在以下方面与第1实施方式不同：半导体层35b非为沿X方向及Y方向延伸的层状，而是以包围隧道绝缘膜34的方式形成为筒状。即，第3实施方式的半导体层35b以覆盖柱30的外周的方式设置成沿Z方向延伸的筒状。以下所说明的其余构成与第1实施方式的构成相同。
图10是放大第3实施方式的半导体存储器装置1C的主要部分的剖视图。在本实施方式中，与第1实施方式同样地，多个源极线SL与多个位线BL在Z方向交替积层。在源极线SL与位线BL之间设置绝缘层22。
半导体层35以覆盖柱30的外周的方式(即以包围隧道绝缘膜34的与栅极布线31为相反侧的外周的方式)设置。换句话说，半导体层35设置在存储器膜33与绝缘层22之间、存储器膜33与源极线SL之间、及存储器膜33与位线BL之间。在本实施方式中，半导体层35以遍及柱30的大部分的方式沿Z方向延伸。即，半导体层35沿着栅极布线31沿Z方向延伸。
在本实施方式中，半导体层35包含信道部50。信道部50是在半导体层35中，位于与源极线SL及汲极线DL相同高度的位置的区域。换句话说，信道部50是在半导体层35中与功能层21在X方向上排列的区域。信道部50包含半导体，且与源极线SL及位线BL相接。
在本实施方式中，设置于在Z方向相邻的功能层21之间的绝缘层22，作为用于将功能层21彼此电绝缘的层间绝缘层发挥功能。
通过这样的构成，也与第1实施方式同样地，可提供一种仅通过选择任意的字线，而可进行任意存储器单元的选择以及读出/写入动作的半导体存储器装置1B。
(第4实施方式)
接着，对于第4实施方式进行说明。
第4实施方式在以下方面与第1实施方式不同，即：半导体层35非为沿X方向及Y方向延伸的层状，在从Z方向观察时，为包围包含栅极布线31的柱30的环状；以及不包含使功能层21彼此电绝缘、作为层间绝缘膜发挥功能的绝缘层22。以下所说明的其余构成与第1实施方式的构成相同。
图11是放大第4实施方式的半导体存储器装置1D的主要部分的剖视图。在本实施方式中，与第1实施方式同样地，多个源极线SL与多个位线BL在Z方向交替积层。图11表示2个位线BL1、BL2隔着1个源极线SL1积层的状态。源极线SL1是“第1导电层”的一例。位线BL1是“第2导电层”的一例，位线BL2是“第3导电层”的一例。源极线SL及位线BL都可设为使用第1实施方式中所说明的材料的单层构造(参照图2)，也可如图11所示，例如设为积层钨(W)等的金属层60、与掺杂有杂质的多晶硅(Poly-Si)层61的多层构造。
在源极线SL与位线BL之间，设置绝缘层22与半导体层35(35c、35d)。在本实施方式中，由源极线SL、位线BL、半导体层35(35c、35d)、以及设置在源极线SL与位线BL之间的绝缘层22，构成功能层21。半导体层35(35c、35d)与第1实施方式同样地在X方向上与存储器膜33排列，包含信道部50(50c、50d)。另外，半导体层35c是“第1半导体层”的一例，半导体层35d是“第3半导体层”的一例。
本实施方式的半导体层35与第2实施方式同样地，以覆盖柱30的外周的方式、即以包围隧道绝缘膜34的与栅极布线31为相反侧的外周的方式设置。半导体层35沿着栅极布线31沿Z方向延伸。
另外，在本实施方式中，于在Z方向相邻的半导体层35之间，设置绝缘层29。绝缘层29以在柱30、与源极线SL及位线BL之间，覆盖柱30的外周的方式设置。绝缘层29与半导体35同样地，沿着栅极布线31沿Z方向延伸。绝缘层29的X方向的厚度设计为小于半导体层35的厚度。
另外，在本实施方式的半导体存储器装置1D中，也与第1实施方式同样地具有多个栅极布线31。从Z方向观察，多个栅极布线31例如格子状设置(未图示)。像这样，在第4实施方式的半导体存储器装置1D中，也可将设置于在X方向或者Y方向相邻的栅极布线31的存储器单元集成于X方向或者Y方向。
另外，在第4实施方式中，在1个栅极布线31中，半导体层35(35c、35d)沿着Z方向断续地设置。这种方式在X方向相邻的其它栅极布线(例如，“第2导电柱”)也相同。即，于在X方向相邻的其它栅极布线(例如，“第2导电柱”)中，半导体层35(未图示，“第2半导体层”)沿着Z方向断续地设置。这种情况下，在所述栅极布线(“第2导电柱”)、与半导体层(“第2半导体层”)之间设置存储器膜33b。
在本实施方式中，通过设置在源极线SL与位线BL之间的绝缘层22、与设置于在Z方向上相邻的半导体层35之间的绝缘层29，可将功能层21彼此电划分。因此，可省略设置于在Z方向上重叠的功能层21彼此之间的所谓的层间绝缘膜。
图12A、图12B、图12C是表示第4实施方式的半导体存储器装置1D的制造方法的剖视图。如图12中的(a)所示，首先在硅衬底10之上形成绝缘层11及阻挡层12。接着，在阻挡层12之上依照牺牲膜28、多晶硅层61、绝缘层22、多晶硅层61的顺序重复积层而形成积层体20A。另外，虽在图12A中未图示，但与第1实施方式同样地，在积层体20A的X方向的端部，形成阶梯区域S。
接着，如图12A中的(b)所示，与第1实施方式同样地，于在后步骤中形成柱30的位置，通过蚀刻而设置存储器孔MH。存储器孔MH是在Z方向上延伸的孔。在本实施方式中，也通过设置阻挡层12，抑制存储器孔MH过深地被挖掘。
接着，如图12A中的(c)所示，通过回蚀而去除露出于存储器孔MH内的绝缘层22的一部分。
接着，如图12B中的(d)所示，在露出于存储器孔MH内的牺牲膜28及多晶硅层61的侧面形成绝缘层29。绝缘层29也可通过将露出于存储器孔MH内的牺牲膜28及多晶硅层61的侧面氧化而形成。
接着，如图12B的(e)所示，在存储器孔MH的内面(即绝缘层29的侧面、绝缘层22的侧面)，供给半导体层35的材料35A。
接着，如图12B中的(f)所示，通过回蚀而去除被供给的半导体层35的材料35A的不需要部分。具体来说，将材料35A去除直至绝缘层29露出。由此，在因绝缘层22的一部分被去除而形成的凹洼(参照图12A中的(c))处，形成半导体层35(信道部50)。
接着，如图12C中的(g)所示，在存储器孔MH的内面，依序供给隧道绝缘膜34的材料、存储器膜33的材料、及阻挡绝缘膜32的材料。由此，形成隧道绝缘膜34、存储器膜33、及阻挡绝缘膜32。不过，第4实施方式的单元构造与第1实施方式同样地不限定于MANOS型。即，第4实施方式的单元构造可为MANOS型以外的构造，这种情况下，例如，单元构造可为具有强介电膜作为存储器膜33的强介电栅极场效应晶体管(FeFET)。强介电膜例如根据极化方向而存储数据值。强介电膜例如是由铪氧化物(HfO)、氧化锆(ZrO)、或铪·锆氧化物(HfZrO)等形成。
接着，如图12C中的(h)所示，在阻挡绝缘膜32的内侧供给多晶硅(Poly-Si)，掺杂杂质。由此，形成栅极布线31。另外，作为栅极布线31的材料，也可使用钨(W)。
接着，如图12C中的(i)所示，将牺牲膜28通过置换处理(替换步骤)而置换成金属层60。所述置换处理具体来说，在去除牺牲膜28之后，在牺牲膜28被去除的空间(空洞)埋入含有钨(W)等的金属层60。
通过以上的步骤，制造第4实施方式的半导体存储器装置1D(参照图11)。
通过这样的构成，也与第1实施方式同样地，可提供一种仅通过选择任意的字线，而可进行任意存储器单元的选择以及读出/写入动作的半导体存储器装置。另外，在第4实施方式中，因不包含第1实施方式中作为层间绝缘膜发挥功能的绝缘层22，因此可提供集成度高的半导体存储器装置。
根据以上说明的至少一个实施方式，半导体存储器装置包含：第1导电层，沿第1方向延伸；第2导电层，沿与所述第1方向交叉的第3方向与所述第1导电层排列，且沿所述第1方向延伸；第1导电柱，沿所述第3方向贯通所述第1导电层及所述第2导电层；第1半导体层，与所述第1导电层及所述第2导电层相接，且在所述第1方向上与所述第1导电柱对向；以及第1存储器层，位于所述第1半导体层与所述第1导电柱之间。根据这样的构成，可提供一种可进行任意存储器单元的选择以及读出/写入动作的半导体存储器装置。
对于本发明的若干个实施方式进行了说明，但所述实施方式是作为例子提出的，并非意欲限定发明的范围。所述实施方式能以其它各种方式实施，在不脱离本发明的主旨的范围内能够进行各种省略、置换、变更。所述实施方式及它们的变化包含在发明的范围或主旨中，同样也包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1A,1B,1C,1D…半导体存储器装置、SL…源极线(第1导电层)、BL…位线(第2导电层)、31…栅极布线(第1导电柱)、33…存储器膜(第1存储器层)、50…信道部、WL…字线用布线。

Claims (5)

1.一种半导体存储器装置，包含：第1导电层，沿第1方向延伸；
第2导电层，与所述第1导电层沿与所述第1方向交叉的第3方向排列，且沿所述第1方向延伸；
第1导电柱，沿所述第3方向贯通所述第1导电层及所述第2导电层；
第1半导体层，与所述第1导电层及所述第2导电层相接，且在所述第1方向上与所述第1导电柱对向；以及
第1存储器层，位于所述第1半导体层与所述第1导电柱之间。
2.根据权利要求1所述的半导体存储器装置，其中所述第1存储器层为包围所述第1导电柱的筒状。
3.根据权利要求1或2所述的半导体存储器装置，其中所述第1半导体层为包围所述第1导电柱的筒状。
4.根据权利要求1至3中任一项所述的半导体存储器装置，进一步包含：第2导电柱，沿所述第3方向贯通所述第1导电层及所述第2导电层；
第2半导体层，与所述第1导电层及所述第2导电层相接，且在所述第1方向上与所述第2导电柱对向；及
第2存储器层，位于所述第2半导体层与第2导电柱之间。
5.根据权利要求1至4中任一项所述的半导体存储器装置，进一步包含：第3导电层，在所述第3方向上与所述第2导电层隔着所述第1导电层排列，且沿所述第1方向延伸；及
第3半导体层，与所述第1导电层及所述第3导电层相接，且与所述第1导电柱对向；并且
所述第1存储器层位于所述第3半导体层与所述第1导电柱之间。
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