CN109863575B - 三维阵列中电容耦接非易失性薄膜晶体管串 - Google Patents
三维阵列中电容耦接非易失性薄膜晶体管串 Download PDFInfo
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Abstract
多栅极NOR闪存薄膜晶体管(TFT)串阵列被组织为有源条带的三维堆叠。每个有源条带包含连接到衬底电路的共享的源极子层和共享的漏极子层。有源条带中的数据储存由在有源条带与由相邻局部字线提供的多个控制栅极之间的电荷储存元件提供。每个有源条带的寄生电容用于消除到共享的源极的硬接线接地连接，使其成为半浮置或虚拟源极。通过每个有源条带的单个端口从衬底临时提供的预充电电压在源极和漏极上提供在读取、编程、编程禁止和擦除操作期间所需的适当电压。多个有源条上的TFT可以分开被预充电，然后在大规模并行操作中共同被读取、编程或擦除。
Description
相关申请的交叉引用
本发明涉及并要求以下专利的优先权，(i)2015年9月30日提交的序列号为62/235,322，题为“排列在具有垂直控制栅极的堆叠水平有源条带中的多栅极NOR闪存薄膜晶体管串(Multi-gate NOR Flash Thin-film Transistor Strings Arranged in StackedHorizontal Active Strips With Vertical Control Gates)”的共同未决的美国临时申请(“共同未决的临时申请I”)；(ii)2015年11月25日提交的序列号为62/260,137，题为“三维垂直NOR闪存薄膜晶体管串(Three-dimensional Vertical NOR Flash Thin-filmTransistor Strings)”的美国临时专利申请(“共同未决的临时申请II”)；(iii)2016年7月26日提交的序列号为15/220,375，题为“排列在具有垂直控制栅极的堆叠水平有源条带中的多栅极NOR闪存薄膜晶体管串(Multi-Gate NOR Flash Thin-film Transistor StringsArranged in Stacked Horizontal Active Strips With Vertical Control Gates)”的美国非临时专利申请(“共同未决的非临时申请”)，本申请是该美国非临时专利申请的部分继续(vi)2016年7月15日提交的序列号为62/363,189，题为“电容耦接非易失性薄膜晶体管串(Capacitive Coupled Non-Volatile Thin-film Transistor Strings)”的共同未决的美国临时专利申请(“共同未决的临时申请III”)。共同未决的临时申请I、共同未决的临时申请II、共同未决的非临时专利申请和共同未决的临时申请IV的公开内容通过引用整体并入本文。
技术领域
本发明涉及高密度存储器结构。特别地，本发明涉及由互连的薄膜储存元件(例如，薄膜储存晶体管或“TFT”的堆叠，其组织为NOR型TFT串或“NOR串”)形成的高密度、低读取潜伏期(read-latency)存储器结构。
背景技术
在本公开中，描述了存储器电路结构。可以使用常规的制造工艺在平面半导体衬底(例`如，硅晶片)上制造这些存储器电路结构。为了有助于本说明书的清楚性，术语“垂直”指垂直于半导体衬底表面的方向，并且术语“水平”指平行于半导体衬底表面的任何方向。
若干高密度非易失性存储器结构(有时称为“三维垂直NAND串”)在现有技术中是已知的。这些高密度存储器结构中的许多是使用薄膜储存晶体管(TFT)形成的，薄膜储存晶体管(TFT)由沉积的薄膜(例如，多晶硅薄膜)形成，并被组织为“存储器串”的阵列。一种类型的存储器串被称为NAND存储器串或简称为“NAND串”。NAND串由若干串联连接的TFT组成。读取或编程任何串联连接的TFT需要激活NAND串中的全部串联连接的TFT。在此NAND布置下，未被读取或编程的激活的TFT可能经历不期望的编程干扰或读取干扰条件。此外，由多晶硅薄膜形成的TFT比在单晶硅衬底中形成的常规晶体管具有低得多的沟道迁移率(而因此具有高得多的电阻率)。NAND串中较高的串联电阻将实践中的串中TFT的数目限制到通常不超过64或128个TFT。需要通过长NAND串传导的低读取电流导致了长的潜伏期。
另一种类型的高密度存储器结构被称为NOR存储器串或“NOR串”。NOR串包含若干储存晶体管，每个储存晶体管连接到共享源极区域和共享漏极区域。因此，NOR串中的晶体管并联连接，使得NOR串中的读取电流比通过NAND串的读取电流在小得多的电阻上传导。为了读取或编程NOR串中的一个储存晶体管，仅该储存晶体管需要被激活(即，“接通”或导通)，NOR串中的所有其它储存晶体管可以保持休眠(即，“关断”或不导通)。因此，NOR串允许更快地感测要读取的激活的储存晶体管。常规的NOR晶体管通过沟道热电子注入技术而被编程，在沟道热电子注入技术中当适当的电压施加到控制栅极时，电子由源极区域与漏极区域之间的电压差在沟道区域加速，并且被注入到控制栅极与沟道栅极之间的电荷俘获层。沟道热电子注入编程需要相对大的电子电流流过沟道区域，因此限制了可以并行编程的晶体管的数目。与由热电子注入编程的晶体管不同，在由电场协助隧穿(Fowler-Nordheim tunneling)或由直接隧穿编程的晶体管中，电子由施加在控制栅极与源极和漏极区域之间的高电场从沟道区域注入到电荷俘获层。电场协助隧穿和直接隧穿比沟道热电子注入效率高几个数量级，允许大规模并行编程；然而，这样的隧穿更容易受到编程干扰条件的影响。
2011年3月11日提交并于2014年1月14日发布的HT Lue的题为“3D NOR阵列的存储器架构(Memory Architecture of 3D NOR Array)”的美国专利8,630,114中公开了三维NOR存储器阵列。
2015年9月21日提交并于2016年3月24日公布的题为“三维非易失性NOR型闪存存储器(Three-Dimensional Non-Volatile NOR-type Flash Memory)”的Haibing Peng的美国专利申请公开US2016/0086970 A1公开了非易失性NOR闪存存储器装置，该非易失性NOR闪存存储器由基本NOR存储器组的阵列组成，其中各个存储器单元沿平行于半导体衬底的水平方向堆叠，源极和漏极电极由位于传导沟道的一个或两个相对侧的全部场效应晶体管共享。
例如，2013年1月30日提交并于2014年11月4日授权的题为“紧凑型三维垂直NAND及其制造方法(Compact Three Dimensional Vertical NAND and Methods of MakingThereof)”的Alsmeier等人的美国专利8,878,278(“Alsmeier”)公开了三维NAND存储器结构。Alsmeier公开了各种类型的高密度NAND存储器结构，诸如“太位单元阵列晶体管”(TCAT)NAND阵列(图1A)、“管状位成本可伸缩”(P-BiCS)闪存存储器(图1B)和“垂直NAND”存储器串结构。同样，2002年12月31日提交并于2006年2月28日授权的题为“制造并入串联连接晶体管串的可编程存储器阵列结构的方法(Method for Fabricating ProgrammableMemory Array Structures Incorporating Series-Connected Transistor Strings)”的Walker等人的美国专利7,005,350(“Walker I”)也公开了若干三维高密度NAND存储器结构。
2005年8月3日提交并于2009年11月3日授权的题为“双栅极装置和方法(Dual-Gate Device and Method)”的Walker的美国专利7,612,411(“Walker II”)公开了一种“双栅极”存储器结构，其中公共有源区域服务于在公共有源极区域的相对侧上形成的两个NAND串中的独立控制的储存元件。
2004年5月3日提交并于2006年10月3日授权的题为“具有在垂直体旁边堆叠的水平栅极层的浮置栅极晶体管(Floating Gate Transistor with Horizontal Gate LayersStacked Next to Vertical Body)”的Forbes的美国专利6,744,094(“Forbes”)公开了具有相邻平行水平栅极层的垂直体晶体管的存储器结构。
2000年8月14日提交并于2003年6月17日授权的题为“具有垂直沟道电流的多栅极半导体装置和制造方法(Multigate Semiconductor Device with Vertical ChannelCurrent and Method of Fabrication)”的Cleaves等人的美国专利6,580,124公开了一种具有沿晶体管的垂直表面形成的两种或四种电荷储存介质的多位存储器晶体管。
一种包含由垂直多晶硅栅极控制的水平NAND串的三维存储器结构被公开在“用于太位密度储存的克服堆叠限制的多层垂直栅极NAND闪存(Multi-layered Vertical gateNAND Flash Overcoming Stacking Limit for Terabit Density Storage)”(“Kim”)的文章中，该文章由W.Kim等人公布在2009年VLSI技术研讨会的技术文章精选(2009 Symposiumon VLSI Tech.Dig.of Technical Papers)的第188-189页中。另一种也包含具有垂直多晶硅栅极的水平NAND串的三维存储器结构被公开在“使用无结掩埋沟道BE-SONOS装置的高可伸缩8层3D垂直栅极(VG)TFT NAND闪存(A Highly Scalable 8-Layer 3D Vertical-gate(VG)TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device)”的文章中，该文章由HT Lue等人公布在2010年VLSI技术研讨会的技术文章精选的第131-132页中。
2010年10月11日提交并于2011年9月27日授权给Zvi-Or Bach等人的题为“半导体装置和结构(Semiconductor Device and Structure)”的Zvi Or-Bach等人的美国专利8,026,521公开了层转移的单晶硅的第一层和第二层，其中第一和第二层包含水平定向的晶体管。在该结构中，第二层水平定向的晶体管覆盖第一层水平定向的晶体管，每组水平定向的晶体管具有侧栅极。
在本文讨论的存储器结构中，储存的信息由储存的电荷表示，其可以使用各种技术中的任何一种来引入。例如，1998年7月23日提交并于1998年6月16日授权的题为“利用非对称电荷俘获的存储器单元(Memory Cell Utilizing Asymmetrical Charge-trapping)”的Eitan的美国专利5,768,192公开了基于热电子沟道注入技术的NROM型存储器晶体管操作。
具有常规非易失性存储器晶体管结构但保留时间短的晶体管可以称为“准易失性”。在这种情况下，常规的非易失性存储器具有超过数十年的数据保留时间。一种在单晶硅衬底上的平面准易失性存储器晶体管被公开在“用于动态存储器应用的单一装置结构中的高耐久性超薄隧穿氧化物(High-Endurance Ultra-Thin Tunnel Oxide in MonosDevice Structure for Dynamic Memory Application)”的文章中，该文章由H.C.Wann和C.Hu公布在IEEE电子装置快报(IEEE Electron Device letters)，1995年11月16卷11号的第491-493页中。在上面提到的HT Lue的美国专利8,630,114中公开了一种具有准易失性存储器的准易失性3D NOR阵列。
发明内容
根据本发明的一个实施例，存储器单元阵列包含形成在平行于硅衬底表面延伸的水平有源条带堆叠中的TFT，以及沿有源条带的一个或两个侧壁延伸的垂直局部字线中的控制栅极，其中控制栅极由一个或多个电荷储存元件与有源条带分开。每个有源条带包含至少形成在两个共享源极层或漏极层之间的沟道层。TFT被组织为NOR串，取决于每个有源条带的一侧还是两侧被使用，与每个有源条带相关联的TFT可以属于一个或两个NOR串。
在一个实施例中，有源条带中的共享源极层或漏极层中的仅一个通过选择电路由导体连接到电源电压，而另一个源极层或漏极层保持在由提供给该源极层或漏极层的电荷量确定的电压。在读取、写入或擦除操作之前，沿有源条带的NOR串中未被选择用于读取、写入或擦除操作的一些或全部TFT充当条带电容器，其中有源条带的沟道和源极层或漏极层在NOR串的TFT中提供一个电容器极板和控制栅极电极，参考提供另一个电容器极板的接地参考。通过瞬时接通一个或多个TFT(“预充电TFT”)以将电荷从由导体连接到电压源的源极层或漏极层转移到条带电容器，在读取、写入或擦除操作之前将条带电容器预充电。在预充电操作之后，去激活选择电路，使得预充电的源极层或漏极层被基本上保持浮置在预充电电压。在该状态下，已充电的条带电容器为读取、写入或擦除操作提供虚拟参考电压源。此预充电状态使得能够在大量寻址的TFT上进行大规模并行读取、写入或擦除操作。以这种方式，可以并发地读取、写入或擦除存储器阵列的一个或多个块中的一个或多个有源条带上的许多NOR串的TFT。实际上，可以预充电存储器阵列中的块以用于编程或擦除操作，同时可以并发地预充电存储器阵列中的其它块以用于读取操作。
在一个实施例中，使用每个有源条带的两个垂直侧边缘形成TFT，其中沿有源条带的两个垂直侧边缘提供垂直局部字线。在该实施例中，通过使沿有源条带的一个垂直边缘的局部字线被提供在有源条带上方的水平全局字线接触，同时沿有源条带的另一垂直边缘的局部字线被提供在有源条带下方的水平全局字线接触，来实现双密度。所有全局字线可以在横向于沿对应的有源条带的长度的方向的方向上延伸。通过在每个TFT中储存多于一位的数据，可以实现更大的储存密度。
将TFT组织成存储器阵列中的NOR串而不是现有技术的NAND串导致：(i)读取潜伏期降低，该读取潜伏期接近动态随机访问存储器(DRAM)阵列的读取潜伏期，(ii)对已知与长NAND串相关联的读取干扰和编程干扰条件的灵敏度降低，(iii)相对于平面NAND或3DNAND阵列降低的功耗和更低的每位成本，以及(iv)并发地读取、写入或擦除多个有源条带上的TFT以提高数据吞吐量的能力。
根据本发明的一个实施例，可以通过在块内提供电可编程参考NOR串来补偿块中NOR串内的阈值电压的变化。通过比较正被读取的TFT的感测结果与在参考NOR串中并发地读取的TFT的结果，可以基本上消除由于NOR串固有的背景泄漏电流导致的对读取操作的影响。在其它实施例中，每个TFT的电荷储存元件可以修改其结构以提供高写入/擦除周期耐久性(即使需要定期刷新的较低数据保留时间)。在此详细描述中，比常规存储器TFT(例如，常规NAND串中的TFT)具有更高的写入/擦除周期耐久性但更短的保留时间的这样的TFT被称为是“准易失性”的。然而，由于这些准易失性TFT比常规DRAM电路需要显著地更不频繁地刷新，所以在一些应用中可以使用本发明的NOR串代替DRAM。在DRAM应用中使用本发明的NOR串与使用常规的DRAM相比允许基本上更低的每位成本的品质因数，并且与使用常规的NAND串相比允许基本上更低的读取潜伏期。
根据本发明的一些实施例，有源条带以半导体工艺制造，其中对于堆叠中的每个平面，源极层或漏极层以及沟道层被单独形成和退火。在其它实施例中，在单个步骤中并发地形成沟道层之前，或者单独地或者共同地(即，对于全部源极层或漏极层在单个步骤中)退火源极层或漏极层。
考虑到下面的详细描述并结合附图，可以更好地理解本发明。
附图说明
图1a-1是根据本发明的实施例的概念化的存储器结构，其示出了存储器单元阵列，该存储器单元阵列在衬底101上形成的一个存储器阵列或块100中被组织成平面(例如，平面110)和有源条带(例如，有源条带112)。
图1a-2示出了根据本发明的一个实施例的概念化存储器结构，其中图1a-1的存储器阵列或块100的存储器单元交替地组织成页(例如，页113)、片(例如，片114)和列(例如，列115)。
图1b示出了根据本发明的一个实施例的四个NOR串对的基本电路表示，每个NOR串对位于四个平面中的相应一个中；每个NOR串的对应TFT共享公共垂直局部字线。
图1c示出了根据本发明的一个实施例的四个NOR串的基本电路表示，每个NOR串位于四个平面中的相应一个中；每个NOR串的对应TFT共享公共局部字线。
图2a示出了根据本发明的一个实施例的、在半导体衬底201上已经形成有源层202-0至202-7(各自由隔离层203-0至203-7与下一个有源层分别分开)之后，但在形成各个有源条带之前的半导体结构200的YZ平面的横截面。
图2b-1示出了根据本发明的一个实施例的、具有N+子层221和223以及P-子层222的半导体结构220a，半导体结构220a可以用于实现图2a的有源层202-0至202-7中的任何一个。
图2b-2示出了根据本发明的一个实施例的半导体结构220b，其将金属子层224添加到图2b-1的半导体结构220a，金属子层224与N+子层223相邻形成。
图2b-3示出了根据本发明的一个实施例的半导体结构220c，其将金属子层224添加到图2b-1的半导体结构220a，金属子层224各自与或者N+子层221中的一个或者N+子层223中的一个相邻形成。
图2b-4示出了根据本发明的一个实施例的、在通过浅快速激光退火步骤(由激光设备207表示)进行部分退火之后的图2b-1的半导体结构220a。
图2b-5示出了根据本发明的一个实施例的、在将附加的超薄子层221-d和223-d包括在图2b-1的半导体结构220a之后的图2b-1的半导体结构220d。
图2c示出了通过掩埋触点205-0和205-1的图2a的结构200的YZ平面的横截面，掩埋触点205-0和205-1将有源层202-0和202-1的N+子层223连接到半导体衬底201中的电路206-0和206-1。
图2d图示了在图2a的半导体结构200的一部分中，在通过有源层202-7的XY平面中的横截面中形成图2a的结构200中的沟槽230。
图2e图示了在图2a的半导体结构200的一部分中，沿在通过有源层202-7的XY平面中的横截面中的沟槽230，在有源条带的相对侧壁上沉积电荷俘获层231L和231R。
图2f图示了沉积导体208(例如，N+或P+掺杂的多晶硅或金属)以填充图2e的沟槽230。
图2g示出了在图2f的半导体结构上的光刻图案化和蚀刻步骤之后，通过移除沉积导体208的暴露部分，并且用绝缘材料填充所得到的轴209或者替代地将轴留作气隙隔离，来实现局部导体(“字线”)208W和预充电字线208-CHG。
图2h示出了通过图2g的一排局部字线208W的ZX平面中的横截面，其示出了有源层202-7和202-6中的有源条带。
图2i示出了本发明的实施例EMB-1，其中图2h的局部字线208W各自连接到或者全局字线208g-a(接线在一个或多个导电层中，该一个或多个导电层提供在有源层202-0至202-7上面)中的一个，或者全局字线208g-s(接线在一个或多个导电层中，该一个或多个导电层提供在有源层下面以及有源层202-0与衬底201之间)中的一个(也参见图4a)。
图2i-1示出了图2i的实施例EMB-1的水平有源层202-4至202-7的三维视图，其中局部字线208W-s或局部预充电字线208-CHG连接到全局字线208g-s，并且局部字线208W-a连接到全局字线208g-a，并且将每个有源层示出为使其N+层223(充当漏极区域)通过选择电路连接到任何电压源(例如，Vss、Vbl、Vpgm、Vinhibit和Verase)，其中解码、感测和其它电路或者相邻存储器阵列排列或者直接在存储器阵列的下面排列；这些电路由衬底201中的电路206-0和206-1示意性地表示。
图2j示出了本发明的实施例EMB-2，其中仅提供了顶部全局字线208g-a，即没有任何底部全局字线；在实施例EMB-2中，沿有源条带的一个边缘的局部字线208W-STG相对于沿有源条带的相对边缘的局部字线208W-a交错(也参见图4b)。
图2k示出了本发明的实施例EMB-3，其中每个局部字线208W控制在相邻有源条带的相对侧壁及其相应的相邻电荷俘获层(例如，俘获层231L和231R)中形成的一对TFT(例如，TFT 281和283)；蚀刻隔离沟槽209，以将每个TFT对(例如，TFT 281和283)与相邻的TFT对(例如，TFT 285和287)隔离(也参见图4c)。
图2k-1示出了图2k的实施例EMB-3，其中提供可选的P掺杂支柱290以填充部分或全部隔离沟槽209，从而选择性地将P子层222连接到衬底电路；P掺杂支柱290可以向P-子层222供给反向偏置电压Vbb或擦除电压Verase(也参见图3a和图4c)。
图3a图示了用于设置N+子层221中的源极电压Vss的方法和电路元件；具体地，可以通过硬接线解码的源极线连接280(以虚线示出)或替代地通过将预充电TFT 303和解码的位线连接270激活到任何一个位线电压的电压源Vss、Vbl、Vpgm、Vinhibit和Verase来设置源极电压Vss。
图3b示出了在读取操作期间图3a的电路的源极、漏极、选择字线和非选择字线电压的示例性波形，其中N+子层221通过硬接线连接280施加源极电压Vss。
图3c示出了在读取操作期间图3a的电路的源极、漏极、选择字线、非选择字线和预充电字线电压的示例性波形，其中在通过预充电字线208-CHG暂时预充电到Vss(～0V)之后N+子层221提供半浮置源极区域，其中未选择的字线151b保持在～0V。
图4a是图2i和2i-1的实施例EMB-1的XY平面的横截面，示出了将局部字线208W-a连接到存储器阵列顶部的全局字线208g-a的触点291；类似地，局部字线208W-s连接到全局字线208g-s(未示出)，该全局字线208g-s在存储器阵列的底部延伸，基本上平行于顶部全局字线。
图4b是图2j的实施例EMB-2的XY平面的横截面，示出了在沿每个有源条带两侧的TFT的交错配置中，触点291将局部字线208W-a和交错的局部字线208W-STG仅连接到顶部全局字线208g-a，或者替代地仅连接到底部全局字线(未示出)。
图4c是图2k和2k-1的实施例(EMB-3)的XY平面的横截面，示出了触点291将局部字线208W-a连接到存储器阵列顶部的全局字线208g-a，或者替代地连接到阵列底部的全局字线208g-s(未示出)，其中在有源层202-7中隔离沟槽209将TFT对281和283与相邻有源条带上的TFT对285和287分开。
图4d是通过有源层202-7的图2k和2k-1的实施例EMB-3的XY平面中的横截面，附加地包含一种或多种可选的P掺杂支柱290，其选择性地向P-子层222提供衬底反向偏置电压Vbb和擦除电压Verase。
图5a示出了通过在已经形成水平有源层502-0至502-7之后的半导体结构500的YZ平面中的横截面，水平有源层502-0至502-7彼此叠放且由半导体衬底201上的(材料ISL的)相应隔离层503-0至503-7彼此隔离。
图5b是通过掩埋触点205-0和205-1的YZ平面的横截面，N+子层523-1和523-0通过该掩埋触点205-0和205-1分别连接到半导体衬底201中的电路206-0和206-1。
图5c是ZX平面的横截面，示出了在沿Y方向的沟槽530被各向异性地蚀刻通过有源层502-7至502-0以向下到达图5b的接合焊盘(landing pad)264之后的结构500的平面或有源层502-6和502-7；填充沟槽530的SAC2材料具有与SAC1材料不同的蚀刻特性。
图5d示出了通过SAC1材料的子层522的XY平面中的顶部平面或有源层502-7，示出了各向异性地蚀刻到填充沟槽530到达有源层502-7至502-0的堆叠的底部的SAC2材料中的次级沟槽545；各向异性蚀刻暴露堆叠的侧壁547以允许蚀刻剂蚀刻掉SAC1材料以通过在有源层502-0至502-7的每个有源条带中的N+子层521和N+子层523之间形成空腔来为子层522腾出空间。
图5e是远离沟槽545的通过ZX平面(例如，沿图5d的线1-1')的横截面，示出了在每个有源条带的两侧由SAC2材料支持的相邻有源层中的有源条带；在从在子层522挖掘SAC1材料得到的空腔537中，提供可选的超薄掺杂剂扩散阻挡层521-d，在其上沉积未掺杂或P-掺杂的多晶硅521。
图5f示出了在本发明的实施例EMB-1A的XY平面的横截面中，P掺杂的支柱290、局部字线280W和预充电字线208-CHG被提供在有源层502-7的相邻有源条带之间且沿有源层502-7的相邻有源条带提供，字线在沟槽530中的SAC2材料被选择性地移除之后形成；在形成字线之前，电荷俘获层231L和231R共形地沉积在有源条带的侧壁上(超薄掺杂剂扩散阻挡层521-d是可选的)。
图5g示出了实施例EMB-3A的有源层502-6和502-7的ZX平面的横截面，其在子层522中形成可选的超薄掺杂剂扩散阻挡层521-d和沉积未掺杂或P-掺杂的多晶硅、非晶硅或硅锗(这形成TFT TR 585、TR 587的沟道区域)之后；子层522(P-)也沉积在沟槽侧壁上作为支柱290以将堆叠(即，P-子层)中的沟道区域连接到衬底电路262。
图5h-1示出了根据本发明的一个实施例的ZX平面的横截面500，示出了就在N+子层521与522之间蚀刻牺牲SAC1材料之前的有源条带。
图5h-2示出了根据本发明的一个实施例的图5h-1的横截面500，其在对SAC1材料进行侧向选择性蚀刻(沿由附图标记537指示的方向)以形成SAC1材料的选择性支持脊(例如，脊SAC1-a)，随后用P-掺杂材料(例如，P-掺杂多晶硅)并在有源条带的侧壁上填充凹槽之后。
图5h-3示出了根据本发明的一个实施例的图5h-2的横截面500，其在在沿有源条带的侧壁从区域525移除P-材料而将P-子层522留在凹槽中之后；图5h-3还示出了从沟槽530移除隔离材料，形成电荷俘获层531和局部字线208-W，从而在有源条带的相对侧上形成晶体管TL 585和TR 585。
图6a示出了组织成象限Q1-Q4的存储器阵列的三维表示的半导体结构600，在每个象限中，(i)众多NOR串(例如，NOR串112)各自形成在沿Y方向延展的有源条带中，(ii)页(例如，页113)沿X方向延展，每个页由来自对应的Y位置处的每个NOR串的一个TFT组成，页中的NOR串具有相同的对应的Z位置(即，具有相同的有源层)；(iii)片(例如，片114)在X方向和Z方向延展，其中每个片由相同的对应的Y位置的页组成，由来自每个平面的一个页组成，以及(iv)平面(例如，平面110)沿X方向和Y方向两者延展，每个平面由在给定Z位置处(即，相同有源层)的全部页组成。
图6b示出了图6a的结构600，示出了象限Q4中的可编程参考串112-Ref中的TFT和象限Q2中的NOR串112中的TFT被偶接到感测放大器SA(a)，Q2和Q4是“镜像象限”；图6b还示出了(i)象限Q3中的可编程参考片114-Ref(由区域B指示)类似地为共享感测放大器SA(b)的镜像象限Q1中的片114提供对应的参考TFT，以及(ii)象限Q2中的可编程参考平面110-Ref向共享感测放大器SA(c)的镜像象限Q1中的平面110提供对应的参考TFT，并且还为相同象限中的NOR串(例如，NOR串112)提供对应的参考TFT。
图6c示出了图6a的结构600，示出了片116被用作高速缓存，因为它们极接近它们的感测放大器和电压源206；图6c还示出了备用平面117，其可用于在象限Q2中提供替换或替代NOR串或页。
图7是实施例EMB-3A的有源层502-7的ZX平面的横截面，更详细地示出了图5g的短沟道TFT TR 585，其中N+子层521用作源极和N+子层523用作漏极和P-子层522用作与电荷储存材料531和字线208W相结合的沟道；图7演示了擦除操作，其中在边缘电场574的辅助下，将俘获在储存材料531中(例如，在区域577和578中)的电子移除到N+子层521和N+子层523。
图8a以简化形式示出了现有技术的储存系统800，其中微处理器(CPU)801与采用NAND闪存芯片804的闪存固态驱动器(SSD)中的系统控制器803通信；SSD模拟硬盘驱动器，并且NAND闪存芯片804不直接与CPU 801通信且具有相对长的读取潜伏期。
图8b以简化形式示出了使用本发明的存储器装置的系统架构850，其中非易失性NOR串阵列854或准易失性NOR串阵列855(或两者)通过一个或多个输入和输出(I/O)端口861直接与CPU 801通信，并且通过控制器863间接与CPU 801通信。
具体实施方式
图1a-1和1a-2示出了概念化存储器结构100，在此详细描述中图示了根据本发明实施例的存储器单元的组织。如图1a-1所示，存储器结构100表示在衬底层101的表面上制造的沉积薄膜中形成的三维存储器阵列或存储器单元块。衬底层101可以是本领域普通技术人员所熟悉的，例如，用于制造集成电路的常规硅晶片。在此详细描述中，采用笛卡尔坐标系(诸如图1a-1中所示)仅仅是为了便于描述。在此坐标系下，衬底层101的表面被认为是与XY平面平行的平面。因此，如在本说明书中所使用的，术语“水平”指平行于XY平面的任何方向，而术语“垂直”指Z方向。如图所示，块100由四个平面(例如，平面110)组成，所述四个平面在垂直方向上彼此叠放且彼此隔离。每个平面由NOR串的水平有源条带(例如，有源条带112)组成。每个NOR串包含沿有源条带并排形成的多个TFT(例如，TFT 111)，其中薄膜晶体管电流在垂直方向上流动，如下面进一步详细描述的。与现有技术的NAND串不同，在本发明的NOR串中，写入、读取或擦除NOR串中的一个TFT不需要激活NOR串中的其它TFT。因此，每个NOR串是可随机寻址的，并且在这样的NOR串内，每个TFT是可随机访问的。
平面110被示出为彼此叠放且彼此隔离的四个平面中的一个。沿水平有源条带112的长度形成并排的TFT(例如，TFT 111)。在图1a-1中，仅用于说明的目的，每个平面具有四个彼此隔离的水平有源条带。平面和NOR串两者是可单独寻址的。
图1a-2引入了附加的可随机寻址的存储器单元单位：“列(column)”、“页(page)”和“片(slice)”。在图1a-2中，每列(例如，列115)表示共享公共控制栅极或局部字线的多个NOR串的TFT，NOR串沿多个平面的有源条带而形成。注意到，作为概念化结构，存储器结构100仅仅是本发明的存储器结构的某些显著特性的抽象。尽管如图1a-1所示为4×4有源条带的阵列，每个有源条带沿其相应长度具有四个TFT，本发明的存储器结构可以沿X、Y和Z方向中的任何一个具有任何数目的TFT。例如，在Z方向上可以存在1、2、4、8、16、32、64……个串的平面，沿X方向可以存在2、4、8、16、32、64……个NOR串的有源条带，并且每个NOR串可以在Y方向上具有2、4、8、16……8192或更多个并排的TFT。使用2的整数幂(即，2n，其中n是整数)的数目遵循常规存储器设计中的惯常做法。惯常通过解码二进制地址来访问存储器的每个可寻址单位。因此，例如，本发明的存储器结构可以沿X和Z方向中的每个具有M个NOR串，其中M不一定是2n(对于任何整数n)的数目。可以在单独页或单独片基础上同时读取、编程或擦除本发明的结构100的TFT。(如图1a-2所示，“页”指沿Y方向的一排TFT；“片”指沿X方向和Z方向两者延展的连续存储器单元并沿Y方向深入一个存储器单元的组织)。也可以在一个步骤中对整个存储器块100进行擦除操作。
作为概念化结构，存储器结构100在X方向、Y方向和Z方向中的任何一个上未按比例绘制。
图1b示出了根据本发明的一个实施例的四个NOR串对的基本电路表示，每个NOR串对位于四个平面中的相应一个中。每个NOR串的对应TFT共享公共局部字线(例如，局部字线151n)。下面结合图2k讨论和说明此配置的详细结构。如图1b所示，此基本电路配置包含在四个分开平面上的四个NOR串对(例如，平面159-4中的NOR串150L和150R)，其被提供在共享公共局部字线的存储器结构100的相邻列115中。
如图1b所示，NOR串150L和150R可以是沿位于共享局部字线151a的相对侧的两个有源条带形成的NOR串。TFT 152R-1至152R-4和152L-1至152L-4可以分别是位于局部字线151a的四个有源条带和相对侧上的四个有源条带中的TFT。在此实施例中，如下面结合图2k和图4c更详细地说明的，可以通过使共享垂直局部字线控制相邻有源条带的TFT来实现更大的储存密度。例如，局部字线151a控制来自位于四个平面上的四个NOR串的TFT 152R-1、152R-2、152R-3和152R-4，以及来自对应平面上的四个相邻NOR串的TFT 152L-1、152L-2、152L-3和152L-4。如下面更详细讨论的，在一些实施例中，在一些操作条件下，可以将内在于每个NOR串的寄生电容C(例如，NOR串的公共N+源极区域或N+漏极区域与其多个相关联的局部字线之间的分布式电容)用作虚拟电压源，以提供源极电压Vss。
图1c示出了根据本发明的一个实施例的四个NOR串的基本电路表示，每个NOR串位于四个平面中的相应一个中。在图1c中，每个NOR串的对应TFT共享公共局部字线。每个NOR串可以沿Y方向水平延伸，其中储存元件(即，TFT)连接在源极线153-m与漏极线或位线154-m之间，其中m是对应有源条带的在1至4之间的索引，其中漏极源极晶体管电流沿Z方向流动。4个NOR串中的对应TFT共享局部字线151-n中的对应的一个，其中n是局部字线的索引。本发明的NOR串中的TFT是可变阈值电压薄膜储存晶体管，其可以使用常规编程、禁止、擦除和读取电压来编程、编程禁止、擦除或读取。在本发明的一个或多个实施例中，TFT由薄膜储存晶体管实现，该薄膜储存晶体管使用电场协助隧穿或直接隧穿机制来编程或擦除。在另一个实施例中，沟道热电子注入可以用于编程。
流程
图2a示出了根据本发明的一个实施例的、在半导体衬底201上已经形成有源层202-0至202-7(各自由隔离层203-0至203-7与下一个有源层分别分开)之后，但在形成各个有源条带之前的半导体结构200的YZ平面的横截面。半导体衬底201表示例如P-掺杂的块状硅晶片，在其上可以在形成有源层之前形成用于存储器结构200的支持电路。这样的支持电路可以包含模拟和数字电路两者，其可以在图2c和图2i-1中的触点206-0和206-1边上形成。这样的支持电路的一些示例包含移位寄存器、锁存器、感测放大器、参考单元、电源线、偏置和参考电压生成器、反相器、NAND、NOR、异或或其它逻辑门、输入/输出驱动器、地址解码器(例如，位线和字线解码器)、其它存储器元件、定序器和状态机。这些支持电路可以由用于常规装置的构建块形成(例如，N阱，P阱，三阱，N+、P+扩散，隔离区域，低压和高压晶体管，电容器，电阻器，通孔，互连和导体)，如本领域普通技术人员所知。
在半导体衬底201中和半导体衬底201上已经形成支持电路之后，提供隔离层203-0，其可以是例如沉积或生长的厚氧化硅。
接下来，在一些实施例中，可以形成一个或多个互连层，包含“全局字线”，这将在下面进一步讨论。这样的金属互连线(例如，下面讨论的图2c的全局字线接合焊盘264)可以被提供为沿预定的方向延伸的水平长窄导电条带，该预定的方向可以垂直于将在稍后步骤形成的有源NOR串。为了便于在该详细描述中进行讨论，假设全局字线沿X方向延伸。可以通过在一个或多个沉积的金属层上应用光刻图案化和蚀刻步骤来形成金属互连线。(替代地，这些金属互连线可以使用常规的镶嵌工艺形成，诸如铜或钨镶嵌工艺)。沉积厚氧化物以形成隔离层203-0，随后用常规化学机械抛光(CMP)技术进行平坦化步骤。
然后连续形成有源层202-0至202-7，每个有源层与在先的有源层电绝缘，该在先的有源层在隔离层203-1至203-7中对应的一个下面。在图2a中，尽管示出了八个有源层，但是可以提供任何数目的有源层。实际上，有源层的数目可以取决于工艺技术，诸如可用良好控制的各向异性蚀刻工艺，该良好控制的各向异性蚀刻工艺允许切穿有源层的高堆叠以到达半导体衬底201。在蚀刻步骤中蚀刻每个有源层，该蚀刻步骤优选地切穿如下所述的平面，以形成大量沿Y方向延伸的平行有源条带。
图2b-1示出了具有N+子层221和223以及P-子层222的半导体结构220A。根据本发明的一个实施例，半导体结构220a可以用于实现图2a的有源层202-0至202-7中的任何一个。如图2b-1所示，有源层220a包含沉积的多晶硅子层221-223。在一个实现方式中，子层221-223可以连续地沉积在相同处理腔中而不在其间移除。可以通过沉积10-100nm的原位掺杂的N+多晶硅来形成子层223。然后可以通过沉积未掺杂或轻掺杂的多晶硅或非晶硅来在10-100nm的厚度范围内形成子层222和221。然后N+掺杂子层221(即，沉积的多晶硅的顶部)。子层221和223中的N+掺杂剂浓度应尽可能高，例如在1×1020/cm3与1×1021/cm3之间，以在N+子层221和223中提供尽可能低的薄层电阻率。N+掺杂可以通过(i)磷、砷或锑的低能量浅层高剂量离子注入，或(ii)沉积的多晶硅的原位磷或砷掺杂来实现，从而在顶部形成10-100nm厚的N+子层221。硼(P-)或磷(N-)离子的低剂量注入也可以在足以穿透注入的或原位掺杂的N+子层221进入位于N+子层221和N+子层223之间的子层222的能量下实施，以便在所得到的TFT中实现本征增强模式阈值电压。子层222的硼或P-掺杂剂浓度可以在1×1016/cm3至1×1018/cm3的范围内；子层222中的实际硼浓度确定原始晶体管导通阈值电压、沟道迁移率、N+P-N+穿通电压、N+P-结泄漏和反向二极管传导特性，以及在针对沿有源条带202-0至202-7形成的N+P-N+TFT的各种操作条件下的沟道耗尽深度。
N+和P-注入物质的热激活以及子层221、222和223的再结晶应优选地使用常规的快速热退火技术(例如，在700℃或更高温度下)或常规的快速激光退火技术在所有有源层202-0至202-7形成之后一次全部发生，从而确保所有有源层在大致相同量下经历高温处理。必须注意限制总热预算，以便避免掺杂剂在N+子层223和子层221之外的过度扩散，导致消除TFT P-子层222的形成，TFT P-子层222充当沟道区域。P-子层222需要保持足够厚或足够P掺杂，以避免N+P-N+晶体管穿通或N+子层221与N+子层223之间的过度泄漏。
替代地，每个有源层202-0至202-7的N+和P-掺杂剂可以通过浅快速热退火单独激活，例如使用紫外波长(例如，308纳米)的准分子激光退火(ELA)。退火能量被多晶硅或非晶硅吸收，以部分熔化子层221和部分或全部子层222，可选地穿透到子层223中以影响体积205(参见图2b-4)而不会过度加热位于退火的有源层220a的子层223下面的其它有源层。
尽管使用连续的逐层准分子激光浅快速热退火比单个深快速热退火步骤更昂贵，但ELA的优点在于多晶硅(或非晶硅)的局部部分熔化可以导致退火的体积205再结晶，以形成较大的硅多晶晶粒，该较大的硅多晶晶粒具有实质改善的迁移率和均匀性，并且由于受影响体积的晶粒边界处N+掺杂剂的偏析减少而减少了TFT泄漏。可以在其上方形成N+子层221之前或者在形成足够薄的N+子层221之后，将ELA步骤应用于P-子层222和N+子层223，以允许子层221和222以及(可选地)子层223的再结晶。这样的浅准分子激光低温退火技术是本领域普通技术人员已知的。例如，这样的技术用于在太阳能电池和平板显示器应用中形成多晶硅或非晶硅膜。例如，参见H.Kuriyama等人的“通过准分子激光退火(ELA)在多晶硅膜中横向晶粒生长的综合研究及其在薄膜晶体管中的应用(Comprehensive Study ofLateral Grain Growth in Poly-Si Films by Excimer Laser Annealing(ELA)and itsapplications to Thin Film Transistors)”(日本应用物理学报，卷33，部分1，编号10，1994年8月20日)，或Coherent公司在其网站上的技术出版物“使用540W准分子激光退火硅背板(Annealing of Silicon Backplanes with 540W Excimer Lasers)”。
P-子层222的厚度大致对应于要形成的TFT的沟道长度，其在长有源条带上可以小至10nm或更小。在一个实施例中(参见图2b-5)，通过在形成N+子层223之后沉积氮化硅(例如，SiN或Si3N4)的超薄(从一个或几个原子层至3nm厚)膜或另一种合适的扩散阻挡膜(参见图2b-5中的子层223-d)，即使在数个热处理周期之后，也可以将TFT的沟道长度控制到小于10nm。在沉积N+子层221之前，可以在沉积P-子层222之后可选地沉积第二氮化硅的超薄膜或另一种合适的扩散阻挡膜(参见图2b-5中的221-d)。可以通过化学气相沉积、原子层沉积或任何其它合适的手段(例如，低温下的高压氮化)来沉积超薄掺杂剂扩散阻挡层221-d和223-d。每个超薄掺杂剂扩散阻挡层充当防止N+子层221和223中的N+掺杂剂扩散到P-子层222的屏障，但是其足够薄以仅略微阻碍在N+子层221(充当源极)与N+子层223(充当漏极)之间的沟道区中MOS晶体管的动作。(子层222的表面反转层中的电子容易隧穿直接通过超薄氮化硅层，该超薄氮化硅层太薄而不能俘获这样的电子)。这些附加的超薄掺杂剂扩散阻挡层增加了制造成本，但可以用于显著地减少沿处于“关闭”状态的有源条带的多个TFT的累积泄露电流。然而，如果泄漏电流是可以容忍的，则可以省略这些超薄层。
具有长且窄N+子层223和N+子层221的NOR串可以具有极大的线电阻(R)，包含衬底的窄且深触点的电阻。期望减少线电阻，因为它减少了通过长导电条带的信号的“RC延迟”。(RC延迟是由线电阻R和线电容C的乘积给定的时间延迟的度量)。减少的线电阻还可以减少长且窄的有源条带上的“IR电压降”。(IR电压降由电流I和线电阻R的乘积给定)。为了显著地减少线电阻，可以将可选的导电子层224添加到与N+子层221或223中的一个或两个相邻的每个有源条带(例如，子层224，在图2b-2和2b-3中标记为W)。子层224可以由一个或多个沉积的金属层提供。例如，可以通过沉积1-2nm厚的TiN层，随后沉积1-40nm厚的钨层、相似的难熔金属或多晶硅化物或硅化物(例如，硅化镍)来提供子层224。子层224更优选地在1-20nm厚度范围内。即使非常薄的子层224(例如，2-5nm)也可以显著地减少长有源条带的线电阻，同时允许使用较少掺杂的N+子层221和223。
如图2c所示，对于高堆叠，导体内部触点开口205-1可能变得很长，从而不利地增加了线电阻。在这种情况下，金属子层224(例如，钨层)可以优选地包含在子层223下面而不是将其放置在N+子层221上面(如图2c所示)，以便基本上填充触点开口205-1。然而，将金属子层224包含于有源层202-0至202-7中的每个可能增加制造工艺的成本和复杂性，包含这样的复杂性：一些金属材料比诸如多晶硅、氧化硅或氮化硅的材料相对更难以各向异性地蚀刻。然而，金属子层224使得能够使用明显更长的有源条带，这导致优异的阵列效率。
在没有并入金属子层224的实施例中，可以进行数个权衡：例如，如果得到的增加的读取潜伏期是可接受的，则更长的有源条带是可能的。通常，有源条带越短，线电阻越低，并且因此潜伏期越短。(权衡是阵列效率)。在没有金属子层224的情况下，可以增加(例如到100纳米)N+子层221和223的厚度，以减少本征线电阻，代价是要蚀刻通过更高的堆叠。通过增加N+子层221和223中的N+掺杂浓度，以及通过施加超过1000℃(例如，通过快速热退火、深度激光退火或浅准分子激光退火)的更高退火温度可以进一步减少线电阻，以增强再结晶和掺杂剂激活并减少晶粒边界处的掺杂剂偏析。
较短的有源条带还具有对N+子层223与N+子层221之间的泄漏的优异免疫力。较厚的N+子层提供减少的条带线电阻和增加的条带电容，这对于动态感测是期望的(将在下面讨论)。当最重视低读取潜伏期时，集成电路设计者可以选择更短的有源条带(具有或不具有金属子层224)。替代地，可以通过接触每个有源条带的两端而不是只是接触一端来减少条带线电阻。
块形成图案化和蚀刻步骤限定了形成的每个有源层中的分开的块。每个块占据一个区域，在该区域中可以形成大量(例如，数千个)并行延伸的有源条带，如下所述，每个有源条带沿Y方向延伸，最终形成各自提供大量(例如，数千)TFT的一个或多个NOR串。
可以通过重复上述步骤连续形成每个有源层202-0至202-7。另外，在上面讨论的块形成图案化和蚀刻步骤中，每个下一更高有源层可以形成为具有略微超出在先有源层的延展(参见例如，如下面讨论的如图2c所示，层202-1延展超出层202-0)，以允许上部有源层通过指定的掩埋触点访问其具体的解码器和半导体衬底201中的其它电路。
如图2c所示，掩埋触点205-0和205-1将半导体衬底201中的触点206-0和206-1连接到例如由每个有源层202-0和202-1中的N+子层223形成的局部位线或源极线。可以类似地提供有源层202-2至202-7(未示出)的掩埋触点，从而以倒梯形状将有源层202-2至202-7连接至半导体衬底201中的触点206-2至206-7，其中最靠近衬底的有源层具有最短的掩埋触点，而离衬底最远的有源层具有最长的掩埋触点。替代地，代替掩埋触点，从有源层的顶部延展的导体填充的通孔可以被蚀刻通过隔离层203-0和203-1。这些通孔建立例如从衬底电路206-0到顶部N+子层221-0(或金属子层224，如果提供的话)的电接触。通孔可以以“阶梯式”图案排布，其中最靠近衬底的有源层由最长通孔连接，并且最靠近顶部的有源层由最短通孔连接。通孔(未示出)具有的优点在于，在一个掩模和蚀刻步骤中可以接触多于一个平面，如本领域普通技术人员所知。
通过开关电路，每个触点206-0至206-7可以将预充电电压Vbl施加到对应NOR串的相应位线或源极线，或者在读取操作期间，每个触点206-0至206-7可以连接到感测放大器的输入端子或锁存器的输入端子。开关电路可以选择性地将每个触点206-0至206-7连接到若干具体电压源中的任何一个，诸如编程电压(Vpgm)、禁止电压(Vinhibit)、擦除电压(Verase)，或任何其它合适的预定或预充电参考电压Vbl或Vss。在下面讨论的一些实施例中，利用沿有源条带中的位线或源极线的相对大的寄生分布式电容，可以通过对源极线预充电而在每个有源条带的源极线(即，N+子层221)中创建虚拟电压参考(例如，虚拟接地，提供接地电压Vss)，如下所述。虚拟接地消除了将N+子层221硬接线到衬底中的电压源的需要，使得可以使用上述的阶梯式通孔结构将每个有源条带从顶部连接到衬底。否则，不可能将每个有源条带的N+子层221和N+子层223从顶部分别连接到衬底，因为通孔材料将使两个子层短路。
图2c还示出了掩埋触点261-0至261-n，掩埋触点261-0至261-n用于将要沿X方向延伸形成的全局字线208g-s连接到半导体衬底201中的触点262-0至262-n。提供全局字线208g-s以将尚未形成的对应局部字线208W-s(参见例如图2i)连接到衬底201中的电路262-n。在全局字线上提供接合焊盘264以允许连接到局部字线208W-s，局部字线208W-s尚未垂直形成在水平延伸的全局字线208g-s的顶部。通过开关电路和全局字线解码器，全局字线触点262-0至262-n中的每个可以(单独地或在数个全局字线之间共享地)选择性地连接到若干参考电压源中的任何一个，诸如步进编程电压(Vprogram)、编程禁止电压(Vinhibit)、读取电压(Vread)和擦除电压(Verase)。
掩埋触点、全局字线以及接合焊盘可以使用常规的光刻图案化和蚀刻步骤形成，随后沉积一种或多种合适的导体或炼制合金(例如，钨金属、合金或硅化钨)。
在形成顶部有源层(例如，有源层202-7)之后，通过使用条带形成掩模来蚀刻通过有源层以到达底部全局字线(或半导体衬底201)而创建沟槽。条带形成掩模由沿Y方向延伸的长窄条带的光刻胶层中的图案组成。顺序各向异性蚀刻蚀刻通过有源层202-7至202-0，以及电介质隔离层203-7至203-0。由于待蚀刻的有源层的数目(在图2c的示例中为8，并且更一般地可以是16、32、64或更多)，光刻胶掩模可能不足够坚固，而无法通过蚀刻通至最底下的有源层所需的大量蚀刻来保持条带形成图案。因此，如本领域普通技术人员所知，可能需要使用硬掩模材料(例如，碳或金属)的增强掩模。蚀刻终止于全局字线的接合焊盘上面的电介质隔离层。在沟槽蚀刻顺序期间提供蚀刻停止屏障膜(例如，氧化铝膜)以保护接合焊盘可能是有利的。
图2d图示了在图2a的半导体结构200的一部分中，通过有源层202-7的XY平面的横截面中形成图2a的结构200中的沟槽230。在相邻的沟槽230之间是不同有源层中的高纵横比，长且窄的有源条带。为了实现最佳蚀刻结果，在蚀刻通过不同子层的材料时可能必须改变蚀刻化学物质，尤其是在存在金属子层224的实施例中。多步蚀刻的各向异性是重要的，因为应该避免任何子层的底切，并且使得底部有源层中的有源条带(例如，有源层202-0中的有源条带)具有与顶部有源层的有源条带(即，有源层202-7的有源条带)中对应的宽度和间隙间隔大致相同的宽度和到相邻有源条带的间隙间隔。自然地，要蚀刻的堆叠中的有源层的数目越多，连续蚀刻的设计越具挑战性。为了减轻与蚀刻通过大量有源层(例如，32)相关联的困难，可以在多个层(比如8个)的组中进行蚀刻，如上面引用的Kim的文献中第188-189页所讨论的。
此后，在沟槽230中的有源条带的侧壁上共形地沉积或生长一个或多个电荷俘获层。通过首先化学沉积或生长2-10nm厚(优选3nm或更小)的薄隧穿电介质膜(例如，二氧化硅层，氧化硅-氮化硅-氧化硅(“ONO”)三层，带隙工程氮化物层或氮化硅层)来形成电荷俘获层，随后沉积4-10nm厚的电荷俘获材料(例如，氮化硅、富硅氮化物或氧化物、纳米晶体、嵌入薄电介质膜或隔离浮置栅极中的纳米点)层，然后其由阻挡电介质膜覆盖。阻挡电介质膜可以是5-15nm厚的层，其由例如ONO层或高电介质常数膜(例如，氧化铝、氧化铪或其一些组合)组成。要提供的储存元件可以是SONOS、TANOS、纳米点储存、隔离浮置栅极或本领域普通技术人员已知的任何合适的电荷俘获夹层结构。
沟槽230形成得足够宽以容纳相邻有源条带的两个相对侧壁上的储存元件，以及在这些相对侧壁上的TFT之间共享的垂直局部字线。图2e图示了在图2a的半导体结构200的一部分中，沿在通过有源层202-7的XY平面中的横截面中的沟槽230，在有源条带的相对侧壁上沉积电荷俘获层231L和231R。
然后，对底部全局字线的触点开口在层202-7的顶部被光刻图案化，并且通过各向异性地蚀刻通过沟槽230底部的电荷俘获材料而被暴露，该各向异性地蚀刻在底部全局字线接合焊盘处停止(例如，图2c的全局字线接合焊盘264)。在下面结合图2i描述的一个实施例中，仅将沟槽230的交替排(例如，其中形成字线的行被分配奇数编号地址)向下蚀刻到底部全局字线。在一些实施例中，在蚀刻之前是超薄牺牲膜(例如，2-5nm厚的多晶硅膜)的沉积，以在沟槽230底部的电荷俘获材料的各向异性蚀刻期间保护沟槽230的侧壁上的阻挡电介质的垂直表面。可以由短时各向同性蚀刻移除剩余的牺牲膜。
此后，掺杂的多晶硅(例如，P+多晶硅或N+多晶硅)可以沉积在电荷俘获层上，以形成控制栅极或垂直局部字线。P+掺杂的多晶硅可以是优选的，因为与N+掺杂的多晶硅相比，其具有更高的逸出功(work function)。替代地，可以使用相对于SiO2具有高逸出功的金属(例如，钨、钽、铬、钴或镍)来形成垂直局部字线。现在可以用P+掺杂的多晶硅或金属填充沟槽230。在下面讨论的图2i的实施例中，沟槽230的交替排(即，被分配奇数编号地址的承载本地字线208W-s的排)中的掺杂的多晶硅或金属与底部全局字线208g-s欧姆接触。沟槽230的其它排(即，被分配偶数编号地址的承载局部字线208W-a的排)中的多晶硅与底部全局字线隔离。(这些局部字线稍后将被顶部全局字线208g-a接触，顶部全局字线208g-a接线在顶部有源层上面)。现在可以移除光刻胶和硬掩模。然后可以使用CMP步骤来从每个块的顶部表面移除掺杂的多晶硅。图2f图示了沉积导体208(例如，多晶硅或金属)以填充图2e的沟槽230。
图2g示出了在图2f的半导体结构上的光刻图案化和蚀刻步骤之后，通过移除沉积导体208的暴露部分，并且用绝缘材料填充所得到的轴209或者替代地将轴留作气隙隔离，来实现局部导体(“字线”)208W和预充电字线208-CHG。由于在这种情况下移除掺杂的多晶硅是在密闭空间中的高纵横比蚀刻步骤，因此可能需要使用上述技术的硬掩模材料(例如，碳或金属)。可以用绝缘材料填充所得到的轴209，或者可以将所得到的轴209留作气隙以减少相邻局部字线之间的寄生电容。暴露用于挖掘的掺杂的多晶硅的掩模图案是沿X方向延伸的平行条带，使得它们与需要被形成的全局字线208g-a一致，以接触局部字线208W-a(参见图2i)和局部预充电字线208-CHG。
在图2g中，在移除沉积的多晶硅208W的对应部分之后，保持与绝缘轴209相邻的电荷俘获层231L和231R的部分231X。在一些实施例中，在用绝缘材料或气隙填充轴209之前，可以由常规的蚀刻工艺步骤移除电荷俘获层231L和231R的部分231X。蚀刻轴中的电荷俘获材料可以与移除掺杂的多晶硅并发地实施，或者在移除掺杂的多晶硅之后实施。随后的蚀刻还将移除各向异性蚀刻留下的任何精细多晶硅阶梯残留(stringer)；这些多晶硅阶梯残留可能引起不期望的泄漏路径，其用作相邻局部字线之间的电阻泄漏路径。在部分231X处移除部分或全部这样的电荷俘获材料消除了寄生边缘TFT，并且阻碍沿相同NOR串的相邻TFT之间的俘获电荷的潜在横向扩散。部分地移除部分231X可以由短时各向同性蚀刻(例如，湿法蚀刻或等离子体蚀刻)来实现，其移除阻挡电介质膜以及部分或全部未受局部字线保护的电荷俘获材料。
图2h示出了通过图2g的一排局部字线208W的ZX平面中的横截面，其示出了有源层202-7和202-6中的有源条带。如图2h所示，每个有源层包含N+子层221、P-子层222和N+子层223(低电阻率金属层224是可选的)。在一个实施例中，根据图2c所示的方法，N+子层221(例如，源极线)硬接线连接到接地参考电压Vss(在图3a中示出为接地参考电压280)，并且N+子层223(例如，位线)连接到衬底201中的触点。因此，局部字线208W、面对字线208W的有源层202-7或202-6的部分，以及字线208W与有源层202-7或202-6的该部分之间的电荷俘获层231L形成了图2h中的储存元件(例如，储存TFT 281和282)。在局部字线208W的相对侧上面对TFT 281和282的分别是TFT 283和284，其中并入电荷俘获层231R。在提供TFT 283和284的有源条带202-6和202-7的另一侧是TFT 285和286。因此，图2h中所示的配置表示TFT的最高封装密度配置，其中每个局部字线被沿其相对侧的两个有源条带共享，并且其中每个有源条带被沿其两个相对侧边缘的两个局部字线共享。当施加适当的电压时，每个局部字线208W可以用于读取、写入或擦除储存在指定的一个TFT中的电荷，TFT形成于每个有源层202-0至202-7位于电荷俘获部分231L或231R中任一个上。
N+子层223(即，位线)可以被充电到即将到来的TFT的操作所需的合适电压(例如，编程电压Vprog、禁止电压Vinhibit、擦除电压Verase或读取参考电压Vbl)。在读取操作期间，处于“接通”状态的任何TFT 281-286在子层221与223之间的垂直或Z方向上传导电流。
如图2h的实施例所示，可选的金属子层224减少了N+子层223的电阻，从而有助于快速存储器装置操作。在其它操作模式中，任何有源层202-0至202-7中的N+子层221可以保持浮置。在每个有源层中，一个或多个局部字线(称为“预充电字线”；例如，图2g中的预充电字线208-CHG)可以用作非存储器TFT。当将合适的电压施加到预充电字线(即，致使预充电TFT导通)时，每个预充电字线暂时反转其沟道子层222，使得N+子层221(源极线)可以预充电到N+子层223中的预充电电压Vss，其从衬底中的电压源Vbl提供。当撤销预充电字线上的电压时(即，当预充电TFT返回到其不导通状态时)且有源条带两侧的全部其它字线也“关闭”，装置操作可以在N+子层221保持电充电的情况下继续在预充电电压Vss(通常为～0V)下提供虚拟电压参考，因为在N+子层221与其多个局部字线之间形成的分布式寄生电容器足够大来保持其电荷足够长以支持编程、编程禁止或读取操作(参见下文)。虽然NOR串中的TFT也可以充当沿每个NOR串的预充电TFT，但是为了加快用于读取操作的预充电(读取预充电需要较低的字线电压，通常小于～5伏)，也可以激活一些存储器TFT(例如，沿NOR串的每32或64个存储器TFT中的一个)。优选地，至少对于高电压预充电操作，提供完全专用于充当预充电TFT的TFT，因为它们比存储器TFT更能容忍编程干扰条件。
替代地，在下面将要描述的一个实施例中(例如，图2k和2k-1中所示的实施例EMB-3)，当施加适当的电压时，每个局部字线208W可以用于读取、写入或擦除形成于有源层202-0至202-7的每个中的TFT，该TFT位于电荷俘获部分231L或231R中任一个上。然而，如图2k所示，有源层202-0至202-7中的每个有源条带的两侧中的仅一侧形成为储存TFT，从而在该具体实施例中消除了底部和顶部全局字线两者的需要。
然后可以沉积隔离电介质或氧化物并使其表面平坦化。然后可以对半导体衬底201和局部字线208W的触点进行光刻图案化和蚀刻。超出该步骤的其它期望的后端处理是本领域普通技术人员已知的。
本发明的一些具体实施例
在图2i和4a所示的实施例EMB-1中，每个局部字线208W连接到或者全局字线208g-a(接线在一个或多个层中，该一个或多个层提供在有源层202-0至202-7上面)中的一个，或者全局字线208g-s(接线在一个或多个层中，该一个或多个层提供在有源层下面以及有源层202-0至衬底201之间)中的一个。耦接到底部全局字线208g-s的局部字线208W-s可以被分配奇数地址，而耦接到顶部全局字线208g-a的局部字线208W-a可以被分配偶数地址，反之亦然。图4a是图2i和2i-1的实施例EMB-1的XY平面的横截面，其示出了将局部字线208W-a连接到存储器阵列顶部的全局字线208g-a的触点291。同样地，局部字线208W-s连接到在存储器阵列的底部延伸的全局字线208g-s(未示出)，其基本上平行于顶部全局字线。
图2i-1示出了图2i的实施例EMB-1的水平有源层202-4至202-7的三维视图，其中局部字线208W-s或局部预充电字线208-CHG连接到全局字线208g-s，并且局部字线208W-a连接到全局字线208g-a，并且将每个有源层示出为使其N+层223(用作漏极区域)通过选择电路连接到任何电压源(例如，Vss、Vbl、Vpgm、Vinhibit和Verase)，解码、感测和其它电路或者相邻存储器阵列排列或者直接排列在存储器阵列下面。衬底电路在衬底201中由206-0和206-1示意性地表示。
每个有源条带如图2i-1所示，其N+子层223连接到衬底触点206-0和206-1(Vbl)，并且P-子层222(沟道区域)通过电路262-0连接到衬底反向偏置电压(Vbb)源290。N+子层221和可选的低电阻率金属子层224可以硬接线(参见例如图3a中的接地参考连接280)到Vss电压源，或者替代地，其在通过局部预充电字线208-CHG暂时预充电到虚拟源极电压Vss之后可以保持浮置。存储器阵列顶部的全局字线208g-a和存储器阵列底部的全局字线208g-s可以与垂直局部字线208W-a和208W-s以及预充电字线208-CHG接触。电荷俘获层231L和231R形成在垂直局部字线和水平有源条带之间，因此在每个有源条带的两侧在每个水平有源条带与每个垂直字线的交叉处形成非易失性存储器TFT。未示出的是在不同平面上的有源条带之间以及相同平面内的相邻有源条带之间的隔离层。
N+子层221或者硬接线连接到接地电压(未示出)，或者不直接连接到外部端子并保持浮置，或者在读取操作期间预充电到电压(例如，接地电压)。可以通过激活局部预充电字线208-CHG来实现预充电。每个有源层的P-子层222(提供TFT的沟道区域)是可选地通过支柱290(下面描述)选择性地连接到衬底201中的电源电压Vbb。金属子层224是可选的低电阻率导体，其被提供以减少有源层202-4至202-7的电阻率。为简化起见，未示出图2c的层间隔离层203-0和203-1。
通过在形成触点或通孔之后沉积、图案化和蚀刻金属层来形成存储器阵列顶部的全局字线208g-a。可以通过首先形成薄的氮化钨(TiN)层，随后形成低电阻金属层(例如，金属钨)来提供这样的金属层。然后对金属层进行光刻图案化和蚀刻以形成顶部全局字线。(替代地，这些全局字线可以由铜镶嵌工艺提供。)在一个实现方式中，这些全局字线是水平的，沿X方向延伸且电连接在隔离氧化物中形成的触点(即，从而接触局部字线208W-a或208W-CHG)，并且与半导体衬底201的触点(未示出)电连接。本领域普通技术人员已知的其它掩模和蚀刻工艺流程可以形成偶数和奇数寻址的局部字线并将它们适当地连接到它们的全局字线，或者从存储器阵列的顶部通过顶部全局字线，或者从存储器阵列的底部通过底部全局字线(并且在一些实施例中，从顶部和底部全局字线两者)。
图2j示出了本发明的实施例EMB-2，其中仅提供顶部全局字线208g-a-即没有任何底部全局字线。在实施例EMB-2中，沿有源条带的一个边缘的预充电局部字线208W-STG相对于沿有源条带的相对边缘的局部字线208W-a交错(也参见图4b)。图4b是图2j的实施例EMB-2的XY平面的横截面，示出了在沿每个有源条带两侧的TFT的交错配置中，触点291将局部字线208W-a和交错的局部字线208W-STG仅连接到顶部全局字线208g-a，或者替代地仅连接到底部全局字线(未示出)。
通过消除形成底部全局字线(或顶部全局字线，视情况而定)所需的处理步骤，交错局部字线简化了工艺流程。交错实施例的代价是丧失双密度TFT，双密度TFT固有地使在每个全局字线的一个间距内的每个有源条带的两个边缘都提供TFT。具体地，在图2i和对应的图4a的实施例EMB-1中，其中提供顶部和底部全局字线两者，在全局字线的一个间距内的每个有源层的每个有源条带中可以包含两个TFT(即，在每个有源条带中，一个TFT使用有源条带的一个侧壁形成且由底部全局字线控制，另一个TFT使用有源条带的另一个侧壁形成且由顶部全局字线控制)。(间距是一个最小线宽加上相邻线之间所需的最小间距)。相反，如图2j和对应的图4b所示，在实施例EMB-2中，在每个有源层中的一个全局字线间距内仅可以提供一个TFT。每个有源条带的两侧的局部字线208W相对于彼此交错，以允许所需接触它们两者的两个全局字线间距的空间。
图2k示出了本发明的实施例EMB-3，其中每个局部字线208W控制形成在相邻有源条带的相对侧壁中的一对TFT(例如，TFT 281和283)及其相应的相邻电荷俘获层(例如，俘获层231L和231R)。蚀刻隔离沟槽209以将每个TFT对(例如，TFT281和283)与相邻的TFT对(例如，TFT285和287)隔离(也参见图4c)。如图2k所示，每个TFT由位于共享局部字线的相对侧的双对有源条带中的一个或另一个形成，其中通过隔离沟槽209每个双对有源条带与类似形成的相邻双对有源条带分离，与沟槽230不同，沟槽209不在每个有源条带的相对边缘上提供TFT(参见图4c)。可以使用电介质隔离材料(例如，二氧化硅或电荷俘获材料231)填充沟槽209，或者将沟槽209留作气隙。其中不容纳局部字线。
图4c是图2k和2k-1的实施例(EMB-3)的XY平面的横截面，示出了触点291将局部字线208W-a连接到存储器阵列顶部的全局字线208g-a，或者替代地连接到阵列底部的全局字线208g-s(未示出)，其中在有源层202-7中隔离沟槽209将TFT对281和283与相邻有源条带上的TFT对285和287分开。
替代地，隔离沟槽209可以包含连接到衬底以提供反向偏置电源电压Vbb的P-掺杂的多晶硅的支柱(例如，图2k-1和图4d中的支柱290，在图3a中也示为垂直连接290)。支柱290在读取操作期间提供反向偏置电压(例如，Vbb～0V至2V)以减少阈值以下的源极-漏极泄漏电流。替代地，支柱290在擦除操作期间可以提供反向偏置电压Vbb和擦除电压Verase(～12V至20V)。支柱290可以形成为如图4d所示的隔离垂直列，或者它们可以填充每个沟槽209的部分或全部长度(未示出)。支柱290在所有有源层202-0至202-7中接触P-子层222。然而，在提供金属子层224的实施例中不能提供支柱290，因为这样的布置可能导致不同平面之间的过量泄漏电流的路径。
图4d是通过有源层202-7的图2k和2k-1的实施例EMB-3的XY平面中的横截面，附加地包含一种或多种可选的P掺杂的支柱290，其选择性地向P-子层222提供衬底反向偏置电压Vbb和擦除电压Verase。
图3a图示了用于在N+子层221中设置源极电压Vss的方法和电路元件。具体地，可以通过硬接线解码的源极线连接280(以虚线示出)或替代地通过将预充电TFT 303和解码的位线连接270激活到任何一个位线电压Vss、Vbl、Vpgm、Vinhibit和Verase来设置源极电压Vss。替代地，以现有技术3D NAND堆叠中常用的方式，可以通过从存储器阵列的顶部通过阶梯式通孔连接的金属或N+掺杂的多晶硅导体获取源极参考电压Vss。硬接线连接280中的每个导体可以被独立地连接，使得不同平面的源极电压或平面内的源极电压无需是相同的。对于将N+子层221连接到参考电压Vss的硬接线导体的要求需要对于每个有源层202-0至202-7的附加的图案化和蚀刻步骤，以及附加的地址解码电路，从而增加了复杂性和制造成本。因此，在一些实施例中，通过利用NOR串的本征寄生电容中的虚拟电压源来省去硬接线源极电压Vss连接是有利的，如下所述。
NOR串的动态操作
与3-DNAND闪存阵列相比，本发明利用沿每个NOR串分布的累积本征寄生电容，以急剧增加可以在单次操作中并行编程、读取或擦除的TFT的数目，同时还显著减少操作功耗。如图3a所示，局部寄生电容器360(对累积电容C有贡献)存在于局部字线(作为一个极板)和N+/P-/N+有源层(作为另一个极板)之间的每个重叠处。对于最小特征大小为20纳米的NOR串的TFT，每个局部寄生电容大约为0.005飞法(每个飞法为1×10-15法)，太小而不能用于临时储存电荷。然而，由于可能有一千个或更多个TFT从有源条带的一侧或两侧贡献电容，所以在长NOR串中的N+子层221(源极线)和N+子层223(位线)的总分布式电容C可以在～1到20飞法范围内。这也大致是通过连接270(例如，电压源Vbl)连接的感测电路处的电容。
使NOR串的位线电容与源极线(临时储存电荷)的寄生电容是几乎相同的值在感测操作期间提供有利的信噪比。相比之下，相同最小特征大小的DRAM单元具有大约20飞法的储存电容器，而其位线电容约为2000飞法，或其储存电容器的100倍。电容的这种不匹配导致不佳的信噪比和频繁刷新的需要。由于通过DRAM单元的访问晶体管的电容器电荷泄漏，DRAM电容器通常可以保持其电荷64毫秒。相反，NOR串的分布式源极线电容C必须不只是与一个晶体管(如在DRAM单元中)的电荷泄漏相抗衡，而是与通过一千个或更多个并联的未选择的TFT的更大的电荷泄漏相抗衡。这种泄漏发生在图3a的字线151b(WL-nsel)上的TFT中，该在图3a的字线151b(WL-nsel)上的TFT与字线151a(WL-sel)上的一个选择的TFT共享相同的有源条带，并且这种泄漏将NOR串的分布式电容C上的电荷保留时间基本上减少到或许几百微秒，因此需要采取措施来减少或中和泄漏，如下所述。
如下所述，由于一千个或更多个晶体管引起的泄露电流发生在读操作期间。在编程、编程禁止或擦除操作期间，N+子层221和223两者都优选地保持在相同的电压，因此两个N+子层221和223之间的泄露电流是微不足道的。在编程、编程禁止或擦除操作期间，累积电容C的电荷泄漏主要通过衬底选择电路流到衬底，衬底选择电路具有非常小的晶体管泄漏，因为它在单晶硅或外延硅中形成。然而，即使100微秒的电荷保留时间也足够完成NOR串上所选择的TFT的低于100纳秒的读取操作或低于100微秒的编程操作(参见下文)。
与DRAM单元不同，NOR串中的TFT是非易失性存储器晶体管，因此，即使NOR串的寄生电容C完全放电，储存在所选择的TFT中的信息在电荷储存材料(即，电荷俘获层231)中保持完整。这是实施例EMB-1、EMB-2和EMB-3的全部NOR串的情况。然而，在DRAM单元中，信息将永远丢失而不频繁刷新。因此，本发明的NOR串的分布式电容C仅用于在N+子层221和223上以电压Vss、Vbl、Vprogr、Vinhibit或Verase中的一个临时保持预充电电压，并不用于储存NOR串中任何TFT的实际数据。在紧接每个读取、编程、编程禁止或擦除操作之前，暂时激活由字线151n(即，字线208-CHG)控制的图3a的预充电晶体管303，以传输从衬底电路(未示出)到N+子层221的电压Vbl(例如，通过连接270)。例如，电压Vbl可以被设置为～0V以在读取操作期间将N+子层221预充电到虚拟接地电压～0V，或者在编程禁止操作期间将N+子层221和223两者预充电到～5V和之间。
累积电容C的值可以通过延长NOR串以沿有源条带的每一侧容纳数千个TFT来增加，对应地增加了N+子层221上的预充电电压Vss的保留时间。然而，较长的NOR串遭受增加的线电阻以及N+子层221与N+子层223之间的较高泄露电流。当在NOR串的所有其它TFT处于其“关闭”(并且有些泄漏)状态的情况下读取被寻址的一个TFT时，这样的泄漏电流可能干扰所感测的电流。而且，在读取操作期间预充电较大电容器所花费的潜在更长的时间可能与低读取潜伏期(即，快速读取访问时间)的需要相冲突。为了加速长NOR串的累积电容C的预充电，可以沿有源条带的任一侧间隔开地提供预充电TFT(例如，每128、256或更多个TFT一次)。
由于长NOR串中的可变阈值TFT并联连接，因此NOR串的读取操作条件应优选地确保沿有源条带的两个边缘的全部TFT以增强模式操作(即，它们各自具有正阈值电压，如被施加在控制栅极151n与源极221处的电压Vss之间)。在全部TFT处于增强模式的情况下，当有源条带的两侧上的全部控制栅极保持在Vss～0V或低于Vss～0V时，抑制有源条带的N+子层221与N+子层223之间的泄露电流。此增强阈值电压可以通过给P-子层222提供合适的掺杂剂浓度(例如，1×1016每cm3与1×1017每cm3之间的硼浓度或更高的硼浓度，这导致本征TFT阈值电压在～0.5V和～1V之间)来实现。
在一些实现方式中，使用N-掺杂或未掺杂的多晶硅或非晶硅来实现子层222可能是有利的。使用这样的掺杂，沿有源串的一些或全部TFT可以具有负阈值电压(即，耗尽模式阈值电压)，并且因此需要一些方式来抑制泄露电流。这样的抑制可以通过以下方式来实现：将N+子层221上的电压Vss升高到～1V至～1.5V，并且将N+子层223上的电压Vbl提高到～0.5V至～2V高于N+子层221上的电压的电压，而将全部局部字线保持在0伏。该组电压提供与将字线电压保持在相对于N+子层221(源极线)的～-1V至-1.5V相同的效果，并且因此抑制由于处于略微耗尽的阈值电压的TFT引起的任何泄漏。此外，在擦除NOR串的TFT之后，擦除操作可能需要随后的软编程步骤，该随后的软编程步骤将已过擦除到耗尽模式阈值电压的NOR串中的任何TFT移位回到增强模式阈值电压。
准易失性NOR串
耐久性是储存晶体管在一些写入擦除周期后性能退化的度量。对于需要频繁数据重写的一些储存应用，小于约10000个周期的耐久性(即，在10000个周期内性能充分退化至不可接受)被认为太低。然而，本发明的任何实施例EMB-1、EMB-2和EMB-3的NOR串可以使用其电荷俘获材料231L和231R的材料，这提供了减少的保留时间，而显著增加它们的耐久性(例如，将保留时间从许多年减少到几分钟或几小时，而将耐久性从写入/擦除周期几千次增加到写入/擦除周期几千万次)。为了实现这种更大的耐久性，对于电荷俘获层的ONO膜或相似组合(例如隧穿电介质层通常是厚度为5-10nm的氧化硅膜)可以减少到3纳米或更小，或者使用另一电介质膜(例如，氮化硅或SiN)完全替换，或者根本不具有电介质层。类似地，电荷俘获材料层可以是CVD沉积的比常规Si3N4更富含硅的氮化硅(例如，Si1.0N1.1)。在适度的正控制栅极编程电压下，电子将通过直接隧穿(与电场协助隧穿不同，电场协助隧穿通常需要更高的编程电压)隧穿通过较薄的隧穿电介质进入到氮化硅电荷俘获材料层中，在氮化硅电荷俘获材料层中电子将临时被俘获几分钟到几天之间的一段时间。电荷俘获氮化硅层和氧化硅(或氧化铝或另一种高K电介质)阻挡层将阻止这些电子逃逸到字线，但这些电子最终将泄漏回有源条带的子层221、222和223，因为电子带负电并因此本征地相互排斥。
由这些修改得到的TFT是低数据保留TFT(“半易失性TFT”或“准易失性TFT”)。这样的TFT可能需要定期写入刷新或读取刷新，以补充丢失的电荷。因为本发明的准易失性TFT提供具有低潜伏期的类似DRAM的快速读取访问时间，所以得到的准易失性NOR串可以适用于当前需要DRAM的一些应用。准易失性NOR串阵列优于DRAM的优点包含：(i)低得多的每位成本的品质因数，因为DRAM不能容易地在三维块中构建，以及(ii)低得多的功耗，因为与当前DRAM技术所需的每64毫秒相比，刷新周期仅需要大约每几分钟运行一次或每几个小时运行一次。
本发明的准易失性NOR串适当地调整编程/读取/擦除条件以并入定期数据刷新。例如，与需要至少10年数据保留的非易失性TFT相比，因为每个准非易失性NOR串被频繁地读取刷新或编程刷新，所以不必“硬编程”准易失性TFT以打开在“0”和“1”状态之间的大的阈值电压窗口。与通常用于支持10年数据保留的TFT的1V至3V相比，准非易失性阈值电压窗口可以低至0.2V至1V。减少的阈值电压窗口允许这样的TFT以较低的编程电压和较短持续时间的编程脉冲编程，这减少了电介质层上的累积电场应力，从而延长了耐久性。
镜像位NOR串
根据本发明的另一个实施例，NOR串阵列也可以通过沟道热电子注入来编程，类似于本领域普通技术人员已知的在NROM/镜像位晶体管中使用的那些。在NROM/镜像位晶体管中，表示一位的电荷储存在漏极区域情况下的结点旁边的沟道区域的一端，并且通过反转源极和漏极的极性，表示第二位的电荷被编程并储存在源极结旁边的沟道区域的另一端。通常的编程电压在漏极端子处为5伏，在源极端子处为0伏，并且在控制栅极处为8伏。读取两个位需要以相反的顺序读取源极结和漏极结，如本领域普通技术人员所知。然而，沟道热电子编程比隧穿编程效率低得多，并且因此沟道热电子编程不适用于通过隧穿实现的大规模并行编程。此外，相对大的编程电流导致N+子层之间(即，源极和漏极区域之间)的大的IR压降，从而限制NOR串的长度，除非提供硬接线连接以减少线电阻，如图2b-2或2b-3所示。使用常规的带间隧穿引发的热空穴注入的NROM擦除机制可以实现NROM/镜像位实施例中的擦除操作。为了中和被俘获电子的电荷，可以在所选择的字线上施加-5V，在N+子层221(源极线)上施加0V，并且在N+子层223(漏极线)上施加5V。沟道热电子注入方法使NOR串位密度加倍，使其对诸如档案库存储器的应用具有吸引力。
用于在多个平面的有源条带中同时形成TFT沟道的使用改进的工艺流程(“工艺流
程A”)的实施例
上述用于形成实施例EMB-1、EMB-2和EMB-3的工艺可以在替代但简化的工艺流程(“工艺流程A”)中进行修改，同时改善在多个平面上的全部有源条带上的TFT均匀性和NOR串性能。在工艺流程A中，对于全部平面上的全部有源条带，在单个顺序中同时形成P-子层222(即，沟道)。在已经完成全部或大部分高温步骤之后，在制造工艺流程的后期进行该P-通道形成。以下结合实施例EMB-1和EMB-3描述工艺流程A，但是可以类似地应用于实施例EMB-2和其它实施例及其衍生物。在其余的详细描述中，在工艺流程A下制造的实施例通过附加到其标识的后缀“A”来识别。例如，在工艺流程A下制造的实施例EMB-1的变化被识别为实施例EMB-1A。
图5a示出了已经在八个平面的堆叠中形成有源层502-0至502-7之后，通过半导体结构500的YZ平面的横截面，水平有源层502-0至502-7彼此叠放且由半导体衬底201上的材料ISL的相应隔离层503-0至503-7彼此隔离。相对于图2b-1的半导体结构220a，使用牺牲材料SAC1替代P-多晶硅来形成每个有源层502-0至502-7的子层222。使用隔离材料ISL(电介质材料)形成的隔离层503-0至503-7将不同平面上的有源层分开。在子层522-0至522-7中的牺牲材料SAC1最终将被蚀刻掉，从而为P-子层腾出位置。与隔离材料ISL和N+子层523-0至523-7以及521-0至521-7的蚀刻速率相比，选择SAC1材料使得可以以高蚀刻选择性快速蚀刻该SAC1材料。ISL材料可以是氧化硅(例如，SiO2)，在20-100纳米的厚度范围内沉积，N+子层可以是重掺杂的多晶硅，每层在20-100纳米的厚度范围内，并且SAC1材料可以是例如在10-100纳米的厚度范围内的氮化硅、多孔氧化硅和硅锗中的一种或多种。用于每层的实际厚度优选地在该范围的下端以保持多个平面的总高度的最小值，这可能越来越难以使用32、64或更多个堆叠平面各向异性地蚀刻。
图5b是通过掩埋触点205-0和205-1的YZ平面的横截面，N+子层523-1和523-0通过该掩埋触点205-0和205-1连接到半导体衬底201中的电路206-0和206-1。在形成有源层502-0至502-7之前，通过蚀刻到隔离层503-0中形成掩埋触点205-0，使得当沉积N+子层523-0时，创建与在衬底201中在先形成的电路206-0的电接触。在沉积N+子层523-0之前，可以沉积通常厚度范围在5至20nm之间的可选的低电阻率薄金属子层(例如，TiN和钨)(图5b中未示出)，以便降低线电阻。可以使用低电阻率金属栓(诸如TiN后面接钨的薄层)来填充掩埋触点开口，以减少对衬底的接触电阻。然后将有源层502-0蚀刻成分开的块，每个块随后将蚀刻成各个有源条带。每个更高的平面或有源层(例如，有源层502-1)延展超出下面的有源层，并且具有将其连接到衬底201中的电路206-1的其自己的掩埋触点205-1。
将每个平面的有源条带连接到衬底电路可以通过来自底部的掩埋触点(例如，在图5b中将漏极子层523-0和523-1连接到衬底电路206-0和206-1的掩埋触点205-0和205-1)，或者通过来自半导体结构顶部的导体填充的通孔(未示出)，与N+子层521-0和521-1进行电接触来实现。因为相同有源条带中的子层523和521中的任一个可以充当对应的NOR串中的TFT的源极端子或漏极端子，所以相同有源条带中的N+子层521或523是可互换的。通过首先形成阶梯步进多平面金字塔状结构(即，底部平面延展最远的结构)来通过隔离层503-0至503-7中的ISL材料而蚀刻通孔，如熟悉3D3-D NAND通孔形成的本领域普通技术人员所知。这种替代的来自顶部接触的方案允许通孔被蚀刻以一次到到达多于一个平面，因此减少了掩模和触点蚀刻步骤的数目，这在存在32、64或更多个堆叠平面时尤其有用。然而，因为子层523位于子层521的下面并且被子层521掩盖，所以使用来自顶部的阶梯步进通孔来接触子层523是不容易的，因为存在通孔中的导体可以使子层521和523电短路的风险。
根据本发明的一个实施例，在一个工艺中，漏极子层523通过掩埋触点从底部连接到衬底电路，而源极子层521或者通过硬接线连接或者由来自顶部的导体填充的通孔(例如，图3a中的连接280)连接到衬底电路。替代地，并且优选地，可以使用被指定为预充电TFT的NOR串中的TFT(即，那些用于对NOR串的寄生电容充电以提供虚拟电压源的TFT)将源极层521由掩埋触点连接到衬底电路。以这种方式，避免了提供通孔或硬接线导体的复杂性。
下面的讨论集中在NOR串，其中源极和漏极子层通过与预充电TFT相结合的掩埋触点连接到衬底电路(如上所述)。这种布置为漏极和源极子层提供了适合于读取、编程、编程禁止和擦除操作的电压。
接下来，可以将全部平面暴露于同时施加到N+子层521和523的高温快速热退火和重结晶步骤。该步骤也可以单独应用于每个平面。替代地，也可以一次在一个或多个平面上使用快速热退火、全部层的激光退火，或者浅激光退火(例如，ELA)。退火通过激活掺杂剂、重结晶以及减少晶粒边界处的掺杂剂偏析来减少N+子层的薄层电阻率。值得注意的是，因为这个热退火步骤发生在P-子层522在任何平面上形成之前，退火温度和持续时间可能很高，甚至超过1000℃，这有利于降低N+子层521和523的电阻率。
图5c是ZX平面的横截面，示出了在沿Y方向的沟槽530被各向异性地蚀刻通过有源层502-7至502-0以向下到达图5b的接合焊盘264之后的结构500的有源层502-6和502-7。在各向异性蚀刻中使用适当的化学物质以蚀刻通过N+材料、SAC1材料、N+材料和ISL材料的交替层来蚀刻深沟槽530，以实现尽可能接近的垂直沟槽侧壁(即，实现基本上相同的有效条带宽度以及顶部平面和底部平面的间距)。在多步骤蚀刻顺序期间可以使用硬掩模材料(例如，碳)。
在移除硬掩模残留物之后，使用第二牺牲材料(SAC2)填充沟槽530，第二牺牲材料具有与SAC1材料的蚀刻特性不同的蚀刻特性。SAC2材料可以是例如快速蚀刻SiO2或掺杂玻璃(例如，BPSG)。如同ISL材料，当蚀刻SAC1材料时选择SAC2材料以抵抗蚀刻。SAC2材料机械地支持高窄的有源条带堆叠，特别是在SAC1材料被移除期间和之后进行的后续步骤中，该SAC1材料被移除在N+子层之间留下空腔。替代地，这样的支持可以由实现方式中的局部字线208W提供，其中在蚀刻SAC1材料之前形成电荷俘获材料和局部字线。
接下来，窄开口沿X方向被掩盖并通过填充沟槽530的SAC2材料被各向异性地蚀刻，以在占据沟槽530的SAC2材料内形成第二沟槽545，如图5d所示。各向异性地蚀刻在整个有源层中暴露有源条带的垂直侧壁547，以允许移除子层522中的SAC1材料，从而在有源层502-0至502-7的每个有源条带中的N+子层521与N+子层523之间形成空腔。在图5b中，次级沟槽545允许从子层522到P+衬底区域262-0(标记为Vbb)的导电路径的形成。次级沟槽545优选地各自20-100纳米宽且可以间隔开足够的距离以容纳64个或更多个并排的局部字线(诸如局部字线208W-s)。接下来，对图5d的暴露的侧壁547施加高选择性蚀刻，以通过由箭头547和548所示的路径各向同性地蚀刻掉子层522中的全部暴露的SAC1材料。如上所述，SAC1材料可以是氮化硅，而ISL材料和SAC2材料两者都可以是氧化硅。使用这些材料，可以使用热磷酸来移除SAC1材料，同时在N+子层521和523中留下显影完整(essentially intact)的全部N+掺杂多晶硅，并且在层503和沟槽530中留下ISL和SAC2材料。涉及高选择性化学的干蚀刻工艺可以实现类似的结果，而不会在由SAC1材料先前占据的细长空腔中留下残留物，SAC1材料围绕在填充沟槽530的SAC2材料之间。
在选择性移除SAC2材料之后，如上所述，在进一步处理中有两种选项：(i)第一选项，首先在N+子层521与523之间的空腔522中形成P-子层522，随后形成电荷俘获层和局部字线208W；以及(ii)第二选项，首先形成电荷俘获层和局部字线，随后形成P-子层522。下面结合图5e和图5f的实施例EMB-1A描述第一选项。下面结合图5g的实施例EMB-3A描述第二选项。
图5e是远离沟槽545的通过ZX平面(例如，沿图5d的线1-1')的横截面，示出了在每个有源条带的两侧由SAC2材料支持的相邻有源层中的有源条带。从子层521与523之间的空间(即，为P-子层522预留的空间)中挖掘SAC1材料来得到空腔537。然后，可选的超薄掺杂剂扩散阻挡子层521-d沉积在空腔537的壁上(例如，N+子层521-7的左壁501L、右壁501R、底壁501B以及N+漏极子层523-7的顶部501T，如图5e所示)。超薄掺杂剂扩散阻挡层521-d可以是例如氮化硅、硅锗(SiGe)或其它原子晶格小于所使用的N+掺杂剂(例如，磷、砷或锑)的原子直径的材料，并且可以在0至3纳米的厚度范围内。掺杂剂扩散阻挡子层521-d可以通过使用例如原子层沉积(ALD)技术控制扩散阻挡材料的1-3个原子层的沉积，来实现零或接近零纳米的厚度。掺杂剂扩散阻挡层521-d可以提供与图2b-5a的层221-d、223-d相同的掺杂剂扩散阻挡层，不同之处在于，与对于多个有源层需要多次沉积来形成层221-d和223-d不同，对于所有有源层在单个沉积步骤中形成掺杂剂扩散阻挡层521-d。掺杂剂扩散阻挡层521-d均匀沉积所需的气态材料通过次级沟槽545涂覆空腔537的壁，如图5d中的箭头547和548所示。在任何情况下，掺杂剂扩散阻挡层521-d的材料或厚度都不应使得其物质上降低通过它的电子传导，也不应允许在电子隧穿通过其时电子的材料俘获。如果有源条中的N+子层521与523之间的泄露电流可以容忍地低，则可以完全省略掺杂剂扩散阻挡层521-d。
接下来，P-子层522(例如，P-子层522-7)沿每个空腔的内壁501T、501B、501R和501L形成，沿每个有源条带的整个长度延展。P-子层522可以是掺杂的多晶硅、未掺杂或P掺杂的非晶硅(例如，在1×1016/cm3和1×1018/cm3之间的硼掺杂)、硅-锗，或在4和15纳米之间的厚度范围内的任何合适的半导体材料。在一些实际方式中，P-子层522足够薄而不能完全填充空腔537，留下气隙。在其它实现方式中，P-子层522可以形成足够厚，以完全填充空腔537。在稍后的步骤中形成的局部字线后，P-子层522-6R和522-6L(对于层502-6)沿垂直壁501R和501L充当在其有源条带550的一个或两个侧边缘上的TFT的P-沟道，其中N+子层521-6充当N+源极(电压Vss)且N+子层523-6充当N+漏极(提供电压Vbl)。在3-15纳米的典型厚度下，P-子层522可以比它们的对应有源条带的宽度基本上更薄，它们的对应有源条带是光刻限定的，或者可以由本领域普通技术人员已知的间隔体限定。实际上，在该工艺下形成的P-沟道的厚度与有源条带的宽度无关，并且即使对于非常薄的沟道，P-子层522在许多有源层中的每个中具有基本上相同的厚度。在这样的减少的厚度下，取决于其掺杂浓度，P-子层522-6R和522-6L足够薄，以在适当的字线电压下容易完全耗尽，从而改善晶体管阈值电压控制并减少沿有源条带的N+源极与漏极子层之间的泄漏。
同时，沿次级沟槽545的垂直壁沉积P掺杂的多晶硅，以形成从顶部平面延展到底部平面的支柱290(图5e中未示出，但在图5f中示为支柱290)。在底部平面处，在支柱290与衬底201中的电路之间建立连接(例如，提供电压Vbb的电压源)。如果提供掺杂剂扩散阻挡子层521-d，则在形成P-子层522和支柱290之前，可能需要短暂的各向异性蚀刻来蚀刻掉沟槽545底部的层521-d以允许P-掺杂支柱290和P+电路之间的直接接触，其提供来自衬底201的反向偏置Vbb和擦除电压Verase(例如，图5b中的电路262-0)。支柱290沿每个有源条带的长度间隔开，以容纳在实施例EMB-1A的支柱(参见图5f)之间的32、64、128或更多个垂直局部字线208W的形成(在后续步骤中)。(这种分隔是由次级沟槽545的分隔来设置的。)
支柱290将全部有源层的P-子层222(例如，P-子层522-6R和522-6L)——该P-子层222用作TFT的沟道区域——连接到衬底201中的电路，以便提供具有适当的反向偏置电压的P-子层222。衬底中的电路通常由半导体结构500中的全部有源条带的TFT共享。支柱290在读操作期间提供反向偏置电压Vbb，并且在块擦除操作期间提供高电压Verase(通常为10V至20V)。然而，在一些实现方式中(参见下文和图6a-6c)，可以在不使用衬底产生的电压的情况下完成擦除操作，在这种情况下，可能不需要连接到P+电路(例如，P+电路262)的支柱290，使得沿支柱290的垂直壁的薄多晶硅可以被蚀刻掉(小心不要蚀刻掉沟道区域P-子层522(例如，图5e的P+子层522-6R和522-6L，在由壁501B、501T、501R和501L界定的空腔内)。
在下一步骤中，使用例如高选择性各向异性蚀刻移除剩余在沟槽530中的SAC2材料，该高选择性各向异性蚀刻暴露除了间隔开的支柱290位于的之外的全部有源条带的侧壁。接下来，电荷俘获层231L和231R共形地沉积在有源条带的暴露侧壁上。图5f示出了在本发明的实施例EMB-1A的XY平面的横截面中，在适当的掩模、蚀刻和沉积步骤之后，P掺杂的支柱290、局部字线280W和预充电字线208-CHG被提供在有源层502-7的相邻有源条带中。
剩余的工艺步骤遵循如前所述形成实施例EMB-1、EMB-2和EMB-3的对应的步骤，视情况而定。在形成电荷俘获层531之前，可以由短的各向同性蚀刻来移除可选的超薄掺杂剂扩散阻挡层521-d的暴露的侧边缘，随后在有源层的一个或两个暴露的侧壁上形成电荷俘获层531，随后沿两侧边缘形成局部字线208W(例如，图5f的实施例EMB-1A)。替代地，超薄掺杂剂阻挡扩散层521-d在空腔的暴露侧边缘被氧化，以在P-子层522上形成隧穿电介质层的部分或全部厚度，同时在N+子层521和523的暴露侧边缘上形成较厚的隧穿电介质层。较厚的隧穿电介质层比P-子层522上的隧穿电介质层厚约1至5纳米，因为N+掺杂的多晶硅的氧化速率比氮化硅的氧化速率明显更快。由于电场协助隧穿电流指数地依赖于隧穿电介质厚度，因此即使1纳米厚的隧穿氧化物层也显著地阻碍在编程期间从N+区域到电荷俘获层531的电荷隧穿。
图5g示出了使用第二选项的工艺形成的实施例EMB-3A的有源层502-6和502-7的ZX平面的横截面。图5g示出了实施例EMB-3A，其在子层522中形成可选的超薄掺杂剂扩散阻挡层521-d和沉积未掺杂或P-掺杂的多晶硅、非晶硅或硅锗(这形成TFT TR 585、TR 587的沟道区域)之后。沟道材料也沉积沟槽545的侧壁上，以形成用于将TFT的沟道区域(即，P-子层522)连接到衬底电路262的支柱290。在所有有源层中同时形成的P-子层522提供沟道长度L。相邻支柱290之间的空腔537和间隙538可以用较厚的P-多晶硅或硅锗完全填充、留作部分气隙隔离，或用电介质隔离(例如，二氧化硅)填充。在实施例EMB-3A中围绕有源条带502-6和502-7的侧面的支柱290提供了期望的电屏蔽，以减少耦接在相同平面上的相邻有源条带之间的寄生电容。通过部分或全部蚀刻隔离层(例如，隔离层503-6和503-7)中的ISL材料(图5g中未示出)，可以增强堆叠中相邻平面上的有源条带之间的电容屏蔽。
在第二选项工艺下，即在P-子层522之前形成电荷俘获层531，可以蚀刻有源层之间的ISL材料(在移除SAC1材料之前)，以暴露电荷俘获层531的背面。电荷俘获层531的暴露的背侧允许隧穿电介质(通常为SiO2)以及部分或全部暴露的电荷俘获材料(通常为富硅的氮化硅)被移除，如图5g中区域532X所示。阴影区域532X中断沿箭头577通过富硅氮化硅层中的侧向跳跃传导而损失在TFT沟道(即，由L指示的区域)上俘获的电子的路径。在移除ISL材料和移除暴露的电荷俘获材料之后留在区域532x中的空腔可以在从子层522移除SAC1材料之后用另一电介质层填充或者留作气隙。在ISL材料仅部分地移除的实施例中，支柱290可以填满刻蚀ISL得到的空间，以部分地将TFT TR 585的N+子层523从TFT TR 587的N+子层521隔离。如在实施例EMB-1A中，有源层中的全部P-子层522经由支柱290连接到衬底201中的P+电路262-0。
在沉积P-子层522之前，可以在所有有源层的单个步骤中形成掺杂剂扩散阻挡膜521-d(图5g)，因此极大地简化了图2b-5的重复工艺。然而，因为P-子层522的沉积几乎在工艺结束时进行，所以在已经进行了全部高温退火之后，可以省略超薄掺杂剂扩散阻挡层521-d。在擦除操作不需要支柱290与衬底电路的连接的实施例中，可以蚀刻掉在沟槽530内的P-支柱290的垂直壁，仅留下衬在空腔537上的P-子层522(图5g)并留下沟槽530作为全部平面的相邻有源条带之间的气隙隔离。
支柱290和导体208W提供电屏蔽，以抑制在每个平面的相邻薄膜晶体管之间耦接的寄生电容。如图5g所示，可以在电荷俘获材料531和局部字线208W的形成之前或之后形成支柱290和P-子层522。
上面给出的工艺顺序是作为示例的，应理解，在本发明的范围内也可以使用其它工艺顺序或偏差。例如，代替完全挖掘SAC1材料以形成用于随后形成子层522的空腔，替代方法是在受控的侧向蚀刻中选择性地蚀刻SAC1材料以从堆叠的一个或两个侧边缘向内形成凹槽，留下SAC1材料的缩窄脊，其机械地支持N+子层523与N+子层521之间的分隔，然后同时使用第一子层522中的沟道材料填充全部平面，随后从沟槽530的侧壁移除沟道材料，导致P-子层522-0至522-7驻留在凹槽中，凹槽现在由SAC1材料的剩余脊彼此隔离，随后是形成电荷俘获材料531和导体208W的下一个工艺步骤。这些步骤在图5h-1至图5h-3中示出。具体地，图5h-1示出了根据本发明的一个实施例的ZX平面的横截面500，示出了就在N+子层521与522之间蚀刻牺牲SAC1材料之前的有源条带。图5h-2示出了根据本发明的一个实施例的图5h-1的横截面500，其在对SAC1材料进行侧向选择性蚀刻(沿由附图标记537指示的方向)以形成SAC1材料的选择性支持脊(例如，脊SAC1-a)，随后用P-掺杂的沟道材料(例如，多晶硅)并在有源条带的侧壁上填充凹槽之后。图5h-3示出了根据本发明的一个实施例的图5h-2的横截面500，其在在沿有源条带的侧壁从区域525移除P-材料而将P-子层522留在凹槽中之后。图5h-3还示出了从沟槽530移除隔离材料，形成电荷俘获层531和局部字线208-W，从而在有源条带的相对侧上形成晶体管TL 585和TR 585。
在图5a、5b和5c中，N+子层521-0至521-7和523-0至523-7可以全部在另一个工艺(“工艺流程B”)下的单个沉积步骤中形成。在工艺流程B下，可以沉积第三牺牲层(电介质材料SAC3，未示出)代替N+子层521和523。然后，类似于蚀刻SAC1材料以形成由P-多晶硅填充的空腔的方式，可以同时对于半导体500中的全部平面蚀刻掉SAC3材料以形成由N+掺杂的多晶硅填充的空腔。SAC3材料应具有对已经存在的ISL、SAC1和SAC2材料的高蚀刻选择性。各向异性蚀刻(以移除薄的多晶硅阶梯残留的短暂的各向同性蚀刻结束)以移除沟槽530中的N+多晶硅，否则会将垂直相邻的N+源极和N+漏极子层短路。在工艺流程B下，来自有源层的全部子层521和523的SAC3材料优选地同时蚀刻到空腔中，然后由N+多晶硅填充，使得全部N+子层521和523可以在单个高温快速退火步骤中退火。仅在退火步骤之后，通过蚀刻SAC1材料并然后使用P-多晶硅填充得到的空腔以形成P-子层522来形成空腔537(图5e和5g)。在工艺流程B下，可以通过“阶梯步进通孔”方案，代替图5b的掩埋触点205-0、205-1，来优选地将所有有源层502-0至502-7从半导体结构500的顶部连接到衬底电路206-0和206-1。
长NOR串中的源极-漏极泄露
在长NOR串中，在读操作中一个被访问的TFT的电流必须与来自一千个或更多个并行的未选择的TFT的累积阈值以下的漏电流竞争。类似地，预充电的条带电容器C必须不只是与一个晶体管(如在DRAM电路中)的电荷泄漏相抗衡，而是与通过NOR串中的一千或更多个晶体管的电荷泄漏相抗衡。该电荷泄漏基本上将C上的电荷保留时间减少到或许几百微秒，需要应对措施来减少或中和这样的泄漏，如下所述。然而，如下面将讨论的，一千个左右的晶体管的泄漏仅在读取操作期间起作用。在编程、编程禁止或擦除操作期间，源极子层221和位线子层223优选地保持在相同的电压，因此两个子层之间的晶体管泄漏是微不足道的(在编程、编程禁止或擦除操作期间从电容器C泄漏的电荷主要是通过衬底选择电路到衬底，衬底选择电路是在晶体管泄漏非常小的单晶或外延硅中形成的)。对于读取操作，即使在源极和位线电容器上相对短的100微秒电荷保留时间也足以完成本发明的低于100纳秒的TFT的读取操作(参见下文)。本发明的NOR串中的TFT与DRAM单元之间的关键区别在于前者是非易失性储存晶体管，因此即使寄生电容C完全放电，储存在所选择的TFT中的信息也不会从电荷储存材料(即，实施例EMB-1、EMB-2和EMB-3中的电荷俘获层231)中丢失，这与DRAM单元不同，DRAM单元会永远丢失除非刷新。电容器C仅用于在N+子层221和223上以电压Vss、Vbl、Vprogr、Vinhibit或Verase中的一个临时保持预充电电压；C不用于储存串中任何非易失性TFT的实际数据。在紧接读取、编程、编程禁止或擦除操作之前，暂时激活由字线151n(208-CHG)(图3a)控制的预充电晶体管303，以通过连接270传输从衬底电路(未示出)到子层221的电容器C的电压Vbl。例如，电压Vbl可以被设置为～0V以在读取期间将N+子层221预充电到虚拟接地电压～0V，或者在编程禁止期间将N+子层221和223两者预充电到～5V和之间。可以通过延长有源串，以沿该串的每一侧容纳数千个TFT来增加累积电容器C的值，从而对应地增加了N+子层221上的预充电电压Vss的保留时间。然而，较长的NOR串遭受电阻R增加以及N+子层221与N+子层223之间的较高漏电流；当在全部其它TFT处于其“关闭”(并且有些泄漏)状态的情况下读取被寻址的一个TFT时，这样的泄漏电流可能干扰所感测的电流。为了加速长有源条带的电容C的预充电，可以沿有源条带的任一侧间隔开地提供预充电TFT303(例如，每128、256或更多个TFT一次)。
具有高度缩放的短沟道的非易失性存储器TFT
超薄扩散阻挡层521-d通过减少SAC1材料的厚度在非易失性存储器TFT中实现高度缩放的沟道长度(“超短沟道TFT”；例如，图5f的TFT TR 585中的沟道长度L)。例如，高度缩放的沟道长度可以是40纳米或更小，而处于P-子层522的位置的SAC1材料的厚度可以被减少到20纳米或更小。通过使极薄的P-子层522(在3-10纳米的范围内)足以支持TFT沟道反转层，而且在适当的控制栅极电压下薄到足以通过其整个深度而被耗尽，来增强TFT沟道缩放。对于超短沟道TFT的读操作需要P-子层522为相对重度P掺杂的(例如，在1×1017/cm3与1×1018/cm3之间)。较短的沟道长度在较低的漏极电压下导致较高的读取电流，因此减少了读取操作的功耗。高度缩放的沟道具有在有源层中较小总厚度的附加益处，因此使得从顶部有源层到底部有源层的蚀刻更容易。超短沟道TFT也可以通过横向场辅助电荷跳跃和隧穿擦除机制来擦除，这将在下面结合图7讨论。
接下来描述本发明的NOR串的示例性操作。
读取操作
为了沿NOR串读取许多TFT中的任何一个TFT，有源条带两侧的TFT初始设置为不导通或“关断”状态，使得所选择块中的全部全局和局部字线都初始保持在0伏。如图3a所示，寻址的NOR串(例如，NOR串202-1)可以或者通过衬底201中的解码电路共享数个NOR串中的感测电路，或者每个NOR串可以直接连接到专用的感测电路，使得可以并行检测共享相同平面的许多其它寻址的NOR串。每个寻址的NOR串的源极线(即，N+子层221)初始设置为Vss～0V。(为了简化该讨论，在图3a-3c的上下文中，N+子层221和223分别称为源极线221和位线或漏极线223)，在使用硬接线源极连接的实现方式中，电压Vss通过硬接线连接280从衬底201提供给源极线221。图3b图示了具有硬接线源极电压Vss的NOR串的通常的读取周期。初始，全部字线都处于0V，并且源极线221上的电压通过连接280保持在0V。然后，位线223上的电压升高到Vbl～0.5V至2V，通过来自衬底的连接270提供，并且也是感测放大器(VSA)的输入处的电压。在位线223升高到Vbl之后，所选择的字线(字线151a；标记为“WL-sel”)斜升(图3b中示出为增量步进电压)，而全部其它未选择的字线(字线151b；标记为“WL-nsel”)保持其“关闭”状态(0V)。当所选择的栅极电极上的电压超过编程到所选择的TFT(例如，条带202-1上的晶体管152-1)中的阈值电压时，它开始导通，并且因此开始放电电压Vbl(图3b中的事件A)，这由连接到寻址串202-1的感测放大器检测。
在采用将寄生累积电容C预充电(即，图3a中每个NOR串中标记为360的全部电容器的总电容)到“虚拟Vss”电压的实施例EMB-1、EMB-2和EMB-3中，预充电TFT 303(图3b)共享NOR串的源极线221和位线或漏极线223(预充电TFT 303可以具有与存储器TFT相同的结构，但是不用作储存晶体管且可以具有更宽的沟道以在预充电脉冲期间提供更大的电流)并使其漏极线223通过连接270连接到衬底201中的位线电压Vbl。在通常的预充电/读取周期中(参见图3c)Vbl初始设置为0V。TFT 303的预充电字线208-CHG暂时升高到约3V，以将Vbl～0V从位线223传输到源极线221，从而在源极线221上建立“虚拟Vss”电压在预充电脉冲之后，通过位线连接270将位线223设置为约Vbl～2V。Vbl电压也是寻址NOR串的感测放大器的电压。如果在擦除与编程的Vth电压之间期望更大的操作窗口，则一个所选择的全局字线及其全部相关联的垂直局部字线151a(标记为“WL-sel”)(即图1a-2的片114)从0V通常斜升到的3V-4V(如图3c中的步进电压所示)或更高，而块中的全部其它全局字线及其局部字线处于其“关闭”状态(0V)。如果所选择的TFT处于擦除状态(即，Vth＝Verase～1V)，则当其字线电压上升到～1V以上时，位线电压Vbl将开始向源极电压Vss放电。如果所选择的TFT已被编程为Vth～2V，则仅当其字线上升到～2V以上时，位线电压才将开始放电。当储存在位线223上的电荷开始通过所选择的TFT向源极线221上的电压Vss放电时，在感测放大器处检测到电压Vbl的电压下降(图3c中的事件B)。NOR串中的全部未选择的字线151b(标记为“WL-nsel”)在处于“关闭”0V，即使它们可以各自在N+子层223与N+子层221之间贡献阈值以下的泄漏电流。因此，重要的是在该泄露电流开始严重降低NOR串的电容器C上的Vss电荷之前，读取操作紧跟预充电脉冲。预充电阶段通常具有1与10纳秒之间的持续时间，这取决于N+子层221和223的分布式电容C和分布式电阻R的量级，以及通过预充电TFT 303提供的预充电电流。可以通过使用沿NOR串的一些存储器TFT以临时充当预充电晶体管来增加通过预充电TFT 303的电流来加速预充电，但必须注意避免在预充电脉冲期间将栅极电压驱动得足够高，以致在其编程的阈值电压下引起干扰条件。
片114(图1a-2)内的全部TFT 152-0至152-3在其局部字线151a(WL-sel)上经历相同的斜升电压，并且因此在单个读取操作期间可以同时(即，并行地)读取不同平面上的不同有源条带上的TFT，假设当读取操作从它们相应的衬底电路通过它们的预充电TFT 303开始时，不同有源层202-0至202-7上的有源条带全部被预充电(或者单独地或者同时)，并假设不同有源层上的有源条带具有通过各个连接270连接的专用感测放大器。这种面向片的读取操作将读取带宽增加了与存储器块100中的平面数目相对应的因子。
多位(MLC)、档案库和模拟薄膜晶体管串
在使用MLC(即，多级别单元，其中多于一位的信息储存在TFT中)的实施例中，NOR串中的寻址的TFT可以被编程为数个阈值电压中的任何一个(例如，1V(对于擦除状态)、2V、3V或4V，四种状态表示两位数据)。寻址的全局字线及其局部字线可以以增量的电压步长升高，直到相应感测放大器检测到所选择的TFT中的导通。替代地，可以施加单个字线电压(例如，～5V)，并且可以将电压Vbl的放电速率与表示储存在TFT上的两个二进制位的四个电压状态的数个可编程参考电压中的每个的放电速率进行比较。这种方法可以延展到储存八种状态(对于3位MLC TFT)、十六种状态或连续状态，这有效地提供了模拟储存。可编程参考电压储存在参考NOR串上，通常在相同块中，优选地位于与所选择的NOR串相同的平面中，以最佳地跟踪不同平面上的有源条带之间的制造变化。对于MLC应用，可以提供多于一个可编程参考NOR串以检测每个编程状态。例如，如果使用2位MLC，则可以使用三个参考NOR串，对于每个中间可编程阈值电压(例如，在上面的示例中为1.5V、2.5V、3.5V)一个参考NOR串。因为在块中的每个平面上可能存在数千个有效条带，因此可以重复可编程参考NOR串，例如，在块中的每8个或更多个NOR串之间共享一组可编程参考NOR串。
替代地，可以将参考NOR串编程为第一阈值电压(例如，略微高于～1V的擦除电压的～1.5V)，使得可以通过使用从～0V开始的步进或斜升电压来预充电参考NOR串的虚拟源极电压Vss(源极线221)并将它提高到～4V，同时对应地将参考NOR串位线223上的电压Vbl增加到比Vss电压高～0.5V，从而实现附加的～2.5V和～3.5V参考编程电压电平；施加到参考TFT的字线电压和施加到正被读取的存储器TFT的字线电压始终是相同的，因为它们都由相同的全局字线驱动。由于每个参考NOR串可以容易地设置为其个别栅极-源极电压，而与块中的全部其它NOR串无关，因此可以实现各种参考电压的“即时”设置。
通过调整其Vss和Vbl电压而不是通过将参考TFT实际编程为一个或另一个不同的阈值电压来设置参考NOR串上的参考电压的灵活性，使得能够储存连续的电压，从而在NOR串的每个储存TFT上提供模拟储存。作为示例，在编程期间，当将储存TFT编程为～2.2V时，可以将参考NOR串设置为2.2V的目标阈值电压。然后在读取期间，参考串的电压Vss和Vbl在从～0V开始并在～4V结束的扫描中斜升，其中参考TFT和储存TFT两者的字线在～4V。只要斜升参考电压低于2.2V，来自参考TFT的信号就会强于编程存储器TFT的信号。当参考TFT斜升超过2.2V时，来自参考TFT的信号变得弱于来自储存TFT的信号，导致来自差分感测放大器的输出信号极性翻转，指示2.2V作为编程TFT的储存值。
可以采用本发明的NOR串以用于数据很少改变的档案库储存。档案库储存需要最低的每位成本，因此可以对本发明的NOR串的所选择的档案库块进行编程以储存，例如每个TFT 1.5、2、3、4或更多位。例如，每个TFT储存4位需要在～0.5V与～4V之间的16个编程电压。参考NOR串中的对应TFT可以被编程为～0.5V，同时将储存TFT编程为目标阈值。在读取操作期间，参考串的源极和漏极电压Vss和Vbl以25V的增量步进升高，直到感测放大器的输出极性翻转，这发生在来自参考NOR串的信号变得弱于信号时来自储存或编程TFT的信号。系统控制器上的强ECC可以纠正在长储存期间或在大量读取之后漂移的任何中间编程状态。
当块中的NOR串即使在NOR串的全部TFT都被关断时也遭受过量的源极漏极泄漏，这样的泄漏可以通过指定泄漏参考串基本上被中和，在泄露参考串中通过调整其共享源极Vss和共享漏极Vbl上的电压直到其泄漏与相同块中的非参考NOR串的泄漏电流基本上匹配来调制参考串的泄露电流。
旋转参考NOR串地址位置以延展周期耐久性
在需要大量写入/擦除操作的应用中，NOR串中的TFT的操作阈值电压窗口可能随着周期而漂移，远离在装置寿命开始时编程到参考NOR串的TFT中的阈值电压窗口。随着时间的推移，在参考NOR串上的TFT与寻址存储器NOR串上的TFT之间的增长的差异(如果不予以重视)可能会破坏具有参考NOR串的目的。为了克服这种漂移，块中的参考NOR串不必总是处于相同的物理地址，并且不需要在装置的整个寿命期间永久编程。因为可编程参考NOR串实际上与在块中共享相同平面的存储器NOR串相同，因此在任何存储器阵列块中，参考NOR串不需要专用于该目的。实际上，任何一个存储器NOR串都可以留作可编程参考NOR串。实际上，可编程参考NOR串的物理地址位置可以在存储器NOR串的海中周期性地旋转(例如，块每被擦除100次改变一次)，以便作为大量编程/擦除周期的结果来平衡存储器NOR串和参考NOR串的性能退化。
根据本发明，可以周期性地旋转任何NOR串以指定为可编程参考NOR串，并且其地址位置可以储存在被寻址块的内部或外部。当读取NOR串时，系统控制器可以检索储存的地址。在该方案下，参考NOR串的旋转可以或者随机地进行(例如，使用随机数发生器来指定新地址)，或者系统地在任何有源存储器NOR串中进行。当片或块上的全部TFT共同被擦除时，可以作为擦除顺序的一部分来完成新指定的参考NOR串的编程，然后在新指定的参考NOR串的集合上重新设置参考电压。以这种方式，块中的全部有源存储器NOR串和全部参考NOR串通过大量周期在统计上或多或少地串联漂移。
可编程参考片
在本发明的一些实施例中，块可以被分区为四个相等大小的象限，如图6a所示。图6a示出了组织成象限Q1-Q4的存储器阵列的三维表示的半导体结构600。在每个象限中，(i)众多NOR串(例如，NOR串112)各自形成在沿Y方向延展的有源条带中，(ii)页(例如，页113)沿X方向延展，每个页由来自对应的Y位置处的每个NOR串的一个TFT组成，页中的NOR串具有相同的对应的Z位置(即，具有相同的有源层)；(iii)片(例如，片114)在X方向和Z方向延展，其中每个片由相同的对应的Y位置的页组成，由来自每个平面的一个页组成，以及(iv)平面(例如，平面110)沿X方向和Y方向两者延展，每个平面由在给定Z位置处(即，相同有源层)的全部页组成。
图6b示出了图6a的结构600，示出了象限Q4中的可编程参考NOR串112-Ref中的TFT和象限Q2中的NOR串112中的TFT被偶接到感测放大器SA(a)，Q2和Q4是“镜像象限”。图6b还示出了(i)象限Q3中的可编程参考片114-Ref(由区域B指示)类似地为共享感测放大器SA(b)的镜像象限Q1中的片114提供对应的参考TFT，以及(ii)象限Q2中的可编程参考平面110-Ref向共享感测放大器SA(c)的镜像象限Q1中的平面110提供对应的参考TFT，并且还为相同象限中的NOR串(例如，NOR串112)提供对应的参考TFT。
如图6b所示，可以在每个象限中提供可编程参考NOR串112Ref，以便以上面已经讨论的方式为相同象限中的相同平面上的存储器NOR串提供参考电压。替代地，在镜像象限上为对应的存储器片提供可编程参考片(例如，参考片114Ref)。例如，当在象限Q1中读取存储器片时，象限Q3中的编程参考片114Ref(区域B)被同时呈现给在象限Q1与Q3之间共享的感测放大器206。类似地，当在象限Q3中读取存储器片时，象限Q1的参考片114Ref(区域A)被呈现给共享感测放大器206。沿NOR串112的长度可以存在多于一个的参考片，以部分地适应被读取的片与其参考片之间的RC延迟中的不匹配。替代地，系统控制器可以基于沿它们相应NOR串的相应物理位置来计算并应用在寻址片的全局字线与参考片的全局字线之间的时间延迟。在平面数目较大的情况下(例如，8个或更多个平面)，可以在块的顶部添加一个或多个平面，以或者充当象限中的冗余平面(即，替代任何有缺陷的平面)或者充当可编程参考页，为共享相同全局字线导体208g-a的寻址页提供参考阈值电压。每个NOR串结束处的感测放大器在接收来自块顶部的参考页的信号的同时从寻址页接收读取信号，因为两个页都由相同的全局字线激活。
在一个实施例中，每个存储块由两个半部分组成，例如，象限Q1和Q2构成“上半部分”并且象限Q3和Q4构成“下半部分”。在该示例中，每个象限具有16个平面，每个平面中具有4096(4K)个NOR串，并且每个NOR串中具有1024(1K)个TFT。习惯上使用单位“K”，其为1024。相邻象限Q1和Q2共享1K个全局字线(例如，全局字线208g-a)，其每个象限驱动2048(2K)个局部字线208W(即，对于来自两个相邻NOR串的每对TFT一个局部字线)。来自象限Q1的4K个TFT和来自象限Q2的4K个TFT形成了8Kbit的TFT页。16个页形成128Kbit的片，并且在半块中提供1K个片，因此每块提供256Mbit的总储存。(在本文中，1Mbit＝1K×1Kbit。)象限Q2和Q4的每个平面中的4K个串共享衬底电路206，衬底电路206包含用于电压Vbl和感测放大器(SA)的电压源。在每个象限中还包含冗余NOR串，冗余NOR串用作替换故障NOR串的备用，以及储存象限参数，诸如编程/擦除周期计数、象限缺陷映射和象限ECC。系统控制器可以访问这样的系统数据。对于具有高平面计数的块，可能期望将一个或多个平面添加到每个块作为备用以替换有缺陷的平面。
可编程参考平面，备用平面
基于本发明的NOR串阵列的高容量存储系统需要专用的智能高速系统控制器来管理无差错的大规模并行擦除、编程和编程禁止以及可能跨越数千个包含数百万个存储器块的“芯片”的读取操作的完全实现。为了实现必要的高速，片外系统控制器通常依赖于在存储器电路中实现的状态机或专用逻辑功能。同样，每个存储器电路储存系统参数和与储存在存储器电路中的文件有关的信息。这样的系统信息通常可由系统控制器访问，但不能由用户访问。对于系统控制器快速读取存储器电路有关的信息是有利的。对于每个TFT储存1位的二进制存储器系统(例如，在图6a的块组织中)，用户可访问的每个块中的储存容量由4个象限×每块16个平面×每个象限每个平面4K个NOR串×每个NOR串1K个TFT(其等于256Mbit)给定。
该组织下的块(即256兆位)提供2K个片。可以通过包括4K个块来提供太位存储器电路。
如图6a和6b所示，象限Q2和Q4中的TFT与衬底电路206共享电压源Vbl、感测放大器SA、数据寄存器、XOR门和输入/输出(I/O)端子。根据一个组织，图6a示出了NOR串112、四分之一平面110、半个片114和半个页113。还示出了支柱290，其从衬底提供反向偏置电压Vbb。图6b示出了参考串112(Ref)、参考片114(Ref)和参考平面110(Ref)的位置的示例。在参考串的情况下，象限Q4的参考串112(Ref)可以充当象限Q2中的相同平面上的NOR串112的参考串，两个NOR串被呈现给电路206中的共享差分感测放大器SA。类似地，象限Q1中的参考片114Ref(区域A)可以充当象限Q3中的片的参考，而象限Q1中的参考片B可以充当象限Q3中的片的参考，再次共享在象限Q1与Q3之间提供的差分感测放大器SA。全局字线208g-a连接到局部字线208W和局部预充电字线208-CHG。在象限Q2和Q4中的TFT之间共享衬底电路和输入/输出沟道206。在这种布置下，它们的物理位置允许将NOR串112的电阻和电容减半。类似地，在象限Q1与Q2之间共享全局字线驱动器262以将全局字线的电阻和电容减半，并且支柱290(可选)将NOR串112的P-子层连接到衬底电压。
因为集成电路上的硅空间(silicon real estate)是昂贵的，所以在一个或多个附加平面中提供一些或全部参考串或参考页，而不是将参考串或参考页添加到每个平面，可能是有利的。一个或多个附加平面消耗最少的附加硅空间，并且参考平面具有以下优点：在访问沿相同象限中的有源条带的相同地址的任何平面上的寻址页的同时，寻址的全局字线208g-a访问参考页。例如，在图6b中，在该示例中，参考串112Ref(在象限Q2中以虚线示出)驻留在参考平面110Ref中。NOR串112Ref跟踪在相同象限中被选择用于读取的存储器NOR串112，并且来自两个NOR串的读取信号实际上同时到达该象限的差分感测放大器SA。尽管参考平面110Ref在图6b中示出为设置在顶部平面中，但是象限中的任何平面可以被指定为参考平面。实际上，参考平面上的每个NOR串都不必是参考串：例如，八个NOR串中的每一个都可以被指定为由其它平面中的八个NOR串共享的参考NOR串。参考平面中的剩余NOR串可以充当备用串，以替换块中其它平面上的有缺陷的串。
替代地，可以留出一个或多个附加平面(例如，图6c中的平面117)以充当备用存储器资源，以替换相同象限中的有缺陷的NOR串、有缺陷的页或有缺陷的平面。
与电可编程参考串、片、页或平面有关，一旦设置在它们指定的阈值电压状态，必须始终注意在编程、擦除或读取非参考串期间禁止它们的无意编程或擦除。
一个非常大的1拍字节的储存系统(8×1015bit)需要8000个1太位的存储器电路(“芯片”)，涉及32M个块或64G个片。(1Gbit＝1K×1Mbit)。这是要写入(即编程)或读取的大量数据。因此，能够一次在众多芯片上并行地编程和读取大量的块、片或页且在系统级别以最小的功耗来如此做是有利的。对于太位容量存储器芯片具有许多输入/输出沟道使得所请求的数据可以从大量块并行地流入和向大量块并行地流出也是有利的。跟踪任何给定储存文件或数据集合的最新版本的物理位置所需的时间将需要大量时间以用于系统控制器维护，诸如将逻辑地址转换为最新的物理地址。逻辑地址到物理地址之间的转换将需要例如大的集中式查找FAT(文件分配表)来访问右侧芯片上的右侧块中的右侧片。这样的搜索可能增加相当大的读取潜伏期(例如，在50-100微秒的范围内)，这将破坏快速读取访问目标(例如，低于100纳秒)。因此，本发明的一个方面通过引入系统范围的并行片上快速文件搜索来显著地减少搜索时间，以便急剧减少与集中式大FAT相关联的潜伏期，如下所述。
快速阅读：流水线流式传输(pipelined
streaming)和随机访问
在本发明的原始多芯片储存系统的系统启动时，擦除全部芯片并将参考串、参考片或参考平面编程到它们的参考状态。系统控制器将物理上最接近感测放大器和电压源206的存储器片(例如，图6c中的片116)指定为缓存储存。由于沿每个NOR串的长度的RC延迟，物理上最靠近衬底电路206的每个串中的TFT将使其电压Vbl比离衬底电路206最远的TFT更快地建立几纳秒。例如，每个象限中的1K个片中的前约50个片(在图6c中示出为片116)具有最短潜伏期并且可以被指定为缓存存储器或储存，用于储存象限操作参数，以及有关储存在象限中的文件或数据集合的信息。例如，写入上半块的(即，象限Q1和Q2)每个存储器页(2×4Kbit)或片(2×4Kbit×16＝128Kbit)可以具有由系统控制器分配给它的唯一标识编码，以及标识储存的文件类型的索引号。
缓存储存可以用于储存片上资源管理数据，例如文件管理数据。例如，文件可以被识别为“热文件”(即，与大量访问相关联，或“高周期计数”)、“冷文件”(即，已经长时间未变化，并准备好将来移动到较慢的储存或档案库存储器中)、“删除文件”(即，准备将来在后台模式中擦除)、“有缺陷的文件”(即，被跳过)或“替换文件”(即替换有缺陷的文件)。标识符中还包含时间戳，该时间戳表示与标识符相关联的文件被写入象限的最后时间和日期。通常在32位和128位长之间的这样的唯一标识符可以写入一个或多个缓存片中，作为将文件本身写入相同半块中的其它存储器片的一部分。文件被顺序写入可用的擦除空间，并且可以通过将每个写入存储器的新文件的在先唯一标识符增量1来分配标识符。如果需要，可以将新文件写入部分片，并且片的未写入部分可以用于写入下一个文件的部分或全部，以避免浪费储存空间。顺序写入直到系统的整个存储器空间被使用有助于平衡整个系统中TFT的磨损。其它片上资源管理数据可以包含芯片，块，平面，片，页和串参数，故障串的地址位置及其替换串，有缺陷的页，有缺陷的平面，有缺陷的片和有缺陷的块及其替代替换，对于驻留在块中的全部文件的文件标识符，用于跳过不可用的存储器的查找表和链接列表，块擦除周期计数，用于擦除、编程、编程禁止、编程清理(program scrub)、读取、裕度读取(margin read)、读取刷新、读取清理操作的最佳电压和脉冲以及持续时间，纠错码和数据恢复模式以及其它系统参数。
由于每个芯片块级别的模块化以及伴随电场协助隧穿用于编程和擦除的低功耗操作，可以设计芯片以同时执行擦除一些块的、编程一些其它的块以及读取一个或多个剩余的块。系统控制器可以使用该块级别操作的并行性来在后台模式下工作；例如，系统控制器可以删除(即擦除，以便释放空间)一些块或整个芯片，将碎片文件整理成合并文件，将已经处于不活跃长于预定时间的文件、块或芯片移动到较慢的储存或档案库存储，或者移动到将具有关闭日期和时间戳的文件组合在共同同时使用最新时间戳将原始文件标识符重写到下一个可用物理块的缓存存储器116中的芯片。
为了便于从拍字节储存系统中的数百万个这样的文件中高速搜索任何一个文件的最新版本的位置，系统控制器快速访问每个文件(无论它已经被物理地重新定位到了哪里)的唯一标识符是重要的。根据本发明的一个实施例，一种系统控制器将搜索的文件的唯一标识符(即32-128位字)同时广播给系统中的一些或全部芯片。每个芯片具有缓冲存储器以临时储存该标识符，并且使用片上异或(XOR)电路，将缓冲存储器中的标识符与储存在每个块的缓存116上的全部标识符进行比较，并且当找到匹配时连同对应的文件所在的位置向系统控制器报告。如果找到多于一个匹配，系统控制器将挑选具有最新时间戳的标识符。如果正在搜索的文件已在已知时间段内写入，则搜索可以缩小到只是几个芯片。对于1太位的芯片，只需一个128Kbit的片或16×8Kb的页将足够储存每个块的全部2K片的全部64位标识符。
用于快速读取缓存存储器的TFT对
为了减少缓存储存116的读取潜伏期，物理上最靠近感测放大器206的NOR串中的TFT可以成对排列。例如，在相邻的NOR串中，可以共享由公共局部字线相关的两个TFT以在它们之间储存单个数据位。例如，在实施例EMB-3(图2k)中，平面202-7包含共享局部字线208-W的来自相邻有源条带的一对TFT(例如，一个NOR串上的TFT 281可以充当TFT 283的参考TFT，反之亦然)。在通常的编程操作中，两个NOR串上的TFT被初始化为擦除状态，然后TFT中的一个(例如TFT 281)被编程为更高的阈值电压，而TFT 283被编程禁止，以便保持在擦除状态。当它们的共享局部字线208W升高到读取电压时，两个相邻有源条上的两个TFT由衬底电路中的差分感测放大器同时读取，开始导通的第一TFT将感测放大器引入状态'0'或状态'1'，取决于TFT 281或TFT 283是否是编程的TFT。
这种TFT对方案具有高速感测和更高耐久性的优点，因为两个相邻NOR串的TFT几乎完全匹配，以使得在感测放大器上，即使正在读取的两个TFT之间的小编程电压差也足以正确触发感测放大器。另外，由于可编程参考TFT的阈值电压可能在装置的寿命期间在许多写入/擦除周期内漂移，因此在该方案下，参考TFT和读取TFT都在每个新周期被复位。实际上，该对中的两个TFT中的任何一个都可以充当参考TFT。如果构成该对的两个TFT被随机加扰以反转或不反转在每个周期中写入的数据，则确保在统计上每对中的每个TFT充当参考TFT的周期数与另一个TFT大致相同。(反转/不反转代码可以储存在与正在编程的页相同的页中，以辅助在读取操作期间进行解扰)。因为成对的TFT彼此紧密接近(即在同一平面上的两个相邻的有源条上)，所以TFT可以最好地跟踪制造工艺中的局部变化或最好地中和(即抵消)在读取操作期间的条带泄漏。
替代地，TFT配对方案可以应用于在不同平面上的TFT，其中该对共享公共垂直局部字线。该方案的一个缺点是它将硅效率降低了近50％，因为两个TFT需要在它们之间储存一位。由于这个原因，可以组织每个块，使得仅一小部分(例如1％至10％)的块用作高速双TFT对，而块的其余部分用作常规NOR串和可编程参考TFT串。取决于具体的使用应用，系统控制器可以即时更改为TFT对方案预留的实际百分比。用于操作本发明的NOR串的高度灵活性源于以下事实：与传统的NAND串不同，NOR串中的TFT是可随机寻址的且彼此独立地操作，或者独立于其它NOR串中的TFT而操作。
众多数据储存应用(诸如视频或高分辨率成像)需要占据许多页甚至许多片的数据文件。这样的文件可以以流水线方式快速访问，即，系统控制器将文件的第一页或第一片储存在缓存存储器中，同时将文件的剩余页或片储存在低成本存储器中并以流水线顺序流式输出数据。因此，页或片可以链接成连续流，使得文件的第一页被快速读取到感测放大器中并被转移到数据缓冲器移位寄存器，以在预充电和读取流水线顺序中的下一个较慢页时对块的第一页进行计时，从而隐藏第一页之后每页的读取访问时间。例如，如果储存在缓存存储器中的8Kbit的第一页在10纳秒内被读取并然后以每秒1Gbit的速率输出，则整个8Kbit将花费大约1微秒来完成时钟输出，这具有足够的时间使得从较慢较低成本的页读取第二页。通过预先充电随机选择的TFT串所提供的灵活性使得可以并发地读取来自一个或多个块的一个或多个数据文件，其数据流片上路由到一个或多个数据输入/输出端口。
随机访问读取
本发明的预充电方案允许将数据编程为串行时钟输入或随机访问，并且同样地以流串行读出或按字随机访问。例如，一个平面中的寻址页可以在一个或多个操作中读取到感测放大器、寻址平面的寄存器或锁存器中，之后可以一次一个字地以32位、64位或128位的字随机访问以用于路由到芯片的输入/输出焊盘。以这种方式，避免了伴随顺序地流式传输整个页的延迟。
在全部实施例中，例如图2h，仅有源条带两侧中的一个上的TFT可以参与任何一个读操作；必须将有源条带另一侧上的每个TFT设置为“关闭”状态。例如，如果正在读取TFT285，则必须关闭在相同有源条带上的TFT 283。读取多态TFT的正确状态的其它方案对于本领域普通技术人员来说是已知的。
本发明的读取TFT比读取常规NAND闪存存储器单元更快，因为与NAND串相比(在NAND串中具有要读取的TFT的串联的全部TFT也必须处于“接通”)，在NOR串中仅需要使要读取的TFT处于“接通”。在其中没有提供金属子层224作为有源层的整体部分的实施例中(参见例如图2b-1的存储器结构220a)，对于在每一侧上具有1024个非易失性TFT的串，每个有源条带的通常的线电阻为～500000欧姆，并且有源条带的通常的电容(例如，图3a中的电容器360)为～5飞法，以提供大约低于10纳秒的RC时间延迟。如果提供金属子层224以减少有源条带的线电阻，则可以显著地减少时间延迟。为了进一步减少读取延迟，可以将所选择的存储器块中的一些或全部平面预充电到它们的读取电压Vss(源极线)和Vbl(位线)，从而致使它们准备好立即感测寻址的TFT(即，在读操作之前立即消除预充电所需的时间)。这样的准备待机需要非常少的待机功率，因为周期性地对电容器360再充电以补偿电荷泄漏所需的电流非常小。在每个块内，在全部八个或更多个平面上的全部NOR串都可以预充电以准备快速读取；例如，在读取平面207-0的NOR串中的TFT(图2a)之后，可以在短期内读取平面207-1的NOR串中的TFT，因为其源极和位线电压Vss和Vbl已经在先设置用于读取操作。
在存储器块100中，在单个操作中仅可以读取每个NOR串的一个TFT。在具有八千个并排NOR串的平面中，共享公共全局字线的八千个TFT可以并发地读取，只要每个NOR串连接到衬底201中的其自己的感测放大器206(图2c)。如果使用串解码电路在例如相同平面中的四个NOR串之间共享每个感测放大器，则需要在四个连续步骤中进行四个读取操作，其中每个读取操作涉及两千个TFT。每个平面可以提供其自己的一组专用感测放大器，或者替代地，一组感测放大器可以通过平面解码选择器在八个或更多个平面中的NOR串之间共享。此外，可以在象限中的NOR串与它们的镜像象限中的NOR串之间共享一组或多组感测放大器(参见例如图6a、6b和6c中的感测放大器(SA)206)。为每个平面提供分开的感测放大器允许全部平面的NOR串的并发地读取操作，这对应地改善了读取操作吞吐量。然而，这样的更高的数据吞吐量是以更大的功耗和附加感测放大器所需的额外芯片面积(除非它们可以排布在块100下面的衬底201中)为代价的。实际上，因为流水线时钟或数据输入和输出存储器块，所以每个NOR串堆叠只需一组感测放大器可能就足够了，以使得在一个平面中的第一页从其感测放大器转移到高速移位寄存器时，第二平面的第一页被读入第二组感测放大器，其中两组感测放大器共享一组输入/输出移位寄存器。
当突然读取太多TFT时，并行操作还可能通过接地电压反弹而创建过量的电噪声。在依赖于预充电电容器360来设置和临时保持每个有源条带的虚拟Vss电压的全部实施例中，基本上抑制了该接地反弹。在这种情况下，全部NOR串的源极电压Vss都没有连接到芯片的Vss地线，允许在无需从芯片接地电源吸取电荷的情况下同时感测任意数目的有源条带。
编程(写入)和编程禁止操作
存在数种方法可以将NOR串中寻址的TFT编程为其预期的阈值电压。过去40年来，该行业采用的最常用方法是通过热电子注入。另一种常用的方法是隧穿，无论是直接隧穿还是电场协助隧穿。这些隧穿和电荷俘获机制中的任何一个都是高效的，以使得编程在NOR串中的TFT需要非常小的电流，允许以最小的功耗对数十万个这样的TFT进行并行编程。为了说明的目的，让我们假设通过隧穿来编程需要将100微秒(us)持续时间的20V脉冲施加到寻址字线(控制栅极)，0V施加到有源条带(例如，由图2a中的有源层202-0形成的有源条带)。在这些条件下，分别用作源极区域和漏极区域的N+子层221和223(图2b-1)都设置为0V。TFT的P-沟道子层222在表面处被反转，以使得电子隧穿到对应的电荷俘获层。通过在局部字线与源极和漏极区域之间施加半选择电压(例如，在该示例中为10V)，可以禁止TFT编程。例如，可以通过将字线电压降低到10V，同时将条带电压保持在0V，或者通过将有源条带电压提高到10V，同时将字线电压保持在20V，或者两者的一些组合来实现编程禁止。
一次可以编程在一个寻址有源条带中的仅一个TFT，但在相同的编程周期期间可以并发地编程在其它有源条带上的TFT。当编程寻址的有源条带的一侧边缘上的许多TFT中的一个(例如，偶数寻址的NOR串中的一个TFT)时，NOR串中的全部其它TFT都被编程禁止，同样地有源条带的另一侧边缘上的全部TFT(例如，奇数寻址的NOR串中的全部TFT)都被编程禁止。
一旦将寻址的TFT编程到其指定状态的目标阈值电压，就需要对该TFT进行编程禁止，因为超过该目标电压将对TFT施以不必要的应力。当使用MLC时，超过目标电压可能导致超越下一个更高目标阈值电压状态的阈值或与下一个更高目标阈值电压状态的阈值电压合并，因此必须编程禁止已达到其预期阈值电压的TFT。应该注意的是，共享相同全局字线及其相关联的局部字线的相同平面上的相邻有源条带中的全部TFT都暴露于20V编程电压-并且一旦它们已经被编程到其目标阈值电压就需要被编程禁止。此外，处于擦除状态并且要保持擦除的TFT需要被编程禁止。类似地，在相同块内并共享相同的全局字线及其相关联的局部字线的其它平面上的全部TFT(即片114中的全部TFT)-并且因此也暴露于20V编程电压-也需要被程序禁止。这些编程和编程禁止条件都可以满足本发明的存储块，因为每个有源条的偶数和奇数侧由不同的全局字线及其相关联的局部字线控制，并且因为无论其平面如何，每个有源条带的共享源极和位线上的电压可以独立于相同平面或其它平面上的所有其它有源条带设置。
在编程顺序的一个示例中，首先将块中的全部TFT擦除到约1V的阈值电压。然后，如果寻址的TFT要被编程，则将每个寻址的TFT的有源条带上的电压设置为0V(例如，通过与预充电字线208-CHG相结合的连接270，或者通过硬接线连接280，如图3a所示)；否则，如果寻址的TFT将保持其擦除状态(即，编程禁止)，则将寻址的TFT的有源条带的共享源极线上的电压设置为～10V。然后将与寻址的TFT相关联的全局字线升高到～20V，或者在一步中或者从约14V开始在短时间内增量增加电压。这样的增量电压步骤减少了TFT的电荷俘获层上的电应力，并避免超过目标编程的阈值电压。块中的全部其它全局字线设置为半选择10V。在存储器块中未被寻址的全部平面上的全部有源条带，以及在寻址的平面内未单独寻址的全部有源条带也设置为10V，在这种情况下通过确保到衬底电路206-0和206-1的它们的访问晶体管(未示出)是关闭的来浮置它们。重要的是，如果在存储器块中未被寻址的全部平面上的任何有源条带，以及寻址的平面内未单独寻址的全部有源条带，以其电压设置为～0V而浮置(即不是在编程禁止模式下)，它们可能被错误编程。这些有源条带与其局部字线强电容耦接，电压为10V，并且因此在10V附近浮置。每个增量的较高电压编程脉冲之后是读取周期，以确定寻址的TFT是否已达到其目标阈值电压。当达到目标阈值电压时，有源条带电压升高到～10V(替代地，条带被浮置，并且当除了块中的一个寻址全局字线以外的全部字线都升高到10V时，上升到10V附近)以禁止进一步编程，同时全局字线继续编程在相同平面上尚未达到其目标阈值电压的其它寻址条带。当全部寻址的TFT已经被读取验证为正确编程时，该编程/读取-验证顺序终止。芯片上处于休眠状态的全部块(即它们不被频繁地访问)，应该优选地断电，例如通过将其有源条带上的电压和导体设置为接地电位。
当使用MLC时，可以通过并行编程全部目标电压状态来加速多个阈值电压状态中的正确一个的编程。首先，将全部寻址的有源条带的电容器360(参见例如通过图3a的连接270和预充电字线208-CHG)预充电到数个电压(例如，0、1.5、3.0或4.5V，如果要在每个TFT中储存两位信息)中的一个。然后将～20V脉冲施加到寻址的全局字线，其将TFT的电荷俘获层暴露于不同的有效隧穿电压(即，分别为20、18.5、17或15.5V)，导致四个阈值电压中的正确一个在单个粗略编程步骤中被编程。此后，可以在个别TFT级别处施加精细编程脉冲。
因为块中每个有源条带的本征寄生电容C，所以在所寻址的全局字线上施加高压脉冲之前，块中全部平面上的全部有源条带可以将其预充电电压状态设置在适当的位置(或者并联地或者顺序地)。因此，可以实现许多TFT的并发编程。例如，在图1a-2中，一个页113中的全部TFT或一个片114中的全部页可以在一个高压脉冲顺序中进行过程编程。此后，可以实施个别的读取-验证，并且在必要时，将正确编程的有源条带重置为编程禁止模式。预充电是有利的，因为编程时间相对较长(例如，约100微秒)，而对全部电容器360进行预充电或对寻址的TFT的读取验证可以在约100纳秒(或快1000倍)的时间段内实施。因此，在单个全局字线编程顺序中编程大量TFT是有利的，并且这是可能的，因为直接隧穿或电场协助隧穿的编程机制编程每个TFT仅需要小电流。编程通常需要在电荷俘获材料中俘获一百个或更少的电子以将TFT阈值移位一个或多个伏特，并且这些电子可以很容易地从预充电到有源串的寄生电容器上的电子储存器提供，只要该串具有足够数目的对寄生电容有贡献的TFT。
值得注意的是，因为使用常规的沟道热电子注入机制对TFT进行编程(与通过隧穿编程相比，需要数个数量级的更多的电子)以充分移位一个TFT的阈值电压的效率较低，因此沟道热电子注入不适合与依赖于预充电多个有源条带的实施例共同使用。相反，在编程期间，沟道热电子注入编程需要到寻址的源极和漏极区域的硬接线连接，因此严重限制了进行并行编程的能力。
擦除操作
对于一些电荷俘获层，通过俘获的电子电荷的反向隧穿或通过空穴隧穿以电中和俘获的电子来完成擦除。擦除比编程更慢，并且可能需要数十毫秒的擦除脉冲。因此，擦除操作频繁地在块级别或在多个块级别实现，经常在后台模式中实现。要擦除的块被标记为预充电到它们的预定的擦除电压，随后并发地擦除全部标记的块并中断已经被验证被正确擦除的那些块的擦除，同时继续擦除其它标记的块。通常，可以通过经由支柱290(图3a，4d，2k-1)的连接将～20V施加到每个有源条带的P-子层222(图2b-1)来实施块擦除，同时保持块中的全部全局字线为0V。然而，因为支柱290不能在使用金属子层224的实施例中采用，因为它们在不同的平面之间提供过量泄漏的路径，在不存在到P-沟道222的衬底触点的情况下擦除块中的全部TFT的一个替代方法是，通过将P-子层222掺杂到1×1017/cm3至1×1018/cm3的相对高的范围，以便增加N+P-反向偏置传导特性。然后，当要被擦除的全部有源条带的N+子层221和223升高到(通过图2c的衬底连接206-0)时，反向结泄漏使P-子层222(沟道区域)上的电压在20V附近，通过将俘获在电荷俘获层中的电子喷射到具有保持在～0V的局部字线的全部TFT的P-子层222中来启动隧穿擦除。
部分块擦除也是可能的。例如，如果仅擦除一个或多个所选择的片114(图6b)上的TFT，则通常由块100中的全部有源条带共享的支柱290连接到衬底电路(例如，图5b中的衬底电路262-0)，以将高的擦除电压Verase提供给块中的全部TFT的P-子层222(沟道)。除了被选择用于擦除的片之外的块中的全部片的全局字线被保持在半擦除电压～10V或者它们被浮置。要擦除的一个或多个片使其全局字线在擦除脉冲的持续时间内达到～0V。该方案要求条带选择解码器采用高压晶体管，其能够承受其结处的擦除电压Verase～20V。替代地，除了寻址的全局字线之外的全部字线保持在零伏特，同时将寻址的全局字线脉冲到从衬底提供的-20V并将平面202-0至202-7中的全部有源条带充电到0V。该方法允许对共享寻址的全局字线的全部TFT的一个或多个ZX片114进行部分块擦除。
部分块擦除可以采用其它方案。例如，如果要擦除一个或多个所选择的ZX片而要擦除禁止全部其它的ZX片；块中的全部全局字线首先保持在0V，而块中的全部串从衬底充电到半选择电压～10V，并且然后通过关闭在衬底270中的它们的访问选择晶体管(未示出)来保持隔离(浮置)。然后，块中的全部全局字线升高到～10V，从而通过电容耦接将全部有源串上的电压升高到～20V。然后，将要擦除的一个或多个ZX片的全局字线变为0V，而剩余的全局字线在擦除脉冲的持续时间内继续保持在10V。注意，为了选择用于部分块擦除的有源条带，它们在衬底270中的访问晶体管可能需要是高压晶体管，其在超过编程操作或擦除操作所需要的时间的持续时间内能够在有源条带上保持电荷～20V。擦除脉冲的幅度和持续时间应使得大多数TFT被擦除到零伏与一伏之间的略微增强模式阈值电压。一些TFT可能超过并被擦除到耗尽模式(即，具有略微负的阈值电压)。作为擦除顺序的一部分，这样的TFT需要在擦除脉冲终止之后被软编程为略微增强模式阈值电压。
高度缩放的短沟道TFT中的边场辅助横向跳跃隧穿擦除
如在先在本公开中讨论，本发明的有源条带可以使用超短沟道TFT(例如，图5g中的实施例EMB-3A的TFT TR 585的P-子层522可以具有短至10nm的有效沟道长度L)制成。图7是实施例EMB-3A的有源层502-7的ZX平面的横截面，更详细地示出了图5g的短沟道TFT TR585，其中N+子层521充当源极，并且N+子层523充当漏极，并且P-子层522充当与电荷储存材料531和字线208W相结合的沟道。图7图示了使用电荷俘获材料531-CT内的俘获电子机制的横向跳跃(如箭头577所示)来擦除足够短的沟道长度L的TFT，伴随在椭圆形空间574中的边缘电场下电子隧穿进入N+子层521和N+子层523(如箭头578所示)，该在椭圆形空间574中的边缘电场由字线208W上的电压(～0V)和N+子层521和523两者上的电压(～20V)提供。
如图7所示，电荷俘获层531由隧穿电介质子层531-T、电荷俘获子层531-CT(例如，富硅氮化硅)和阻挡电介质子层531-B组成。因为其沟道长度非常短，所以上覆沟道(即P-子层522)受到局部字线208W与N+子层521(源极区域)和N+子层523(漏极区域)之间的边缘电场(在图7中用虚线椭圆形574表示)的强烈影响。
在擦除期间，如箭头573和576所示，通过分别隧穿到源极区域(N+子层521)和漏极区域(N+子层523)来移除在电荷俘获层531-CT俘获的电子(由虚线575表示)，源极区域(N+子层521)和漏极区域(N+子层523)均保持在高擦除电压Verase～20V。在某些情况下，P-沟道522上的电压Verase可以低于特别是如果未提供P-支柱290或者不能从衬底提供完全的 以使得在P-子层522附近俘获的电子的隧穿擦除可能效果较差。然而，边缘电场574辅助电荷俘获子层531-CT的富硅氮化硅中的电子的横向迁移(即，侧向，如箭头577所示)。这种横向迁移通常被称为跳跃或Frankel-Poole传导，这是由于电子被吸引到附近的源极和漏极区域的～20V。一旦电子足够靠近源极区域和漏极区域迁移，电子就可以隧穿电荷俘获子层531-CT，如箭头578所示。这种边缘场辅助擦除机制在较短沟道长度(例如，在5纳米至40纳米的范围内)的情况下变得越来越有效，条件是短沟道的源极-漏极泄漏是可容忍的。对于高度缩放的沟道长度，通过使P-子层522尽可能薄(例如，在8至80纳米厚的范围内)来抑制源极-漏极泄漏，以使得当晶体管处于“关闭”状态时，很容易在其厚度上耗尽。
三维阵列中的准易失性随机访问TFT存储器串
上述电荷俘获材料(例如，ONO堆叠)具有长的数据保留时间(通常以许多年度量)，但耐久性低。耐久性是储存晶体管在一些写入擦除周期后性能退化的度量。对于需要频繁数据重写的一些储存应用小于约10000个周期的耐久性被认为太低。然而，本发明的实施例EMB-1、EMB-2和EMB-3的NOR串可以提供电荷俘获材料，电荷俘获材料显著地减少保留时间，但显著地增加耐久性(例如，将保留时间从许多年减少到几分钟或几小时，同时将耐久性从写入/擦除周期一万次增加到写入/擦除周期几千万次)。例如，在ONO膜中或电荷俘获层的类似组合中，隧穿电介质层(通常为5-10nm的氧化硅)可以减薄到3纳米或更小，由另一种电介质(例如，氮化硅或SiN)完全替换或不能简单地消除。类似地，电荷俘获材料层可以是更富含硅的氮化硅(例如，Si1.0N1.1)，其比常规Si3N4更富含硅。在适度的正控制栅极编程电压下，电子可以直接隧穿(与电场协助隧穿不同，电场协助隧穿通常需要更高的编程电压)通过较薄的隧穿电介质层进入到氮化硅电荷俘获材料层中。在氮化硅电荷俘获层中电子可以临时被俘获几分钟、几小时或几天。电荷俘获氮化硅层和阻挡层(例如，氧化硅、氧化铝或其它高K电介质)防止电子逃逸到控制栅极(即，字线)。然而，被俘获的电子最终将泄露回有源条带的N+子层221和223以及P-子层222，因为电子带负电并相互排斥。即使在延展的周期之后3nm或更小的隧穿电介质层局部破坏，被俘获的电子也缓慢地离开它们在电荷俘获材料中的俘获。
电荷储存材料的其它组合也可以导致高耐久性但较小的保留(“半易失性”或“准易失性”)TFT。这样的TFT可能需要定期写入刷新或读取刷新以补充丢失的电荷。因为实施例EMB-1、EMB-2和EMB-3的TFT通过在TFT中包含任何高耐久性电荷俘获层而提供具有低延迟的类似DRAM的快速读取访问时间，具有这样的TFT的NOR串阵列可以用于当前需要DRAM的一些应用中。这样的NOR串阵列优于DRAM的优点包含：低得多的每位成本，因为DRAM不能容易地构建在三维块中，以及低得多的功耗，因为与当前DRAM技术所需的每64毫秒相比，刷新周期仅需要大约每几分钟运行一次或每几个小时运行一次。本发明的NOR串阵列的准易失性实施例适当地调整编程/读取/擦除条件以并入周期性数据刷新。例如，因为每个准非易失性TFT频繁地被读取刷新或编程刷新，所以不必“硬编程”TFT以提供在“0”和“1”状态之间的大的阈值电压窗口，这对于非易失性TFT是通常的，在非易失性TFT中需要至少10年的数据保留。例如，与通常支持10年保留的TFT的1V至3V相比，准易失性阈值电压窗口可以低至0.2V至1V。
用于准易失性NOR串的读取、编程、裕度读取、刷新以及擦除操作
本发明的准易失性NOR串或片可以用作许多存储器应用中的一些或全部DRAM的替代物，例如，用于支持计算机主板(“母板“)上的中央处理单元(CPU)操作或微处理器操作的存储器装置。这些应用中的存储器装置通常需要能够快速随机读取访问并具有非常高的周期耐久性。在该能力下，本发明的准易失性NOR串采用与非易失性NOR实现方式类似的读/编程/禁止/擦除顺序。此外，因为储存在编程的TFT上的电荷缓慢地泄漏，所以需要通过在读取错误之前重新编程TFT来补充损失的电荷。为了避免读取错误，可以采用“裕度读取”条件来确定是否需要编程刷新操作，这是本领域技术人员公知的。裕度读取是一种早期检测机制，用于在太晚而不能将TFT恢复到其正确的编程状态之前，识别哪个TFT不久将失败。准易失性TFT通常以减少的编程电压(Vpgm)、编程禁止电压(Vinhibit)或擦除电压(Verase)进行编程、编程禁止或擦除，或者使用较短的脉冲持续时间进行编程、编程禁止或擦除。减少的电压或更短的脉冲持续时间导致储存材料上的电介质应力减少，因此耐久性改善了几个数量级。块中的全部片可能需要在裕度条件下进行周期性读取，以早期检测由于来自其电荷储存材料的电荷泄漏而导致的编程TFT的过度阈值电压移位。例如，擦除阈值电压可以是0.5V±0.2V，并且编程的阈值电压可以是1.5V±0.2V，以使得正常读取电压可以设置为～1V，而裕度读取可以设置为～1.2V。需要读取需要编程刷新的任何片，然后将其正确地重新编程到相同块中的相同片或擦除的片，或者将其正确地重新编程到另一个在先擦除的块中的相同片或擦除的片。准易失性TFT的多次读取可能导致干扰擦除或编程阈值电压，并且可能需要将片重写到另一个擦除的片中。通过在读取期间减少施加到控制栅极以及源极和漏极区域的电压来抑制读取干扰。然而，重复读取可能累积地引起读取错误。通过要求使用纠错码(“ECC”)编码数据，可以恢复这样的错误。
对本发明的准易失性存储器的正确操作的一个具有挑战性的要求是能够读取和编程刷新大量的TFT、NOR串、页或片。例如，准易失性1太位芯片具有～8000000个片，每个片128K bit。假设可以并行编程刷新TFT的8个片(～1百万个；例如，8个块中的每一个中的一个片)，并假设编程刷新时间为100微秒，则可以在～100秒内对整个芯片进行编程刷新。这种大规模的并行性在本发明的存储器装置中成为可能，主要是因为两个关键因素；1)电场协助隧穿或直接隧穿需要每个TFT极低的编程电流，允许在不扩大过度功率的情况下编程前所未有的100万或更多个TFT；以及2)长NOR串固有的寄生电容使得能够预充电并临时保持在多个NOR串上的预充电电压。这些特性允许首先在裕度读取模式下读取不同块上的多个页或片，以确定是否需要刷新，并且如果需要，则页或片将单独预充电以用于程序或程序禁止，并且然后在单个并行操作中编程刷新。平均保留时间为～10分钟或更长的准易失性存储器将允许系统控制器有充分的时间进行正确的编程刷新，并保持在ECC恢复能力范围内的低错误率。如果整个1太位的芯片每10分钟刷新一次，那么这样的芯片优于通常的64毫秒刷新DRAM芯片，或者说频率低1000倍，因此消耗少得多的功率来操作。
图8a以简化形式示出了现有技术的储存系统800，其中微处理器(CPU)801在采用NAND闪存芯片804的闪存固态驱动器(SSD)中与系统控制器803通信。SSD模拟硬盘驱动器，并且NAND闪存芯片804不直接与CPU 801通信并具有相对长的读取延迟。图8b以简化形式示出了使用本发明的存储器装置的系统架构850，其中非易失性NOR串阵列854或准易失性NOR串阵列855(或两者)由CPU 801通过一个或多个输入和输出(I/O)端口861直接访问。I/O端口861可以是用于NOR串阵列854和855的数据流式输入或流式输出的一个或多个高速串行端口，或者它们可以是8位、16位、32位、64位、128位或可以随机访问的任何大小宽度的字，一次一个字。例如，可以使用DRAM兼容的DDR4和未来更高速的工业标准存储器接口协议或用于DRAM、SRAM或NOR闪存的其它协议来提供这样的访问。I/O端口862处理储存系统管理命令，其中闪存存储器控制器853转换CPU命令以用于存储器芯片管理操作和以用于编程到存储器芯片中的数据输入。另外，CPU 801可以使用数个标准格式(例如，PCIe，NVMe，eMMC，SD，USB，SAS或多Gbit高数据速率端口)中的一个来使用I/O端口862写入和读取储存的文件。I/O端口862在系统控制器853与存储器芯片中的NOR串阵列之间通信。
保持系统控制器(例如，图8b的系统控制器853)离开存储器芯片是有利的，因为每个系统控制器通常管理多个存储器芯片，以使得它尽可能地与连续的正在进行的裕度读取/编程刷新操作脱离，这可以通过简单的片上状态机、定序器或专用微控制器更有效地控制。例如，可以由片外控制器来或者由专用逻辑或状态机在片上来为输入数据生成奇偶校验位(1位)或更强大的ECC字(通常，在几位至70位或更多位之间)，并且将其与被编程的页或片共同储存。在裕度读取操作期间，将针对寻址页在芯片上生成的奇偶校验位与储存的奇偶校验位进行比较。如果两位不匹配，则控制器在标准读取(即非裕度)下再次读取寻址的页。如果这给出了奇偶校验位匹配，则控制器会将正确的数据重新编程到页中，即使它尚未完全损坏。如果奇偶校验位不匹配，则片上专用ECC逻辑或片外控制器将进行干预以检测并纠正坏位并优选地将正确数据重写到另一个可用页或片中，并永久地退出错误页或片。为了加速片上ECC操作，在不离开芯片的情况下使用片上异或或其它逻辑电路来快速找到ECC匹配是有利的。替代地，存储器芯片可以具有一个或多个专用于与控制器通信的高速I/O端口，用于ECC和其它系统管理工作(例如，动态缺陷管理)，以便不干扰低延迟数据I/O端口。由于在过度编程/擦除周期之后的TFT磨损导致在存储器芯片的寿命期间读取或编程刷新操作的频率可能变化，所以控制器可以在每个块中(优选地在高速缓存片中)储存一个值，该值指示刷新操作之间的时间间隔，该时间间隔跟踪块的周期计数。此外，芯片或系统可以具有温度监控电路，其输出数据用于随着芯片温度调节刷新频率。应该清楚的是，本文所使用的示例只是可用于使用快速纠正或替换错误页或片来实现自动编程刷新的数个顺序中的一个。
在1太位芯片的示例中，该1太位芯片在任何时候刷新4000个块中的仅8个块或者刷新全部块的0.2％或更少，编程刷新操作可以在后台模式下进行，而全部其它块可以与它们的预充电、读取、编程和擦除操作并行进行。如果0.2％与99.8％的块之间地址冲突，则系统控制器仲裁访问中的一个更加紧急。例如，系统控制器可以中断编程刷新以优先快速读取，然后返回以完成编程刷新。
总之，在本发明的集成电路存储器芯片中，每个有源条带及其多个相关联的导电字线被构造为单端口隔离电容器，其可以被充电至在读取、编程、编程禁止或擦除操作期间半浮置保持(即，通过衬底电路中的串选择晶体管泄漏电荷)的预定电压。每个有源条带的隔离半浮置电容器(与编程或擦除与有源条带相关联的NOR串中的TFT所需的极低的电场协助隧穿电流或直接隧穿电流耦接)可以顺序地或并发地编程、擦除或读取大量随机选择的块。在集成电路存储器芯片内，第一组块中的一个或多个块的NOR串首先被预充电然后被共同擦除，而一个或多个其它组块中的NOR串首先被预充电然后被共同编程或读取。此外，可以顺序地或并发地进行第一组块的擦除和第二组块的编程或读取。休眠的块(例如，储存很少改变的档案库数据的块)优选地保持在半浮置状态，优选地在其NOR串和导体设置在接地电位之后与衬底电路隔离。为了利用这些准浮置NOR串的大规模并行读取和编程带宽，集成电路存储器芯片在其中并入多个高速I/O端口是有利的。数据可以片上路由到这些I/O端口或从这些I/O端口路由，例如来提供多个沟道以用于字宽随机访问，或者用于芯片流出(读取)的串行数据流或芯片流入(编程或写入)的串行数据流。
提供以上详细描述是为了说明本发明的具体实施例，而不是限制性的。在本发明的范围内的许多变化和修改是可能的。在所附权利要求中阐述了本发明。
Claims (41)
1.一种存储器结构，包括：
具有实质平坦的表面的半导体衬底，其中所述半导体衬底具有形成在其中的电路；
有源条带的第一堆叠和有源条带的第二堆叠，所述有源条带的第一堆叠和所述有源条带的第二堆叠形成在所述半导体衬底的表面上并沿第一方向由预定距离分开，其中有源条带的每个堆叠包括两个或更多个有源条带，所述两个或更多个有源条带在两个或更多个隔离的平面上彼此叠放并沿第二方向彼此实质纵长对齐，所述第二方向实质平行于所述平坦的表面，并且其中每个有源条带包括设置在第二半导体层与第三半导体层之间的第一导电类型的第一半导体层，所述第二半导体层和所述第三半导体层各自为第二导电类型，所述第一半导体层、第二半导体层和第三半导体层各自包括多晶硅或硅锗；
电荷俘获材料；以及
多个导体，每个导体沿实质垂直于所述平坦的表面的第三方向纵长延展，每个导体在所述导体的组内，该组导体设置在有源条带的所述第一堆叠与有源条带的所述第二堆叠之间并由所述电荷俘获材料与有源条带的每个堆叠分开，从而在每个有源条带中形成至少一个NOR串，每个NOR串包含含有两个或更多个薄膜储存晶体管的多个薄膜晶体管，所述多个薄膜晶体管由所述有源条带的第一半导体层、第二半导体层和第三半导体层及其相邻的电荷俘获材料以及所述组内的所述导体形成，其中，(a)每个有源条带中的所述第一半导体层、第二半导体层和第三半导体层分别提供所述薄膜晶体管的沟道区域、源极区域和漏极区域，(b)每个有源条带的所述薄膜晶体管共享公共的源极区域和漏极区域，并且(c)所共享的源极区域和共享的漏极区域中的一个相对于所述电路被电隔离，除非所述有源条带中形成的薄膜晶体管的选择的组中的一个或多个被施为导通以由通过另一共享区域的电流将被电隔离的共享区域的寄生电容器或本征电容器充电到预定电压。
2.根据权利要求1所述的存储器结构，进一步包括沿所述第一方向形成的第二多个导体，所述第二多个导体各自将所述半导体衬底的表面处的所述电路的一部分连接到第一多个导体中选择的导体，所述第一多个导体充当所述薄膜储存晶体管的栅极电极。
3.根据权利要求2所述的存储器结构，其中所述第二多个导体形成在所述平坦的表面与所述有源条带之间，所述存储器结构进一步包括沿所述第一方向形成在所述有源条带上方的第三多个导体，所述第三多个导体各自将所述半导体衬底的表面处的所述电路的一部分连接到充当所述薄膜储存晶体管的栅极电极的、所述第一多个导体中的选择的导体。
4.根据权利要求3所述的存储器结构，其中连接到所述第二多个导体的所述第一多个导体中的所选择的导体和连接到所述第三多个导体的所述第一多个导体中的选择的导体设置在有源条带的相对侧上。
5.根据权利要求1所述的存储器结构，其中每个有源条带进一步包括至少一个金属层，所述金属层与所述第二半导体层和所述第三半导体层中的一个或两个电接触，并且与所述第二半导体层和所述第三半导体层中的一个或两个实质纵长对齐。
6.根据权利要求1所述的存储器结构，其中在读取或编程操作期间，仅与NOR串的寻址的储存晶体管相关联的所述导体暂时升高到所述读取或所述编程操作所需的所述预定电压，而与所述NOR串的全部其它储存晶体管相关联的导体保持在低于擦除的储存晶体管的阈值电压的电压。
7.根据权利要求1所述的存储器结构，其中储存在所述储存晶体管的一个或多个中的数据具有短于一年的数据保留时间和大于10000个编程/擦除周期的编程/擦除周期耐久性。
8.根据权利要求1所述的存储器结构，进一步包括在所述第一半导体层与所述第二半导体层之间以及在所述第二半导体层与所述第三半导体层之间的掺杂剂扩散阻挡层。
9.根据权利要求1所述的存储器结构，其中每个薄膜储存晶体管的所述沟道区域由第一导电类型的半导体材料的支柱连接到所述半导体衬底，其中所述半导体衬底通过所述支柱为每个薄膜储存晶体管的所述沟道区域提供预定的反向偏置电压，所述反向偏置电压抑制在读取操作期间的阈值以下的泄漏或在擦除操作期间的擦除电压。
10.根据权利要求1所述的存储器结构，其中所述沟道区域的长度足够短，以通过在所述第一半导体层、第二半导体层和第三半导体层与第一多个导体中的对应导体之间的边缘电场下横向跳跃传导以及隧穿储存的电荷来实现擦除。
11.根据权利要求1所述的存储器结构，其中每个NOR串是可单独寻址的，并且其中多个所述NOR串中的每个中的储存薄膜晶体管被同时编程、擦除和读取。
12.根据权利要求1所述的存储器结构，其中所述半导体衬底的表面处的所述电路选择性地将所述本征电容器充电到读取电压、编程电压、编程禁止电压、擦除电压或用于设置被指定为参考串的NOR串的可编程薄膜晶体管的电压中的一个。
13.根据权利要求12所述的存储器结构，其中在选择的多个NOR串的每个中的选择的薄膜储存晶体管的读取操作期间，(i)所选择的NOR串的每个中的薄膜储存晶体管的所选择的组将所述NOR串的所述第二半导体层和第三半导体层中的浮置的一个的本征电容器充电到来自所述半导体衬底的表面处的所述电路的预定电压；(ii)此后，每个选择的NOR串的所述第二半导体层和第三半导体层中的另一个被充电到读取感测电压，并且被连接到所述半导体衬底的表面处的所述电路中的感测放大器；(iii)与所选择的薄膜储存晶体管相关联的、第一多个导体中的对应导体被设置为一系列预定的读取电压或电压斜升，而所述第一多个导体中的所有未选择的导体保持处于其不导通状态。
14.根据权利要求1所述的存储器结构，其中在编程操作期间，所选择的薄膜储存晶体管的源极区域、漏极区域和沟道区域的本征电容器被各自暂时预充电到虚拟接地电压或编程禁止电压。
15.根据权利要求1所述的存储器结构，其中所述半导体衬底的表面处的所述电路包括数据完整性电路，所述数据完整性电路在检测到错误时将所述错误通信到片上纠错电路或外部系统控制器，从而使得所述片上电路或所述外部系统控制器能够实施数据恢复和编程刷新操作。
16.根据权利要求1所述的存储器结构，其中所述第一半导体层设置在由移除全部或部分牺牲层而得到的空腔或凹槽中。
17.根据权利要求16所述的存储器结构，其中当在所述导体与所述第二半导体子层和所述第三半导体子层之间施加适当的电压时，所述第一半导体子层具有足够薄以被容易地耗尽的厚度。
18.根据权利要求16所述的存储器结构，其中形成在有源条带的相对侧上的相邻NOR串具有其相应的沟道，所述沟道由窄脊彼此隔离。
19.一种在集成电路中形成在半导体衬底上的存储器结构，包括以多个堆叠布置的非易失性或准易失性薄膜晶体管的隔离的NOR串，所述堆叠沿第一方向间隔开，其中每个NOR串从所述半导体衬底中的电路被单独访问，以将NOR串的本征电容临时充电到预定电压，所述预定电压选自用于编程、编程禁止、擦除或读取所述NOR串中的个别薄膜晶体管的电压，并且其中每个NOR串中的所述薄膜晶体管共享源极子层和漏极子层，每个薄膜晶体管进一步包括沟道子层、字线导体以及在字线导体与沟道子层之间的电荷俘获材料，并且
所共享的源极子层和所共享的漏极子层中的一个相对于所述电路被电隔离，除非所述薄膜晶体管中的一个或多个被施为导通以由通过另一共享的子层的电流将被电隔离的共享的子层的寄生电容器或本征电容器充电到预定电压。
20.根据权利要求19所述的存储器结构，其中所述NOR串在每个堆叠中彼此叠放布置，每个NOR串沿与所述半导体衬底实质平行的第二方向延展，所述半导体衬底具有沿与所述半导体衬底实质垂直的第三方向延展的间隔开的字线导体，并且其中所述薄膜晶体管中的电流沿实质平行于所述第三方向的方向流动。
21.根据权利要求19所述的存储器结构，其中所述NOR串被提供了彼此叠放的间隔开的字线导体，每个所述字线导体沿与所述半导体衬底实质平行的第二方向延展，每个NOR串沿实质垂直于所述半导体衬底的第三方向延展，并且其中所述薄膜晶体管中的电流沿实质平行于所述第二方向的方向流动。
22.根据权利要求19所述的存储器结构，其中所述NOR串中的选择的NOR串被单独地寻址和充电，并且以一个或多个NOR串的组共同编程、编程禁止、擦除或读取。
23.根据权利要求19所述的存储器结构，其中在形成所述沟道子层之前，在每个NOR串的所共享的源极子层与漏极子层之间提供牺牲子层，其中所述牺牲子层被部分或全部选择性地蚀刻，以在所共享的源极子层与漏极子层之间形成空腔。
24.一种存储器电路，包括：
半导体衬底，所述半导体衬底具有实质平坦的表面并包含在其中和其上形成的电路；
在所述半导体衬底的平坦的表面上形成的电介质层；
形成在所述电介质层上的半导体结构，包括设置在第二半导体子层与第三半导体子层之间的第一导电类型的第一半导体子层，所述第二半导体子层和所述第三半导体子层各自为第二导电类型，所述第一半导体子层、第二半导体子层和第三半导体子层为所述半导体结构提供侧壁；
实质在所述半导体结构外部的导体，所述导体与所述第一半导体子层的一部分实质对齐；以及
电荷储存层，所述电荷储存层设置在所述导体与所述半导体子层的对齐部分之间的所述半导体结构的侧壁上，其中所述第一半导体子层、第二半导体子层和第三半导体子层分别提供薄膜储存晶体管的沟道区域、源极区域和漏极区域，其中所述导体向所述薄膜储存晶体管提供栅极电极，并且其中所述薄膜储存晶体管共享所述第二半导体子层和所述第三半导体子层，并且所共享的所述第二半导体子层和所述第三半导体子层中的一个相对于在所述半导体衬底中形成的所述电路被电隔离，除非所述沟道区域被施为导通以由通过另一共享的半导体子层的电流将被电隔离的共享的半导体子层的寄生电容器或本征电容器充电到预定电压。
25.根据权利要求24所述的存储器电路，其中所述第二半导体子层和所述第三半导体子层之间的分隔具有由牺牲材料实质限定的厚度，并且其中在从所述第二半导体子层与所述第三半导体子层之间移除所述牺牲材料的至少一部分之后提供所述第一半导体子层。
26.根据权利要求25所述的存储器电路，其中所述牺牲材料的一部分保留在所述第二半导体子层与所述第三半导体子层之间，以提供机械支持和隔离。
27.根据权利要求24所述的存储器电路，进一步包括在所述第一半导体子层与所述第二半导体子层和所述第三半导体子层中的一个或两个之间的掺杂剂扩散阻挡层。
28.一种半导体制造工艺，包括：
提供半导体衬底并在其中和其上形成电路；
提供包含触点的第一层导电接线；
在所述半导体衬底上提供多个有源层和掩埋触点，每个有源层包括第一导电类型的第一半导体层，所述第一半导体层在第二导电类型的第二半导体层与第二导电的第三半导体层之间，其中除了在所述掩埋触点处之外，每个有源层由电介质层与下有源层或所述半导体衬底电隔离，其中所述掩埋触点将每个有源层的所述第二半导体层或所述第三半导体层中的一个或多个连接到所述半导体衬底的所述电路；
各向异性地图案化和蚀刻所述多个有源层，以提供沿第一方向彼此分开的第一组沟槽，以及将所述第一层导电接线的触点暴露在所述沟槽的底部，所述沟槽具有在第二方向上纵长延伸的侧壁，所述第一方向和所述第二方向实质平行于所述半导体衬底的表面；
在所述沟槽的侧壁上共形地提供电荷俘获材料；
用导电材料填充所述沟槽；
图案化和蚀刻所述导电材料的一部分，使得剩余的导电材料形成多个导体，所述导体(i)沿实质垂直于所述半导体衬底的表面的第三方向纵长延展以及(ii)在所述触点处形成电连接；
除了在暴露所述导体的多个触点开口处之外，在所述有源层上提供一层电介质材料；并且
提供第二层导电接线，所述导电接线将在所述触点开口处所暴露的导体连接到所述半导体衬底中的所述电路。
29.根据权利要求28所述的工艺，其中所述电荷俘获材料被提供为具有这样的厚度，所述厚度使得当在所述导体之一与所述第一半导体层、第二半导体层和第三半导体层之间施加超过预定值的电压时，来自所述第一半导体层、第二半导体层和第三半导体层的电子通过电场协助隧穿或直接隧穿机制隧穿到所述电荷俘获材料中。
30.根据权利要求28所述的工艺，其中所述电荷俘获材料被提供为具有这样的厚度，所述厚度使得来自所述第二半导体层和所述第三半导体层中的一个的电子通过沟道热电子注入机制注入到所述沟道上的所述电荷俘获材料中。
31.一种用于三维存储器块的半导体制造工艺，包括：
提供半导体衬底并在其中和其上形成电路；
形成第一组低电阻率导体接线，所述第一组低电阻率导体接线在所述半导体衬底上方并通过通孔开口连接到所述电路；
沉积和平坦化第一隔离层；
在所述第一隔离层中形成第一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；
在所述第一隔离层上形成半导体材料的第一平面，半导体材料的所述第一平面包括第一牺牲材料的层以及第一导电类型的第二半导体子层和第一导电类型的第三半导体子层，所述第一牺牲材料的层限定用于要形成的第一半导体子层的空间，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中所述第一组掩埋触点在所述第二半导体子层或所述第三半导体子层与所述半导体衬底中的所述电路之间提供电接触；
图案化并移除半导体材料的所述第一平面的部分，以为下一组所述掩埋触点腾出空间；
重复预定次数的以下步骤：(i)沉积和平坦化附加的隔离层；(ii)形成所述下一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；(iii)在所述附加的隔离层和所述下一组掩埋触点上形成以提供半导体材料的附加平面，半导体材料的所述附加平面包括所述第一牺牲层的层以及所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中半导体的所述附加平面的附加第二半导体层或第三半导体子层由附加组的掩埋触点中的一个电接触；以及(iv)图案化和移除半导体材料的所述附加平面的部分，以为附加的下一组掩埋触点提供空间；并且
图案化和各向异性地蚀刻所述隔离层和半导体材料的所述平面，以形成有源条带的阵列。
32.根据权利要求31所述的工艺，进一步包括同时退火所述第一平面和半导体材料的每个所述附加平面，以激活所述第二半导体子层和所述第三半导体子层中的掺杂剂。
33.根据权利要求31所述的工艺，其中有源条带的所述阵列包括有源条带的多个堆叠，每个堆叠由第一组沟槽中的一个沿第一方向与相邻的堆叠分开，每个堆叠具有在第二方向上纵长延伸的侧壁，所述第一方向和所述第二方向实质平行于所述半导体衬底的表面。
34.根据权利要求33所述的工艺，进一步包括：
使用第二牺牲材料在有源条带的所述堆叠之间填充所述沟槽；
通过部分地蚀刻所述第二牺牲材料形成第二组沟槽，以暴露有源条带的所述堆叠的一个或两个侧壁的部分以及有源条带的每个堆叠的底部；以及
从所有有源条带移除所述第一牺牲材料的至少一部分，其中使用蚀刻剂进行所述移除，所述蚀刻剂在不物质上蚀刻每个有源条带中的所述第二半导体子层和所述第三半导体子层或第二牺牲材料的情况下选择性地移除所述第一牺牲材料，并且其中所述移除在每个有源条带中的半导体子层的所述第二半导体子层与所述第三半导体子层之间形成凹槽或空腔。
35.根据权利要求34所述的工艺，进一步包括将第二导电类型的所述第一半导体子层沉积到所述凹槽或所述空腔中并与所述第二组沟槽的侧壁共形，以及然后除了从所述凹槽或所述空腔内部，从所述侧壁移除所述第一半导体子层。
36.根据权利要求35所述的工艺，进一步包括形成电荷储存层，所述电荷储存层与所述侧壁共形，并且在通过移除所述第二牺牲材料而暴露的第一组沟槽中的每个的底部上延展。
37.根据权利要求36所述的工艺，其中所述电荷储存层包括1-8nm厚的隧穿电介质膜，所述1-8nm厚的隧穿电介质膜通过化学或原子层沉积，或氧化硅的氧化，或氮化硅的氧化，或带隙工程氧化物-氮化物-氧化物电介质夹层而形成，所述工艺进一步包括沉积电荷俘获层，所述电荷俘获层包括4-8nm厚的富硅氮化硅，覆盖有选自氧化硅的4-15nm阻挡电介质膜或包含氧化铝、氧化铪及其一些组合的材料的高电介质常数膜。
38.一种用于三维存储器块的半导体制造工艺，包括：
提供半导体衬底并在其中和其上形成电路；
形成第一组低电阻率导体接线，所述第一组低电阻率导体接线在所述半导体衬底上方并通过通孔开口连接到所述电路；
沉积和平坦化第一隔离层；
在所述第一隔离层中形成第一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；
在所述第一隔离层上形成半导体材料的第一平面，半导体材料的所述第一平面包括第一牺牲材料的层以及第一导电类型的第二半导体子层和第一导电类型的第三半导体子层，所述第一牺牲材料的层限定用于要形成的第一半导体子层的空间，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中所述第一组掩埋触点在所述第二半导体子层或所述第三半导体子层与所述半导体衬底中的所述电路之间提供电接触；
图案化并移除半导体材料的所述第一平面的部分，以为下一组掩埋触点腾出空间；
重复预定次数的以下步骤：(i)沉积附加的隔离层；(ii)形成所述下一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；(iii)在所述附加的隔离层上形成半导体材料的附加平面，半导体材料的所述附加平面包括所述第一牺牲材料的层以及所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中半导体的所述附加平面的第二半导体子层和第三半导体子层中的一个或多个由该下一组掩埋触点中的一个电接触；以及(iv)图案化和移除半导体材料的所述附加平面的部分，以为附加的下一组掩埋触点提供空间；并且
图案化和各向异性地蚀刻所述隔离层和半导体材料的所述平面以形成有源条带的阵列，有源条带的所述阵列包括有源条带的多个堆叠，所述有源条带的多个堆叠沿第一方向由具有侧壁的第一组沟槽彼此分开，所述侧壁沿与所述半导体衬底的表面基本上平行的第二方向纵长延伸；
形成与有源条带的所述堆叠的暴露的侧壁共形的电荷储存层；
图案化和蚀刻所述电荷储存层中的开口，以暴露有源条带的每个堆叠的一个或两个侧壁中的区域；
选择性地从所暴露的侧壁蚀刻每个有源条中的第一牺牲材料，以在所述第二半导体子层和所述第三半导体子层之间形成一个或多个空腔；并且
将半导体材料沉积在所述空腔中和所述第一组沟槽中的暴露的沟槽的所选择的部分中，以在所述第一组沟槽的暴露的沟槽中形成第一半导体子层和半导体材料的支柱。
39.根据权利要求38所述的工艺，其中分开半导体材料的相邻平面的隔离层被蚀刻以创建气隙，所述气隙减小耦合在所述有源条带之间的寄生电容。
40.根据权利要求38所述的工艺，其中半导体材料的所述支柱部分地环绕每个堆叠中的所述有源条带，以在接近的有源条带之间电屏蔽。
41.根据权利要求40所述的工艺，其中半导体材料的所述支柱将每个有源条带的所述第一半导体子层连接到所述半导体衬底中的电路。
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|---|---|---|---|---|
| JP7203054B2 (ja) * | 2017-06-20 | 2023-01-12 | サンライズ メモリー コーポレイション | ３次元ｎｏｒ型メモリアレイアーキテクチャ及びその製造方法 |
| EP3891801A4 (en) * | 2018-12-04 | 2022-08-24 | Sunrise Memory Corporation | PROCESS FOR FABRICATION OF MULTILAYERY HORIZONTAL NOR THIN FILM MEMORY STRINGS |
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| TWI747369B (zh) * | 2019-07-09 | 2021-11-21 | 美商森恩萊斯記憶體公司 | 水平反或閘記憶體串之三維陣列製程 |
| WO2021048928A1 (ja) * | 2019-09-10 | 2021-03-18 | キオクシア株式会社 | メモリデバイス |
| KR20210036535A (ko) * | 2019-09-26 | 2021-04-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN115362436A (zh) * | 2020-02-07 | 2022-11-18 | 日升存储公司 | 准易失性系统级存储器 |
| CN111326864B (zh) * | 2020-03-13 | 2021-06-18 | 天津大学 | 耦合差分馈电双压缩模式贴片天线与太阳能电池一体化 |
| JP2021150486A (ja) | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
| US11653500B2 (en) * | 2020-06-25 | 2023-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array contact structures |
| CN112909015B (zh) * | 2021-03-08 | 2023-10-17 | 中国科学院微电子研究所 | Nor型存储器件及其制造方法及包括存储器件的电子设备 |
| KR102429142B1 (ko) * | 2021-07-22 | 2022-08-03 | 란데몬 에스피. 제트 오.오. | 베타 붕괴를 이용한 고도로 효과적인 온칩 진성 난수 생성기를 위한 방법 및 장치 |
| CN113782070A (zh) * | 2021-09-02 | 2021-12-10 | 西安紫光国芯半导体有限公司 | 自供电的非易失可编程芯片及存储装置 |
| WO2023112236A1 (ja) * | 2021-12-16 | 2023-06-22 | キオクシア株式会社 | 半導体記憶装置 |
| WO2024060021A1 (zh) * | 2022-09-20 | 2024-03-28 | 华为技术有限公司 | 一种三维存储阵列、存储器及电子设备 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339978A (ja) * | 1999-05-24 | 2000-12-08 | Sony Corp | 不揮発性半導体記憶装置およびその読み出し方法 |
| US6314046B1 (en) * | 1999-03-30 | 2001-11-06 | Sanyo Electric Co., Ltd. | Dual memory control circuit |
| CN101095198A (zh) * | 2004-12-29 | 2007-12-26 | 桑迪士克股份有限公司 | 非易失性存储器擦除作业中的字线补偿 |
| JP2009206451A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
| CN101814508A (zh) * | 2009-02-25 | 2010-08-25 | 三星电子株式会社 | 具有选择晶体管的集成电路存储器器件 |
| CN102263108A (zh) * | 2010-05-31 | 2011-11-30 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| KR20120085591A (ko) * | 2011-01-24 | 2012-08-01 | 김진선 | 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| CN103106226A (zh) * | 2011-07-29 | 2013-05-15 | 波音公司 | 更新关联存储器的系统 |
| CN105870121A (zh) * | 2014-12-28 | 2016-08-17 | 苏州诺存微电子有限公司 | 三维非易失性nor型闪存 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525529A (en) * | 1994-11-16 | 1996-06-11 | Texas Instruments Incorporated | Method for reducing dopant diffusion |
| JP3543905B2 (ja) * | 1997-03-19 | 2004-07-21 | シャープ株式会社 | 半導体記憶装置 |
| US6363389B1 (en) * | 1998-09-24 | 2002-03-26 | International Business Machines Corporation | Technique for creating a unique quasi-random row identifier |
| US7312505B2 (en) * | 2004-03-31 | 2007-12-25 | Intel Corporation | Semiconductor substrate with interconnections and embedded circuit elements |
| US7315916B2 (en) * | 2004-12-16 | 2008-01-01 | Sandisk Corporation | Scratch pad block |
| JP2006252624A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体記憶装置 |
| JP2007280505A (ja) * | 2006-04-06 | 2007-10-25 | Toshiba Corp | 半導体記憶装置 |
| JP2008276858A (ja) | 2007-04-27 | 2008-11-13 | Spansion Llc | 不揮発性記憶装置及びそのバイアス制御方法 |
| KR101391881B1 (ko) * | 2007-10-23 | 2014-05-07 | 삼성전자주식회사 | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법 |
| KR101559868B1 (ko) * | 2008-02-29 | 2015-10-14 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법. |
| US7898857B2 (en) * | 2008-03-20 | 2011-03-01 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| JP6006911B2 (ja) | 2008-10-30 | 2016-10-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| KR20100059655A (ko) * | 2008-11-25 | 2010-06-04 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 동작 방법 |
| US8148763B2 (en) * | 2008-11-25 | 2012-04-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor devices |
| JP2010251572A (ja) * | 2009-04-16 | 2010-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011028540A (ja) | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ |
| US8603890B2 (en) * | 2010-06-19 | 2013-12-10 | Sandisk Technologies Inc. | Air gap isolation in non-volatile memory |
| KR102072449B1 (ko) * | 2012-06-01 | 2020-02-04 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법 |
| WO2015025357A1 (ja) * | 2013-08-19 | 2015-02-26 | 株式会社 東芝 | メモリシステム |
| KR102432754B1 (ko) | 2013-10-21 | 2022-08-16 | 에프엘씨 글로벌 리미티드 | 최종 레벨 캐시 시스템 및 이에 대응하는 방법 |
| US10014317B2 (en) * | 2014-09-23 | 2018-07-03 | Haibing Peng | Three-dimensional non-volatile NOR-type flash memory |
| US9356105B1 (en) * | 2014-12-29 | 2016-05-31 | Macronix International Co., Ltd. | Ring gate transistor design for flash memory |
-
2017
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314046B1 (en) * | 1999-03-30 | 2001-11-06 | Sanyo Electric Co., Ltd. | Dual memory control circuit |
| JP2000339978A (ja) * | 1999-05-24 | 2000-12-08 | Sony Corp | 不揮発性半導体記憶装置およびその読み出し方法 |
| CN101095198A (zh) * | 2004-12-29 | 2007-12-26 | 桑迪士克股份有限公司 | 非易失性存储器擦除作业中的字线补偿 |
| JP2009206451A (ja) * | 2008-02-29 | 2009-09-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
| CN101814508A (zh) * | 2009-02-25 | 2010-08-25 | 三星电子株式会社 | 具有选择晶体管的集成电路存储器器件 |
| CN102263108A (zh) * | 2010-05-31 | 2011-11-30 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| KR20120085591A (ko) * | 2011-01-24 | 2012-08-01 | 김진선 | 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| CN103106226A (zh) * | 2011-07-29 | 2013-05-15 | 波音公司 | 更新关联存储器的系统 |
| CN105870121A (zh) * | 2014-12-28 | 2016-08-17 | 苏州诺存微电子有限公司 | 三维非易失性nor型闪存 |
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