KR20230042417A - 3차원 어레이에서 용량 결합된 비휘발성 박막 트랜지스터 스트링 - Google Patents

3차원 어레이에서 용량 결합된 비휘발성 박막 트랜지스터 스트링 Download PDF

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Abstract

다중 게이트 NOR 플래시 박막 트랜지스터(TFT) 스트링 어레이는 활동 스트립의 3차원 적층물로 구성된다. 각 활동 스트립은 기판 회로에 연결된 공유된 소스 서브층 및 공유된 드레인 서브층을 포함한다. 활동 스트립에서 데이터 저장은 인접한 로컬 워드선에 의해 제공되는 다수의 제어 게이트와 활동 스트립 사이의 전하 저장 요소에 의해 제공된다. 각 활동 스트립의 기생 정전용량은 이를 반-부유 상태로 만드는 공유된 소스 또는 가상 소스로의 배선 접지 연결을 제거하기 위해 사용된다. 활동 스트립 당 단일 포트(single port per active strip)를 통해 기판으로부터 일시적으로 공급되는 사전 충전 전압은 읽기, 프로그램, 프로그램-정지(program-inhibit) 및 삭제 동작 동안 요구되는 소스 및 드레인 상에 적절한 전압을 제공한다. 다수의 활동 스트립 상의 TFT는 분리되어 사전 충전될 수 있고, 그리고 나서 대량의 병렬 동작에서 함께 읽히고, 프로그램되며, 삭제될 수 있다.

Description

3차원 어레이에서 용량 결합된 비휘발성 박막 트랜지스터 스트링{CAPACITIVE-COUPLED NON-VOLATILE THIN-FILM TRANSISTOR STRINGS IN THREE DIMENSIONAL ARRAYS}
연관된 출원에 대한 상호 참조
본 발명은 2016년 8월 26일에 출원되고 명칭이 "Capacitive-Coupled Non-Volatile Thin-Film Transistor Strings in Three Dimensional Arrays"인 동시 계류중인 미국 정규특허출원("동시 계류중인 정규출원") 번호 제15/248,420호; (i) 2015년 9월 30일에 출원되고 명칭이 "Multi-gate NOR Flash Thin-film Transistor Strings Arranged in Stacked Horizontal Active Strips With Vertical Control Gates"인 동시 계류중인 미국 가출원("동시 계류중인 가출원 I") 번호 제62/235,322호; (ii) 2015년 11월 25일에 출원되고 명칭이 "Three-dimensional Vertical NOR Flash Thin-film Transistor Strings"인 미국 가출원("동시 계류중인 가출원 II") 번호 제62/260,137호; 2016년 7월 26일에 출원되고 명칭이 "Multi-Gate NOR Flash Thin-film Transistor Strings Arranged in Stacked Horizontal Active Strips With Vertical Control Gates"인 미국 정규출원("동시 계류중인 정규출원") 번호 제15/220,375호; 및 2016년 7월 15일에 출원되고 명칭이 "Capacitive Coupled Non-Volatile Thin-film Transistor Strings"인 동시 계류중인 미국 가출원("동시 계류중인 가출원 III") 번호 제62/363,189호에 관련되고, 이의 우선권을 주장한다. 동시 계류중인 정규출원, 동시 계류중인 가출원 I, 동시 계류중인 가출원 II, 동시 계류중인 정규출원, 및 동시 계류중인 가출원 III은 그 전체가 본원에 참조로 통합된다.
기술분야
본 발명은 고밀도 메모리 구조에 관한 것이다. 특히, 본 발명은 상호 연결된 박막 저장 요소에 의해 형성된 고밀도의 낮은 읽기 레이턴시(read-latency)의 메모리 구조(예를 들어, NOR형 TFT 스트링 또는 "NOR 스트링"으로 구성되는 박막 저장 트랜지스터 또는 "TFTs"의 적층물(stacks))에 관한 것이다.
본 개시에서, 메모리 회로 구조가 서술된다. 이들 메모리 회로 구조는 종래의 제작 공정을 사용하여 평면 반도체 기판(예를 들어, 실리콘 웨이퍼) 상에서 제작될 수 있다. 이 서술에서의 명료함을 위해, "수직"이란 용어는 반도체 기판의 표면에 직각을 이루는 방향을 지칭하고, "수평"이란 용어는 그 반도체 기판의 표면에 평행한 어느 방향을 지칭한다.
때때로 "3차원 수직형 NAND 스트링"으로 지칭되는 다수의 고밀도 비휘발성 메모리 구조가 종래기술에 공지되어 있다. 이들 고밀도 메모리 구조의 다수는 증착된(deposited) 박막(예를 들어, 폴리실리콘 박막)으로 형성된 박막 저장 트랜지스터(thin-film storage transistors, TFTs)를 사용하여 형성되며, "메모리 스트링"의 어레이로 구성된다. 일 타입의 메모리 스트링은 NAND 메모리 스트링으로 또는 간단하게 "NAND 스트링"으로 지칭된다. NAND 스트링은 다수의 직렬로 연결된 TFT로 구성된다. 직렬로 연결된 TFT 중 어느 것을 읽거나 프로그래밍하는 것은 NAND 스트링에서 모두 직렬로 연결된 TFT의 활성화를 필요로 한다. 이 NAND 배열 하에, 읽히거나 프로그래밍되지 않은 활성화된 TFTs는 바람직하지 않은 프로그램 디스터브(program-disturb) 또는 읽기 디스터브(read-disturb) 조건을 겪을 수 있다. 또한, 폴리실리콘 박막으로 형성된 TFTs는 단일 결정 실리콘 기판에 형성된 종래의 트랜지스터보다, 더욱 낮은 채널 이동성, 그러므로 더욱 높은 저항을 갖는다. NAND 스트링에서 더욱 높은 직렬 저항은 실제로 스트링에서 TFT의 개수를 통상적으로 64 또는 124개의 TFT 미만으로 제한한다. 긴 NAND 스트링을 통해 전도되도록 요구되는 낮은 읽기 전류는 긴 레이턴시를 초래한다.
다른 타입의 고밀도 메모리 구조는 NOR 메모리 스트링 또는 "NOR 스트링"으로 지칭된다. NOR 스트링은 각각 공유된 소스 영역 및 공유된 드레인 영역에 연결되는 다수의 저장 트랜지스터를 포함한다. 따라서, NOR 스트링 내의 트랜지스터는 NOR 스트링 내의 읽기 전류가 NAND 스트링을 통한 읽기 전류보다 더욱 낮은 저항으로 전도되도록 병렬로 연결된다. NOR 스트링에 있는 저장 트랜지스터를 읽거나 프로그래밍하기 위해, 저장 트랜지스터가 활성화(즉, "on" 또는 도통(conducting))될 필요가 있는 때를 제외하고, NOR 스트링 내의 다른 모든 저장 트랜지스터는 휴면상태(즉, "off" 또는 비-도통(non-conducting))로 유지될 수 있다. 결과적으로, NOR 스트링은 읽힐 활성화된 저장 트랜지스터의 더욱 빠른 감지를 허용한다. 종래의 NOR 트랜지스터는 적합한 전압이 제어 게이트에 인가될 때, 전자가 소스 영역과 드레인 영역 사이의 전압 차에 의해 채널 영역 내에서 가속화되고, 제어 게이트와 채널 영역 사이의 전하 구속층(charge-trapping layer)으로 주입되는 채널 열 전자 주입 기법(channel hot-electron injection technique)에 의해 프로그래밍 된다. 채널 열 전자 주입 프로그래밍은 상대적으로 높은 전자 전류가 채널 영역을 통해 흐를 것을 요구하므로, 병렬로 프로그래밍될 수 있는 트랜지스터의 수를 제한한다. 열 전자 주입에 의해 프로그래밍 되는 트랜지스터와는 달리, 파울러 노드하임 터널링(Fowler-Nordheim tunneling)에 의해 또는 직접 터널링에 의해 프로그래밍되는 트랜지스터에서, 제어 게이트와 소스 및 드레인 영역 사이에 인가되는 높은 전계에 의해 채널 영역으로부터 전하 구속층으로 전자가 주입된다. 파울러 노드하임 터널링 및 직접 터널링은 채널 열 전자 주입보다 훨씬 더 효율적이며, 대량의 병렬 프로그래밍을 허용한다; 하지만, 이러한 터널링은 프로그램 디스터브 조건에 민감하다.
3차원 NOR 메모리 어레이는 2011년 3월 11일에 출원되고, 2014년 1월 14일에 등록된 명칭이 "Memory Architecture of 3D NOR Array"인 H.T Lue의 미국특허 제8,630,114호에 개시된다.
Haibing Peng에 의해, 2015년 9월 21일에 출원되고, 2016년 3월 24일에 공개된 명칭이 "Three-Dimensional Non-Volatile NOR-type Flash Memory"인 미국공개출원 제US2016/0086970 A1호는 전도 채널의 하나 또는 두 개의 반대편 측에 위치한 모든 전계 효과 트랜지스터에 의해 공유되는 소스 및 드레인 전극을 갖는 반도체 기판에 평행한 수평 방향을 따라 각 메모리 셀이 적층되는, 기본 NOR 메모리 그룹의 어레이로 구성되는 비휘발성 NOR 플래시 메모리 디바이스를 개시한다.
3차원 NAND 메모리 구조는 예를 들어, 2013년 1월 30일에 출원되고, 2014년 11월 4일에 등록된, 명칭이 "Compact Three Dimensional Vertical NAND and Methods of Making Thereof"인 Alsmeier 등의 미국특허 제8,878,278호에 개시된다. Alsmeier는 "테라비트 셀 어레이 트랜지스터(terabit cell array transistor, TCAT)" NAND 어레이(도 1a), "파이프형 비트-코스트 스케일러블(pipe-shaped bit-cost scalable, P-BiCS)" 플래시 메모리(도 1b), 및 "수직 NAND" 메모리 스트링 구조와 같은 다양한 타입의 고밀도 NAND 메모리 구조를 개시한다. 마찬가지로, 2002년 12월 31일에 출원되고, 2006년 2월 28일에 등록된 명칭이 "Method for Fabricating Programmable Memory Array Structures Incorporating Series -Connected Transistor Strings"인 Walker 등의 미국특허 제7,005,350호("Walker I")는 또한, 다수의 3차원 고밀도 NAND 메모리 구조를 개시한다.
2005년 8월 3일에 출원되고 2009년 11월 3일에 등록된 명칭이 "Dual-Gate Device and Method"인 Walker의 미국특허 제7,612,411호("Walker II")는 공통 활동 영역이 공통 활동 영역의 반대편 측 상에 형성된 두 개의 NAND 스트링에서 독립적으로 제어되는 저장 요소를 보조하는(serves) "듀얼 게이트(dual gate)" 메모리 구조를 개시한다.
2004년 5월 3일에 출원되고 2006년 10월 3일에 등록된 명칭이 "Floating Gate Transistor with Horizontal Gate Layers Stacked Next to Vertical Body"인 Forbes의 미국특허 제6,744,094호("Forbes")는 인접한 평행 수평 게이트 층을 갖는 수직 바디 트랜지스터를 구비한 메모리 구조를 개시한다.
2000년 8월 14일에 출원되고, 2003년 6월 17일에 등록된 명칭이 "Multigate Semiconductor Device with Vertical Channel Current and Method of Fabrication"인 Cleaves 등의 미국특허 제6,580,124호는 트랜지스터의 수직 표면을 따라 형성된 두 개 또는 네 개의 전하 저장 매체를 갖는 다중 비트 메모리 트랜지스터를 개시한다.
수직 폴리실리콘 게이트에 의해 제어되는 수평 NAND 스트링을 포함하는 3차원 메모리 구조는 W. Kim 등에 의해 2009 Symposium on VLSI Tech. Dig. of Technical Papers, pp 188-189에 공개된 논문 "Multi-layered Vertical gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage"에 개시된다. 또한, 수직 폴리실리콘 게이트와 수평 NAND 스트링을 포함하는 다른 3차원 메모리 구조는 H.T. Lue 등에 의해, 2010 Symposium on VLSI: Tech. Dig. Of Technical Papers, pp.131-132에 공개된 논문 "A Highly Scalable 8- Layer 3D Vertical-gate (VG) TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device"에 개시된다.
2010년 10월 11일에 출원되고, 2011년 9월 27일에 등록된 명칭이 "Semiconductor Device and Structure"인 Zvi Or-Bach 등의 미국특허 제8,026,521호는 제1 및 제2 층이 수평하게 배향된 트랜지스터를 포함하는 층 전이된 단결정 실리콘(layer-transferred mono-crystallized silicon)의 제1 및 제2 층을 개시한다. 그 구조에서, 수평하게 배향된 트랜지스터의 제2 층은 수평하게 배향된 트랜지스터의 제1 층에 중첩되며, 수평하게 배향된 트랜지스터의 각 그룹은 측면 게이트(side gate)를 구비한다.
본원에서 논의되는 메모리 구조에서, 저장된 정보는 다양한 기법 중 어느 것을 사용하여 도입될 수 있는 저장된 전하에 의해 나타난다. 예를 들어, 1996년 7월 23일에 출원되고 1998년 6월 16일에 등록된 명칭이 "Memory Cell Utilizing Asymmetrical Charge-trapping"인 Eitan의 미국특허 제5,768,192호는 열 전자 채널 주입 기법을 기초로 하는 NROM 타입 메모리 트랜지스터 동작을 개시한다.
종래의 비휘발성 메모리 트랜지스터 구조를 갖지만 보유 시간(retention time)이 짧은 트랜지스터는 "유사-휘발성(quasi-volatile)"으로 지칭될 수 있다. 이 맥락에서, 종래의 비휘발성 메모리는 수십년을 초과하는 데이터 보유 시간을 갖는다. 단결정 실리콘 기판 상의 평면의 유사-휘발성 메모리 트랜지스터는 H.C. Wann 및 C.Hu에 의해, IEEE Electron Device letters, Vol. 16, No. 11, 1995년 11월, pp 491-493에 공개된 논문 "High-Endurance Ultra-Thin Tunnel Oxide in Monos Device Structure for Dynamic Memory Application"에 개시된다. 유사-휘발성 메모리를 갖는 유사-휘발성 3D NOR 어레이는 상술한 H.T Lue의 미국특허 제8,630,114호에 개시된다.
본 발명의 일 실시예에 따라, 메모리 셀의 어레이는 실리콘 기판의 표면에 평행하게 구동되는 수평 활동 스트립의 적층물(stacks)에 형성된 TFT 및 활동 스트립의 하나 또는 양 측벽을 따라 구동하는 수직 로컬 워드선에서의 제어 게이트를 포함하고, 제어 게이트는 하나 이상의 전하 저장 요소에 의해 활동 스트립으로부터 분리된다. 각 활동 스트립은 두 개의 공유된 소스 또는 드레인층 사이에 형성된 적어도 하나의 채널층을 포함한다. TFT는 NOR 스트링으로 구성된다. 각 활동 스트립과 연관된 TFT는 각 활동 스트립의 하나 또는 양 측이 사용되는지에 따라 하나 또는 두 개의 NOR 스트링에 속할 수 있다.
일 실시예에서, 활동 스트립에서 공유된 소스 또는 드레인층의 하나만이 도체에 의해 선택 회로를 통해 공급 전압에 연결되는 한편, 다른 소스 또는 드레인층은 소스 또는 드레인층에 제공되는 전하량에 의해 결정되는 전압으로 유지된다. 읽기, 기록 또는 삭제 동작 전에, 읽기, 기록 또는 삭제 동작을 위해 선택되지 않는 활동 스트립을 따라 NOR 스트링 내의 TFT 중 일부 또는 전체는 스트립 커패시터의 역할을 하며, 활동 스트립의 채널 및 소스 또는 드레인층은 일 커패시터 플레이트를 제공하고, 접지 기준으로 참조되는 NOR 스트링의 TFT 내의 제어 게이트 전극은 다른 커패시터 플레이트를 제공한다. 스트립 커패시터는 도체에 의해 전압원에 연결된 소스 또는 드레인층으로부터 스트립 커패시터로 전하를 순간적으로 전달하기 위해 하나 이상의 TFT("사전 충전 TFT")를 턴 온시킴으로써 읽기, 기록 또는 삭제 동작 이전에 사전 충전된다. 사전 충전 동작 이후에, 선택 회로는 사전 충전된 소스 또는 드레인층이 실질적으로 사전 충전된 전압에서 부유 상태로 유지되도록, 비활성화된다. 그 상태에서, 충전된 스트립 커패시터는 읽기, 기록 또는 삭제 동작을 위해 가상 기준 전압을 제공한다. 사전 충전된 상태는 다수의 어드레스된 TFT(addressed TFTs) 상의 대량의 병렬 읽기, 기록 또는 삭제 동작을 가능케 한다. 이 방식에서, 메모리 어레이의 하나 이상의 블록에서 하나 이상의 활동 스트립 상의 다수의 NOR 스트링의 TFT는 함께(concurrently) 읽히거나, 기록되거나, 또는 삭제될 수 있다. 사실, 메모리 어레이 상의 블록은 프로그램 또는 삭제 동작을 위해 사전 충전될 수 있는 한편, 메모리 어레이 내의 다른 블록은 함께 읽기 동작을 위해 사전 충전될 수 있다.
일 실시예에서, TFT는 각 활동 스트립의 수직 측 엣지 양자를 사용하여 형성되며, 수직 로컬 워드선은 활동 스트립의 수직 측 엣지 양자를 따라 제공된다. 그 실시예에서, 활동 스트립의 수직 엣지 중 하나를 따르는 로컬 워드선이 활동 스트립 위에 제공된 수평 전역 워드선에 의해 접촉되게 하면서, 활동 스트립의 다른 수직 엣지를 따르는 로컬 워드선이 활동 스트립 아래에 제공되는 수평 전역 워드선에 접촉되게 함으로써, 이중 밀도(double-density)가 달성된다. 모든 전역 워드선은 대응하는 활동 스트립의 길이를 따르는 방향을 가로지르는 방향으로 구동될 수 있다. 각 TFT에 데이터의 하나보다 많은 비트를 저장함으로써 더욱 높은 저장 밀도가 달성될 수 있다.
종래 기술의 NAND 스트링보다는 메모리 어레이에서 NOR 스트링으로 TFT를 구성하는 것은 (i) 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 어레이의 것에 도달하는 감소된 읽기 레이턴시, (ii) 긴 NAND 스트링과 연관되는 것으로 알려진 읽기-디스터브 및 프로그램-디스터브 조건에 대해 감소된 민감도, (iii) 평면 NAND 또는 3D NAND 어레이에 관련된 비트당 더욱 낮은 비용 및 감소된 전력 손실, 및 (iv) 데이터 처리량을 증가시키기 위해 다수의 활동 스트립 상의 TFT를 함께 읽거나, 기록하거나 또는 삭제하는 능력을 초래한다.
본 발명의 일 실시예에 따라, 블록에서 NOR 스트링 내의 임계 전압의 변경은 블록 내에 전기적으로 프로그램 가능한 기준 NOR 스트링을 제공함으로써 보상될 수 있다. NOR 스트링에 고유한 백그라운드 누설 전류에 기인한 읽기 동작에 대한 영향은 읽고 있는 TFT의 감지 결과와, 기준 NOR 스트링에서 읽는 TFT의 것을 함께 비교함으로써 실질적으로 제거될 수 있다. 다른 실시예에서, 각 TFT의 전하 저장 요소는 (주기적인 리프레싱을 요구하는 데이터 유지 시간이 더욱 짧더라도) 높은 기록/삭제 사이클 내구성을 제공하기 위해 그 구조가 변형되게 할 수 있다. 이 상세한 설명에서, 종래의 메모리 TFT(예를 들어, 종래의 NAND 스트링 내의 TFT)보다, 기록/삭제 사이클 내구성이 더욱 높지만 보유 시간이 짧은 이러한 TFT는 "유사-휘발성"으로 지칭된다. 하지만, 이들 유사-휘발성 TFT가 종래의 DRAM 회로보다 상당히 적은 빈도의 리프레시를 요구하기 때문에, 본 발명의 NOR 스트링은 일부 애플리케이션에서 DRAM 대신 사용될 수 있다. DRAM 애플리케이션에서 본 발명의 NOR 스트링을 사용하는 것은 종래의 DRAM에 비해, 비트당 실질적으로 더욱 낮은 비용의 성능 지수와, 종래의 NAND 스트링에 비해, 실질적으로 낮은 읽기 레이턴시를 허용한다.
본 발명의 일부 실시예에 따라, 활동 스트립은 소스 또는 드레인층, 및 채널층이 적층물에서 각 평면에 대해 개별적으로 형성되고 어닐링되는(annealed) 반도체 공정에서 제조된다. 다른 실시예에서, 소스 또는 드레인층은 단일 단계로 채널층을 함께 형성하기 전에, 개별적으로 또는 집합적으로 (즉, 소스 또는 드레인층 모두에 대해 단일 단계로) 어닐링된다.
본 발명은 첨부 도면과 함께 아래의 상세한 설명을 고려할 때 더욱 잘 이해될 것이다.
도 1a-1은 본 발명의 일 실시예에 따라, 기판(101) 상에 형성되는 하나의 메모리 어레이 또는 블록(100)에서 평면(예를 들어, 평면(110)) 및 활동 스트립(예를 들어, 활동 스트립(112))으로 구성되는 메모리 셀의 어레이를 도시하는 개념화된 메모리 구조이다.
도 1a-2는 본 발명의 일 실시예에 따라, 도 1a-1의 메모리 어레이 또는 블록(100)의 메모리 셀이 페이지(예를 들어, 페이지(113)), 슬라이스(예를 들어, 슬라이스(114)) 및 열(columns)(예를 들어, 열(115))로 대안적으로 구성되는 개념화된 메모리 구조를 도시한다.
도 1b는 본 발명의 일 실시예에 따라, 각 NOR 스트링 쌍이 네 개의 평면의 각 평면에 위치되는 네 개의 NOR 스트링 쌍의 기본 회로 도면을 도시한다; 각 NOR 스트링의 대응하는 TFT는 공통 수직 로컬 워드선(common vertical local word lines)을 공유한다.
도 1c는 본 발명의 일 실시예에 따라, 각 NOR 스트링이 네 개의 평면의 각 평면에 위치된, 네 개의 NOR 스트링의 기본 회로 도면을 도시한다; 각 NOR 스트링의 대응하는 TFT는 공통 로컬 워드선을 공유한다.
도 2a는 본 발명의 일 실시예에 따라, (각각이 분리층(203-0 내지 203-7)에 의해 개별적으로 다음 활동층(active layer)으로부터 분리된) 활동층(202-0 내지 202-7)이 반도체 기판(201) 상에 형성된 후, 하지만 각각의 활동 스트립의 형성 이전의 반도체 구조(200)의 Y-Z 평면의 단면도를 도시한다
도 2b-1는 N+ 서브층(221 및 223) 및 P- 서브층(222)을 구비하는 반도체 구조(220a)를 도시한다; 반도체 구조(220a)는 본 발명의 일 실시예에 따라, 도 2a의 활동층(202-0 내지 202-7) 중 어느 것을 구현하는데 사용될 수 있다.
도 2b-2는 금속 서브층(224)을 도 2b-1의 반도체 구조(220a)에 추가한 반도체 구조(220b)를 도시한다; 금속 서브층(224)은 본 발명의 일 실시예에 따라 N+ 서브층(223)에 인접하게 형성된다.
도 2b-3은 금속 서브층(224)을 도 2b-1의 반도체 구조(220a)에 추가한 반도체 구조(220c)를 도시한다; 금속 서브층(224)은 본 발명의 일 실시예에 따라 N+ 서브층(221) 또는 N+ 서브층(223) 중 하나에 인접하게 형성된다.
도 2b-4는 본 발명의 일 실시예에 따라, (레이저 장치(207)에 의해 나타나는) 얕은 급속 레이저 어닐링 단계(shallow rapid laser anneal step)에 의한 부분적 어닐링 이후의, 도 2b-1의 반도체 구조(220a)를 도시한다.
도 2b-5는 본 발명의 일 실시예에 따라, 추가적인 초박형 서브층(221-d 및 223-d)을 도 2b-1의 반도체 구조(220a)에 포함시킨 이후의, 도 2b-1의 반도체 구조(220d)를 도시한다.
도 2c는 반도체 기판(201) 내의 회로(206-0 및 206-1)에 활동층(202-0 및 202-1)의 N+ 서브층(223)을 연결시키는, 매립된 접촉물(buried contacts, 205-0 및 205-1)을 통한, 도 2a의 구조(200)의 Y-Z 평면의 단면도를 도시한다.
도 2d는 도 2a의 반도체 구조(200)의 일 부분에서 활동층(202-7)을 통한 X-Y 평면의 단면에서 도 2a의 구조(200)에 트렌치(230)를 형성하는 것을 도시한다.
도 2e는 도 2a의 반도체 구조(200)의 일 부분에서, 활동층(202-7)을 통한 X-Y 평면의 단면에서 트렌치(230)를 따라 활동 스트립의 반대편 측 벽 상에 전하 구속층(231L 및 231R)을 증착시키는 것을 도시한다.
도 2f는 도 2e의 트렌치(230)를 채우기 위해, 도체(208)(예를 들어, N+ 또는 P+ 도핑된 폴리실리콘 또는 금속)를 증착시키는 것을 도시한다.
도 2g는 도 2f의 반도체 구조상에서의 사진 석판술 패터닝(photo-lithographical patterning) 및 식각 단계 이후, 증착된 도체(208)의 노출된 부분을 제거함으로써 로컬 도체("워드선")(208W) 및 사전 충전 워드선(208-CHG)을 달성하며, 생성된 샤프트(209)를 절연 재료로 채우거나, 대안적으로 공극 분리(air gap isolation)로서 샤프트를 남기는 것을 도시한다.
도 2h는 활동층(202-7 및 202-6)에서 활동 스트립을 도시하는, 도 2g의 로컬 워드선(208W)의 행(row)을 통한 Z-X 평면의 단면도를 도시한다.
도 2i는 도 2h의 로컬 워드선(208W)이 (활동층(202-0 내지 202-7) 위에 제공된 하나 이상의 전도층에서 라우팅되는) 전역 워드선(208g-a) 중 하나에, 또는 (활동층 아래에, 그리고 활동층(202-0)과 기판(201) 사이에 제공된 하나 이상의 전도층에서 라우팅되는) 전역 워드선(208g-s) 중 하나에 각각 연결되는 본 발명의 실시예(EMB-1)를 도시한다(또한, 도 4a 참조).
도 2ia(도 2i-1)는 로컬 워드선(208W-s) 또는 로컬 사전 충전 워드선(208-CHG)이 전역 워드선(208g-s)에 연결되고, 로컬 워드선(208W-a)이 전역 워드선(208g-a)에 연결되며, N+ 층(223)(드레인 영역으로 작용함)을 갖는 각 활동층이 메모리 어레이에 인접하거나, 이의 바로 아래에 있는 전원 공급(예를 들어, Vss, Vbl, Vpgm, Vinhibit 및 Verase), 디코딩, 감지 및 다른 회로 중 어느 것에 대한 선택 회로를 통해 연결된 것으로 도시되는, 도 2i의 실시예(EMB-1)의 수평 활동층(202-4 내지 202-7)의 3차원 도면을 도시한다; 이들 회로는 기판(201)의 회로(206-0 및 206-1)로 개략적으로 도시된다.
도 2j는 상부 전역 워드선(208g-a)만이 제공되는 - 즉, 어느 바닥 전역 워드선이 없는 - 본 발명의 실시예(EMB-2)를 도시한다; 실시예(EMB-2)에서 활동 스트립의 일 엣지를 따르는 로컬 워드선(208W-STG)은 활동 스트립의 반대편 측 엣지를 따른 로컬 워드선(208W-a)에 대해 스태거된다(staggered)(또한, 도 4b 참조).
도 2k는 로컬 워드선(208W)의 각각이 인접한 활동 스트립 및 그 각각의 인접한 전하 구속층(예를 들어, 구속층(231L 및 231R))의 반대편의 측벽에 형성된 TFT의 쌍(예를 들어, TFT(281 및 283))을 제어하는 본 발명의 실시예(EMB-3)를 도시한다; 분리 트렌치(209)는 각 TFT 쌍(예를 들어, TFT(281 및 283)과 인접한 TFT 쌍(예를 들어, TFT(285 및 287)을 분리시키도록 식각된다(또한, 도 4c 참조).
도 2ka(도 2k-1)는 기판 회로에 P- 서브층(222)을 선택적으로 연결시키도록, 분리 트렌치(209)의 일부 또는 전체를 채우기 위해 선택적인 P-도핑된 필러(290)가 제공되는 도 2k의 실시예(EMS-3)를 도시한다; P-도핑된 필러(290)는 P- 서브층(222)에 백 바이어스 전압(Vbb) 또는 삭제 전압(Verase)을 공급할 수 있다(또한, 도 3a 및 도 4c 참조).
도 3a는 N+ 서브층(221)에서 소스 전압(Vss)을 설정하는데 사용되는 방법 및 회로 요소를 도시한다; 구체적으로, 소스 전압(Vss)은 (점선으로 도시된) 배선 디코딩된 소스선 연결(280)을 통해, 또는 대안적으로 사전 충전 TFT(303) 및, 비트선 전압(Vss, Vbl, Vpgm, Vinhibit 및 Verase) 중 어느 것으로의 디코딩된 비트선 연결(270)을 활성화시킴으로써 설정될 수 있다.
도 3b는 N+ 서브층(221)이 배선된 연결(280)을 통해 소스 전압(Vss)으로 인가되는 읽기 동작 동안, 도 3a의 회로에 대한 소스, 드레인, 선택된 워드선 및 선택되지 않은 워드선 전압의 예시적인 파형을 도시한다.
도 3c는 N+ 서브층(221)이 사전 충전 워드선(208-CHG)에 의해, Vss(~0V)로 순간적으로 사전 충전된 이후에 반-부유 소스 영역(semi-floating source region)을 제공하는, 읽기 동작 동안 도 3a의 회로에 대한 소스, 드레인, 선택된 워드선, 선택되지 않은 워드선 및 사전 충전 워드선 전압에 대한 예시적인 파형을 도시한다.
도 4a는 메모리 어레이의 상부에서 로컬 워드선(208W-a)을 전역 워드선(208g-a)에 연결시키는 접촉물(291)을 도시하는, 도 2i 및 도 2ia(도 2i-1)의 실시예(EMB-1)의 X-Y 평면의 단면이다; 마찬가지로, 로컬 워드선(208W-s)은 상부 전역 워드선에 실질적으로 평행한 메모리의 바닥에서 구동되는 전역 워드선(208g-s)(미도시)에 연결된다.
도 4b는 각 활동 스트립의 양측을 따르는 TFT의 스태거된 구성으로, 로컬 워드선(208W-a) 및 스태거된 로컬 워드선(208W-STG)을 상부 전역 워드선(208g-a)에만, 또는 대안적으로 바닥 전역 워드선(미도시)에만 연결시키는 접촉물(291)을 도시하는, 도 2j의 실시예(EMB-2)의 X-Y 평면의 단면이다.
도 4c는 메모리 어레이의 상부에서 전역 워드선(208g-a)에, 또는 대안적으로 어레이의 바닥(미도시)에서 전역 워드선(208g-s)에 로컬 워드선(208W-a)을 연결시키는 접촉물(291)과, 활동층(202-7)의 인접한 활동 스트립 상에서 TFT 쌍(281 및 283)과 TFT 쌍(285 및 287)을 분리시키는 분리 트렌치(209)를 도시하는, 도 2k 및 도 2ka(도 2k-1)의 실시예(EMB-3)의 X-Y 평면의 단면이다.
도 4d는 선택적으로 기판 백 바이어스 전압(Vbb) 및 삭제 전압(Verase)을 P- 서브층(222)에 제공하는 하나 이상의 선택적인 P-도핑된 필러(290)를 추가적으로 포함하는, 활동층(202-7)을 통한 도 2k 및 도 2ka(도 2k-1)의 실시예(EMB-3)의 X-Y 평면의 단면이다.
도 5a는 수평 활동층(502-0 내지 502-7)이 하나가 다른 하나의 위에 형성되고, 반도체 기판(201) 상의 (재료 ISL의) 각 분리층(503-0 내지 503-7)에 의해 서로 분리된 이후의, 반도체 구조의 Y-Z 평면을 통한 단면도를 도시한다.
도 5b는 N+ 서브층(523-1 및 523-0)이 반도체 기판(201)에서 회로(206-0 및 206-1)에 연결되는, 매립된 접촉물(205-0 및 205-1)을 통한 Y-Z 평면의 단면이다.
도 5c는 도 5b의 랜딩 패드(264) 아래에 도달하도록, Y 방향을 따른 트렌치(530)가 활동층(502-7 내지 502-0)을 통해 이방성 식각된 이후의 구조(500)의 평면 또는 활동층(502-6 및 502-7)을 도시하는, Z-X 평면에서의 단면이다; 트렌치(530)를 채우는 SAC2 재료는 SAC1 재료의 것과 상이한 식각 특성을 갖는다.
도 5d는 활동층(502-7 내지 502-0)의 적층물의 바닥에 도달하는 트렌치(530)를 채우는 SAC2 재료 내로 이방성 식각되는 제2 트렌치(545)를 도시하는, SAC1 재료의 서브층(522)을 통한 X-Y 평면에서의 상부 평면 또는 활동층(502-7)을 도시한다; 이방성 식각은 활동층(502-0 내지 502-7)의 각 활동 스트립에서 N+ 서브층(521)과 N+ 서브층(523) 사이에 캐비티(cavity)를 형성함으로써, 에천트(etchant)가 SAC1 재료를 식각하고 제거하여(etch away) 서브층(522)을 위한 공간(room)을 만드는 것을 허용하도록, 적층물의 측벽(547)을 노출시킨다.
도 5e는 각 활동 스트립의 양측상에서 SAC2 재료에 의해 지지되는 인접한 활동층에서의 활동 스트립을 도시하는, 트렌치(545)로부터 떨어진 (예를 들어, 도 5d의 선 1-1'을 따른) Z-X 평면을 통한 단면이다; 서브층(522)에서 SAC1 재료를 굴착하는 것으로부터 생성된 캐비티(537)에서, 도핑되지 않거나, 또는 P- 도핑된 폴리실리콘(521)이 증착되는 선택적인 초박형 도펀트 확산 방지층(521-d)이 제공된다.
도 5f는 P-도핑된 필러(290), 로컬 워드선(280W) 및 사전 충전 워드선(208-CHG)이 활동층(502-7)의 인접한 활동 스트립 사이에, 그리고 이를 따라 제공되고, 트렌치(530)에서 SAC2 재료가 선택적으로 제거된 후, 워드선이 형성되는, 본 발명의 실시예(EMB-1A)의 X-Y 평면에서의 단면도를 도시한다; 워드선을 형성하기 전에, 전하 구속층(231L 및 231R)이 활동 스트립의 측벽 상에 등각으로(conformally) 증착된다(초박형 도펀트 확산 방지층(521-d)은 선택적이다).
도 5g는 TFT(TR585, TR587)의 채널 영역을 형성하는 서브층(522)에서, 초박형의 도펀트 확산 방지층(521-d)의 형성, 및 도핑되지 않거나 또는 P- 도핑된 폴리실리콘, 비정질 실리콘, 또는 실리콘 게르마늄의 증착 이후의, 실시예(EMB-3A)의 활동층(502-6 및 502-7)의 Z-X 평면에서의 단면도를 도시한다; 서브층(522)(P-)은 또한, 적층물 내의 채널 영역(즉, P- 서브층(522))을 기판 회로(262)에 연결시키기 위해, 필러(290)로 트렌치 측벽 상에 증착된다.
도 5h-1은 본 발명의 일 실시예에 따라, N+ 서브층(521 및 522) 사이의 희생 SAC1 재료를 식각하기 직전의 활동 스트립을 도시하는, Z-X 평면에서의 단면(500)을 도시한다.
도 5h-2는 본 발명의 일 실시예에 따라, SAC1 재료(예를 들어, 스파인(spine, SAC1-a))로부터 선택적인 지지 스파인을 형성하기 위해 (참조 부호(537)로 표시된 방향을 따라) SAC1 재료의 측방향의 선택적인 식각 이후에, 활동 스트립의 측벽 위에서 P- 도핑된 채널 재료(예를 들어, P- 도핑된 폴리실리콘)로 리세스를 채운, 도 5h-1의 단면(500)을 도시한다.
도 5h-3은 본 발명의 일 실시예에 따라, 활동 스트립의 측벽을 따라 구역(525)으로부터, 리세스 내의 P- 서브층(522)을 남기면서 P- 재료를 제거한 이후의, 도 5h-2의 단면(500)을 도시한다; 또한, 도 5h-3은 트렌치(530)로부터 분리 재료의 제거, 전하 구속층(531) 및 로컬 워드선(208-W)의 형성, 따라서 활동 스트립의 반대편 측상에 트랜지스터(TL585 및 TR585)를 형성하는 것을 도시한다.
도 6a는 사분면(Q1 내지 Q4)으로 구성되는 메모리 어레이의 3차원 표현인, 반도체 구조(600)를 도시한다; 각 사분면에서, (i) 다수의 NOR 스트링(예를 들어, NOR 스트링(112))은 Y 방향을 따라 연장하는 활동 스트립에서 각각 형성되고, (ii) 페이지(예를 들어, 페이지(113))는 X 방향을 따라 연장하고 - 각 페이지는 대응하는 Y 위치에서 각 NOR 스트링으로부터 하나씩의 TFT로 구성됨 -, 페이지에서 NOR 스트링은 동일한 대응하는 Z 위치(즉, 동일한 활동층)에 있고; (iii) 슬라이스(예를 들어, 슬라이스(114))는 X 및 Z 방향 양자로 연장하고, 각 슬라이스는 하나의 페이지가 평면 각각으로부터인 동일한 대응하는 Y 위치의 페이지로 구성되며, (iv) 평면(예를 들어, 평면(110))은 X 및 Y 방향 양자를 따라 연장하고, 각 평면은 주어진 Z 위치의 모든 페이지로(즉, 동일한 활동층으로) 구성된다.
도 6b는 사분면(Q4)에서 프로그램 가능한 기준 NOR 스트링(112-Ref)에서의 TFT 및 감지 증폭기(SA(a))에 연결된 사분면(Q2)에서 NOR 스트링(112)에서의 TFT를 도시하는 - Q2 및 Q4는 "미러 이미지 사분면(mirror image quadrants)"임 - 도 6a의 구조(600)를 도시한다; 도 6b는 또한, (i) 감지 증폭기(SA(b))를 공유하는, 미러 이미지 사분면(Q1)에서 슬라이스(114)에 대한 대응하는 기준 TFT를 유사하게 제공하는, 사분면(Q3)에서의 프로그램 가능한 기준 슬라이스(114-Ref)(구역 A에 의해 표시됨), 및 (ii) 감지 증폭기(SA(c))를 공유하는 미러 이미지 사분면(Q1)에서 평면(110)에 기준 TFT를 제공하고, 동일한 사분면에서 NOR 스트링(예를 들어, NOR 스트링(112))에 대해 대응하는 기준 TFT를 제공하는 사분면(Q2)에서의 프로그램 가능한 기준 평면(110-Ref)을 도시한다.
도 6c는 그의 감지 증폭기 및 전압원(206)에 근접하기 때문에, 고속 캐시로 사용되는 슬라이스(116)를 도시하는 도 6a의 구조(600)를 도시한다; 도 6c는 또한, 사분면(Q2)에서 교체 또는 대체 NOR 스트링 또는 페이지를 제공하는데 사용될 수 있는 여분의 평면(117)을 도시한다.
도 7은 N+ 서브층(521)이 소스의 역할을 하고, N+ 서브층(523)이 드레인의 역할을 하며, P- 서브층(522)이 전하 저장 재료(531) 및 워드선(208W)과 함께 채널의 역할을 하는 도 5g의 단채널 TFT(TR 585)를 더욱 상세히 도시하는, 실시예(EMB-3A)의 활동층(502-7)의 Z-X 평면에서의 단면이다; 도 7은 저장 재료(531)에서(예를 들어, 영역(577 및 578)에서) 구속된 전자가 프린징 전계(574)에 의해 보조되는 N+ 서브층(521) 및 N+ 서브층(523)으로 제거되는 삭제 동작을 증명한다.
도 8a는 마이크로프로세서(CPU)(801)가 NAND 플래시 칩(804)을 채용하는 플래시 고체 상태 드라이브(SSD) 내의 시스템 제어기(803)와 통신하는 종래기술의 저장 시스템(800)을 단순화된 형태로 도시한다; SSD는 하드 디스크 드라이브를 에뮬레이트(emulates)하고, NAND 플래시 칩(804)은 CPU(801)와 직접 통신하지 않으며, 상대적으로 긴 읽기 레이턴시를 갖는다.
도 8b는 비휘발성 NOR 스트링 어레이(854) 또는 유사-휘발성 NOR 스트링 어레이(855)(또는 양자)가 하나 이상의 입/출력(I/O) 포트(861)를 통해 직접적으로, 그리고 제어기(863)를 통해 간접적으로 CPU(801)와 통신하는 본 발명의 메모리 디바이스를 사용하는 시스템 아키텍처(850)를 단순화된 형태로 도시한다.
도 1a-1 및 도 1a-2는 상세한 설명에서 본 발명의 일 실시예에 따른 메모리 셀의 구성을 나타내는 개념화된 메모리 구조(100)를 도시한다. 도 1a-1에 도시된 바와 같이, 메모리 구조(100)는 기판 층(101)의 표면 위에 제작된 증착된 박막으로 형성된 메모리 셀의 3차원 메모리 어레이 또는 블록을 나타낸다. 기판 층(101)은 예를 들어, 통상의 기술자에게 익숙한, 집적 회로를 제조하는데 사용되는 종래의 실리콘 웨이퍼일 수 있다. 이 상세한 설명에서, (도 1a-1에 도시된 바와 같은) 데카르트 좌표 시스템은 단지 설명을 용이하게 하기 위한 목적으로 채택된다. 이 좌표 시스템 하에, 기판 층(101)의 표면은 X-Y 평면에 평행한 평면으로 고려된다. 따라서, 이 설명에서 사용되는 "수평"이란 용어는 X-Y 평면에 평행한 어느 방향을 지칭하는 한편, "수직"이란 용어는 Z 방향을 지칭한다. 도시된, 블록(100)은 서로 수직 방향으로 적층되고, 서로로부터 분리된(isolated) 네 개의 평면(예를 들어, 평면(110))으로 구성된다. 각 평면은 NOR 스트링의 수평 활동 스트립(예를 들어, 활동 스트립(112))으로 구성된다. 각 NOR 스트링은 활동 스트립을 따라 나란히 형성된 다수의 TFT(예를 들어, TFT(111))를 포함하고, 박막 트랜지스터 전류는 아래에서 더 상세히 설명되는 바와 같이 수직 방향으로 흐른다. 종래의 NAND 스트링과는 달리, 본 발명의 NOR 스트링에서, NOR 스트링 내의 TFT 중 하나를 기록하거나, 읽거나 삭제하는 것은 NOR 스트링 내의 다른 TFT의 활성화를 요구하지 않는다. 따라서, 각 NOR 스트링은 랜덤으로 어드레스 지정이 가능하고(addressable), 이러한 NOR 스트링 내에서 각 TFT는 랜덤으로 액세스 가능하다.
평면(110)은 서로의 상부에 적층되고, 서로로부터 분리된 네 개의 평면 중 하나로 도시된다. TFT(예를 들어, TFT(111))는 수평 활동 스트립(112)의 길이를 따라 나란히 형성된다. 도 1a-1에서, 단지 설명의 목적으로, 각 평면은 서로 분리된 네 개의 수평 활동 스트립을 구비한다. 평면 및 NOR 스트링 양자는 개별적으로 어드레스 지정이 가능하다.
도 1a-2는 메모리 셀의 랜덤으로 어드레스 지정이 가능한 추가적인 단위: "열(columns)", "페이지(pages)" 및 "슬라이스(slices)"를 소개한다. 도 1a-2에서, 각 열(예를 들어, 열(115))은 공통 제어 게이트 또는 로컬 워드선을 공유하는 다수의 NOR 스트링의 TFT를 나타내고, NOR 스트링은 다수의 평면의 활동 스트립을 따라 형성된다. 개념화된 구조로서, 메모리 구조(100)는 본 발명의 메모리 구조의 일정한 두드러진 특성의 추상 개념임을 주목한다. 도 1a-1에서 각각 그 각각의 길이를 따라 네 개의 TFT를 구비하는 4 × 4 활동 스트립의 어레이로 도시되었지만, 본 발명의 메모리 구조는 X, Y 및 Z 방향 중 어느 것을 따르는 임의의 개수의 TFT를 가질 수 있다. 예를 들어, Z 방향으로 스트링의 1, 2, 4, 8, 16, 32, 64 …개의 평면, X 방향을 따른 NOR 스트링의 2, 4, 8, 16, 32, 64 …개의 활동 스트립이 있을 수 있고, 각 NOR 스트링은 Y 방향을 따라 2, 4, 8, 16, … 8192개 또는 그 이상의 나란한 TFT를 구비할 수 있다. 2의 정수 제곱(즉, 2n, 여기서, n은 정수)인 개수의 사용은 종래의 메모리 설계에서의 관행에 따른다. 이진 어드레스를 디코딩함으로써 메모리의 각 어드레스 지정 가능 장치(each addressable unit)를 액세스하는 것은 관습적이다. 따라서, 예를 들어, 본 발명의 메모리 구조는 X 및 Z 방향의 각각을 따른 M개의 NOR 스트링을 구비할 수 있으며, M은 어느 정수 n에 대해 2n일 필요는 없는 수이다. 본 발명의 구조(100)의 TFT는 동시에 또는 각각의 페이지 또는 각각의 슬라이스 단위로 읽히거나, 프로그래밍되거나, 또는 삭제될 수 있다. (도 1a-2에 도시된 바와 같이, "페이지"는 Y 방향을 따른 TFT의 행을 지칭하며, "슬라이스"는 X 및 Z 방향 양자를 따라 연장하고, Y 방향을 따른 하나의 메모리 셀 깊이인 인접한 메모리 셀의 구성을 지칭한다). 삭제 동작은 또한, 전체 메모리 블록(100)에 대해 하나의 단계로 수행될 수 있다.
개념화된 구조로서, 메모리 구조(100)는 X, Y 및 Z 방향 중 어느 것으로 확장된 것으로 도시되지 않는다.
도 1b는 본 발명의 일 실시예에 따라, 각 NOR 스트링 쌍이 네 개의 평면의 각 평면에 위치되는 네 개의 NOR 스트링 쌍의 기본 회로 도면을 도시한다; 각 NOR 스트링의 대응하는 TFT는 공통 로컬 워드선(예를 들어, 로컬 워드선(151n))을 공유한다. 이 구성의 상세한 구조는 도 2k와 함께 아래에서 논의되고 설명된다. 도 1b에 도시된 바와 같이, 이 기본 회로 구성은 공통 로컬 워드선을 공유하는 메모리 구조(100)의 인접한 열(115)에 제공되는 네 개의 분리된 평면 상의 네 개의 NOR 스트링 쌍(예를 들어, 평면(159-4) 내의 NOR 스트링(150L 및 150R))을 포함한다.
도 1b에 도시된 바와 같이, NOR 스트링(150L 및 150R)은 공유된 로컬 워드선(151a)의 반대편 측상에 위치된 두 개의 활동 스트립을 따라 형성된 NOR 스트링일 수 있다. TFT(152R-1 내지 152R-4 및 152L-1 내지 152L-4)는 각각 네 개의 활동 스트립, 그리고 로컬 워드선(151a)의 반대편 측 상의 네 개의 활동 스트립에 위치된 TFT일 수 있다. 이 실시예에서, 도 2k 및 도 4c와 함께 아래에서 더 상세히 설명되는 바와 같이, 더욱 큰 저장 밀도는 인접한 활동 스트립의 공유된 수직 로컬 워드선 제어 TFT를 구비함으로써 달성될 수 있다. 예를 들어, 로컬 워드선(151a)은 네 개의 평면 상에 위치된 네 개의 NOR 스트링으로부터 TFT(152R-1, 152R-2, 152R-3 및 152R-4)뿐만 아니라, 대응하는 평면 상의 네 개의 인접한 NOR 스트링으로부터 TFT(152L-1, 152L-2, 152L-3 및 152L-4)를 제어한다. 아래에서 더 상세히 논의되는 바와 같이, 일부 실시예에서, 각 NOR 스트링에 대해 고유한 기생 정전용량(C)(예를 들어, NOR 스트링의 공통 N+ 소스 영역 또는 N+ 드레인 영역과 그 다수의 연관된 로컬 워드선 사이의 분포 정전용량)은 소스 전압(Vss)을 제공하기 위해, 일부 동작 조건 하의 가상 전압 소스로 사용될 수 있다.
도 1c는 본 발명의 일 실시예에 따라, 각 NOR 스트링이 네 개의 평면의 각 평면에 위치된, 네 개의 NOR 스트링의 기본 회로 도면을 도시한다. 도 1c에서, 각 NOR 스트링의 대응하는 TFT는 공통 로컬 워드선을 공유한다. 각 NOR 스트링은 Y 방향을 따라 수평으로 구동될 수 있고, 저장 요소(즉, TFT)는 소스선(153-m)과 드레인 또는 비트선(154-m) 사이에 연결되며 - 여기서, m은 대응하는 활동 스트립의 1 내지 4의 색인(index)임 -, 드레인-소스 트랜지스터의 전류는 Z 방향을 따라 흐른다. 네 개의 NOR 스트링에서 대응하는 TFT는 로컬 워드선(151-n) 중 대응하는 것을 공유하고, n은 로컬 워드선의 색인이다. 본 발명의 NOR 스트링에서 TFT는 종래의 프로그래밍, 정지(inhibition), 삭제 및 읽기 전압을 사용하여 프로그래밍되거나, 프로그래밍 정지되거나(program-inhibited), 삭제되거나 또는 읽힐 수 있는 가변 임계 전압 박막 저장 트랜지스터이다. 본 발명의 하나 이상의 실시예에서, TFT는 파울러 노드하임 터널링(Fowler-Nordhiem tunneling) 또는 직접 터널링 메커니즘을 사용하여 프로그래밍되거나 삭제되는 박막 저장 트랜지스터에 의해 구현된다. 다른 실시예에서, 채널 열 전자 주입이 프로그래밍을 위해 사용될 수 있다.
가공 흐름
도 2a는 본 발명의 일 실시예에 따라, (각각이 분리층(203-0 내지 203-7)에 의해 개별적으로 다음 활동층으로부터 분리된) 활동층(202-0 내지 202-7)이 반도체 기판(201) 상에 형성된 후에, 하지만 각각의 활동 스트립의 형성 이전의 반도체 구조(200)의 Y-Z 평면의 단면도를 도시한다. 반도체 기판(201)은 예를 들어, 메모리 구조(200)에 대한 지원 회로가 활동층을 형성하기 전에 형성될 수 있는 P- 도핑된 벌크 실리콘 웨이퍼를 나타낸다. 도 2c 및 도 2ia(도 2i-1)에서 접촉물(contacts, 206-0 및 206-1)과 나란히 형성될 수 있는 이러한 지원 회로는 아날로그 및 디지털 회로 양자를 포함할 수 있다. 이러한 지원 회로의 일부 예시는 시프트 레지스터, 래치, 감지 증폭기, 기준 셀(reference cells), 전력 공급선, 바이어스 및 기준 전압 발생기, 인버터, NAND, NOR, 익스클루시브-Or(Exclusive-Or) 및 다른 논리 게이트, 입/출력 드라이버, 어드레스 디코더(예를 들어, 비트선 및 워드선 디코더), 다른 메모리 요소, 순서기(sequencers) 및 상태 머신(state machines)을 포함한다. 이들 지원 회로는 통상의 기술자에게 알려진 바와 같이, 종래의 디바이스(예를 들어, N-웰(N-wells), P-웰(P-wells), 트리플 웰(triple wells), N+, P+ 확산(diffusions), 분리 영역(isolation regions), 저 및 고전압 트랜지스터, 커패시터, 저항기, 비아, 상호연결(interconnects) 및 도체)에 대한 빌딩 블록으로 형성될 수 있다.
지원 회로가 반도체 기판(201) 내에 또는 그 위에 형성된 후, 예를 들어, 증착되거나 또는 성장된 두꺼운 실리콘 옥사이드(oxide)일 수 있는 분리층(203-0)이 제공된다.
그 다음에, 일부 실시예에서, 아래에서 더욱 논의되는 "전역 워드선"을 포함하는 하나 이상의 상호연결 층이 형성될 수 있다. 이러한 금속 상호연결선(예를 들어, 아래에서 논의되는 도 2c의 전역 워드선 랜딩 패드(global word line landing pads, 264))은 차후의 단계에서 형성될 활동 NOR 스트링에 수직일 수 있는 미리 결정된 방향을 따라 구동하는 수평의 길고 좁은 전도성 스트립으로 제공될 수 있다. 이 상세한 설명에서의 논의를 용이하게 하기 위해, 전역 워드선은 X 방향을 따라 구동하는 것으로 추정된다. 금속 상호연결선은 하나 이상의 증착된 금속층 상에서 사진 석판술 패터닝(photo-lithographical patterning) 및 식각 단계를 적용함으로써 형성될 수 있다. (대안적으로, 이들 금속 상호연결선은 구리 또는 텅스텐 다마신 공정과 같은 종래의 다마신 공정(damascene process)을 사용하여 형성될 수 있다). 분리층(203-0)을 형성하기 위해 두꺼운 산화물이 증착되며, 종래의 화학 기계적 연마(chemical mechanical polishing, CMP) 기법을 사용하는 평탄화 단계가 후속한다.
그 후, 활동층(202-0 내지 202-7)이 연속적으로 형성되며, 각 활동층은 분리층(203-1 내지 203-7)의 대응하는 것에 의해, 아래에 있는 이전의 활동층과 전기적으로 절연된다. 도 2a에서, 8개의 활동층이 도시되었지만, 어느 개수의 활동층이 제공될 수 있다. 실제로, 활동층의 개수는 활동층의 큰 적층물(tall stack)을 통한 절단이 반도체 기판(201)에 도달하는 것을 허용하는 잘 제어된(well-controlled) 이방성 식각 공정의 이용 가능성과 같은 가공 기법에 의존할 수 있다. 각 활동층은 각각 Y 방향을 따라 구동되는 다수의 병렬 활동 스트립을 형성하기 위해, 아래에서 논의되는 평면을 통해 우선적으로 절단하는 식각 단계에서 식각된다.
도 2b-1은 N+ 서브층(221 및 223) 및 P- 서브층(222)을 구비한 반도체 구조(220a)를 도시한다. 반도체 구조(220a)는 본 발명의 일 실시예에 따라, 도 2a의 활동층(202-0 내지 202-7) 중 어느 것을 구현하기 위해 사용될 수 있다. 도 2b-1에 도시된 바와 같이, 활동층(220a)은 폴리실리콘의 증착된 서브층(221 내지 223)을 포함한다. 일 구현에서, 서브층(221 내지 223)은 중간에 제거 없이, 동일한 가공 챔버 내에 연속적으로 증착될 수 있다. 서브층(223)은 10 내지 100 nm의 인-시추 도핑된(in-situ doped) N+ 폴리실리콘을 증착시킴으로써 형성될 수 있다. 서브층(222 및 221)은 그 후, 도핑되지 않거나 또는 약하게 도핑된 폴리실리콘 또는 비정질 실리콘을 10 내지 100 nm의 두께 범위 내로 증착시킴으로써 형성될 수 있다. 그 후, 서브층(221)(즉, 증착된 폴리실리콘의 상부 부분)은 N+ 도핑된다. 서브층(221 및 223)에서 N+ 도펀트 농도는 N+ 서브층(221 및 223)에서 가능한 가장 낮은 시트 저항을 제공하기 위해 가능한 높아야 - 예를 들어, 1 × 1020/cm3 와 1 × 1021 /cm3 사이 - 한다. N+ 도핑은 (i) 인, 비소 또는 안티몬의 저에너지의 얕고 높은 도즈 주입(low-energy shallow high-dose ion implantation) 또는, (ii) 증착된 폴리실리콘의 인-시추 인 또는 비소 도핑에 의해 달성되며, 맨 위에 10 내지 100 nm 두께의 N+ 서브층(221)을 형성할 수 있다. 붕소 (P-) 또는 인 (N-) 이온의 낮은 도즈 주입(low-dose implantations)은 또한, 생성된 TFT에서 고유의 개선 모드 임계 전압을 달성하기 위해, N+ 서브층(221)과 N+ 서브층(223) 사이에 있는 서브층(222)으로 주입되거나, 또는 인-시추 도핑된 N+ 서브층(221)을 관통시키기에 충분한 에너지로 수행될 수 있다. 서브층(222)의 붕소 또는 P- 도펀트 농도는 1 × 1016 /cm3 내지 1 × 1018 /cm3의 범위 내에 있을 수 있고, 서브층(222)에서 실제 붕소 농도는 활동 스트립(202-0 내지 202-7)을 따라 형성된 N+P-N+ TFT에 대한 다양한 동작 조건 하에, 네이티브 트랜지스터 턴온 임계 전압(native transistor turn-on threshold voltage), 채널 이동성, N+P-N+ 침식 전압(punch-through voltage), N+P- 접합 누설(junction leakage) 및 역 다이오드 전도 특성(reverse diode conduction characteristics), 및 채널 공핍 깊이(channel depletion depth)를 결정한다.
N+ 및 P- 주입된 종의 열 활성화 및 서브층(221, 222 및 223)의 재결정화는 모든 활동층(202-0 내지 202-7)이 형성된 후에, 종래의 급속 열 어닐링 기법(예를 들어, 700°C 이상에서), 또는 종래의 급속 레이저 어닐링 기법을 이용하여, 바람직하게 한 번에 이루어져야 하며, 이를 통해 모든 활동층이 거의 동일한 양으로 상승된 온도 가공을 겪음을 보장한다. 채널 영역으로 작용하는 TFT P- 서브층(222)으로부터의 제거를 초래하는, N+ 서브층(223) 및 서브층(221)의 도펀트의 과도한 확산을 피하기 위해, 전체 열 예산(thermal budget)을 제한하기 위한 주의가 기울여져야 한다. P- 서브층(222)은 N+ 서브층(221)과 N+ 서브층(223) 사이의 N+P-N+ 트랜지스터 침식 또는 과도한 누설을 방지하기 위해 충분히 두껍거나, 충분히 P-도핑된 상태로 유지되도록 요구된다.
대안적으로, 활동층(202-0 내지 202-7)의 각각의 N+ 및 P- 도펀트는 예를 들어, 자외선 파장(예를 들어, 308 nm)에서 엑시머 레이저 어닐링(excimer laser anneal, ELA)을 사용하는 얕은 급속 열 어닐링에 의해 개별적으로 활성화될 수 있다. 폴리실리콘 또는 비정질 실리콘에 의해 흡수되는 어닐링 에너지는 어닐링된 활동층(220a)의 서브층(223) 아래에 있는 다른 활동층을 과도하게 가열하지 않으면서, 서브층(221)과, 서브층(222)의 일부 또는 전체를 부분적으로 융해시키고, 경우에 따라 서브층(223)으로 관통되며, 체적(205)(도 2b-4 참조)에 영향을 미친다.
연속적인 층 단위의(layer-by-layer) 엑시머 레이저의 얕은 고속 열 어닐링의 사용이 단일의 깊은 급속 열 어닐링 단계(single deep rapid thermal anneal step)에 비해 비용이 더 많이 들더라도, ELA는 폴리실리콘(또는 비정질 실리콘)의 로컬화된 부분 융해가 이동성 및 균일성이 실질적으로 개선된 더욱 큰 실리콘 다결정 그레인(larger silicon polycrystalline grains)을 형성하도록 어닐링된 체적(205)의 재결정화를 초래할 수 있고, 영향을 받은 체적의 그레인 경계(grain boundaries)에서 N+ 도펀트의 감소된 분리(segregation)에 기인하여 TFT 누설이 감소되는 장점을 갖는다. N+ 서브층(221)을 그 위에 형성하기 전에, 또는 충분히 얇은 N+ 서브층(221)을 형성한 후에, 서브층(221 및 222) 양자, 그리고 경우에 따라 서브층(223)의 재결정화를 허용하기 위해 P- 서브층(222) 및 N+ 서브층(223) 중 어느 것에 ELA 단계가 적용될 수 있다. 이러한 얕은 엑시머 레이저 저온 어닐링 기법은 통상의 기술자에게 잘 알려진다. 예를 들어, 이러한 기법은 태양 전지 및 평면 패널 디스플레이 애플리케이션에서 폴리실리콘 또는 비정질 실리콘막을 형성하는데 사용된다. 예를 들어, H. Kuriyama 등의 "Comprehensive Study of Lateral Grain Growth in Poly-Si Films by Excimer Laser Annealing (ELA) and its applications to Thin Film Transistors", Japanese Journal of Applied Physics, Vol.33, Part 1, Number 10, 1994년 8월 20일, 또는 Coherent Inc.에 의한 그 웹사이트에 있는 "Annealing of Silicon Backplanes with 540W Excimer Lasers", technical publication를 참조한다.
P- 서브층(222)의 두께는 형성될 TFT의 채널 길이에 거의 대응하며, 이는 10 nm 이하만큼 짧을 수 있다. 일 실시예에서(도 2b-5 참조), 수개의 열 가공 사이클 이후에도, 실리콘 나이트라이드(예를 들어, SiN 또는 Si3N4)의 초박(하나 또는 수개의 원자층으로부터 3nm의 두께인) 막(ultra-thin film), 또는 N+ 서브층(223)의 형성 이후의 다른 적합한 확산 방지막(도 2b-5 내의 서브층(223-d) 참조)을 증착시킴으로써 TFT의 채널 길이를 10 nm 미만으로 제어하는 것이 가능할 수 있다. 실리콘 나이트라이드의 제2 초박막, 또는 다른 적합한 확산 방지막(도 2b-5 내의 221-d 참조)은 경우에 따라, N+ 서브층(221)을 증착하기 전에, P- 서브층(222)의 증착 이후에 증착될 수 있다. 초박형 도펀트 확산 방지층(221-d 및 223-d)은 화학적 증기 증착, 원자층 증착 또는 어느 다른 적합한 수단(예를 들어, 저온에서의 고압 질화(high pressure nitridization))에 의해 증착될 수 있다. 각 초박형 도펀트 확산 방지층은 N+ 서브층(221 및 223) 내의 N+ 도펀트가 P- 서브층(222)으로 확산되는 것을 방지하는 배리어로 작용하며, (소스로 작용하는) N+ 서브층(221)과 (드레인으로 작용하는) N+ 서브층(223) 사이의 채널 영역에서 MOS 트랜지스터의 행위를 아주 조금만 지연시키기 위해 충분히 얇다. (서브층(222)의 표면 반전층(surface inversion layer)에서의 전자는 이러한 전자를 포획하기엔 너무 얇은 초박 실리콘 나이트라이드층을 직접적으로 쉽게 터널링한다). 이들 추가적인 초박형 도펀트 확산 방지층은 제조 비용을 증가시키지만, 다수의 TFT로부터 "off" 상태에 있는 활동 스트립을 따라 누적된 누설 전류를 상당히 감소시키는데 도움을 줄 수 있다. 하지만, 누설 전류가 허용 가능하다면, 이들 초박형 층은 생략될 수 있다.
길고 좁은 N+ 서브층(223) 및 N+ 서브층(221)을 갖는 NOR 스트링은 기판으로의 좁고 깊은 접촉물의 저항을 포함하는 매우 큰 선 저항(R)을 가질 수 있다. 감소된 선 저항은 긴 전도성 스트립을 횡단하는 신호의 "RC 지연"을 감소시키기 때문에 바람직하다. (RC 지연은 선 저항(R)과 선 커패시터(C)의 곱에 의해 주어진 시간 지연의 측정치이다). 감소된 선 저항은 또한, 길고 좁은 활동 스트립을 가로지르는 "IR 전압 강하"를 감소시킨다. (IR 전압 강하는 전류(I) 및 선 저항(R)의 곱에 의해 주어진다). 선 저항을 상당히 감소시키기 위해, N+ 서브층(221 또는 223) 중 각 활동 스트립에 인접한 하나 또는 양자에 선택적인 전도성 서브층(224)(예를 들어, 도 2b-2 및 도 2b-3에서 W로 표기된 서브층(224))이 부가될 수 있다. 서브층(224)은 하나 이상의 증착된 금속층에 의해 제공될 수 있다. 예를 들어, 서브층(224)은 TiN의 1 내지 2 nm 두께의 층을 증착시키고, 이에 후속하여 텅스텐, 유사한 내화 금속, 또는 폴리사이드 또는 규화물(예를 들어, 니켈 규화물)의 1 내지 40 nm 두께의 층을 증착시킴으로써 제공될 수 있다. 서브층(224)은 더욱 바람직하게는 1 내지 20 nm 두께 범위 내에 있다. 심지어, 매우 얇은 서브층(224)(예를 들어, 2 내지 5 nm)은 덜 강하게 도핑된 N+ 서브층(221 및 223)의 사용을 허용하면서, 긴 활동 스트립의 선 저항을 상당히 감소시킬 수 있다.
도 2c에 도시된 바와 같이, 접촉 개구부(contact opening, 205-1) 내의 도체는 높은 적층물을 위해 매우 길어질 수 있으며, 그에 따라 반대로 선 저항을 증가시킬 수 있다. 이 경우, 접촉 개구부(205-1)를 실질적으로 채우기 위해, 금속 서브층(224)(예를 들어, 텅스텐 층)은 도 2c에 도시된 바와 같이, 이를 N+ 서브층(221) 위에 위치시키기 보다는, 서브층(223) 아래에 바람직하게 포함될 수 있다. 하지만, 활동층(202-0 내지 202-7)의 각각에서 금속 서브층(224)을 포함하는 것은 금속 재료 중 일부가 폴리실리콘, 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 재료 보다 이방성 식각을 하는 것이 상대적으로 더욱 어려운 문제를 포함하는 제조 공정의 비용 및 복잡도를 증가시킨다. 하지만, 금속 서브층(224)은 상당히 긴 활동 스트립의 사용을 가능케 하며, 이는 우수한 어레이 효율을 초래한다.
금속 서브층(224)이 포함되지 않은 실시예에서, 이루어질 수 있는 수개의 트레이드오프(tradeoffs)가 있다: 예를 들어, 결과적으로 증가된 응답 속도가 수용 가능한 경우, 더욱 긴 활동 스트립이 가능하다. 일반적으로, 활동 스트립이 짧을수록 선 저항이 낮아지므로, 레이턴시가 짧아진다. (트레이드오프는 어레이 효율에 있다). 금속 서브층(224)의 부재 시, N+ 서브층(221 및 223)의 두께는 고유의 선 저항을 감소시키기 위해 (예를 들어, 100 nm까지) 증가될 수 있으며 식각될 적층물이 더욱 커지게 한다. 재결정화 및 도펀트 활성화를 개선하고 그레인 경계에서 도펀트 분리를 감소시키기 위해, 선 저항은 N+ 서브층(221 및 223)에서의 N+ 도핑 농도를 증가시키고, (예를 들어, 급속 열 어닐링, 깊은 레이저 어닐링, 또는 얕은 엑시머 레이저 어닐링에 의해) 1,000℃를 초과하는 더욱 높은 어닐링 온도를 적용함으로써 더욱 감소될 수 있다.
더욱 짧은 활동 스트립은 또한, N+ 서브층(223)과 N+ 서브층(221) 사이의 누설에 대해 우수한 면역력(immunity)을 가질 수 있다. 더욱 두꺼운 N+ 서브층은 (아래에서 논의될) 동적 감지에 바람직한, 감소된 스트립 선 저항 및 증가된 스트립 정전용량(strip capacitance)을 제공한다. 집적 회로의 설계자는 낮은 응답 속도가 가장 중요할 때 (금속 서브층(224)을 갖거나 갖지 않는) 더욱 짧은 활동 스트립을 선택할 수 있다. 대안적으로, 스트립 선 저항은 단지 일 단부에서 보다는, 각 활동 스트립의 양 단부를 접촉시킴으로써 감소될 수 있다.
블록 형성 패터닝(block-formatin patterning) 및 식각 단계는 형성된 각 활동층에서 분리된 블록을 정의한다. 각 블록은 아래에서 논의되는 바와 같이, 평행하게 구동되는 다수의(예를 들어, 수천 개의) 활동 스트립이 형성될 수 있는 구역을 점유하며, 각 활동 스트립은 Y 방향을 따라 구동되고, 결과적으로 각각 다수의(예를 들어, 수천 개의) TFT를 제공하는 하나 이상의 NOR 스트링을 형성한다.
활동층(202-0 내지 202-7)의 각각은 상술한 단계를 반복함으로써 연속적으로 형성될 수 있다. 추가적으로, 앞서 논의된 블록 형성 패터닝 및 식각 단계에서, 각 다음의 더 높은 활동층은 상부의 활동층이 지정된 매립된 접촉물을 통해 반도체 기판(101)에서 그 특정 디코더 및 다른 회로에 접근하는 것을 허용하도록, 이전의 활동층의 조금 위에 연장되어 형성될 수 있다(예를 들어, 도 2c에 도시되고 아래에서 논의되는 바와 같이, 층(202-1)이 층(202-0) 위로 연장됨).
도 2c에 도시된 바와 같이, 매립된 접촉물(205-0 및 205-1)은 예를 들어, 활동층(202-0 및 202-1)의 각각에서 N+ 서브층(223)으로부터 형성된 로컬 비트선 또는 소스선에 반도체 기판(201) 내의 접촉물(206-0 및 206-1)을 연결시킨다. 활동층(202-2 내지 202-7)에 대해 매립된 접촉물(미도시)은 기판에 가장 가까운 활동층이 가장 짧은 매립된 접촉물을 가지면서, 기판으로부터 가장 먼 활동층이 가장 긴 매립된 접촉물을 갖는 반전된 계단형 구조로, 접촉물(206-2 내지 206-7)에 활동층(202-2 내지 202-7)을 연결시키도록 유사하게 제공될 수 있다. 대안적으로, 매립된 접촉물 대신에, 활동층의 상부로부터 연장하는 도체가 채워진 비아는 분리층(203-0 및 203-1)을 통해 식각될 수 있다. 이들 비아는 기판 회로(206-0)로부터 예를 들어, 상부 N+ 서브층(221-0)(또는 제공되는 경우, 금속 서브층(224))으로의 전기 접점(electrical contact)을 확립한다. 비아는 가장 긴 비아에 의해 연결된 기판에 가장 가까운 활동층 및 가장 짧은 비아에 의해 연결된 상부에 가장 가까운 활동층과 "계단형" 패턴으로 있을 수 있다. 비아(미도시)는 통상의 기술자에게 잘 알려진 바와 같이, 하나의 마스킹 및 식각 단계에서 하나 보다 많은 평면이 접촉될 수 있는 장점을 갖는다.
스위치 회로를 통해, 접촉물(206-0 내지 206-7)의 각각은 대응하는 NOR 스트링의 각각의 비트선 또는 소스선에 사전 충전 전압(Vbl)을 인가하거나, 또는 읽기 동작 동안 감지 증폭기 또는 래치의 입력 단자에 연결될 수 있다. 스위치 회로는 프로그래밍 전압(Vpgm), 정지 전압(Vinhibit), 삭제 전압(Verase), 또는 어느 다른 적합한 미리 결정된 또는 사전 충전 기준 전압(Vbl 또는 Vss)과 같은 다수의 특정 전압원 중 어느 것에 접촉물(206-0 내지 206-7)의 각각을 선택적으로 연결시킬 수 있다. 활동 스트립에서 비트선 또는 소스선을 따라 상대적으로 큰 기생 분포 정전용량(parasitic distributed capacitance)을 이용하는 아래에서 논의되는 일부 실시예에서, 가상 전압 기준(예를 들어, 접지 전압(Vss)을 제공하는 가상 접지)은 아래에서 논의되는 바와 같이 소스선을 사전 충전시킴으로써, 각 활동 스트립의 소스선(즉, N+ 서브층(221))에 생성될 수 있다. 가상 접지는 기판에서 전압원에 N+ 서브층(221)을 배선할 필요를 없애며, 이는 상술한 계단형 비아 구조를 사용하여 상부로부터 기판으로 각 활동 스트립을 연결할 수 있게 한다. 그렇지 않은 경우, 비아 재료가 두 개의 서브층을 단락시킬 것이기 때문에, 상부로부터 기판으로 각 활동 스트립의 N+ 서브층(221) 및 N+ 서브층(223)을 단독으로 연결하는 것은 불가능할 것이다.
도 2c는 또한, 반도체 기판(201)에서 접촉물(262-0 내지 262-n)로, X 방향을 따라 구동되어 형성될 전역 워드선(208g-s)을 연결시키는 매립된 접촉물(261-0 내지 261-n)을 도시한다. 전역 워드선(208g-s)은 기판(201)에서 회로(262-n)에, 아직 형성되지 않은 대응하는 로컬 워드선(208W-s)(예를 들어, 도 2i 참조)을 연결시키기 위해 제공된다. 수평으로 구동하는 전역 워드선(208g-s)의 상부에서 수직 방향으로 아직 형성되지 않은 로컬 워드선(208W-s)으로의 연결을 허용하기 위해, 랜딩 패드(264)가 전역 워드선 상에 제공된다. 스위치 회로 및 전역 워드선 디코더를 통해, 전역 워드선 접촉물(262-0 내지 262-n)의 각각은 스텝 프로그래밍 전압(stepped programming voltages, Vprogram), 프로그램 정지 전압(Vinhibit), 읽기 전압(Vread) 및 삭제 전압(Verase)과 같은 다수의 기준 전압원 중 어느 하나에 선택적으로 연결되거나, 개별적으로 또는 수개의 전역 워드선 사이에 공유된다.
매립된 접촉물, 전역 워드선 및 랜딩 패드는 종래의 사진 석판술 패터닝 및 식각 단계를 사용하여 형성될 수 있고, 이에 후속하여 하나 이상의 적합한 도체 또는 (예를 들어, 텅스텐 금속, 합금 또는 텅스텐 또는 규화 텅스텐을) 합금함으로써 증착될 수 있다.
상부 활동층(예를 들어, 활동층(202-7))이 형성된 후, 스트립 형성 마스크를 사용하여 바닥 전역 워드선(또는 반도체 기판(201))에 도달하도록 활동층을 통해 식각함으로써 트렌치가 생성된다. 스트립 형성 마스크는 Y 방향을 따라 구동하는 길고 좁은 스트립의 포토레지스트 층에서 패턴으로 구성된다. 순차적인 이방성 식각이 활동층(202-7 내지 202-0) 및 유전체 분리층(203-7 내지 203-0)을 통해 식각한다. 도 2c의 예시에서 8개인 (그리고, 더욱 일반적으로 16, 32, 64개 이상일 수 있는) 식각될 활동층의 개수로서, 포토레지스트 마스크는 가장 낮은 활동층을 통해, 그리고 이를 넘어서 식각하는데 필요한 충분한 다수의 식각을 통해, 스트립 형성 패턴을 유지하기엔 충분히 강력하진 않을 수 있다. 따라서, 통상의 기술자에게 알려진, 하드 마스크 재료(예를 들어, 탄소 또는 금속)를 사용하여 보강된 마스크가 요구될 수 있다. 식각은 전역 워드선의 랜딩 패드 위의 유전체 분리층에서 종료된다. 식각-중지 차단막(etch-stop barrier film, 예를 들어 알루미늄 산화막)을 제공하여, 트렌치 식각 시퀀스 동안 랜딩 패드를 보호하는 것이 이로울 수 있다.
도 2d는 도 2a의 반도체 구조(200)의 일 부분의 활동층(202-7)을 통한 X-Y 평면의 단면에서, 도 2a의 구조(200)에 트렌치(230)를 형성하는 것을 도시한다. 상이한 활동층에서 인접한 트렌치(230) 사이의 길고 좁은 활동 스트립은 종횡비(aspect-ratio)가 높다. 최상의 식각 결과를 달성하기 위하여, 식각 재료(etch chemistry)는 특히 금속 서브층(224)이 존재하는 실시예에서, 상이한 서브층의 재료를 통해 식각할 때 변경되어야 할 수 있다. 어느 서브층의 언더커팅(undercutting)이 회피되어야 함에 따라, 바닥 활동층에서의 활동 스트립(예를 들어, 활동층(202-0)에서의 활동 스트립)이 상부 활동층에서의 활동 스트립(즉, 활동층(202-7)의 활동 스트립)에서 대응하는 폭 및 간극 간격과 거의 동일한, 폭 및 인접 활동 스트립과의 간극 간격을 갖도록, 다중 단계 식각의 이방성이 중요하다. 물론, 식각될 적층물에서 활동층의 개수가 많아질수록, 연속적인 식각의 설계가 더욱 어려워진다. 다수의(예를 들어, 32개의) 활동층을 통한 식각과 연관된 어려움을 완화시키기 위해, 식각은 앞서 참조된 Kim에 의해 pp. 188-189에서 논의된 바와 같이, 층 - 예를 들어, 8개 -의 그룹에서 이루어질 수 있다.
그 후, 하나 이상의 전하 구속층은 트렌치(230)에서 활동 스트립의 측벽 상에 등각으로 증착되거나 또는 성장된다. 전하 구속층은 2 내지 10 nm의 두께, 바람직하게는 3 nm 이하의 얇은 터널링 유전체막(예를 들어, 실리콘 다이옥사이드(dioxide) 층, 실리콘 옥사이드-실리콘 나이트라이드-실리콘 옥사이드("ONO") 트리플층, 밴드갭 조작된 나이트라이드층(bandgap engineered nitride layer), 또는 실리콘 나이트라이드층)을 화학적으로 증착시키거나 성장시킴으로써, 그리고 이에 후속하여, 전하 구속 재료(예를 들어, 유전체 막 또 분리된 부동 게이트(isolated floating gate)에 내장된 실리콘 나이트라이드, 실리콘이 다량 함유된(silicon-rich) 나이드라이드 또는 옥사이드, 나노 결정, 나노닷(nanodots))의 4 내지 10 nm 두께의 층의 증착에 의해 형성되며, 그 후, 차단 유전체 막에 의해 캐핑된다(capped). 차단 유전체 막은 예를 들어, ONO 층, 또는 높은 유전상수의 막(예를 들어, 알루미늄 옥사이드, 하프늄 옥사이드 또는 이들의 일부 조합)으로 구성되는 5 내지 15nm 두께의 층일 수 있다. 제공될 저장 요소는 통상의 기술자에게 알려진, SONOS, TANOS, 나노닷 저장, 분리된 부동 게이트 또는 어느 적합한 전하 구속 샌드위치 구조(charge-trapping sandwich structures)일 수 있다.
트렌치(230)는 인접한 활동 스트립의 두 개의 대향하는 측벽 상에서 저장 요소를, 그리고 이들 반대편의 측벽 상에서 TFT 사이에 공유될 수직 로컬 워드선을 수용하기에 충분히 넓게 형성된다. 도 2e는 도 2a의 반도체 구조(200)의 일 부분에서, 활동층(202-7)을 통한 X-Y 평면의 단면에서 트렌치(230)를 따라 활동 스트립의 반대편 측 벽 상에 전하 구속층(231L 및 231R)을 증착시키는 것을 도시한다.
바닥 전역 워드선에 대한 접촉 개구부는 그 후에, 층(202-7)의 상부에서 사진 석판술로 패터닝되고, 트렌치(230)의 바닥에서 전하 구속 재료를 통하여, 바닥 전역 워드선 랜딩 패드(예를 들어, 도 2c의 전역 워드선 랜딩 패드(264))에서 정지되는 이방성 식각에 의해 노출된다. 아래의 도 2i와 함께 서술될 일 실시예에서, 트렌치(230)의 번갈아 있는 행(예를 들어, 그 안에 형성되는 워드선이 홀수 어드레스로 할당되는 행)만이 바닥 전역 워드선 아래로 식각된다. 일부 실시예에서, 트렌치(230)의 바닥에서 전하 구속 재료의 이방성 식각 동안, 트렌치(230)의 측벽에서 차단 유전체의 수직 표면을 보호하기 위해, 초박형 희생 막(예를 들어, 2 내지 5 nm 두께의 폴리실리콘 막)의 증착 이후에 식각이 이루어진다. 나머지 희생 막은 단기간의 등방성 식각에 의해 제거될 수 있다.
그 후, 도핑된 폴리실리콘(예를 들어, P+ 폴리실리콘 또는 N+ 폴리실리콘)은 제어 게이트 또는 수직 로컬 워드선을 형성하기 위해, 전하 구속층 위에 증착될 수 있다. P+ 도핑된 폴리실리콘은 N+ 도핑된 폴리실리콘에 비해 그의 일 함수가 더욱 높기 때문에 바람직할 수 있다. 대안적으로, SiO2에 관련된 높은 일 함수를 갖는 금속(예를 들어, 텅스텐, 탄탈럼, 크롬, 코발트 또는 니켈)이 수직 로컬선을 형성하는데 사용될 수 있다. 트렌치(230)는 이제, P+ 도핑된 폴리실리콘 또는 금속으로 채워질 수 있다. 아래에서 논의되는 도 2i의 실시예에서, 트렌치(230)의 번갈아 있는 행(즉, 홀수 어드레스로 할당된 로컬 워드선(208W-s)을 호스팅하기 위한 행)에서의 금속은 바닥 전역 워드선(208g-s)과 옴 접촉(ohmic contact)한다. 트렌치(230) 중 다른 것(즉, 짝수 어드레스로 할당된 로컬 워드선(208W-a)을 호스팅하기 위한 행)에서 폴리실리콘은 바닥 전역 워드선으로부터 분리된다. (이들 로컬 워드선은 상부 활동층 위에 라우팅된 상부 전역 워드선(208g-a)에 의해 차후에 접촉될 것이다). 포토레지스트 및 하드 마스크가 이제 제거될 수 있다. 그 후, 각 블록의 상부 표면으로부터 도핑된 폴리실리콘을 제거하기 위해 CMP 단계가 사용될 수 있다. 도 2f는 도 2e의 트렌치(230)를 채우기 위해, 도체(208)(예를 들어, 폴리실리콘 또는 금속)를 증착시키는 것을 도시한다.
도 2g는 도 2f의 반도체 구조상에서의 사진 석판술 패터닝 및 식각 단계 이후에, 증착된 도체(208)의 노출된 부분을 제거함으로써 로컬 도체("워드선")(208W) 및 사전 충전 워드선(208-CHG)을 달성하며, 생성된 샤프트(209)를 절연 재료로 채우거나, 대안적으로 공극 분리로서 샤프트를 남기는 것을 도시한다. 이 예시에서 도핑된 폴리실리콘을 제거하는 것은 제한된 공간에서 높은 종횡비의 식각 단계이기 때문에, 상술한 기법을 사용하는 하드 마스크 재료(예를 들어, 탄소 또는 금속)가 요구될 수 있다. 생성된 샤프트(209)는 절연 재료로 채워질 수 있거나, 또는 인접한 로컬 워드선 사이의 기생 정전용량을 줄이기 위해 공극으로 남을 수 있다. 로컬 워드선(208W-a)(도 2i 참조) 및 로컬 사전 충전 워드선(208-CHG)에 접촉하게 형성되도록 요구되는 전역 워드선(208g-a)과 부합하도록, 굴착(excavation)을 위해 도핑된 폴리실리콘을 노출시키는 마스크 패턴은 X 방향을 따라 구동하는 병렬 스트립이다.
도 2g에서, 절연 샤프트(209)에 인접한 전하 구속층(231L 및 231R)의 부분(231X)은 증착된 폴리실리콘(208W)의 대응하는 부분의 제거 이후에 남아있다. 일부 실시예에서, 전하 구속층(231L 및 231R)의 부분(231X)은 절연 재료 또는 공극을 갖는 샤프트(209)를 채우기 전에, 종래의 식각 공정 단계에 의해 제거될 수 있다. 샤프트에서 전하 구속 재료의 식각은 도핑된 폴리실리콘의 제거와 함께, 또는 그 이후에 수행될 수 있다. 차후의 식각은 또한, 이방성 식각에 의해 남아있는 어느 가는(fine) 폴리실리콘 스트링거(stringers)를 제거할 것이다; 이들 폴리실리콘 스트링거는 인접한 로컬 워드선 사이의 저항 누설 경로의 역할을 하는 바람직하지 않은 누설 경로를 야기할 수 있다. 부분(231X)에서 이러한 전하 구속 재료의 일부 또는 모두를 제거하는 것은 기생 엣지 TFT를 제거하는 것은 물론, 동일한 NOR 스트링을 따르는 인접한 TFT 사이에 구속된 전하의 잠정적인 측방향 확산을 방해한다. 부분(231X)의 부분적인 제거는 로컬 워드선에 의해 보호되지 않는 전하 구속 재료의 일부 또는 전체 및 차단 유전체 막을 제거하는, 단기간 등방성 식각(예를 들어, 습식 식각 또는 플라즈마 식각)에 의해 달성될 수 있다.
도 2h는 활동층(202-7 및 202-6)에서 활동 스트립을 도시하는, 도 2g의 로컬 워드선(208W)의 행을 통한 Z-X 평면의 단면도를 도시한다. 도 2h에 도시된 바와 같이, 각 활동층은 N+ 서브층(221), P- 서브층(222) 및 N+ 서브층(223)(저저항 금속층(224)은 선택적임)을 포함한다. 일 실시예에서, N+ 서브층(221)(예를 들어, 소스선)은 (도 3a에서 접지 기준 전압(280)으로 도시된) 접지 기준 전압(Vss)에 배선 연결되고, N+ 서브층(223)(예를 들어, 비트선)은 도 2c에 도시된 방법에 따라 기판(201) 내의 접촉물에 연결된다. 따라서, 로컬 워드선(208W), 워드선(208W)을 향하는 활동층(202-7 또는 202-6)의 일 부분, 및 워드선(208W)과 활동층(202-7 또는 202-6)의 그 부분 사이의 전하 구속층(231L)은 도 2h에서 저장 요소(예를 들어, 저장 TFT(281 및 282))를 형성한다. 로컬 워드선(208W) 상의 반대편 측 상에서 TFT(281 및 282)는 각각 그 안에 전하 구속층(231R)을 포함하는 TFT(283 및 284)를 마주한다. TFT(283 및 284)를 제공하는 활동 스트립(202-6 및 202-7)의 다른 측 상에 TFT(285 및 286)가 있다. 따라서, 도 2h에 도시된 구성은 TFT에 대해 가장 높은 패킹 밀도 구성을 나타내며, 각 로컬 워드선은 그 반대편 측을 따르는 두 개의 활동 스트립에 의해 공유되고, 각 활동 스트립은 그 두 개의 반대편 측 엣지를 따르는 두 개의 로컬 워드선에 의해 공유된다. 각 로컬 워드선(208W)은 적합한 전압이 강제될 때, 하나의 전하 구속 부분(231L 또는 231R)에 위치한, 활동층(202-0 내지 202-7)의 각각에 형성된 TFT 중 지정된 것에 저장된 전하를 읽거나, 기록하거나, 또는 삭제하는데 사용될 수 있다.
N+ 서브층(223)(즉, 비트선)은 가까이에 있는 TFT의 동작을 위해 요구되는 적합한 전압(예를 들어, 프로그램 전압(Vprog), 정지 전압(Vinhibit), 삭제 전압(Verase), 또는 읽기 기준 전압(Vbl))으로 충전될 수 있다. 읽기 동작 동안, "on" 상태인 TFT(281 내지 286) 중 어느 것은 서브층(221 및 223) 사이에 수직 또는 Z 방향으로 전류를 전도한다.
도 2h의 실시예에 도시된 바와 같이, 선택적인 금속 서브층(224)은 고속 메모리 디바이스 동작을 용이하게 하기 위해, N+ 서브층(223)의 저항을 감소시킨다. 다른 동작 모드에서, 활동층(202-0 내지 202-7)의 어느 것에서 N+ 서브층(221)은 부유 상태로 있을 수 있다. 각 활동층에서, 로컬 워드선 중 하나 이상("사전 충전 워드선"으로 지칭됨; 예를 들어, 도 2g에서 사전 충전 워드선(208-CHG))은 비-메모리 TFT로 사용될 수 있다. 적절한 전압이 사전 충전 워드선에 인가될 때(즉, 사전 충전 TFT를 전도 상태로 할 때), 각 사전 충전 워드선은 N+ 서브층(221)(소스선)이 기판에서 전압원(Vb1)으로부터 공급되는, N+ 서브층(223)에서 사전 충전 전압(Vss)으로 사전 충전될 수 있도록, 그 채널 서브층(222)을 일시적으로 반전시킨다. 사전 충전 워드선 상의 전압이 회수되고(즉, 사전 충전 TFT가 그의 비전도 상태로 돌아가고), 활동 스트립의 양측 상의 모든 다른 워드선이 또한 "off"일 때, N+ 서브층(221)과 그의 다수의 로컬 워드선 사이에 형성된 분포 기생 커패시터가 프로그램, 프로그램-정지 또는 읽기 동작을 지원하는데 충분히 긴 그의 전하를 유지하도록 충분히 크기 때문에, 디바이스 동작은 사전 충전 전압(Vss)(통상적으로, ~0V)에서 가상 전압 기준을 제공하기 위해 전기적으로 충전되는 상태로 남아있는 N+ 서브층(221)으로 진행될 수 있다(아래 참조). NOR 스트링에서 TFT가 또한, 각 NOR 스트링을 따라 사전 충전 TFT의 역할을 할 수 있더라도, 읽기 동작을 위한 사전 충전을 가속하기 위해(읽기 사전 충전은 통상적으로 ~5V 미만의 더욱 낮은 워드선 전압을 요구함), 메모리 TFT 중 일부(예를 들어, NOR 스트링을 따른 모든 32 또는 64개의 메모리 TFT 중 하나)가 또한 활성화될 수 있다. 적어도, 고전압 사전 충전 동작을 위해, 이들이 메모리 TFT보다 프로그램 디스터브 상태에 더욱 내성이 있기 때문에, 그 전체가 사전 충전 TFT의 역할을 하도록 전용되는 TFT가 제공되는 것이 바람직하다.
대안적으로, 아래에서 서술될 일 실시예(예를 들어, 도 2k 및 도 2ka(도 2k-1)에 도시된 실시예(EMB-3))에서, 각 로컬 워드선(208W)은 적절한 전압이 강제될 때, 충전 구속 부분(231L 또는 231R) 상에 위치한 활동층(202-0 내지 202-7)의 각각에 형성되는 TFT를 읽거나, 기록하거나, 또는 삭제하도록 사용될 수 있다. 하지만, 도 2k에 도시된 바와 같이, 활동층(202-0 내지 202-7)에서 각 활동 스트립의 두 측 중 하나만이 저장 TFT로 형성되며, 그에 따라 이 특정 실시예에서 바닥 및 상부 전역 워드선 양자에 대한 필요성을 없앤다.
그 후, 분리 유전체 또는 산화물이 증착되고, 그 표면이 평탄화될 수 있다. 반도체 기판(201) 및 로컨 워드선(208W)에 대한 접촉물은 그 후, 사진 석판술로 패터닝되고 식각될 수 있다. 이 단계 이후의 다른 바람직한 백 엔드(back-end) 가공은 통상의 기술자에게 잘 알려진다.
본 발명의 일부 특정 실시예
도 2i 및 도 4a에 도시된 실시예(EMB-1)에서, 로컬 워드선(208W)의 각각은 (활동층(202-0 내지 202-7) 위에 제공된 하나 이상의 층에서 라우팅된) 전역 워드선(208g-a) 중 하나, 또는 (활동층(202-0)과 기판(201) 사이에서 활동층 아래에 제공된 하나 이상의 층에서 라우팅된) 전역 워드선(208g-s) 중 하나에 연결된다. 바닥 전역 워드선(208g-s)에 연결된 로컬 워드선(208W-s)은 홀수 어드레스가 할당될 수 있는 한편, 상부 전역 워드선(208g-a)에 연결된 로컬 워드선(208W-a)은 짝수 어드레스가 할당될 수 있고, 그 역으로도 가능하다. 도 4a는 메모리 어레이의 상부에서 로컬 워드선(208W-a)을 전역 워드선(208g-a)에 연결시키는 접촉물(291)을 도시하는, 도 2i 및 도 2ia(도 2i-1)의 실시예(EMB-1)의 X-Y 평면에서의 단면도이다. 마찬가지로, 로컬 워드선(208W-s)은 상부 전역선에 실질적으로 평행한 메모리 어레이의 바닥에서 구동하는 전역 워드선(208g-s)(미도시)에 연결된다.
도 2ia(도 2i-1)는 로컬 워드선(208W-s) 또는 로컬 사전 충전 워드선(208-CHG)이 전역 워드선(208g-s)에 연결되고, 로컬 워드선(208W-a)이 전역 워드선(208g-a)에 연결되며, N+ 층(223)(드레인 영역으로 작용함)을 갖는 각 활동층이 메모리 어레이에 인접하거나, 이의 바로 아래에 있는 전원 공급(예를 들어, Vss, Vbl, Vpgm, Vinhibit 및 Verase), 디코딩, 감지 및 다른 회로 중 어느 것에 대한 선택 회로를 통해 연결된 것으로 도시된, 도 2i의 실시예(EMB-1)의 수평 활동층(202-4 내지 202-7)의 3차원 도면을 도시한다. 기판 회로는 기판(201)에서 206-0 및 206-1으로 개략적으로 도시된다.
각 활동 스트립은 도 2ia(도 2i-1)에서, 기판 접촉물(206-0 및 206-1)(Vbl)에 연결된 N+ 서브층(223), 및 회로(262-0)를 통해 기판 백 바이어스 전압(back-bias voltage, Vbb)원(290)에 연결된 P- 서브층(222)(채널 영역)을 갖는 것으로 도시된다. N+ 서브층(221) 및 선택적인 저저항 금속 서브층(224)은 Vss 전압 공급에 배선될 수 있거나(예를 들어, 도 3a에서 접지 기준 연결(280) 참조), 또는 대안적으로, 이는 로컬 사전 충전 워드선(208-CHG)을 통해 가상 소스 전압(Vss)으로 일시적으로 사전 충전된 후에 부유 상태로 있을 수 있다. 메모리 어레이의 상부에서의 전역 워드선(208g-a) 및 메모리 어레이의 바닥에서의 전역 워드선(208g-s)은 가상 로컬 워드선(208W-a 및 208W-s) 및 사전 충전 워드선(208-CHG)과 접촉할 수 있다. 전하 구속층(231L 및 231R)은 가상 로컬 워드선과 수평 활동 스트립 사이에 형성되어서, 각 활동 스트립의 양측 상에서 각 수평 활동 스트립과 각 수직 워드선의 교차점에 비휘발성 메모리 TFT를 형성한다. 상이한 평면 상의 활동 스트립 사이의, 그리고 동일한 평면 상의 인접한 활동 스트립 사이의 분리층(미도시)은 도시되지 않는다.
N+ 서브층(221)은 접지 전압(미도시)에 배선 연결되거나, 또는 출력 단자에 직접 연결되지 않고 부유 상태로 있거나, 또는 읽기 동작 동안 전압(예를 들어, 접지 전압)으로 사전 충전된다. 사전 충전은 로컬 사전 충전 워드선(208-CHG)을 활성화시킴으로써 달성될 수 있다. (TFT의 채널 영역을 제공하는) 각 활동층의 P- 서브층(222)은 기판(201)에 전압(Vbb)을 공급하기 위해, (아래에서 서술되는) 필러(pillars, 290)를 통해 경우에 따라 선택적으로 연결된다. 금속 서브층(224)은 활동층(202-4 내지 202-7)의 저항을 감소시키기 위해 제공되는 선택적인 저저항 도체이다. 단순화를 위해, 도 2c의 중간층인 분리층(203-0 및 203-1)은 도시되지 않는다.
메모리 어레이의 상부의 전역 워드선(208g-a)은 접촉물 또는 비아의 형성 이후에, 금속층을 증착시키고, 패터닝하며, 식각함으로써 형성된다. 이러한 금속층은 먼저, 얇은 텅스텐 나이트라이드(TiN) 층을 형성하고, 이에 후속하여, 저저항 금속층(예를 들어, 금속 텅스텐)을 형성함으로써 제공될 수 있다. 그 후, 금속층은 상부 전역 워드선을 형성하기 위해, 사진 석판술로 패터닝되고 식각된다. (대안적으로, 이들 전역 워드선은 구리 다마신 공정에 의해 제공될 수 있다). 일 구현에서, 이들 전역 워드선은 수평이며, X 방향을 따라 구동되고, 분리 산화물에 형성된 접촉물(즉, 로컬 워드선(208W-a 또는 208W-CHG)에 접촉함)을 반도체 기판(201)으로의 접촉물(미도시)과 전기적으로 연결시킨다. 홀수 및 짝수 어드레스의 로컬 워드선을 형성하고, 상부 전역 워드선을 통해 메모리 어레이의 상부로부터, 또는 바닥 전역 워드선을 통해 메모리 어레이의 바닥으로부터 (그리고, 일부 실시예에서 상부 및 바닥 전역 워드선 양자로부터) 이들을 그의 전역 워드선에 적합하게 연결시키는, 통상의 기술자에게 알려진 다른 마스크 식각 공정 흐름이 가능하다.
도 2j는 상부 전역 워드선(208g-a)만이 제공되는 - 즉, 어느 바닥 전역 워드선이 없는 - 본 발명의 실시예(EMB-2)를 도시한다. 실시예(EMB-2)에서 활동 스트립의 일 엣지를 따르는 사전 충전 로컬 워드선(208W-STG)은 활동 스트립의 반대편 측 엣지를 따르는 로컬 워드선(208W-a)에 대해 스태거된다(staggered)(또한, 도 4b 참조). 도 4b는 각 활동 스트립의 양 측면을 따르는 TFT의 스태거된 구성으로, 로컬 워드선(208W-a) 및 스태거된 로컬 워드선(208W-STG)을 상부 전역 워드선(208g-a)에만, 또는 대안적으로 바닥 전역 워드선(미도시)에만 연결시키는 접촉물(291)을 도시하는, 도 2j의 실시예(EMB-2)의 X-Y 평면의 단면도이다.
로컬 워드선의 스태거링은 바닥 전역 워드선(또는, 경우에 따라, 상부 전역 워드선)을 형성하는데 필요한 가공 단계를 제거함으로써 가공 흐름을 단순화시킨다. 스태거된 실시예에 대한 페널티는, 각 전역 워드선의 일 피치 내에 TFT를 제공하는 각 활동 스트립의 양 엣지를 가질 때, 내제되는 이중 밀도의 TFT를 상실하는 것이다. 구체적으로, 상부 및 바닥 전역선이 제공되는, 도 2i 및 대응하는 도 4a의 실시예(EMB-1)에서, 두 개의 TFT는 전역 워드선의 일 피치 내에서 각 활동층의 각 활동 스트립에 포함될 수 있다(즉, 각 활동 스트립에서, 일 TFT는 활동 스트립의 일 측벽을 사용하여 형성되고 바닥 전역 워드선으로부터 제어되며, 다른 TFT는 활동 스트립의 다른 측벽을 사용하여 형성되고 상부 전역 워드선으로부터 제어된다). (피치는 하나의 최소 라인 폭과 인접한 라인 사이에 필요한 최소 간격을 더한 것이다). 그에 반해서, 도 2j 및 대응하는 도 4b에 도시된 실시예(EMB-2)에서, 하나의 TFT만이 각 활동층에서 하나의 워드선 피치 내로 제공될 수 있다. 각 활동 스트립의 두 개의 측에서 로컬 워드선(208W)은 이들 양자를 접촉시키는데 필요한 두 개의 전역 워드선을 위한 공간을 허용하기 위해 서로에 관련되어 스태거된다.
도 2k는 로컬 워드선(208W)의 각각이 인접한 활동 스트립 및 그 각각의 인접한 전하 구속층(예를 들어, 구속층(231L 및 231R))의 반대편의 측벽에 형성된 TFT의 쌍(예를 들어, TFT(281 및 283))을 제어하는 본 발명의 실시예(EMB-3)를 도시한다. 분리 트렌치(209)는 각 TFT 쌍(예를 들어, TFT(281 및 283)과 인접한 TFT 쌍(예를 들어, TFT(285 및 287))을 분리시키도록 식각된다(또한, 도 4c 참조). 도 2k에 도시된 바와 같이, 각 TFT는 공유된 로컬 워드선의 반대편 측 상에 위치한 활동 스트립의 이중 쌍(dual-pair) 중, 하나 또는 다른 것으로부터 형성되고, 활동 스트립의 각 이중 쌍은 트렌치(230)(도 4c 참조)와는 달리, 각 활동 스트립의 반대편 엣지 상에서 TFT를 제공하지 않는 분리 트렌치(209)에 의해 활동 스트립의 유사하게 형성된 인접한 이중 쌍으로부터 분리된다. 트렌치(209)는 유전체 분리 재료(예를 들어, 실리콘 다이옥사이드 또는 전하 구속 재료(231))로 채워질 수 있거나, 또는 공극으로 남겨질 수 있다. 그 안에는 로컬 워드선이 수용되지 않는다.
도 4c는 메모리 어레이의 상부에서 전역 워드선(208g-a)에, 또는 대안적으로 어레이(미도시)의 바닥에서 전역 워드선(208g-s)에 로컬 워드선(208W-a)을 연결시키는 접촉물(291)과, 활동층(202-7)의 인접한 활동 스트립 상에서 TFT 쌍(281 및 283)과 TFT 쌍(285 및 287)을 분리하는 분리 트렌치(209)를 도시하는, 도 2k 및 도 2ka(도 2k-1)의 실시예(EMB-3)의 X-Y 평면의 단면도이다.
대안적으로, 분리 트렌치(209)는 백 바이어스 공급 전압(Vbb)을 제공하기 위해 기판에 연결된 P- 도핑된 폴리실리콘의 필러(예를 들어, 도 2ka(도 2k-1) 및 도 4d 에서 필러(290))(또한, 도 3a에서 수직 연결로 도시됨)를 포함할 수 있다. 필러(290)는 임계치 미만의(sub-threshold) 소스-드레인 누설 전류를 감소시키기 위해 읽기 동작 동안 백 바이어스 전압(예를 들어, Vbb ~0V 내지 2V)을 공급한다. 대안적으로, 필러(290)는 삭제 동작 동안 백 바이어스 전압(Vbb) 및 삭제 전압(Verase)(~12V 내지 20V)을 공급할 수 있다. 필러(290)는 도 4d에 도시된 분리된 수직 열로 형성될 수 있거나, 또는 각 트렌치(209)(미도시)의 길이 중 일부 또는 전체를 채울 수 있다. 필러(290)는 모든 활동층(202-0 내지 202-7)에서 P- 서브층(222)에 접촉한다. 하지만, 필러(290)는 이러한 배열이 상이한 평면 사이의 과도한 누설 전류의 경로를 초래할 수 있기 때문에, 금속 서브층(224)이 제공되는 실시예에는 제공될 수 없다.
도 4d는 선택적으로 기판 백 바이어스 전압(Vbb) 및 삭제 전압(Verase)을 P- 서브층(222)에 제공하는 하나 이상의 선택적인 P-도핑된 필러(290)를 추가적으로 포함하는, 활동층(202-7)을 통한 도 2k 및 도 2ka(도 2k-1)의 실시예(EMB-3)의 X-Y 평면의 단면도이다.
도 3a는 N+ 서브층(221)에서 소스 전압(Vss)을 설정하는데 사용되는 방법 및 회로 요소를 도시한다. 구체적으로, 소스 전압(Vss)은 (점선으로 도시된) 배선 디코딩된 소스선 연결(hard-wire decoded source line connection)(280)을 통해, 또는 대안적으로 사전 충전 TFT(303) 및, 비트선 전압(Vss, Vbl, Vpgm, Vinhibit 및 Verase) 중 어느 것으로의 디코딩된 비트선 연결(270)을 활성화시킴으로써 설정될 수 있다. 대안적으로, 소스 기준 전압(Vss)은 메모리 어레이의 상부로부터 계단형 비아를 통해 종래의 3D NAND 적층에 보통 채용되는 방식으로 연결하는 금속 또는 N+ 도핑된 폴리실리콘 도체를 통해 액세스될 수 있다. 배선된 연결(280)에서 도체의 각각은, 상이한 평면에 대한, 또는 평면 내의 소스 전압이 동일할 필요가 없도록 독립적으로 연결될 수 있다. 배선된 도체가 N+ 서브층(221)을 기준 전압(Vss)에 연결시키기 위한 요건은 활동층(202-0 내지 202-7)의 각각뿐만 아니라, 추가적인 어드레스 디코딩 회로를 위한 추가적인 패터닝 및 식각 단계를 필요하게 만들며, 그렇게 함으로써 복잡도 및 제조 비용을 증가시킨다. 그러므로, 일부 실시예에서, 아래에서 논의되는 NOR 스트링의 고유한 기생 정전용량에서 가상 전압원을 이용하여, 배선된 소스 전압(Vss)을 없애는 것이 이롭다.
NOR 스트링의 동적 동작
본 발명은 각 NOR 스트링을 따라 분포되는 누적된 고유한 기생 정전용량을 이용하여, 단일 동작에서 병렬로 프로그램되거나, 읽히거나 또는 삭제될 수 있는 TFT의 개수를 상당히 증가시키면서, 3-D NAND 플래시 어레이에 비해, 동작 전력 손실을 또한 상당히 감소시킨다. 도 3a에 도시된 바와 같이, (누적된 정전용량(C)에 기여하는) 로컬 기생 커패시터(360)는 (하나의 플레이트로서) 로컬 워드선과 (다른 플레이트로서) N+/P-/N+ 활동층 사이의 각 중첩 부분에 있다. 20 nm의 최소 피처 크기를 갖는 NOR 스트링의 TFT에 대해, 각 로컬 기생 커패시터는 일시적인 충전 저장을 위해 사용하기엔 너무 작은, 대략 0.005 펨토패럿(각 펨토패럿은 1×10-15 패럿임)이다. 하지만, 활동 스트립의 일측 또는 양측으로부터 정전용량에 기여하는 수천 개 이상의 TFT가 있을 수 있기 때문에, 긴 NOR 스트링에서 N+ 서브층(221)(소스선) 및 N+ 서브층(223)(비트선)의 전체 분포 정전용량(C)은 ~1 내지 20 펨토패럿의 범위 내에 있을 수 있다. 이는 거의 연결(270)(예를 들어, 소스 전압(Vbl))을 통해 연결된 감지 회로에서의 정전용량이다.
NOR 스트링의 비트선 정전용량을 소스선(여기서, 전하가 일시적으로 저장됨)의 기생 정전용량과 거의 동일한 값으로 하는 것은 감지 동작 동안 바람직한 신호대 잡음비를 제공한다. 비교적으로, 동일한 최소 피처 크기의 DRAM 셀은 대략적으로 20 펨토패럿의 저장 커패시터를 갖는 한편, 그 비트선 정전용량은 그 저장 커패시터의 100배인 약 2,000 펨토패럿이다. 정전용량에서의 이러한 불일치는 불충분한 신호대 잡음비와, 빈번한 충전에 대한 요구를 초래한다. DRAM 커패시터는 DRAM 셀의 액세스 트랜지스터를 통한 커패시터의 전하의 누설에 기인하여, 통상적으로, 64 ms 동안 그 전하를 유지시킬 수 있다. 대조적으로, NOR 스트링의 분포된 소스선 정전용량(C)은 (DRAM 셀의 경우와 같이) 단지 하나의 트랜지스터의 전하 누설이 아닌, 수천 개 이상의 병렬의 선택되지 않은 TFT를 통한 더욱 큰 전하 누설과 다투어야 한다. 이 누설은 워드선(151a)(WL-sel) 상에서 하나의 선택된 TFT와 동일한 활동 스트립을 공유하는 도 3a의 워드선(151b)(WL-nsel) 상의 TFT에서 발생하고, NOR 스트링의 분포 정전용량(C)에 대한 전하 보유 시간을 어쩌면 수백 ㎲까지 실질적으로 감소시켜서, 아래에서 논의되는 바와 같이 누설을 감소시키거나 또는 중화시키기 위한 측정을 요구한다.
아래에서 논의되는 바와 같이, 수천 개 이상의 트랜지스터에 기인하여, 읽기 동작 동안 누설 전류가 발생한다. 프로그램, 프로그램 정지 또는 삭제 동작 동안, N+ 서브층(221 및 223) 양자는 바람직하게 동일한 전압으로 유지되며, 그러므로 두 개의 N+ 서브층(221 및 223) 사이의 누설 전류는 사소하다. 프로그램, 프로그램 정지 또는 삭제 동작 동안, 누적된 정전용량(C)으로부터의 전하 누설은 단결정 또는 에피텍셜 실리콘(epitaxial silicon)에 형성될 때, 매우 작은 트랜지스터 누설을 갖는, 기판 선택 회로를 통해 기판으로 주로 흐른다. 그럼에도 불구하고, NOR 스트링 상에서 선택된 TFT의 100 ns 미만의 읽기 동작 또는 100 ㎲미만의 프로그램 동작을 완료하기 위해서는 100 ㎲ 의 전하 보유시간도 충분하다.
DRAM 셀과는 달리, NOR 스트링에서 TFT는, NOR 스트링의 기생 커패시터가 완전히 방전되더라도, 선택된 TFT에 저장된 정보가 전하 저장 재료(즉, 전하 구속층(231))에서 미처리 상태로 유지되도록, 비휘발성 메모리 트랜지스터이다. 이는 실시예(EMB-1, EMB-2 및 EMB-3)의 모든 NOR 스트링에 대한 경우이다. 하지만, DRAM 셀에서, 빈번한 리프레시 없이는 정보가 영원히 손실될 것이다. 따라서, 본 발명의 NOR 스트링의 분포 정전용량(C)은 N+ 서브층(221 및 223) 상의 사전 충전 전압을 전압(Vss, Vbl, Vprogr, Vinhibit 또는 Verase) 중 하나로 일시적으로 유지시키기 위해 단독으로 사용되며, NOR 스트링에서 TFT 중 어느 것에 대해 실제 데이터를 저장하기 위해서는 사용되지 않는다. 워드선(151n)(즉, 워드선(208-CHG))에 의해 제어되는, 도 3a의 사전 충전 트랜지스터(303)가 순간적으로 활성화된 직후에, 기판 회로(미도시)로부터 N+ 서브층(221)으로 전압(Vb1)을 (예를 들어, 연결(270)을 통해) 전달하기 위한 각 읽기, 프로그램, 프로그램 정지 또는 삭제 동작이 이루어진다. 예를 들어, 전압(Vbl)은 읽기 동작 동안 N+ 서브층(221)을 ~0V의 가상 접지 전압으로 사전 충전시키기 위해, 또는 프로그램 정지 동작 동안 N+ 서브층(221 및 223) 양자를 ~5V과 ~10V 사이로 사전 충전시키기 위해 ~0V로 설정될 수 있다.
누적된 정전용량(C)의 값은 활동 스트립의 각 측을 따라 수천 개 이상의 TFT를 수용하기 위해 NOR 스트링을 늘림으로써 증가될 수 있으며, 그에 따라서, N+ 서브층(221) 상의 사전 충전 전압(Vss)의 보유 시간을 증가시킨다. 하지만, 더욱 긴 NOR 스트링은 증가된 선 저항뿐만 아니라, N+ 서브층(221)과 N+ 서브층(223) 사이의 더욱 높은 누설 전류를 겪는다. 이러한 누설 전류는 그 "off"(및 다소 누설이 있는) 상태에 있는 NOR 스트링의 다른 모든 TFT로 어드레스되는 하나의 TFT를 읽을 때 감지된 전류를 간섭한다. 또한, 읽기 동작 동안 더욱 큰 커패시터를 사전 충전하는데 걸리는 잠재적으로 더욱 긴 시간은 낮은 읽기 레이턴시(즉, 고속 읽기 액세스 시간)에 대한 바람직함과 상충할 수 있다. 긴 NOR 스트링의 누적된 정전용량(C)의 사전 충전을 가속화하기 위해, 사전 충전 TFT가 활동 스트립의 각 측면을 따라 (예를 들어, 128개, 256개 또는 그 보다 많은 TFT 마다 한번씩) 떨어져서 제공될 수 있다.
긴 NOR 스트링에서 가변 임계 TFT가 병렬로 연결되기 때문에, NOR 스트링의 읽기 동작 조건은 활동 스트립의 양 엣지를 따르는 모든 TFT가 개선 모드(enhancement mode)로 동작함을(즉, 이들 각각이 제어 게이트(151n)와 소스(221)에서의 전압(Vss) 사이에 인가되는 양의 임계 전압을 가짐을) 바람직하게 보장해야 한다. 모든 TFT가 개선 모드에 있을 때, 활동 스트립의 N+ 서브층(221)과 N+ 서브층(223) 사이의 누설 전류는, 활동 스트립의 양측 상의 모든 제어 게이트가 ~0V의 Vss 이하로 유지될 때 억제된다. 이 개선 임계 전압은 P- 서브층(222)에 적합한 도펀트 농도(예를 들어, ~0.5 V와 ~1 V 사이의 고유한 TFT 임계 전압을 초래하는 cm3 당 1 × 1016과 1 × 1017 사이, 또는 그 이상의 붕소 농도)를 제공함으로써 달성될 수 있다.
일부 구현에서, N- 도핑되거나 또는 도핑되지 않은 폴리실리콘 또는 비정질 실리콘을 사용하여, 서브층(222)을 구현하는 것이 이로울 수 있다. 이러한 도핑을 통해, 활동 스트링을 따른 TFT 중 일부 또는 전체는 음의 임계 전압(즉, 공핍 모드 임계 전압)을 가지며, 따라서 누설 전류를 억제하기 위한 일부 수단을 요구할 수 있다. 이러한 억제는 모든 로컬 워드선을 0V로 유지하면서, N+ 서브층(221) 상의 전압(Vss)을 ~1V 내지 ~1.5V로, 그리고 N+ 서브층(223) 상의 전압(Vbl)을 N+ 서브층(221)의 것보다 높은 ~0.5V 내지 ~2V의 전압까지 상승시킴으로써 달성될 수 있다. 이 전압 설정은 N+ 서브층(221)(소스선)에 대해 워드선 전압을 ~-1 V 내지 -1.5 V로 유지시키는 것과 동일한 결과를 제공하며, 따라서 약간 소모된 임계 전압에 있는 TFT에 기인한 어느 누설을 억제한다. 또한, NOR 스트링의 TFT를 삭제한 후에, 삭제 동작은 공핍 모드 임계 전압으로 다시 과도하게 삭제되는(over-erased) NOR 스트링에서의 어느 TFT를 개선 모드 임계 전압으로 시프트하는 후속 소프트 프로그래밍 단계(subsequent soft-programming step)를 요구할 수 있다.
유사-휘발성 NOR 스트링
내구성(endurance)은 일부 횟수의 기록-삭제 사이클 이후, 저장 트랜지스터의 성능 저하의 측정치이다. 약 10,000 사이클 미만의 내구성 - 즉, 10,000 사이클 내에서 성능이 수용되기 어려울 정도로 상당히 저하됨 -은 빈번한 데이터 재기록을 필요로 하는 일부 저장 애플리케이션에 대해 상당히 낮은 것으로 여겨진다. 하지만, 본 발명의 실시예(EMB-1, EMB-2 및 EMB-3) 중 어느 것의 NOR 스트링은 감소된 보유 시간을 제공하지만, 그 내구성을 상당히 증가시키는(예를 들어, 수 년으로부터 몇 분 또는 몇 시간으로 보유 시간을 감소시키는 한편, 기록/읽기 사이클의 내구성을 수천으로부터 수천만으로 증가시키는) 그 전하 구속 재료(231L 및 231R)에 대한 재료를 사용할 수 있다. 이 더욱 높은 내구성을 달성하기 위해, 전하 구속층 예를 들어, 터널 유전체 층의 ONO 막 또는 유사한 조합에 대해, 통상적으로, 두께가 5 내지 10 nm의 실리콘 옥사이드막은 3 nm 이하로 감소되거나, 또는 다른 유전체막(예를 들어, 실리콘 나이트라이드 또는 SiN)으로 전적으로 대체될 수 있거나, 또는 유전체 층을 전혀 갖지 않을 수 있다. 유사하게, 전하 구속 재료층은 종래의 Si3N4 보다, CVD 증착된, 실리콘이 다량 함유된(CVD-deposited more silicon-rich) 실리콘 나이트라이드(예를 들어, Si 1.0 N 1.1)일 수 있다. 보통의 양의 제어 게이트 프로그래밍 전압 하에, 전자는 (통상적으로 더욱 높은 프로그래밍 전압을 요구하는, 파울러-노드하임 터널링과는 구분되는) 직접 터널링에 의해 더욱 얇은 터널 유전체를 통해, 전자가 수분 내지 수일 사이의 기간 동안 일시적으로 구속될 실리콘 나이트라이드 전하 구속 재료층으로 터널링될 것이다. 전하 구속 실리콘 나이트라이드층 및 실리콘 옥사이드(또는 알루미늄 옥사이드 또는 다른 하이-K(high-K) 유전체)의 차단층은 이들 전자가 워드선으로 빠져나가는 것을 방지하지만, 이들 전자는 전자가 음전하이고, 그를 위해 서로에 대해 반발할 때, 활동 스트립의 서브층(221, 222 및 223)으로 결국 누설될 것이다.
이들 변형으로부터 초래되는 TFT는 낮은 데이터 보유 TFT("준-휘발성 TFT" 또는 "유사-휘발성 TFT")이다. 이러한 TFT는 손실된 전하를 보충하기 위해, 주기적인 기록 리프레시 또는 읽기 리프레시를 요구할 수 있다. 본 발명의 유사-휘발성 TFT가 DRAM과 유사한, 낮은 레이턴시를 갖는 고속 읽기 액세스 시간을 제공하기 때문에, 생성된 유사-휘발성 NOR 스트링은 현재 DRAM을 요구하는 일부 애플리케이션에서의 사용에 적합할 수 있다. DRAM 위의 유사-휘발성 NOR 스트링의 장점은 (i) DRAM이 3차원 블록 내에 쉽게 탑재될 수 없기 때문에 비트당 매우 낮은 비용의 성능 지수, 및 (ii) 현재 DRAM 기술에서 요구되는 매 ~64 ms 마다에 비해, 대략적으로 수분마다 한 번씩 또는 수 시간마다 한 번씩 리프레시 사이클이 구동될 필요만 있기 때문에, 매우 낮은 전력 손실을 포함한다.
본 발명의 유사-휘발성 NOR 스트링은 주기적인 데이터 리프레시를 포함시키도록 프로그램/읽기/삭제 조건을 적절하게 적용한다. 예를 들어, 각 유사-비휘발성 NOR 스트링이 자주 읽기 리프레시되거나, 프로그램 리프레시되기 때문에, 최소 10년의 데이터 보유가 요구되는, 비휘발성 TFT에 비해, '0'과 '1' 사이의 큰 임계 전압 윈도우를 열기 위해 유사-휘발성 TFT를 "하드 프로그램(hard-program)"할 필요가 없다. 유사-비휘발성 임계 전압 윈도우는 10년의 데이터 보유를 지원하는 TFT에 대해 통상적인 1V 내지 3V에 비해, 0.2V 내지 1V만큼 작을 수 있다. 감소된 임계 전압 윈도우는 이러한 TFT가 더욱 낮은 프로그래밍 전압으로, 그리고 더욱 단기간의 프로그래밍 펄스에 의해 프로그램되는 것을 허용하며, 이는 유전체 층상에서 누적된 전계 응력(electric field stress)을 감소시키며 따라서 내구성을 연장한다.
미러 비트 NOR 스트링
본 발명의 다른 실시예에 따라, NOR 스트링 어레이는 또한, 통상의 기술자에게 알려진 NROM/미러 비트(NROM/Mirror Bit) 트랜지스터에서 사용되는 것과 유사한, 채널 열 전자 주입에 의해 프로그램될 수 있다. NROM/미러 비트 트랜지스터에서, 하나의 비트를 나타내는 전하가 드레인 영역과의 접합 다음에 채널 영역의 일 단부에 저장되며, 소스 및 드레인의 극성을 반대로 함으로써, 제2 비트를 나타내는 전하는 소스 접합 다음의 채널 영역의 반대편 단부에서 프로그램 및 저장된다. 통상적인 프로그래밍 전압은 드레인 단자에서 5V이고, 소스 단자에서 0V이며, 제어 게이트에서 8V이다. 양 비트를 읽는 것은 통상의 기술자에게 잘 알려진, 소스 및 드레인 접합의 역순으로 읽는 것을 요구한다. 하지만, 채널 열 전자 프로그래밍은 터널 프로그래밍에 비해 상당히 덜 효율적이고, 그러므로 채널 열 전자 프로그래밍은 터널링에 의해 가능한 대량의 병렬 프로그래밍에 적합하지 않다. 또한, 상대적으로 큰 프로그래밍 전류는 N+ 서브층 사이에(즉, 소스 및 드레인 영역 사이에) 높은 IR 강하를 초래하며, 따라서 도 2b-2 또는 도 2b-3에 도시된 것과 같이 선 저항을 감소시키기 위해 배선 연결이 제공되지 않는 한, NOR 스트링의 길이를 제한한다. NROM/미러 비트 실시예에서 삭제 동작은 밴드 대 밴드 터널링 유발 열-홀 주입(band-to-band tunneling-induced hot-hole injection)의 종래의 NROM 삭제 메커니즘을 이용하여 달성될 수 있다. 구속된 전자의 전하를 중화시키기 위해, 하나는 선택된 워드선 상에 -5V를 인가하고, N+ 서브층(221)(소스선) 상에 0V를 인가하며, N+ 서브층(223)(드레인선) 상에 5V를 인가할 수 있다. 채널 열 전자 주입 접근법은 NOR 스트링 비트 밀도를 두배로 만들며, 이는 기록 메모리와 같은 애플리케이션에 대해 매력적이게 한다.
다수의 평면의 활동 스트립에서, TFT 채널의 동시 형성을 위한 간소화된 가공 흐름("가공 흐름 A") 하의 실시예
실시예(EMB-1, EMB-2 및 EMB-3)를 형성하기 위해 상술한 가공은 다수의 평면 상에서 모든 활동 스트립을 통해 TFT의 균일성 및 NOR 스트링의 성능을 개선시키면서, 대안적이지만 단순화된 가공 흐름("가공 흐름 A")으로 변경될 수 있다. 가공 흐름 A에서, P- 서브층(222)(즉, 채널)은 모든 평면 상에서 모든 활동 스트립에 대해 단일 시퀀스로 동시에 형성된다. 이 P- 채널 형성은 고온의 단계 모두 또는 그 중 대부분이 완료된 후에, 제조 가공 흐름에서 늦게 이루어진다. 가공 흐름 A는 실시예(EMB-1 및 EMB-3)와 함께 아래에서 서술되지만, 실시예(EMB-2) 및 다른 실시예, 그리고 그 파생물에 유사하게 적용될 수 있다. 상세한 설명의 나머지에서, 가공 흐름 A 하에 제조된 실시예는 그 식별부호에 추가된 접미사 "A"에 의해 식별된다. 예를 들어, 가공 흐름 A 하에 제조된 실시예(EMB-1)의 변형은 실시예(EMB-1A)로 식별된다.
도 5a는 활동층(502-0 내지 502-7)이 8개의 평면의 적층물로 하나가 서로의 위에 형성되고, 반도체 기판(201) 상의 재료 ISL의 각 분리층(503-0 내지 503-7)에 의해 서로 분리된 이후의, 반도체 구조(500)의 Y-Z 평면을 통한 단면도를 도시한다. 도 2b-1의 반도체 구조(220a)에 관련되어, 활동층(502-0 내지 502-7)의 각각의 서브층(222)은 P- 폴리실리콘 대신에, 희생 재료 SAC1로 형성된다. 분리 재료 ISL(유전체 재료)로 형성된 분리층(503-0 내지 503-7)은 상이한 평면 상의 활동층을 분리한다. 서브층(522-0 내지 522-7)에서 희생 재료 SAC1는 P- 서브층을 위한 방법을 만들기 위해 결국 식각되어 제거될 것이다. 분리 재료 ISL 및 N+ 서브층(523-0 내지 523-7, 및 521-0 내지 521-7)의 식각 속도에 비해, 빠르게 높은 식각 선택도(etch selectivity)로 식각될 수 있도록 SAC1 재료가 선택된다. ISL 재료는 20 내지 100 nm의 두께 범위 내로 증착되는 실리콘 옥사이드(예를 들어, SiO2)이고, N+ 서브층은 각 층이 20 내지 100 nm의 두께 범위 내에 있는 강하게 도핑된 폴리실리콘이며, SAC1 재료는 예를 들어, 10 내지 100 nm의 두께 범위 내에 있는: 실리콘 나이트라이드, 다공성 실리콘 옥사이드 및 실리콘 게르마늄 중 하나 이상일 수 있다. 각 층에 사용되는 실제 두께는 다수의 평면의 전체 높이를 최소로 유지시키기 위해, 32, 64개 또는 그 이상의 더욱 적층된 평면을 이방성으로 식각하기가 더욱 어려울 수 있는 범위의 하단에 있는 것이 바람직하다.
도 5b는 N+ 서브층(523-1 및 523-0)이 반도체 기판(201)에서 회로(206-0 및 206-1)에 연결되는, 매립된 접촉물(205-0 및 205-1)을 통한 Y-Z 평면의 단면도이다. 활동층(502-0 내지 502-7)이 형성되기 전에, N+ 서브층(523-0)이 증착될 때, 기판(201)에 이전에 형성된 회로(206-0)와의 전기 접점이 생성되도록, 분리층(503-0) 내로 식각됨으로써 매립된 접촉물(205-0)이 형성된다. 5 nm와 20 nm 사이의 통상적인 두께 범위의 선택적인 저저항의 얇은 금속 서브층(예를 들어, TiN 및 텅스텐)은 선 저항을 낮추기 위해, N+ 서브층(523-0)이 증착되기 전에 증착될 수 있다(도 5b에 미도시됨). 기판으로의 접촉 저항을 감소시키기 위해, 얇은 텅스텐의 층이 후속하는, TiN과 같은 저저항 금속 플러그가 매립된 접촉 개구부를 채우는데 사용될 수 있다. 활동층(502-0)은 그 후, 별도의 블록으로 식각되며, 이들 각각은 이후에 개별적인 활동 스트립으로 식각될 것이다. 활동층의 각 더욱 높은 평면 또는 활동층(예를 들어, 활동층(502-1))은 활동층 위에서 아래로 연장하고, 기판(201)에서 이를 회로(206-1)에 연결시키는 그의 매립된 접촉물(205-1)을 구비한다.
각 평면의 활동 스트립을 기판 회로에 연결시키는 것은 바닥으로부터 매립된 접촉물(예를 들어, 도 5b에서 드레인 서브층(523-0 및 523-1)을 기판 회로(206-0 및 206-1)에 연결시키는 매립된 접촉물(205-0 및 205-1))에 의해, 또는 반도체 기판(미도시)의 상부로부터 도체가 채워진 비아에 의해 달성되며, N+ 서브층(521-0 및 521-1)에 대한 전기 접점을 만들 수 있다. 동일한 활동 스트립에서 서브층(523 및 521) 중 하나가 대응하는 NOR 스트링에서 TFT에 대한 소스 단자 또는 드레인 단자의 역할을 할 수 있기 때문에, 동일한 활동 스트립에서 N+ 서브층(521 또는 523)은 교환 가능하다. 비아는 먼저, 통상의 기술자에게 잘 알려진 3D NAND 비아 형성으로 친숙한, 계단형(stair-stepped) 다중평면 피라미드형 구조(즉, 바닥 평면이 가장 멀리 연장하는 구조)를 형성함으로써, 분리층(503-0 내지 503-7)에서 ISL 재료를 통해 식각된다. 이 대안적인 상부로부터 접촉 방식(contact-from-the-top scheme)은 비아가 한 번에 하나 보다 많은 평면에 도달하도록 식각되는 것을 허용하며, 따라서 마스킹 및 접촉물 식각 단계의 횟수를 줄이며, 이는 32개, 64개 또는 그 이상의 적층된 평면이 있을 때 특히 유용하다. 하지만, 서브층(523)은 서브층(521)의 아래에 있고 이에 의해 마스킹되기 때문에, 비아에서 도체가 서브층(521 및 523)을 전기적으로 단락시킬 수 있는 위험이 있을 때, 상부로부터 계단형 비아를 사용하여 서브층(523)과 접촉하는 것은 쉽지 않다.
본 발명의 일 실시예에 따라, 일 공정에서, 드레인 서브층(523)은 바닥으로부터 매립된 접촉물을 통해 기판 회로에 연결되는 한편, 소스 서브층(521)은 상부로부터 도체가 채워진 비아에 의한 배선 연결(예를 들어, 도 3a에서 연결(280))을 통해 기판 회로에 연결된다. 대안적으로, 그리고 바람직하게 소스층(521)은 사전 충전 TFT(즉, NOR 스트링의 기생 정전용량을 충전하여 가상 전압원을 제공하기 위해 사용되는 이들 TFT)로 지정되는 NOR 스트링에서의 TFT를 사용하여, 매립된 접촉물에 의해 기판 회로에 연결될 수 있다. 이 방식으로, 비아 또는 배선 도체를 제공하는 것의 복잡성이 회피된다.
아래의 논의는 소스 및 드레인 서브층이 (상술한) 사전 충전 TFT와 함께 매립된 접촉물을 통해 기판 회로에 연결되는 NOR 스트링에 초점을 맞춘다. 이 배열은 드레인 및 소스 서브층에 읽기, 프로그램, 프로그램 정지 및 삭제 동작에 적합한 전압을 제공한다.
그 다음, 모든 평면은 N+ 서브층(521 및 523)에 동시에 인가되는 고온 급속 열 어닐링 및 재결정화 단계에 노출될 수 있다. 이 단계는 또한, 개별적으로 각 평면에 적용될 수 있다. 대안적으로, 모든 층에 대해 급속 열 어닐링, 레이저 어닐링이, 또는 한 번에 하나 이상의 평면 상에서 얕은 레이저 어닐링(예를 들어, ELA)이 또한 사용될 수 있다. 어닐링은 도펀트를 활성화시키고, 재결정화하며, 그레인 경계에서 도펀트 분리를 감소시킴으로써, N+ 서브층의 시트 저항을 감소시킨다. 중요하게, P- 서브층(522)이 어느 평면 내에 형성되기 전에, 이 열 어닐링 단계가 이루어져야 되기 때문에, N+ 서브층(521 및 523)의 저항을 낮추는데 이로운 어닐링 온도 및 기간은 1000℃도 초과할 만큼 매우 높을 수 있다.
도 5c는 도 5b의 랜딩 패드(264) 아래에 도달하도록, Y 방향을 따른 트렌치(530)가 활동층(502-7 내지 502-0)을 통해 이방성 식각된 이후에, 구조(500)의 활동층(502-6 및 502-7)을 도시하는, Z-X 평면에서의 단면도이다. 가능한 가까운 수직 트렌치 측벽을 달성하기 위해(즉, 상부 평면과 바닥 평면에서 실질적으로 동일한 활동 스트립의 폭 및 간격을 달성하는) N+ 재료, SAC1 재료, N+ 재료, 및 ISL 재료의 번갈아 있는 층을 식각하는데 적절한 화학 반응을 사용하는 이방성 식각으로 깊은 트렌치(530)가 식각된다. 하드 마스크 재료(예를 들어, 탄소)가 다중 단계 식각 시퀀스 동안 사용될 수 있다.
하드 마스크 잔여물을 제거한 후에, 트렌치(530)는 SAC1 재료의 것과 상이한 식각 특성을 갖는 제2 희생 재료(SAC2)로 채워진다. SAC2 재료는 예를 들어, 고속 식각 SiO2 또는 도핑된 유리(예를 들어, BPSG)일 수 있다. ISL 재료와 유사하게, SAC2 재료는 SAC1 재료가 식각될 때 식각에 저항하도록 선택된다. SAC2 재료는 SAC1 재료가 특히, N+ 서브층 사이에 캐비티를 남기고 제거되는 동안, 및 그 이후에 수행되는 차후의 단계에서, 활동 스트립의 길고 좁은 적층물을 기계적으로 지지한다. 대안적으로, 이러한 지지는 SAC1 재료를 식각하기 전에, 전하 구속 재료 및 로컬 워드선이 형성되는 구현에서, 로컬 워드선(208W)에 의해 제공될 수 있다.
그 다음, 도 5d에 도시된 바와 같이, 트렌치(530)를 점유하는 SAC2 재료 내에 제2 트렌치(545)를 형성하기 위해, X 방향을 따라 좁은 개구부가 마스킹되고, 트렌치(530)를 채운 SAC2 재료를 통해 이방성 식각된다. 이방성 식각은 서브층(522)에서 SAC1 재료의 제거를 허용하기 위해, 활동층 전체에 걸쳐 활동 스트립의 수직 측벽(547)을 노출시키며, 그에 따라 활동층(502-0 내지 502-7)의 각 활동 스트립에서, N+ 서브층(521)과 N+ 서브층(523) 사이에 캐비티를 형성한다. 제2 트렌치(545)는 서브층(522)으로부터 도 5b에서 (Vbb로 표기된) P+ 기판 영역(262-0)으로 전도성 경로의 형성을 허용한다. 제2 트렌치(545)는 바람직하게 각각 폭이 20 내지 100 nm 이고, 로컬 워드선(208W-s)과 같은 64개 이상의 나란한(side by side) 로컬 워드선을 수용하기에 충분한 거리만큼 이격될 수 있다. 그 다음, 화살표(547 및 548)로 표시된 경로를 통해, 서브층(522)에서 모든 노출된 SAC1 재료를 이방성으로 식각하여 제거하기 위해, 도 5d의 노출된 측벽(547)에 고도로 선택적인 식각이 적용된다. 아래에서 논의되는 바와 같이, SAC1 재료는 실리콘 나이트라이드일 수 있는 한편, ISL 재료 및 SAC2 재료 양자는 실리콘 옥사이드일 수 있다. 이들 재료와 함께, 고온의 인산이 N+ 서브층(521 및 523)에서 모든 N+ 도핑된 폴리실리콘을, 그리고 층(503) 및 트렌치(530)에서 ISL 및 SAC2 재료를 본질적으로 손상시키지 않고 남기면서, SAC1 재료를 제거하는데 사용될 수 있다. 높은 선택도의 화학 반응을 수반하는 건조 식각 공정은 SAC1 재료에 의해 이전에 점유되고, 트렌치(530)를 채우는 SAC2 재료 사이에 벽으로 둘러싸인 연장된 캐비티 내에 잔여물을 남기지 않으면서 유사한 결과를 달성할 수 있다.
앞서 논의된 바와 같이, SAC2 재료의 선택적인 제거 이후에, 추가적인 가공에 두 개의 옵션 (i) 먼저, N+ 서브층(521 및 523) 사이의 캐비티 내에 P- 서브층(522)을 형성하고, 이에 후속하여 전하 구속층 및 로컬 워드선(208W)을 형성하는 제1 옵션; 및 (ii) 먼저 전하 구속층 및 로컬 워드선을 형성하고, 이에 후속하여 P- 서브층(522)을 형성하는 제2 옵션이 있다. 제1 옵션은 아래에서 도 5e 및 도 5f의 실시예(EMB-1A)와 함께 서술된다. 제2 옵션은 아래에서 도 5g의 실시예(EMB-3A)와 함께 서술된다.
도 5e는 각 활동 스트립의 양측 상에서 SAC2 재료에 의해 지지되는 인접한 활동층 내의 활동 스트립을 도시하는, 트렌치(545)로부터 떨어진 (예를 들어, 도 5d의 선 1-1'을 따른) Z-X 평면을 통한 단면도이다. 캐비티(537)는 서브층(521 및 523) 사이의 공간(즉, P- 서브층(522)으로부터 남겨진 공간)으로부터 SAC1 재료를 굴착하는 것으로부터 초래된다. 선택적인 초박형의 도펀트 확산 방지 서브층(521-d)은 그 후, 캐비티(537)의 벽(예를 들어, 도 5e에 도시된 바와 같이, 좌측벽(501L), 우측벽(501R), N+ 서브층(521-7)의 바닥 벽(501B) 및 N+ 드레인 서브층(523-7)의 상부 부분(501T)) 상에 증착된다. 초박형 도펀트 확산 방지층(521-d)은 예를 들어, 사용된 N+ 도펀트(예를 들어, 인, 비소 안티모니)의 원자의 직경보다 작은 원자 격자를 갖는 다른 재료, 실리콘 게르마늄(SiGe) 또는 실리콘 나이트라이드일 수 있고, 0 내지 3 nm의 두께 범위 내에 있을 수 있다. 도펀트 확산 방지 서브층(521-d)은 예를 들어, 원자 층 증착(atomic layer deposition, ALD) 기법을 사용하여, 확산막 재료(diffusion barrier material)의 1 내지 3개의 원자층의 제어된 증착에 의해, 0 또는 0 nm 근처의 두께를 달성할 수 있다. 도펀트 확산 방지층(521-d)은 다수의 활동층에 대한 층(221-d 및 223-d)을 형성하는데 필요한 다수의 증착과는 달리, 도펀트 확산 방지층(521-d)이 모든 활동층에 대해 단일 증착 단계에서 형성되는 점을 제외하고, 도 2b 내지 도 5a의 층(221-d, 223-d)과 동일한 도펀트 확산막을 제공할 수 있다. 도펀트 확산 방지층(521-d)의 균일한 증착에 필요한 가스 재료는 도 5d에서 화살표(547 및 548)로 도시된 바와 같이, 제2 트렌치(545)를 통해 캐비티(537)의 벽을 코팅한다. 어떠한 경우에도, 도펀트 확산 방지층(521-d)의 재료 또는 두께는 이를 가로지르는 전자 전도(electron conduction)를 실질적으로 저하시키지 않아야 하고, 이를 통해 터널링을 할 때, 전자의 재료 구속을 허용하지 않아야 한다. 활동 스트립에서 N+ 서브층(521 및 523) 사이의 누설 전류가 허용 가능할 정도로(tolerably) 낮으면, 도펀트 확산 방지층(521-d)은 완전히 생략될 수 있다.
그 다음, P- 서브층(522)(예를 들어, P- 서브층(522-7))은 각 활동 스트립의 전체 길이를 따라 연장하는, 각 캐비티의 내벽(501T, 501B, 501R 및 501L)을 따라 형성된다. P- 서브층(522)은 도핑된 폴리실리콘, 도핑되지 않았거나 또는 P-도핑된 비정질 실리콘, (예를 들어, 1 × 1016/cm3와 1 × 1018/cm3 사이에서 붕소-도핑된), 실리콘 게르마늄, 또는 4 내지 15 nm의 두께 범위에 있는 어느 적합한 반도체 재료일 수 있다. 일부 구현에서, P- 서브층(522)은 공극을 남기고, 캐비티(537)를 완전히 채우지 않을 만큼 충분히 얇다. 다른 구현에서, P- 서브층(522)은 캐비티(537)를 완전히 채울만큼 충분히 두껍다. 차후의 단계에서, 로컬 워드선이 형성된 후에, 수직 벽(501R 및 501L)을 따르는 (층(502-6)에 대한) 서브층(522-6R 및 522-6L)은 그 활동 스트립(550)의 하나 또는 양 측면 엣지에서 TFT의 P- 채널의 역할을 하고, N+ 서브층(521-6)은 (전압(Vss)에서) N+ 소스의 역할을 하며, N+ 서브층(523-6)은 (전압(Vbl)을 제공하는) N+ 드레인의 역할을 한다. 3 내지 15 nm의 통상적인 두께에서, P- 서브층(522)은 그 대응하는 활동 스트립의 폭보다 실질적으로 얇을 수 있으며, 이 두께는 사진 석판술로 정의되거나, 또는 통상의 기술자에게 잘 알려진 스페이서에 의해 정의될 수 있다. 사실, 이 공정 하에 형성된 P- 채널의 두께는 활동 스트립의 폭과는 독립적이며, 매우 얇은 매 채널마다, P- 서브층(522)은 다수의 활동층 각각과 실질적으로 동일한 두께를 갖는다. 이러한 감소된 두께에서, 그 도핑 농도에 의존하여, P- 서브층(522-6R 및 522-6L)은 적절한 워드선 전압 하에 쉽게 완전히 소모되도록 충분히 얇아서, 트랜지스터 임계 전압 제어를 개선하고, 활동 스트립을 따른 N+ 소스 및 드레인 서브층 사이의 누설을 감소시킨다.
동시에, P-도핑된 폴리실리콘은 상부 평면으로부터 바닥 평면으로 연장하는, (도 5e에는 도시되지 않았지만 도 5f의 필러(290)로 도시된) 필러(290)를 형성하기 위해, 제2 트렌치(545)의 수직 벽을 따라 증착된다. 바닥 평면에서, 기판(201)에서 필러(290)와 회로(예를 들어, 전압(Vbb)을 제공하는 전압원) 사이에 연결이 이루어진다. 도펀트 확산 방지 서브층(521-d)이 제공되는 경우, P- 서브층(522) 및 필러(290)를 형성하기 전에, 기판(201)으로부터 백 바이어스 전압(Vbb)과 삭제 전압(Verase)을 제공하는 P- 도핑된 필러(290)와 P+ 회로(예를 들어, 도 5b에서 회로(262-0)) 사이에 직접 접촉을 허용하기 위해, 트렌치(545)의 바닥에서 층(521-d)을 식각하여 제거하는(etch away) 간단한 이방성 식각이 필요할 수 있다. 필러(290)는 실시예(EMB-1A)의 필러(도 5f 참조) 사이에 있는 32개, 64개, 128개 또는 그 이상의 수직 로컬 워드선(208W)의 형태를 (후속 단계에서) 수용하기 위해 각 활동 스트립의 길이를 따라 이격된다. (이 분리는 제2 트렌치(545)의 분리에 의해 설정된다).
필러(290)는 P- 서브층(222)에 적절한 백 바이어스 전압을 제공하기 위해, 모든 활동층의 P- 서브층(222)(예를 들어, P- 서브층(522-6R 및 522-6L) -- TFT의 채널 영역의 역할을 함 --을 기판(201)의 회로에 연결시킨다. 기판에서 회로는 반도체 구조(500) 내의 모든 활동 스트립의 TFT에 의해 통상적으로 공유된다. 필러(290)는 읽기 동작 동안 백 바이어스 전압(Vbb)을, 그리고 블록 삭제 동작 동안 고 전압(Verase), 10V 내지 20V을 제공한다. 하지만, 일부 구현에서(아래 및 도 6a 내지 도 6c 참조), 삭제 동작은 기판 생성 전압의 사용 없이 달성될 수 있으며, 이 경우, 필러(290)의 수직 벽을 따른 얇은 폴리실리콘이 식각되어 제거될 수 있도록(채널 영역 P- 서브층(522)(예를 들어, 벽(501B, 501T, 501R 및 501L)에 의해 경계가 지어진 캐비티 내의 도 5e의 P+ 서브층(522-6R 및 522-6L))을 식각하여 제거하지 않도록 주의됨) P+ 회로(예를 들어, P+ 회로(262-0))로의 필러(290) 연결은 필요하지 않을 수 있다.
다음 단계에서, 트렌치(530) 내에 남아있는 SAC2 재료는 예를 들어, 이격된 필러(290)가 위치된 곳을 제외하고, 모든 활동 스트립의 측벽을 노출시키는 높은 선택도 이방성 식각을 사용하여 제거된다. 그 다음에, 전하 구속층(231L 및 231R)은 활동 스트립의 노출된 측벽 상에서 등각으로 증착된다. 도 5f는 P-도핑된 필러(290), 로컬 워드선(280W) 및 사전 충전 워드선(208-CHG)이 임의의 적합한 마스킹, 식각 및 증착 단계 이후, 활동층(502-7)의 인접한 활동 스트립에 제공되는, 본 발명의 실시예(EMB-1A)의 X-Y 평면에서의 단면도를 도시한다.
나머지 가공 단계는 적절한 경우, 앞서 논의된 실시예(EMB-1, EMB-2 및 EMB-3)의 형성에서 대응하는 단계에 후속한다. 전하 구속층(531)을 형성하기 전에, 선택적인 초박형 도펀트 확산 방지층(521-d)의 노출된 측면 엣지는 짧은 등방성 식각에 의해 제거되고, 이에 후속하여, 활동층의 하나의 또는 양자의 노출된 측벽 상에 전하 구속층(531)을 형성하고, 양 측면 엣지를 따라 로컬 워드선(208W)을 형성하는 것이 후속될 수 있다(예를 들어, 도 5f의 실시예(EMB-lA)). 대안적으로, 캐비티의 노출된 측면 엣지에서 초박형 도펀트 확산 방지층(521-d)은 P- 서브층(522) 위의 터널 유전체 층의 두께 중 일부 또는 전체를 형성하기 위해 산화되며, 동시에 N+ 서브층(521 및 523)의 노출된 측면 엣지 위에 더욱 두꺼운 터널 유전체 층을 형성한다. 더욱 두꺼운 터널 유전체 층은 N+ 도핑된 폴리실리콘의 산화 속도가 실리콘 나이트라이드의 산호 속도에 비해 상당히 빠르기 때문에, P- 서브층(522) 위의 터널 유전체 층보다 약 1 내지 5 nm 만큼 더 두껍다. 파울러 노드하임 터널링 전류가 터널링 유전체 두께에 지수적으로 의존하기 때문에, 1 nm의 더욱 두꺼운 터널 산화물층도 프로그래밍 동안 N+ 영역으로부터 전하 구속 층(531)으로의 전하 터널링을 상당히 방해한다.
도 5g는 제2 옵션의 가공을 이용하여 형성되는 실시예(EMB-3A)의 활동층(502-6 및 502-7)의 Z-X 평면에서의 단면도를 도시한다. 도 5g는 TFT(TR 585, TR 587)의 채널 영역을 형성하는 서브층(522)에서 선택적인 초박형 도펀트 확산 방지층(521-d)의 형성 및, 도핑되지 않거나 또는 P- 도핑된 폴리실리콘, 비정질 실리콘 또는 실리콘 게르마늄의 증착 이후의 실시예(EMB-3A)를 도시한다. 채널 재료는 또한, TFT의 채널 영역(즉, P- 서브층(522))을 기판 회로(262)에 연결시키는 필러(290)를 형성하기 위해, 트렌치(545)의 측벽 상에 증착된다. 모든 활동층에서, 동시에 형성된 P- 서브층(522)은 채널 길이(L)를 제공한다. 이웃한 필러(290) 사이의 캐비티(537) 및 간극(538)은 더욱 두꺼운 P- 폴리실리콘 또는 실리콘 게르마늄으로 완전히 채워지거나, 부분적 공극 분리로 남거나, 또는 유전체 분리(예를 들어, 실리콘 다이옥사이드)로 채워질 수 있다. 실시예(EMB-3A)에서 활동 스트립(502-6 및 502-7)의 측면을 둘러싸는 필러(290)는 동일한 평면 상에서 인접한 활동 스트립 사이의 기생 정전용량 결합을 감소시키기 위해 바람직한 전기적 차폐를 제공한다. 적층물 내의 인접한 평면에서 활동 스트립 사이의 용량 차폐(capacitive shielding)는 분리층(예를 들어, 분리층(503-6 및 503-7)) 내의 ISL 재료를 부분적으로 또는 그 전체를(도 5g에는 미도시됨) 식각함으로써 개선될 수 있다.
제2 옵션 가공 하에, 즉, P- 서브층(522) 이전에 전하 구속층(531)을 형성하는 동안, 활동층 사이의 ISL 재료는 전하 구속층(531)의 뒷면을 노출시키기 위해, (SAC1 재료의 제거 이전에) 식각될 수 있다. 전하 구속층(531)의 노출된 뒷면은 도 5g에서 구역(523X)로 표시된, 노출된 전하 구속 재료(통상적으로 실리콘이 다량 함유된 실리콘 나이트라이드) 중 일부 또는 전체 및 터널 유전체(통상적으로, SiO2)가 제거되는 것을 허용한다. 음영 구역(532X)은 TFT 채널(즉, L로 표시된 영역) 위에서 구속된 전자가 화살표(577)를 따라, 실리콘 풍부 실리콘 나이트라이드층에서 옆으로의 호핑 전도를 통해 손실될 수 있는 경로를 가로막는다. ISL 재료 및 노출된 전하 구속 재료가 제거된 후에, 구역(532x)에 남은 캐비티는 서브층(522)으로부터 SAC1 재료의 제거 이후에 다른 유전체 층으로 채워질 수 있거나, 공극으로 남을 수 있다. ISL 재료가 부분적으로만 제거된 실시예에서, 필러(290)는 TFT(TR 587)의 N+ 서브층(521)으로부터 TFT(TR 585)의 N+ 서브층(523)을 부분적으로 분리시키기 위한 공간을 초래하는 식각된 ISL을 채울 수 있다. 실시예(EMB-1A)에서와 같이, 활동층에서 모든 P- 서브층(522)은 기판(201)에서 필러(290)를 통해 P+ 회로(262-0)로 연결된다.
도펀트 확산 방지막(521-d)은 P- 서브층(522)의 증착 이전에 단일 단계에서 모든 활동층에 대해 형성될 수 있고(도 5g), 따라서 도 2b-5의 반복적인 공정을 상당히 단순화시킨다. 하지만, P- 서브층(522)의 증착이 가공의 거의 종료 시에 수행되기 때문에, 모든 고온의 어닐링이 이미 이루어진 이후에, 초박형 도펀트 확산 방지층(521-d)이 생략될 수 있다. 기판 회로로의 필러(290)의 연결이 삭제 동작에 필요하지 않은 실시예에서, 트렌치(530) 내에 있는 P- 필러(290)의 수직 벽은 캐비티(537)를 라이닝(lining)하는 P- 서브층(522)만을 남기고, 모든 평면의 인접한 활동 스트립 사이의 공극 분리로 트렌치(530)를 남기며, 식각되어 제거될 수 있다.
필러(290) 및 도체(208W)는 각 평면의 인접한 박막 트랜지스터 사이의 기생 정전용량 결합을 억제하기 위한 전기 차폐를 제공한다. 도 5g로부터 관찰되는 바와 같이, 필러(290) 및 P- 서브층(522)은 전하 구속 재료(531) 및 로컬 워드선(208W)의 형성 이전에, 또는 그 이후에 형성될 수 있다.
위에 제시된 가공 시퀀스는 예시이며, 다른 가공 시퀀스 또는 편차가 본 발명의 범주 내에서 사용될 수 있음이 이해된다. 예를 들어, 대안적인 접근법은 이후에 서브층(522)을 형성하는 캐비티를 형성하기 위해 SAC1 재료를 완전히 굴착하는 것 대신에, 제어된 측방향 식각으로 SAC1 재료를 선택적으로 식각하여, N+ 서브층(523)과 N+ 서브층(521) 사이의 분리를 기계적으로 지원하는 SAC1 재료의 아래로 좁아지는 스파인(narrowed-down spine)을 남기고 적층물 중 하나 또는 양 측면 엣지로부터 안쪽으로 리세스(recesses)를 형성하고, 그 후에 제1 서브층(522)에서 화학 재료로 모든 평면을 동시에 채우고, 트렌치(530)의 측벽으로부터 채널 재료를 제거하여, SAC1 재료의 남은 스파인에 의해 이제 서로 분리된 리세스에 남아있는 P- 서브층(522-0 내지 522-7)을 초래하며, 그 후에 전하 구속 재료(531) 및 도체(208W)를 형성하기 위한 다음의 공정 단계가 후속하는 것이다. 이들 단계는 도 5h-1 내지 도 5h-3으로 도시된다. 구체적으로, 도 5h-1은 본 발명의 일 실시예에 따라, N+ 서브층(521 및 522) 사이의 희생 SAC1 재료를 식각 하기 직전의 활동 스트립을 도시하는, Z-X 평면에서의 단면(500)을 도시한다. 도 5h-2는 본 발명의 일 실시예에 따라, SAC1 재료(예를 들어, 스파인(SAC1-a))로부터 선택적인 지지 스파인을 형성하기 위해 (참조 부호(537)로 표시된 방향을 따라) SAC1 재료의 측방향의 선택적인 식각 이후에, 활동 스트립의 측벽 위에서 P- 도핑된 채널 재료(예를 들어, 폴리실리콘)로 리세스를 채운, 도 5h-1의 단면(500)을 도시한다. 도 5h-3은 본 발명의 일 실시예에 따라, 활동 스트립의 측벽을 따라 구역(525)으로부터, 리세스 내의 P- 서브층(522)을 남기고 P- 재료를 제거한 이후의, 도 5h-2의 단면(500)을 도시한다. 또한, 도 5h-3은 트렌치(530)로부터 분리 재료의 제거, 전하 구속층(531) 및 로컬 워드선(208-W)의 형성, 그에 따라서 활동 스트립의 반대편의 측상에 트랜지스터(TL585 및 TR585)를 형성하는 것을 도시한다.
도 5a, 도 5b 및 도 5c에서, N+ 서브층(521-0 내지 521-7 및 523-0 내지 523-7)은 모두 다른 가공("가공 흐름 B") 하의 단일 증착 단계에서 형성될 수 있다. 가공 흐름 B 하에, N+ 서브층(521 및 523) 대신에 제3 희생층(유전체 재료(SAC3), 미도시)이 증착될 수 있다. 그 후, SAC1 재료가 P- 폴리실리콘으로 채워질 캐비티를 형성하기 위해 식각되는 방식과 유사하게, SAC3 재료는 반도체(500)에서 모든 평면에 대해 동시에, N+ 도핑된 폴리실리콘으로 채워질 캐비티를 형성하기 위해 식각되어 제거될 수 있다. SAC3 재료는 이미 적절한 ISL, SAC1 및 SAC2 재료에 대해 높은 식각 선택도를 가져야 한다. 트렌치(530) 내의 N+ 폴리실리콘을 제거하기 위해 - 그렇지 않을 경우 수직으로 인접한 N+ 소스 및 N+ 드레인 서브층을 단락시킴 - (얇은 폴리실리콘 스트링거를 제거하기 위해 간단한 등방성 식각으로 종료되는) 이방성 식각이 있다. 가공 흐름 B 하에, 활동층의 모든 서브층(521 및 523)으로부터의 SAC3 재료는 모든 N+ 서브층(521 및 523)이 단일의 고온의 급속 어닐링 단계로 어닐링될 수 있도록, 바람직하게 캐비티로 동시에 식각되고, 그 후에 N+ 폴리실리콘으로 채워진다. P- 서브층(522)을 형성하기 위해, 어닐링 단계 이후에만, SAC1 재료를 식각하고, 그 후에 P- 폴리실리콘으로 생성된 캐비티를 채움으로써 캐비티(537)(도 5e 및 도 5g)가 형성된다. 가공 흐름 B 하에, 모든 활동층(502-0 내지 502-7)은 도 5b의 매립된 접촉물(205-0, 205-1) 대신에, "계단형 비아(stair-step via)" 방식을 통하여 반도체 구조(500)의 상부로부터 기판 회로(206-0 및 206-1)에 바람직하게 연결될 수 있다.
긴 NOR 스트링에서 소스-드레인 누설
긴 NOR 스트링에서, 읽기 동작에서 하나의 액세스된 TFT의 전류는 수천 개 이상의 병렬로 선택되지 않은 TFT로부터 누적된 임계 미만의(subthreshold) 누설 전류와 맞서야 한다. 유사하게, 사전 충전된 스트립 커패시터(C)는 (DRAM 회로에서와 같이) 단지 하나의 트랜지스터의 전하 누설이 아닌, NOR 스트링에서 수천 개 이상의 트랜지스터를 통한 전하 누설과 경쟁해야 한다. 그 전하 누설은 전하 누설 시간을 어쩌면 수백 ㎲까지 실질적으로 줄이며, 이는 아래에서 논의되는 바와 같이 이러한 누설을 감소시키거나 중화시키기 위한 카운터 측정을 요구한다. 하지만, 아래에서 논의될 바와 같이, 읽기 동작 동안 천 개 정도의 트랜지스터에 대해 누설이 발생하기 시작한다. 프로그램, 프로그램 정지 또는 삭제 동작 동안, 소스 서브층(221) 및 비트선 서브층(223)은 동일한 전압으로 바람직하게 유지되므로, 두 개의 서브층 사이의 트랜지스터 누설은 상당하지 않다(프로그램, 프로그램 정지 또는 삭제 동작 동안 커패시터(C)로부터의 전하의 누설은 주로, 트랜지스터 누설이 매우 적은 단결정 또는 에피택셜 실리콘으로 형성되는, 기판 선택 회로를 통해 기판에 있다). 읽기 동작 동안, 소스 및 비트선 커패시터 상에서 전하의 상대적으로 짧은 100 ㎲의 보유 시간은 본 발명의 TFT의 100 나노초 미만의 읽기 동작(아래 참조)을 완료하는데 충분한 시간이다. 본 발명의 NOR 스트링에서 TFT와 DRAM 셀 간 주요 차이점은 리프레시 되지 않는 한, 정보가 영원히 손실되는 DRAM 셀과는 달리, 전자는 비-휘발성 메모리 트랜지스터인 것이며, 따라서 기생 커패시터(C)가 완전히 방전되더라도, 선택된 TFT에 저장된 정보는 전하 저장 재료(즉, 실시예(EMB-1, EMB-2 및 EMB-3)에서 전하 구속층(231))로부터 손실되지 않는다. 커패시터(C)는 N+ 서브층(221 및 223) 상의 사전 충전 전압을 전압(Vss, Vbl, Vprogr, Vinhibit, 또는 Verase) 중 하나로 일시적으로 유지시키는데 사용된다; C는 스트링에서 비-휘발성 TFT 중 어느 것에 대해 실제 데이터를 저장하는데 사용되지 않는다. 워드선(151n)(208-CHG)에 의해 제어되는 사전 충전 트랜지스터(303)(도 3a)가 순간적으로 바로 활성화되고, 그 후, 연결(270)을 통해 전압(Vb1)을 기판 회로(미도시)로부터 서브층(221)의 커패시터(C)로 전달하는 읽기, 프로그램, 프로그램 정지 또는 삭제 동작이 이루어진다. 예를 들어, 전압(Vbl)은 읽기 동안 N+ 서브층(221)을 가상 접지 전압 ~0V으로 사전 충전하기 위해, 또는 프로그램 정지 동안 N+ 서브층(221 및 223) 양자를 ~5V와 ~10V 사이로 사전 충전하기 위해, ~0V로 설정될 수 있다. 누적 커패시터(C)의 값은 스트링의 각 측면을 따라 수천 개 이상의 TFT를 수용하기 위해 활동 스트링을 연장함으로써 증가될 수 있으며, 이는 그에 대응하여 사전 충전 전압(N+ 서브층(221) 상에서 Vss)의 보유 시간을 증가시킨다. 하지만, 더욱 긴 NOR 스트링은 증가된 저항(R)뿐만 아니라, N+ 서브층(221)과 N+ 서브층(223) 사이의 더욱 높은 누설 전류를 겪는다; 이러한 누설 전류는 "off"(하지만, 다소 누설이 있는) 상태에 있는 다른 모든 TFT를 통해 어드레스되는 하나의 TFT를 읽을 때 감지된 전류를 간섭할 수 있다. 긴 활동 스트립의 정전용량(C)의 사전 충전을 가속화시키기 위해, 수개의 사전 충전 TFT(303)는 활동 스트립의 일 측면을 따라 이격되어(예를 들어, 매 128, 256 또는 그 이상의 TFT 마다 한 번씩) 제공될 수 있다.
고도로 스케일링된(HIGHLY SCALED) 짧은 채널을 갖는 비휘발성 메모리 TFT
초박형 확산 방지층(521-d)은 SAC1 재료의 두께를 줄임으로써, 비휘발성 메모리 TFT에서 고도로 스케일링된 채널 길이("초단형 채널(ultra-short channel) TFT"; 예를 들어, 도 5f의 TFT(TR 585)에서 채널 길이(L))를 가능케 한다. 예를 들어, 고도로 스케일링된 채널 길이는 40 nm일 수 있는 한편, P- 서브층(522)에 대해 적절한 SAC1 재료의 두께는 20 nm 이하로 감소될 수 있다. TFT 채널 스케일링은 TFT 채널 반전층을 지지하기에 충분하고, 적절한 제어 게이트 전압 하에 전체 깊이를 통해 소모되도록 충분히 얇은, 3 내지 10 nm 범위 내에 있는 극도로 얇은 P- 서브층(522)을 가짐으로써 개선된다. 초단형 채널 TFT에 대한 읽기 동작은 P- 서브층(522)이 상대적으로 강하게 P- 도핑될 것을(예를 들어, 1×1017/cm3와 1×1018/cm3 사이) 요구한다. 더욱 짧은 채널 길이는 더욱 낮은 드레인 전압에서 더욱 높은 읽기 전류를 초래하며, 따라서 읽기 동작을 위한 전력 손실을 감소시킨다. 고도로 스케일링된 채널은 활동층의 전체 두께를 얇게 하는 추가적인 이득을 가지며, 따라서 상부 활동층으로부터 바닥 활동층으로 식각하는 것을 더욱 쉽게 한다. 초단형 채널 TFT는 또한, 도 7과 함께 아래에서 논의되는 측면 보조 전계 전하 호핑 및 터널 삭제 메커니즘(lateral-field-assisted charge-hopping and tunnel-erase mechanism)을 통해 삭제될 수 있다.
본 발명의 NOR 스트링에 대한 예시적인 동작은 다음에서 서술된다.
읽기 동작
NOR 스트링을 따른 다수의 TFT 중 어느 하나의 TFT를 읽기 위해, 활동 스트립의 양 측 상의 TFT는 선택된 블록에서 모든 전역 및 로컬 워드선이 초기에 0 V로 유지되도록, 비-도통(non-conducting) 또는 "off" 상태로 초기에 설정된다. 도 3a에 도시된 바와 같이, 어드레스된 NOR 스트링(예를 들어, NOR 스트링(202-1))은 기판(201) 내의 디코딩 회로를 통해 수 개의 NOR 스트링 사이에서 감지 회로를 공유할 수 있거나, 또는 각 NOR 스트링은 동일한 평면을 공유하는 다수의 다른 어드레스된 NOR 스트링이 병렬로 감지될 수 있도록, 전용 감지 회로에 직접적으로 연결될 수 있다. 각 어드레스된 NOR 스트링은 초기에 Vss ~0V로 설정된 소스선(즉, N+ 서브층(221))을 갖는다. (이 논의를 단순화시키기 위해, 도 3a 내지 도 3c의 맥락에서, N+ 서브층(221 및 223)은 각각 소스선(221) 및 비트선 또는 드레인선(223)으로 지칭된다). 배선된 소스 연결을 사용하는 구현에서, 전압(Vss)은 기판(201)으로부터 배선된 연결(280)을 통해 소스선(221)으로 공급된다. 도 3b는 배선 연결된 소스 전압(Vss)을 갖는 NOR 스트링에 대한 통상적인 읽기 사이클을 도시한다. 초기에, 모든 워드선은 0V로 있고, 소스선(221)에서의 전압은 연결(280)을 통해 0V로 유지된다. 그 후, 비트선(223) 상의 전압은 기판으로부터 연결(270)을 통해 공급되는 Vbl ~0.5 V 내지 2V까지 상승되며, 또한 이는 감지 증폭기(VSA)로의 입력에서의 전압이다. 비트선(223)이 Vbl로 상승된 후에, 선택된 워드선(워드선(151a); "WL-sel"로 표기됨)은 (도 3b에 도시된 바와 같이, 증분 스텝 전압(incremental stepped voltages)으로) 램프 업되는 한편, 모든 다른 선택되지 않은 워드선(워드선(151b); "WL-nsel"로 표기됨)은 "off" 상태(0V)로 유지된다. 선택된 게이트 전극 상의 전압은 선택된 TFT(예를 들어, 스트립(202-1) 상의 트랜지스터(152-1))로 프로그램된 임계 전압을 초과한 이후에 전도되기 시작하고, 따라서 어드레스된 스트링(202-1)에 연결된 감지 증폭기에 의해 검출된 전압(Vbl)(도 3b에서 이벤트 A)을 방전시키기 시작한다.
누적된 기생 정전용량(C)(즉, 도 3a에서 각 NOR 스트링에서 360으로 표기된 모든 커패시터의 전체 정전용량)의 "가상 Vss" 전압으로의 사전 충전을 채용하는 실시예(EMB-1, EMB-2 및 EMB-3)에서, 사전 충전 TFT(303)(도 3b)는 NOR 스트링의 소스선(221) 및 비트선 또는 드레인선(223)을 공유하고(사전 충전 TFT(303)는 메모리 TFT와 동일한 구성을 가질 수 있지만, 메모리 트랜지스터로 사용되진 않고, 사전 충전 펄스 동안 더욱 높은 전류를 제공하기 위해 더욱 넓은 채널을 가질 수 있음), 기판(201)에서 연결(270)을 통해 비트선 전압(Vbl)에 연결되는 그의 드레인선(223)을 구비한다. 통상적인 사전 충전/읽기 사이클에서(도 3c 참조), Vbl은 초기에 0V로 설정된다. TFT(303)의 사전 충전 워드선(208-CHG)은 비트선(223)으로부터 소스선(221)으로 Vbl ~0V를 전달하여 소스선(221) 상에서 "가상 Vss" 전압을 ~0V로 확립하기 위해, 약 3V로 순간적으로 상승된다. 사전 충전 펄스 이후에, 비트선(223)은 비트선 연결(270)을 통해 Vbl ~2V 근처로 설정된다. Vbl 전압은 또한, 어드레스된 NOR 스트링에 대한 감지 증폭기에서의 전압이다. 블록에서 모든 다른 전역 워드선 및 그 로컬 워드선이 "off" 상태(0V)에 있는 한편, 더욱 큰 동작 윈도우가 삭제 및 프로그램된 Vth 전압 사이에서 요구되는 경우, 하나의 선택된 전역 워드선 및 모든 그의 연관된 수직 로컬 워드선(151a)("WL-sel"로 표기됨)(즉, 도 1a-2의 슬라이스(114))은 0V로부터 통상적으로는 3V-4V로(도 3d에서 스텝 전압으로 도시됨), 또는 그 이상으로 램프된다. 선택된 TFT가 삭제 상태(즉, Vth= Verase ~1V)에 있는 경우, 비트선 전압(Vbl)은 그 워드선 전압이 ~1V 위로 상승할 때 소스 전압(Vss) 쪽으로 방전을 시작한다. 선택된 TFT가 Vth ~2V로 프로그램된 경우, 비트선 전압은 그 워드선 전압이 ~2V 위로 상승할 때에만, 방전을 시작할 것이다. 전압(Vbl)에서 전압 강하(도 3c에서 이벤트 B)는 비트선(223) 상에 저장된 전하가 소스선(221) 상에서 전압(Vss) 쪽으로 선택된 TFT를 통해 방전하기 시작할 때, 감지 증폭기에서 검출된다. NOR 스트링에서 모든 선택되지 않은 워드선(151b)("WL-nsel"로 표기됨)은 이들이 N+ 서브층(223)과 N+ 서브층(221) 사이의 임계 미만의 누설 전류에 각각 기여할 수 있더라도, 0V로 "off"이다. 따라서, 누설 전류가 NOR 스트링의 커패시터(C) 상에서 Vss 전하를 심각하게 저하시키기 전에, 읽기 동작이 사전 충전 펄스에 가깝게 따르는 것이 중요하다. 사전 충전 페이즈(phase)는 통상적으로, N+ 서브층(221 및 223)의 분포 정전용량(C) 및 분포 저항(R), 및 사전 충전 TFT(303)를 통해 공급된 사전 충전 전류의 크기에 의존하여, 1 내지 10 ns의 지속기간을 갖는다. 그 게이트 전압을 그 프로그램된 임계 전압에 대한 디스터브 조건을 야기할 정도로 충분히 높게 구동시키는 것을 회피하는 주의가 기울여져야 하지만, 사전 충전은, NOR 스트링을 따른 메모리 TFT 중 일부를 사용하여 일시적으로 사전 충전 트랜지스터의 역할을 하는 사전 충전 TFT(303)를 통해 전류를 증가시킴으로써 가속화될 수 있다.
슬라이스(114) (도 1a-2)내에서 모든 TFT(152-0 내지 152-3)는 읽기 동작이 사전 충전 TFT(303)를 통해 각각의 기판 회로로부터 시작될 때 상이한 활동층(202-0 내지 202-7) 상의 활동 스트립이 모두 사전 충전되는 경우(개별적으로 또는 동시에), 그리고 상이한 활동층 상의 활동 스트립이 각 연결(270)을 통해 연결된 전용 감지 증폭기를 갖는 경우, 그 로컬 워드선(151a)(WL-sel) 상에서 동일한 램프 전압을 겪고, 그러므로 상이한 평면 상의 상이한 활동 스트립 상의 TFT는 단일 읽기 동작 동안 동시에(즉, 병렬로) 읽힐 수 있다. 이 슬라이스 배향된 읽기 동작은 메모리 블록(100)에서 평면의 개수에 대응하는 인자에 의해 읽기 대역폭을 증가시킨다.
다중비트(MLC), 아카이벌(ARCHIVAL), 및 아날로그 박막 트랜지스터 스트링
MLC(즉, 하나보다 많은 비트의 정보가 TFT 내에 저장되는 멀티 레벨 셀(Multi-Level cell))가 사용되는 실시예에서, NOR 스트링 내의 어드레스된 TFT는 수개의 임계 전압(예를 들어, 데이터의 두 개의 비트를 나타내는 네 개의 상태에 대해, 1V(삭제 상태에 대한), 2V, 3V 또는 4V) 중 어느 것으로 프로그램될 수 있다. 어드레스된 전역 워드선 및 그 로컬 워드선은 선택된 TFT에서의 전도가 각각의 감지 증폭기에 의해 검출될 때까지 증분 전압 단계에서 상승될 수 있다. 대안적으로, 단일 워드선 전압이 (예를 들어, ~5V로) 인가될 수 있고, 전압(Vbl)의 방전 속도가 TFT 상에 저장된 두 개의 이진 비트의 네 개의 전압 상태를 나타내는 수개의 프로그램 가능한 기준 전압의 각각의 방전 속도와 비교될 수 있다. 이 접근법은 아날로그 저장을 효율적으로 제공하는, 8개의 상태(3비트의 MLC TFT에 대해), 16 개의 상태 또는 연속체(continuum)의 상태를 저장하기 위해 연장될 수 있다. 프로그램 가능한 기준 전압은 상이한 평면 상에서 활동 스트립 중 제조 변형을 최선으로 추적하기 위해, 바람직하게는 선택된 NOR 스트링과 동일한 평면에 위치한, 통상적으로 동일한 블록 내의 기준 NOR 스트링 상에 저장된다. MLC 애플리케이션에 대해, 하나를 초과하는 프로그램 가능한 기준 NOR 스트링이 프로그램된 상태의 각각을 검출하기 위해 제공될 수 있다. 예를 들어, 2 비트의 MLC가 사용된 경우, 하나가 각 중간 프로그램 가능한 임계 전압(예를 들어, 위의 예시에서, 1.5V, 2.5V, 3.5 V)인 세 개의 기준 NOR 스트링이 사용될 수 있다. 블록에서 각 평면 상에 수천 개의 활동 스트립이 있을 수 있기 때문에, 프로그램 가능한 기준 NOR 스트링이 반복될 수 있고, 예를 들어, 블록에서 8개 이상의 NOR 스트링 사이마다 하나의 세트가 공유될 수 있다.
대안적으로, 기준 NOR 스트링이 제1 임계 전압(예를 들어, ~1V의 삭제 전압보다 약간 높은 ~1.5V)으로 프로그램될 수 있어서, 추가적인 ~2.5V 및 ~3.5 V 기준 프로그램된 전압 레벨은 ~0V로부터 시작하는 스텝 또는 램프 전압으로 기준 NOR 스트링의 가상 소스 전압(Vss(소스선(221))을 사전 충전하고, 이를 ~4V까지 상승시킴으로써 달성될 수 있으면서, 이에 대응하여 Vss 전압 보다 높은 ~0.5 V가 되도록, 기준 NOR 스트링 비트선(223) 상의 전압(Vbl)을 증가시킨다. 기준 TFT에 인가되는 워드선 전압 및 읽힐 메모리 TFT에 인가되는 워드선 전압은, 이들 양자가 동일한 전역 워드선에 의해 구동되기 때문에, 내내 동일하다. 각 기준 NOR 스트링이 블록 내의 모든 다른 NOR 스트링에 독립적으로, 그 각각의 게이트-소스 전압으로 쉽게 설정될 수 있기 때문에, 다양한 기준 전압의 이 "온 더 플라이(on the fly)" 설정이 가능해진다.
기준 TFT를 별개의 임계 전압 중 어떤 것으로 실제로 프로그램 하는 것 대신에, 그 Vss 및 Vbl 전압을 조정함으로써, 기준 NOR 스트링에 대한 기준 전압을 설정하는 유연성은 연속체의 전압의 저장을 가능케 하며, NOR 스트링의 각 저장 TFT 상에서 아날로그 저장을 제공한다. 예시로서, 프로그래밍 동안, 기준 NOR 스트링은 저장 TFT를 ~2.2V로 프로그램 할 때, 2.2V의 목표 임계 전압으로 설정될 수 있다. 그 후, 읽기 동안 기준 스트링의 전압(Vss 및 Vbl)은 기준 TFT 및 저장 TFT에 대해 ~4V의 워드선을 통해, ~0V에서 시작하여 ~4V에서 종료되는 스윕(sweep)에서 램프된다. 램핑 기준 전압이 2.2V 미만인 한, 기준 TFT로부터의 신호는 프로그램된 메모리 TFT의 것 보다 강하다. 기준 TFT가 2.2V를 지나서 램프 될 때, 기준 TFT로부터의 신호는 저장 TFT로부터의 신호에 비해 약해지며, 이는 차동 감지 증폭기로부터 출력 신호 극성의 플리핑(flipping)을 초래하며, 2.2V를 프로그램된 TFT의 저장된 값으로 나타낸다.
본 발명의 NOR 스트링은 드물게 변하는 데이터에 대한 아카이벌 저장을 위해 채용될 수 있다. 아카이벌 저장은 가능한 비트당 최저 비용을 요구하므로, 본 발명의 NOR 스트링의 선택된 아카이벌 블록은 예를 들어, TFT 당 1.5, 2, 3, 4개 이상의 비트를 저장하도록 프로그램될 수 있다. 예를 들어, TFT 당 네 개의 비트를 저장하는 것은 ~0.5V과 ~4V 사이의 16개의 프로그램된 전압을 요구한다. 기준 NOR 스트링에서 대응하는 TFT는 저장 TFT를 목표 임계치로 프로그램하는 동안, ~0.5V로 프로그램될 수 있다. 읽기 동작 동안, 기준 스트링의 소스 및 드레인 전압(Vss 및 Vbl)은 기준 NOR 스트링으로부터의 신호가 저장 또는 프로그램 TFT로부터 신호보다 약해질 때 발생하는, 감지 증폭기의 출력 극성이 플립될 때까지 ~ .25V의 증분으로 증가된다. 시스템 제어기에서 강한 ECC는 긴 저장 동안, 또는 상당한 수의 읽기 이후에 드리프트되는(drifted) 중간 프로그램 상태 중 어느 것을 교정할 수 있다.
심지어 NOR 스트링의 모든 TFT가 턴 오프될 때에도, 블록에서 NOR 스트링이 과도한 소스 대 드레인 누설을 겪을 때, 이러한 누설은 그 누설이 동일한 블록에서 비-기준 NOR 스트링의 누설 전류에 실질적으로 매칭할 때까지, 그 공유된 소스(Vss) 및 공유된 드레인(Vb1) 상의 전압을 조정함으로써 기준 스트링의 누설 전류가 변경되는 지정 누설 기준 스트링에 의해 실질적으로 중화될 수 있다.
사이클 내구성을 연장하기 위한 회전하는(REVOLVING) 기준 NOR 스트링 어드레스 위치
많은 수의 기록/삭제 동작을 요구하는 애플리케이션에서, NOR 스트링에서 TFT에 대한 동작의 임계 전압 윈도우는 디바이스의 수명 초기에 기준 NOR 스트링의 TFT로 프로그램되는 임계 전압 윈도우로부터 벗어나, 사이클링(cycling)을 통해 드리프트할 수 있다. 기준 NOR 스트링 상의 TFT와 어드레스된 메모리 NOR 스트링 상의 TFT 사이의 시간에 따라 증가하는 불일치는 주변에 아무 것도 없이 남겨진 경우, 기준 NOR 스트링의 목적을 무산시킬 수 있다. 이 드리프트를 극복하기 위해, 블록에서 기준 NOR 스트링은 동일한 물리 어드레스에 항상 있을 필요가 없고, 디바이스의 전체 수명에 대해 영구적으로 프로그램될 필요가 없다. 프로그램 가능한 기준 NOR 스트링이 블록에서 동일한 평면을 공유하는 메모리 NOR 스트링에 실제적으로 동일하기 때문에, 기준 NOR 스트링은 어느 메모리 어레이 블록에서 그 목적을 위해 전용될 필요가 없다. 사실, 메모리 NOR 스트링 중 어느 하나는 프로그램 가능한 기준 NOR 스트링으로 따로 설정될 수 있다. 사실, 프로그램 가능한 기준 NOR 스트링의 물리적 어드레스 위치는 과도한 프로그램/삭제 사이클의 결과로 메모리 NOR 스트링 및 기준 NOR 스트링의 성능 저하를 없애기 위해, 다수의 메모리 NOR 스트링 사이에서 주기적으로 회전될 수 있다(예를 들어, 블록이 삭제되는 100번에 한 번씩 변경될 수 있다).
본 발명에 따라, 어느 NOR 스트링은 프로그램 가능한 기준 NOR 스트링으로 지정되도록 주기적으로 회전될 수 있고, 그 어드레스 위치는 어드레스된 블록의 내부 또는 외부에 저장될 수 있다. 저장된 어드레스는 NOR 스트링을 읽을 때 시스템 제어기에 의해 검색될 수 있다. 이 방식 하에, 기준 NOR 스트링의 회전은 (예를 들어, 새로운 어드레스를 지정하기 위해 난수 발생기(random number generator)를 사용하여) 랜덤으로 또는 활동 메모리 NOR 스트링의 어느 것 사이에서 체계적으로 이루어질 수 있다. 새롭게 지정된 기준 NOR 스트링의 프로그래밍은 슬라이스 또는 블록 상의 모든 TFT가 함께 삭제될 때 삭제 시퀀스의 부분으로 이루어지고, 기준 NOR 스트링의 새롭게 지정된 설정에 대해 새로운 기준 전압 설정이 후속할 수 있다. 이 방식에서, 블록 내의 모든 활동 메모리 NOR 스트링 및 모든 기준 NOR 스트링은 대규모의 사이클링을 통해 동시에 통계적으로 다소 드리프트될 수 있다.
프로그램 가능한 기준 슬라이스
본 발명의 일부 실시예에서, 블록은 도 6a에 도시된 바와 같이, 네 개의 동일한 크기의 사분면으로 분할될 수 있다. 도 6a는 사분면(Q1 내지 Q4)으로 구성되는 메모리 어레이의 3차원 표현인, 반도체 구조(600)를 도시한다. 각 사분면에서, (i) 다수의 NOR 스트링(예를 들어, NOR 스트링(112))은 Y 방향을 따라 연장하는 활동 스트립에서 각각 형성되고, (ii) 페이지(예를 들어, 페이지(113))는 X 방향을 따라 연장하고 - 각 페이지는 대응하는 Y 위치에서 각 NOR 스트링으로부터 하나씩의 TFT로 구성됨 -, 페이지에서 NOR 스트링은 동일한 대응하는 Z 위치(즉, 동일한 활동층)에 있고; (iii) 슬라이스(예를 들어, 슬라이스(114))는 X 및 Z 방향 양자로 연장하고, 각 슬라이스는 하나의 페이지가 평면 각각으로부터인 동일한 대응하는 Y 위치의 페이지로 구성되며, (iv) 평면(예를 들어, 평면(110))은 X 및 Y 방향 양자를 따라 연장하고, 각 평면은 주어진 Z 위치의 모든 페이지로(즉, 동일한 활동층으로) 구성된다.
도 6b는 사분면(Q4)에서 프로그램 가능한 기준 NOR 스트링(112-Ref)에서의 TFT 및 감지 증폭기(SA(a))에 연결된 사분면(Q2)에서 NOR 스트링(112)에서의 TFT를 도시하는 - Q2 및 Q4는 "미러 이미지 사분면"임 - 도 6a의 구조(600)를 도시한다. 도 6b는 또한, (i) 감지 증폭기(SA(b))를 공유하는, 미러 이미지 사분면(Q1)에서 슬라이스(114)에 대한 대응하는 기준 TFT를 유사하게 제공하는, 사분면(Q3)에서의 프로그램 가능한 기준 슬라이스(114-Ref)(구역 B에 의해 표시됨), 및 (ii) 감지 증폭기(SA(c))를 공유하는 미러 이미지 사분면(Q1)에서 평면(110)에 기준 TFT를 제공하고, 동일한 사분면에서 NOR 스트링(예를 들어, NOR 스트링(112))에 대해 대응하는 기준 TFT를 제공하는 사분면(Q2)에서의 프로그램 가능한 기준 평면(110-Ref)을 도시한다.
도 6b에 도시된 바와 같이, 프로그램 가능한 기준 NOR 스트링(112Ref)은 이미 위에서 논의된 방식으로, 동일한 사분면 내의 동일한 평면상에서 메모리 NOR 스트링에 대한 기준 전압을 제공하기 위해 각 사분면에 제공될 수 있다. 대안적으로, 프로그램 가능한 기준 슬라이스(예를 들어, 기준 슬라이스(114Ref))가 대응하는 메모리 슬라이스에 대한 미러 이미지 사분면 상에 제공된다. 예를 들어, 사분면(Q3)에서 프로그램된 기준 슬라이스(114Ref)는 사분면(Q1)에서 메모리 슬라이스를 읽을 때, 사분면(Q1 및 Q3) 사이에 공유되는 감지 증폭기(206)에 동시에 제공된다. 마찬가지로, 사분면(Q1)의 기준 슬라이스(114Ref)는 사분면(Q3)에서 메모리 슬라이스를 읽을 때 공유된 감지 증폭기(206)에 제공된다. 읽히고 있는 슬라이스와 그 기준 슬라이스 사이의 RC 지연에서의 불일치를 부분적으로 수용하기 위해, NOR 스트링(112)의 길이를 따라 분포되는 하나보다 많은 기준 슬라이스가 있을 수 있다. 대안적으로, 시스템 제어기는 그 각각의 NOR 스트링을 따른 그 각각의 물리적 위치를 기초로, 어드레스된 슬라이스의 전역 워드선과 기준 슬라이스의 것 사이의 시간 지연을 계산하고 적용할 수 있다. 평면의 개수가 높은 수(예를 들어, 8개 이상의 평면)인 곳에서, 하나 이상의 평면은 사분면에서 잔여 평면(즉, 어느 결함이 있는 평면을 대체하기 위함)의 또는, 동일한 전역 워드선 도체(208g-a)를 공유하는 어드레스된 페이지에 대한 기준 임계 전압을 제공하는 프로그램 가능한 기준 페이지의 역할을 하도록, 블록의 상부에 추가될 수 있다. 양자의 페이지가 동일한 전역 워드선에 의해 활성화되기 때문에, 각 NOR 스트링의 단부에서 감지 증폭기는 블록의 상부에서 기준 페이지로부터 신호를 수신하는 것과 동일한 시간에 어드레스된 페이지로부터 읽기 신호를 수신한다.
일 실시예에서, 각 메모리 블록은 두 개의 절반부로 구성되고 예를 들어, 사분면(Q1 및 Q2)은 "상부 절반부"로 구성되고, 사분면(Q3 및 Q4)은 "하부 절반부"로 구성된다. 이 예시에서, 각 사분면은 16개의 평면, 각 평면에서 4096(4K)개의 NOR 스트링, 및 각 NOR 스트링에서 1024(1K) 개의 TFT를 구비한다. 1024인 "K"단위를 사용하는 것이 통상적이다. 인접한 사분면(Q1 및 Q2)은 사분면 당 2048(2K) 개의 로컬 워드선(208W)(즉, 하나의 로컬 워드선은 두 개의 인접한 NOR 스트링으로부터 TFT의 각 쌍에 대한 것임)을 구동시키는 1K 개의 전역 워드선(예를 들어, 전역 워드선(208g-a))을 공유한다. 사분면(Q1)으로부터의 4K TFT와, 사분면(Q2)으로부터의 4K TFT는 TFT의 8K 비트 페이지를 형성한다. 16개의 페이지는 128K 비트의 슬라이스를 형성하고, 1K 슬라이스는 절반 블록으로 제공되어, 블록 당 전체 저장의 256 Mbit를 제공한다(여기서, 1 Mbit는 1K × 1 Kbit이다). 사분면(Q2 및 Q4)의 각 평면에서 4K 스트링은 전압(Vbl)에 대한 전압원 및 감지 증폭기(SA)를 포함하는, 기판 회로(206)를 공유한다. 또한, 결함이 있는 NOR 스트링을 대체하기 위한 것뿐만 아니라, 프로그램/삭제 사이클 계수(count), 사분면 결함 맵(quadrant defect map) 및 사분면 ECC와 같은 사분면 파라미터를 저장하기 위한 여분으로 사용되는 잔여 NOR 스트링이 포함된다. 이러한 시스템 데이터는 시스템 제어기에 액세스 가능하다. 높은 평면 계수를 갖는 블록에 대해, 결함이 있는 평면을 대체하기 위한 여분으로 각 블록에 하나 이상의 평면을 추가하는 것이 바람직할 수 있다.
프로그램 가능한 기준 평면, 여분 평면
본 발명의 NOR 스트링의 어레이에 기초한 고용량 저장 시스템은 수백 개의 메모리 블록을 포함하는 수천 개의 "칩"에 미칠 수 있는 오류가 없는 대량의 병렬 삭제, 프로그램 및 프로그램 정지, 그리고 읽기 동작에 대한 전체 가능성을 관리하기 위해 전용의 지능형 고속 시스템 제어기를 필요로 한다. 필요한 고속을 달성하기 위해, 오프-칩(off-chip) 시스템 제어기는 메모리 회로에 구현된 상태 기계 또는 전용 논리 기능에 통상적으로 의존한다. 뿐만 아니라, 각 메모리 회로는 메모리 회로에 저장된 파일에 관련된 시스템 파라미터 및 정보를 저장한다. 이러한 시스템 정보는 시스템 제어기에 통상적으로 액세스 가능하지만, 사용자에 의해 액세스 가능하지 않다. 시스템 제어기가 메모리 회로에 관련된 정보를 빠르게 읽는 것이 이롭다. (예를 들어, 도 6a의 블록 구성에서) TFT 당 1 비트가 저장되는 이진 메모리 시스템에 대해, 사용자에 액세스 가능한 각 블록에서의 저장 용량은 4개의 사분면 × 블록 당 16개의 평면 × 사분면 당 평면 당 4K개의 NOR 스트링 × NOR 스트링 당 1K개의 TFT - 256M 비트와 동일함 -으로 주어진다.
이 구성(즉, 256 메가비트) 하의 블록은 2K 개의 슬라이스를 제공한다. 4K 개의 블록을 포함시킴으로써 테라비트 메모리 회로가 제공될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 사분면(Q2 및 Q4)에서 TFT는 기판 회로(206)로의 또는 그로부터의 전압원(Vbl), 감지 증폭기(SA), 데이터 레지스터, XOR 게이트 및 입/출력(I/O) 단자를 공유한다. 일 구성에 따라, 도 6a는 NOR 스트링(112), 사분의 일 평면(110), 절반부 슬라이스(114) 및 절반부 페이지(113)를 도시한다. 또한, 기판으로부터 백 바이어스 전압(Vbb)을 공급하는 필러(290)가 도시된다. 도 6b는 기준 스트링(112(Ref)), 기준 슬라이스(114(Ref)) 및 기준 평면(110(Ref))의 위치의 예시를 도시한다. 기준 스트링의 경우, 사분면(Q4)의 기준 스트링(112(Ref))은 사분면(Q2)에서 동일한 평면 상에서 NOR 스트링(112)에 대한 기준 스트링의 역할을 할 수 있고, 두 개의 NOR 스트링은 회로(206)에서 공유된 차동 감지 증폭기(SA)에 제공된다. 마찬가지로, 사분면(Q1)에서 기준 슬라이스(114 Ref)(구역 A)는 사분면(Q3)에서 슬라이스에 대한 기준의 역할을 할 수 있는 한편, 사분면(Q1)에서 기준 슬라이스(B)는 사분면(Q1 및 Q3) 사이에 제공되는 차동 감지 증폭기(SA)를 다시 공유하는, 사분면(Q3)에서 슬라이스에 대한 역할을 할 수 있다. 전역 워드선(208g-a)은 로컬 워드선(208W) 및 로컬 사전 충전 워드선(208-CHG)에 연결된다. 기판 회로 및 입/출력 채널(206)은 사분면(Q2 및 Q4)에서 TFT 사이에 공유된다. 이 배열 하에, 이들의 물리적 위치는 NOR 스트링(112)의 저항 및 정전용량의 절반으로 자르는 것을 허용한다. 유사하게, 전역 워드선 구동기(262)는 전역 워드선의 저항 및 정전용량을 절반으로 자르기 위해, 사분면(Q1 및 Q2) 사이에 공유되고, 필러(290)(선택적임)는 기판 전압에 NOR 스트링(112)의 P- 서브층을 연결시킨다.
집적회로 상에서 실리콘의 구역(real estate)이 각 평면에 기준 스트링 또는 기준 페이지를 추가하는 것에 비해 비용이 많이 들기 때문에, 일부 또는 모든 기준 스트링 또는 기준 페이지가 하나 이상의 추가적인 평면에 제공되는 것이 이로울 수 있다. 추가적인 평면 또는 평면들은 최소의 추가적인 실리콘 구역(real estate)을 소비하고, 기준 평면은 어드레스된 전역 워드선(208g-a)이 동일한 사분면에서 활동 스트링을 따라 동일한 어드레스 위치에서 평면 중 어느 것 상의 어드레스된 페이지를 액세스하는 것과 동시에 기준 기준 페이지를 액세스하는 장점을 갖는다. 예를 들어, 도 6b에서, 사분면(Q2)에서 점선으로 도시된 기준 스트링(112Ref)은 이 예시에서, 기준 평면(110Ref)에 있다. NOR 스트링(112Ref)은 동일한 사분면에서 읽기를 위해 선택되는 메모리 NOR 스트링(112)을 추적하고, 두 개의 NOR 스트링으로부터의 읽기 신호는 동시에 실제적으로 그 사분면에 대한 차동 감지 증폭기(SA)에 도달한다. 기준 평면(110Ref)이 상부 표면에 제공되는 것으로 도 6b에 도시되었지만, 사분면 중 어느 평면이 기준 평면으로 지정될 수 있다. 사실, 기준 평면 상의 모든 NOR 스트링이 기준 스트링일 필요는 없고, 예를 들어, 여덟 개의 NOR 스트링 중 하나마다 다른 평면 내의 여덟 개의 NOR 스트링에 의해 공유되는 기준 NOR 스트링으로 지정될 수 있다. 기준 평면에서 NOR 스트링의 나머지는 블록 내의 다른 평면 상에서 결함이 있는 스트링을 대체하기 위한 여분의 스트링의 역할을 할 수 있다.
대안적으로, 하나 이상의 추가적인 평면(예를 들어, 도 6c에서 평면(117))은 동일한 사분면에서 결함이 있는 NOR 스트링, 결함이 있는 페이지 또는 결함이 있는 평면을 대체하기 위한 여분의 메모리 자원의 역할을 하도록 따로 설정될 수 있다.
전기적으로 프로그램 가능한 기준 스트링, 슬라이스, 페이지 또는 평면에 관련하여, 지정된 임계 전압 상태로 설정되면, 비-기준 스트링을 프로그램하거나, 삭제하거나 또는 읽는 동안 그의 부주의한 프로그램 또는 삭제를 방지하기 위한 주의가 항상 기울여져야 한다.
1 페타바이트(8 × 1015 비트)의 매우 큰 저장 시스템은 32M 블록 또는 64G 슬라이스를 수반하는, 8,000개의 1 테라비트 메모리 회로("칩")를 필요로 한다(1 기가비트는 1K×1 메가비트이다). 이는 기록되거나(즉, 프로그램되거나) 읽힐 상당한 양의 데이터이다. 그러므로, 다수의 칩 상에서 상당히 많은 블록, 슬라이스 또는 페이지를 한 번에 병렬로 프로그램하고 읽으며, 시스템 레벨에서 최소 전력 손실이 되도록 하는 것이 이롭다. 또한, 요청된 데이터가 다수의 블록으로부터, 및 이로 병렬로 스트리밍될 수 있도록, 테라비트 용량의 메모리 칩이 다수의 입/출력 채널을 갖게 하는 것이 이롭다. 어느 주어진 저장된 파일 또는 데이터 세트의 가장 최근의 버전의 물리적 위치를 추적하는데 필요한 시간은 논리 어드레스를 가장 최근의 물리적 어드레스로 변환(translation)하는 것과 같은, 시스템 제어기가 유지하기 위한 상당한 양의 시간을 요구할 것이다. 논리 및 물리 어드레스 간의 변환은 예를 들어, 큰 중심화된(centralized) 룩업 FAT(파일 할당 테이블, file allocation table)가 우측 칩 상의 우측 블록 내의 우측 슬라이스를 액세스하는 것을 요구할 것이다. 이러한 검색은 고속 읽기 액세스 목표(예를 들어, 100 ns 미만)를 무산시킬, (예를 들어, 50 내지 100 ㎲범위 내에 있는) 상당한 읽기 레이턴시를 추가시킬 수 있다. 따라서, 본 발명의 일 양상은 아래에서 서술된 바와 같이, 중심화된 큰 FAT과 연관된 레이턴시를 극적으로 감소시키기 위해, 시스템-와이드 병렬 온칩 급속 파일 검색(system-wide parallel on-chip rapid file searches)을 도입함으로써 검색 시간을 상당히 감소시킨다.
고속 읽기: 파이프라인 스트리밍(PIPELINED STREAMING) 및 랜덤 액세스
본 발명의 순수한(virgin) 다중 칩 저장 시스템의 시스템 개시에서, 모든 칩이 삭제되고, 기준 스트링, 기준 슬라이스 또는 기준 평면은 그 기준 상태로 프로그램된다. 시스템 제어기는 감지 증폭기 및 전압원(206)에 물리적으로 가장 가까운 메모리 슬라이스(예를 들어, 도 6c에서 슬라이스(116))를 캐시 저장소로 지정한다. 각 NOR 스트링의 길이를 따른 RC 지연으로 인해, 기판 회로(206)에 물리적으로 가장 가까운 각 스트링에서 TFT는 기판 회로(206)로부터 가장 멀리 있는 TFT보다, 수 ns만큼 이르게 확립된 그의 전압(Vbl)을 가질 것이다. 예를 들어, 각 사분면에서 1K개의 슬라이스로부터 제1 ~50개의 슬라이스 등(도 6c에서 슬라이스(116)로 도시됨)은 가장 짧은 레이턴시를 갖고, 사분면 동작 파라미터뿐만 아니라, 사분면에 저장된 파일 또는 데이터 세트에 대한 정보를 저장하는데 사용될 캐시 메모리 또는 저장소로 지정될 수 있다. 예를 들어, 상부의 절반 블록(즉, 사분면(Q1 및 Q2))으로 기록된, 각 메모리 페이지(2 × 4Kbit) 또는 슬라이스(2 × 4Kbit × 16 = 128 Kbit)는 저장된 파일의 타입을 식별하는 색인 번호와 함께, 시스템 제어기에 의해 이에 할당된 고유한 식별자 번호를 가질 수 있다.
캐시 저장소는 파일 관리 데이터와 같은 온칩 자원 관리 데이터를 저장하는데 사용될 수 있다. 파일은 예를 들어, "핫 파일(hot file)"(즉, 많은 수의 액세스 또는 "높은 사이클 계수"와 연관됨), "콜드 파일(cold file)"(즉, 긴 시간 동안 변경되지 않고, 미래의 시간에 더욱 느린 저장소 또는 아카이벌 메모리로 이동될 준비가 됨), "삭제 파일"(즉, 백그라운드 모드에서 미래의 삭제를 위한 준비가 됨), "결함이 있는 파일"(즉, 스킵될), 또는 "대체 파일"(즉, 결함이 있는 파일을 교체함)로 식별될 수 있다. 또한, 식별자에는 식별자와 연관된 파일이 사분면에 기룩된 최종 시간 및 날짜를 나타내는 타임 스탬프가 포함될 수 있다. 통상적으로, 32 비트와 128 비트 길이 사이에 있는 이러한 고유한 식별자는 동일한 절반 블록에서 다른 메모리 슬라이스로의 파일 그 자체의 기록 중 일부로서, 캐시 슬라이스 중 하나 이상에 기록될 수 있다. 파일은 이용 가능한 삭제된 공간에 순차적으로 기록되고, 식별자는 메모리에 기록된 각 새로운 파일에 대해 하나씩, 이전의 고유한 식별자를 증분시킴으로써 할당될 수 있다. 바람직한 경우, 새로운 파일은 부분적 슬라이스로 기록될 수 있고, 슬라이스 중 기록되지 않은 부분은 저장 공간의 낭비를 피하기 위하여, 다음 파일 중 기록된 부분 또는 전체에 대해 사용될 수 있다. 시스템의 전체 메모리 공간이 사용될 때까지 순차적으로 기록하는 것은 시스템 전체에 걸친 TFT의 웨어 아웃(wear-out)을 없애는데 도움을 준다. 다른 온칩 자원 관리 데이터는 칩, 블록, 평면, 슬라이스, 페이지 및 스트링 파라미터, 결함이 있는 스트링 및 그의 교체 스트링, 결함이 있는 페이지, 결함이 있는 평면, 결함이 있는 슬라이스 및 결함이 있는 블록의 어드레스 위치 및 그의 대체 교체물, 블록 내에 있는 모든 파일에 대한 파일 식별자, 사용할 수 없는 메모리를 스킵하는 룩업 테이블 및 링크 리스트, 블록 삭제 사이클 계수, 최적의 전압 및 펄스 형태, 및 삭제, 프로그램, 프로그램-정지, 프로그램 스크럽(program scrub), 읽기, 여유 읽기(margin read), 읽기 리프레시, 읽기 스크럽 동작, 오류 정정 코드 및 데이터 회복 모드에 대한 기간, 및 다른 시스템 파라미터를 포함할 수 있다.
프로그램 및 삭제를 위한 파울러-노드하임 터널링에 수반되는 저전력 동작 및 블록 레벨에서 각 칩의 모듈성으로 인해, 일부 블록의 삭제, 일부 다른 블록에서의 프로그래밍, 및 남아있는 블록 중 하나 이상을 읽는 것을 동시에 실행하도록 칩을 설계하는 것이 가능하다. 시스템 제어기는 백그라운드 모드로 작업될 블록 레벨에서 동작의 그 병렬 처리(parallelism)를 사용할 수 있다; 예를 들어, 시스템 제어기는 일부 블록 또는 전체 칩을 삭제하고(즉, 공간을 확보하기 위해 삭제), 조각난(fragmented) 파일을 통합된 파일로 조각 모음을 하고, 미리 결정된 시간보다 길게 활동되지 않은 파일, 블록 또는 칩을 더욱 느린 또는 아카이벌 저장소로, 또는 파일을 가까운 날짜 및 타임 스탬프와 함께 그룹화하는 칩으로 이동시키면서, 가장 최근의 타임 스탬프를 갖는 원래의 파일 식별자를 다음 이용 가능한 물리 블록의 캐시 저장소(116)로 재기록할 수 있다.
페타바이트 저장 시스템에서 수백만의 이러한 파일로부터 어느 하나의 파일의 가장 최근의 버전의 위치에 대한 고속 검색을 용이하게 하기 위해, 각 파일에 대한 고유한 식별자가 어디에 물리적으로 재위치 되어있더라도 시스템 제어기에 의해 빠르게 액세스되는 것이 중요하다. 본 발명의 일 실시예에 따라, 시스템 제어기는 시스템에서 일부 또는 전체 칩에 대해 동시에 검색되는 파일에 대한 고유한 식별자(즉, 32 내지 128 비트의 워드)를 브로드캐스트한다. 각 칩은 일시적으로 그 식별자를 저장하고, 온칩 익스클루시브 Or(XOR) 회로를 사용하여, 각 블록의 캐시(116) 상에 저장된 모든 식별자와 버퍼 메모리에 저장된 식별자를 비교하며, 매칭될 때 시스템 제어기에, 대응하는 파일이 위치된 위치와 함께 보고하기 위한 버퍼 메모리를 구비한다. 하나 보다 많은 매칭이 발견되면, 시스템 제어기는 가장 최근의 타임 스탬프를 갖는 식별자를 고른다. 검색은 검색되는 파일이 알려준 주기 내에서 기록되는 경우, 수개의 칩으로 좁혀질 수 있다. 1 테라비트의 칩에 대해, 하나의 128 Kbit 슬라이스 또는 16 × 8Kb 페이지만으로도, 각 블록의 모든 2K 슬라이스에 대한 모든 64 비트 식별자를 저장하는데 충분할 것이다.
고속 읽기 캐시 메모리에 대한 TFT 쌍
캐시 저장소(116)에 대한 읽기 레이턴시를 줄이기 위해, 감지 증폭기(206)에 물리적으로 가장 가까운 NOR 스트링 내의 TFT가 쌍으로 배열될 수 있다. 예를 들어, 인접한 NOR 스트링에서, 공통 로컬 워드선에 의해 관련된 두 개의 TFT는 그들 사이의 단일 데이터 비트를 저장하도록 공유될 수 있다. 예를 들어, 실시예(EMB-3)(도 2k)에서, 평면(202-7)은 인접한 활동 스트립으로부터 로컬 워드선(208-W)을 공유하는 한 쌍의 TFT를 포함한다(예를 들어, 하나의 NOR 스트링 상의 TFT(281)는 TFT(283)에 대한 기준 TFT의 또는 그 역으로의 역할을 할 수 있다). 통상적인 프로그래밍 동작에서, NOR 스트링 양자 상의 TFT는 삭제된 상태로 초기화되고, TFT 중 하나(즉, TFT(281))가 더욱 높은 임계 전압으로 프로그램되는 한편, TFT(283)는 삭제된 상태를 유지하기 위해, 프로그램 정지된다. 인접한 활동 스트립 상의 TFT 양자는 그의 공유된 로컬 워드선(208W)이 읽기 전압으로 상승될 때 기판 회로에서 차동 감지 증폭기에 의해 동시에 읽히고, 전도하기 시작하는 제1 TFT는 TFT(281) 또는 TFT(283) 중 어느 것이 프로그램된 TFT인지에 의존하여, 감지 증폭기를 상태 '0' 또는 상태 '1'로 제공한다(tips).
이 TFT 쌍 방식은 두 개의 인접한 NOR 스트링의 TFT가 거의 완벽하게 매칭되기 때문에, 고속 감지 및 더욱 높은 내구성의 장점을 가지며, 감지 증폭기에서 읽히는 두 개의 TFT 사이의 작은 프로그램된 전압 차이도 감지 증폭기로 올바르게 작동(trip)시키기에 충분할 것이다. 추가적으로, 프로그램 가능한 기준 TFT의 임계 전압이 디바이스의 수명 동안 다수의 기록/삭제 사이클에 걸쳐 드리프트될 수 있기 때문에, 이 방식 하에, 기준 TFT 및 읽기 TFT는 모두 각 사이클을 통해 리셋된다. 사실, 쌍에서 두 개의 TFT 중 하나는 기준 TFT의 역할을 할 수 있다. 쌍을 이루는 두 개의 TFT가 각 사이클에서 데이터를 반전하거나 반전시키지 않도록 랜덤하게 스크램블 되는(scrambled) 경우, 이를 통계적으로 보장하기 위해, 각 쌍에서 각 TFT는 다른 TFT와 거의 동일한 수의 사이클 동안 기준 TFT의 역할을 한다. (반전/비반전 코드는 읽기 동작 동안 디스크램블링(descrambling)을 보조하기 위해, 프로그램 되는 페이지와 동일한 페이지에 저장될 수 있다). 쌍으로 이루어진 TFT가 서로에 대해 근접하기 때문에, 즉, 동일한 평면 상의 두 개의 인접한 활동 스트립 상에 있기 때문에, TFT는 읽기 동작 동안 스트립 누설을 최선으로 중화시키기 위해(즉, 상쇄시키기 위해), 또는 제조 공정에서 로컬 변화를 위해 서로를 최선으로 추적할 수 있다.
대안적으로, TFT 쌍(pairing) 방식은 쌍이 공통 수직 로컬 워드선을 공유하는 상이한 평면 상에서 TFT에 적용될 수 있다. 이 방식의 하나의 단점은 두 개의 TFT가 이들 사이의 하나의 비트를 저장하는데 요구되기 때문에, 실리콘 효율을 거의 50%만큼 줄인다는 것이다. 이 이유로, 각 블록은 블록 중 작은 퍼센트(예를 들어, 1% 내지 10%) 만이 고속 이중 TFT 쌍으로 사용되고, 블록 중 나머지가 정규 NOR 스트링 및 프로그램 가능한 기준 TFT 스트링으로 동작되도록 구성될 수 있다. TFT 쌍 방식을 위해 설정된 실제 퍼센트는 특정 사용 애플리케이션에 의존하여, 시스템 제어기에 의해 온 더 플라이(on the fly)로 변경될 수 있다. 본 발명의 NOR 스트링을 동작시키는 높은 레벨의 유연도는 종래의 NAND 스트링과는 달리, NOR 스트링에서 TFT가 랜덤하게 어드레스 지정될 수 있고, 서로에 대해 또는 다른 NOR 스트링에서의 TFT에 대해 독립적으로 동작하는 사실로부터 초래된다.
비디오 또는 고해상도의 이미징과 같은 데이터 저장의 다수의 애플리케이션은 다수의 페이지 또는 많은 슬라이스 조차 점유하는 데이터 파일을 요구한다. 이러한 파일은 파이프라인 방식으로 빠르게 액세스될 수 있고, 즉, 시스템 제어기는 캐시 메모리에 파일의 제1 페이지 또는 제1 슬라이스를 저장하는 한편, 저비용의 메모리에 파일의 나머지 페이지 또는 슬라이스를 저장하고, 파이프라인 시퀀스에서 데이터를 밖으로 스트리밍한다. 따라서, 페이지 또는 슬라이스는 연속적인 스트림으로 링크되어, 블록으로부터 제1 페이지를 클록(clock)하기 위해, 파일의 제1 페이지가 감지 증폭기로 빠르게 읽히고, 데이터 버퍼 시프트 레지스터로 전달되면서, 파이프라인 시퀀스에서 다음의 더욱 느린 페이지를 사전 충전하고 읽도록 연속적인 스트림으로 링크될 수 있어서, 제1 페이지 다음의 각 페이지의 읽기 액세스 시간을 숨길 수 있다. 예를 들어, 캐시 메모리에 저장된 8Kbit의 제1 페이지가 10 ns 내에 읽히고, 초당 1 Gbit로 클록되는 경우, 전체 8K 비트는 더욱 느리고 저 비용의 페이지로부터 읽힐 제2 페이지에 대한 충분한 시간보다 더욱 걸리는 클로킹 아웃(clocking out)을 완료하는데 거의 1 ㎲가 걸릴 것이다. 랜덤으로 선택된 TFT 스트링을 사전 충전함으로써 제공되는 유연도는 그들의 데이터 스트링이 하나 이상의 데이터 입/출력 포트에 대한 온칩으로 라우팅되어, 하나 이상의 블록으로부터의 하나 이상의 파일이 함께 읽히는 것을 가능케 한다.
랜덤 액세스 읽기
본 발명의 사전 충전 방식은 프로그램될 데이터가 직렬로 클록되거나 또는 랜덤으로 액세스되고, 유사하게 스트림에서 직렬로 읽히거나 워드에 의해 랜덤하게 액세스되는 것을 허용한다. 예를 들어, 일 평면에서 어드레스된 페이지는 칩의 입/출력 패드로의 라우팅을 위해, 한 번에 한 워드씩, 32 비트, 64 비트, 또는 128 비트의 워드로 랜덤으로 액세스될 수 있게 된 후에, 어드레스된 평면의 감지 증폭기, 레지스터 또는 래치로의 하나 이상의 동작에서 읽힐 수 있다. 이 방식에서, 전체 페이지를 순차적으로 스트링하기 위해 수반되는 지연이 회피된다.
모든 실시예, 예를 들어, 도 2h에서, 활동 스트립의 두 측면 중 하나의 TFT 만이 어느 하나의 읽기 동작에 참여할 수 있다; 활동 스트립의 다른 측면 상의 매 TFT는 "off" 상태로 설정되어야 한다. 예를 들어, TFT(285)가 읽히면, 동일한 활동 스트립 상의 TFT(283)는 셧 오프되어야 한다. 다중 상태 TFT의 올바른 상태를 읽기 위한 다른 방식은 통상의 기술자에게 알려진 것이다.
본 발명의 TFT를 읽는 것은 NOR 스트링에서, 읽히는 하나의 TFT와 직렬로 모든 TFT가 또한 "on"이 되어야 하는 NAND 스트링에 비교하면, 읽힐 TFT 만이 "on"이 될 것을 요구하기 때문에, 종래의 NAND 플래시 메모리 셀을 읽는 것 보다 상당히 빠르다. 각 측면 상에서 1024개의 비휘발성 TFT를 갖는 스트링에 대해, 금속 서브층(224)이 활동층의 통합된 부분으로 제공되지 않는 실시예(예를 들어, 도 2b-1의 메모리 구조(220a) 참조)에서, 대략 10 ns 미만의 RC 시간 지연을 제공하기 위해, 각 활동 스트립의 통상적인 선 저항은 ~500,000 옴이고, 활동 스트립(예를 들어, 도 3a에서 커패시터(360))의 통상적인 정전용량은 ~5 펨토패럿이다. 금속 서브층(224)이 활동 스트립의 선 저항을 감소시키기 위해 제공되는 경우, 선 지연은 상당히 감소될 수 있다. 읽기 레이턴시를 더 감소시키기 위해, 선택된 메모리 블록에서 일부 또는 모든 평면은 그의 읽기 전압(Vss(소스선) 및 Vbl(비트선))으로 사전 충전된 상태로 유지되어, 이들을 어드레스된 TFT를 즉시 감지할 준비가 되게 할 수 있다(즉, 읽기 동작 이전에, 바로 사전 충전을 위해 요구되는 시간을 없앨 수 있다). 이러한 준비-대기는 전하 누설을 보상하기 위해 커패시터(360)를 주기적으로 재충전하는데 필요한 전류가 매우 작기 때문에, 매우 낮은 대기 전력을 요구한다. 각 블록 내에서, 8개 이상의 평면 상의 모든 NOR 스트링은 고속 읽기를 위한 준비가 되도록 사전 충전될 수 있다; 예를 들어, 평면(207-0)(도 2a)의 NOR 스트링에서 TFT를 읽은 후에, 평면(207-1)의 NOR 스트링에서 TFT는 그의 소스 및 비트 전압(Vss 및 Vbl)이 읽기 동작 동안 이미 이전에 설정되었기 때문에 즉시 읽힐 수 있다.
메모리 블록(100)에서, NOR 스트링 당 하나의 TFT 만이 단일 동작에서 읽힐 수 있다. 8천 개의 나란한 NOR 스트링을 갖는 평면에서, 공통 전역 워드선을 공유하는 8천 개의 TFT는, 각 NOR 스트링이 기판(201)에서 그 자신의 감지 증폭기(206)에 연결되는 경우(도 2c), 모두 함께 읽힐 수 있다. 각 감지 증폭기가 예를 들어, 스트링 디코드 회로를 사용하여 동일한 평면에서 네 개의 NOR 스트링 사이에 공유되는 경우, 각 읽기 동작이 2천 개의 TFT를 수반하는 네 개의 읽기 동작은 네 개의 연속적인 단계로 이루어지도록 요구된다. 각 평면은 전용 감지 증폭기의 그 자신의 세트 또는 대안적으로 감지 증폭기의 일 세트가 평면 디코딩 선택기를 통해 8개 이상의 평면에서 NOR 스트링 사이에 공유될 수 있게 제공될 수 있다. 추가적으로, 감지 증폭기(예를 들어, 도 6a, 도 6b 및 도 6c의 감지 증폭기(SA)(206) 참조)의 하나 이상의 세트는 사분면 및 그의 미러 이미지 사분면에서 NOR 스트링 사이에 공유될 수 있다. 각 평면에 대해 분리된 감지 증폭기를 제공하는 것은 모든 평면의 NOR 스트링의 동시적인 읽기 동작을 허용하며, 이에 대응하여 읽기 동작 처리량을 개선한다. 하지만, 이러한 더욱 높은 데이터 처리량은 추가적인 감지 증폭기에 대해 (이들이 블록(100) 아래의 기판(201) 내에 있을 수 있더라도) 필요한 초과의 칩 면적 및 더욱 큰 전력 손실의 비용을 초래한다. 실제로, NOR 스트링의 적층물 당 감지 증폭기의 단지 하나의 세트가, 일 평면에서 제1 페이지가 그 감지 증폭기로 고속 시프트 레지스터로 전달되는 동안, 제2 평면의 제1 페이지가 감지 증폭기의 제2 세트로 읽히도록 - 두 개의 세트는 입/출력 시프트 레지스터의 하나의 세트를 공유함 - 메모리 블록 내 및 이로부터의 데이터 또는 파이프라인 클로킹(clocking)으로 인해 충분할 수 있다.
병렬 동작은 또한, 너무 많은 TFT가 한번에 모두 읽힐 때, 접지 전압 바운스(ground voltage bounce)를 통해 과도한 전기 잡음을 생성할 수 있다. 이 접지 바운스는 각 활동 스트립에 대해 가상 Vss 전압을 설정하고 일시적으로 유지하기 위해, 사전 충전 커패시터(360)에 의존하는 모든 실시예에서 상당히 억제된다. 이 경우, 모든 NOR 스트링의 소스 전압(Vss)은 칩의 Vss 접지선에 연결되지 않고, 칩 접지 공급으로부터 전하를 초래하지 않으면서, 어느 수의 활동 스트립이던지 동시에 감지되는 것을 허용한다.
프로그램(기록) 및 프로그램 정지 동작
NOR 스트링에서 어드레스된 TFT를 그 의도된 임계 전압으로 프로그램하기 위한 수개의 방법이 있다. 지난 40년 간 산업에 의해 채용된 가장 흔한 방법은 채널 열 전자 주입에 의한 것이다. 다른 흔히 사용되는 방법은 터널링 - 직접 터널링 또는 파울러 노드하임 터널링 -에 의한 것이다. 이들 터널링 및 전하 구속 메커니즘 중 하나는 매우 효율적이어서 NOR 스트링에서 TFT를 프로그램 하는데 매우 낮은 전류가 요구되며, 최소 전력 손실로 수천 개의 이러한 TFT를 병렬 프로그래밍하는 것을 허용한다. 예시적인 목적으로, 터널링에 의한 프로그래밍은 100 마이크로초(㎲) 기간의 20V 펄스가 어드레스된 워드선(제어 게이트)에 인가되고, 0V가 활동 스트립(예를 들어, 도 2a에서 활동층(202-0)으로부터 형성된 활동 스트립)에 인가되도록 요구하는 것을 가정한다. 이들 조건 하에, 각각 소스 및 드레인의 역할을 하는 N+ 서브층(221 및 223)(도 2b-1)은 모두 0V로 설정된다. TFT의 P- 채널 서브층(222)은 전자가 대응하는 전하 구속층으로 터널링되도록 표면에서 반전된다. TFT 프로그래밍은 로컬 워드선과 소스 및 드레인 영역 간에 절반의 선택 전압(예를 들어, 이 예시에서 10V)을 인가함으로써 정지될 수 있다. 프로그램 정지는 예를 들어, 스트립 전압을 0V로 유지하되 워드선 전압을 10V로 낮춤으로써, 또는 워드선 전압을 20V로 유지하되 활동 스트립 전압을 10V로 상승시킴으로써, 또는 두 개의 일부 조합을 통해 달성될 수 있다.
하나의 어드레스된 활동 스트립에서 하나의 TFT만이 한 번에 프로그램될 수 있지만, 다른 활동 스트립에서 TFT는 동일한 프로그래밍 사이클 동안 동시에 프로그램될 수 있다. 어드레스된 활동 스트립의 하나의 측면 엣지 상에서 다수의 TFT 중 하나(예를 들어, 짝수로 어드레스된 NOR 스트링에서 하나의 TFT)를 프로그램할 때, 활동 스트립의 다른 측면 엣지 상의 모든 TFT(예를 들어, 홀수로 어드레스된 NOR 스트링에서 모든 TFT)인 NOR 스트링에서 다른 모든 TFT는 프로그램 정지된다.
어드레스된 TFT가 그 지정된 상태의 목표 임계 전압으로 프로그램되면, 그 목표 전압의 오버슈팅(overshooting)이 TFT 상에 불필요한 응력(stress)을 가할 때 그 TFT의 프로그램 정지가 요구된다. MLC가 사용될 때, 목표 전압을 오버슈팅하는 것은 다음의 더욱 높은 목표 임계 전압 상태의 임계 전압의 한도를 넘거나(overstepping) 또는 융합되는 것을 야기할 수 있고, 그러므로 그의 의도된 임계 전압에 도달하는 TFT는 프로그램 정지되어야 한다. 동일한 전역 워드선 및 그 연관된 로컬 워드선을 공유하는 동일한 평면 상의 인접한 활동 스트립에서 모든 TFT가 20V의 프로그래밍 전압에 노출되고, 이들이 그의 목표 임계 전압으로 프로그램되면 프로그램 정지되도록 요구된다는 점이 주목되어야 한다. 또한, 삭제된 상태에 있고, 삭제된 상태로 유지되는 TFT는 프로그램 정지되어야 한다. 유사하게, 동일한 블록 내에 있고, 동일한 전역 워드선 및 그의 연관된 로컬 워드선을 공유하는 - 따라서, 또한 20V의 프로그래밍 전압에 노출되는 - 모든 TFT(즉, 슬라이스(114)에서 모든 TFT)는 또한 프로그램 정지되도록 요구된다. 이들 프로그램 및 프로그램 정지 조건은 각 활동 스트립의 짝수 및 홀수 측이 상이한 전역 워드선 및 그의 연관된 로컬 워드선에 의해 제어되고, 그의 평면에 관계 없이 각 활동 스트립의 공유된 소스 및 비트선 상의 전압이 동일한 평면 또는 다른 평면 상에서 모든 다른 활동 스트립에 독립적으로 설정될 수 있기 때문에, 본 발명의 메모리 블록에 대해 모두 충족될 수 있다.
프로그래밍 시퀀스의 일 예시에서, 블록 내의 모든 TFT는 약 1V의 임계 전압으로 먼저 삭제된다. 어드레스된 TFT가 프로그램되기 위한 것일 경우, 각 어드레스된 TFT의 활동 스트립 상의 전압은 (예를 들어, 도 3a에 도시된 바와 같이, 사전 충전 워드선(208-CHG)과 연결(270)을 통해, 또는 배선 연결(280)을 통해) 0V로 설정된다; 그렇지 않고, 삭제된 상태로 남아있는 경우(즉, 프로그램 정지된 경우), 어드레스된 TFT의 활동 스트립의 공유된 소스선 상의 전압은 ~10V로 설정된다. 그 후, 어드레스된 TFT와 연관된 전역 워드선은 약 14V에서 시작하여, 전압을 점차 증분 증가시키는 하나의 단계 또는 단기간의 단계에서 ~20V까지 상승된다. 이러한 증분 전압 단계는 TFT의 전하 구속층을 가로지르는 전기 응력을 감소시키고, 목표 프로그램된 임계 전압의 오버슈팅을 회피한다. 블록에서 모든 다른 전역 워드선은 절반-선택 10V로 설정된다. 메모리 블록 내에서 어드레스되지 않는 모든 평면상의 모든 활동 스트립뿐만 아니라, 개별적으로 어드레스되지 않는 어드레스된 평면 내의 모든 활동 스트립은 또한, 10V로 설정되며, 이들은 도 2c의 기판 회로(206-0 및 206-1)로의 그들의 액세스 트랜지스터(미도시)가 오프임을 보장함으로써 부유될 수 있다. 중요하게, 메모리 블록에서 어드레스 되지 않는 모든 평면상의 활동 스트립 중 어느 것뿐만 아니라, 개별적으로 어드레스 되지 않는 어드레스 평면 내의 모든 활동 스트립이 ~0V로 설정된 그 전압으로 부유되는 경우 즉, 프로그램-정지 모드에 있지 않은 경우, 이는 오류가 있게 프로그램될 수 있다. 이들 활동 스트립은 10V에 있고, 따라서 10V 부근에서 부유하는, 그의 로컬 워드선에 강하게 용량 결합(capacity-coupled)된다. 증분하는 더욱 높은 전압 프로그래밍 펄스의 각각은 어드레스된 TFT가 그의 목표 임계 전압에 도달하였는지를 결정하기 위해 읽기 사이클에 의해 후속된다. 목표 임계 전압에 도달한 경우, 활동 스트립 전압은 그 목표 임계 전압에 도달하지 않은 샘플 평면 상의 다른 어드레스된 스트립의 프로그램을 지속하는 동안, 추가적인 프로그래밍을 정지시키기 위해 ~10V까지 상승된다(대안적으로, 스트립은 부유되고, 블록 내에서 하나를 제외한 모든 어드레스된 전역 워드선이 10V까지 상승될 때, 10V에 가깝게 증가한다). 이 프로그램/읽기 검증 시퀀스는 모든 어드레스된 TFT가 올바르게 프로그래밍되도록 읽기 검증된다. 휴면 상태인 칩 상의 모든 블록 - 즉 이는 빈번하게 액세스되지 않음 - 은 예를 들어, 그의 활동 스트립 및 도체 상의 전압을 접지 전위로 설정함으로써 바람직하게 작동 정지(power down)되어야 한다.
MLC가 사용될 때, 다수의 임계 전압 상태 중 올바른 하나의 프로그래밍은 모든 목표 전압 상태의 병렬 프로그래밍에 의해 병렬로 가속화될 수 있다. 먼저, (예를 들어, 도 3a의 연결(270) 및 사전 충전 워드선(208-CHG)을 통한) 모든 어드레스된 활동 스트립의 커패시터(360)는 수개의 전압 중 하나(예를 들어, 두 개의 비트의 정보가 각 TFT에 저장될 경우, 0, 1.5, 3.0 또는 4.5V)로 사전 충전된다. 그 후, ~20V의 펄스가 어드레스된 전역 워드선에 인가되며, 이는 TFT의 전하 구속층을, 단일의 거친(coarse) 프로그래밍 단계에서 프로그램되는 네 개의 임계 전압 중 올바른 하나를 초래하는 상이한 유효 터널링 전압(즉, 각각 20, 18.5, 17 또는 15.5V)으로 노출시킨다. 그 후, 미세(fine) 프로그래밍 펄스가 각 TFT 레벨에서 인가될 수 있다.
블록에서 매 활동 스트립의 고유한 기생 정전용량(C)에 기반하여, 모든 평면 상의 모든 활동 스트립은 어드레스된 전역 워드선 상에서 높은 전압 펄스화(voltage pulsing)를 적용하기 전에, 적절히 (병렬로 또는 순차적으로) 설정된 그의 사전 충전 전압 상태를 가질 수 있다. 결과적으로, 상당히 많은 TFT의 동시적인 프로그래밍이 달성될 수 있다. 예를 들어, 도 1a-2에서, 하나의 페이지(113) 내의 모든 TFT 또는, 하나의 슬라이스(114) 내의 모든 페이지는 하나의 고전압 펄스화 시퀀스에서 거친 프로그램될 수 있다. 그 후, 각각 읽기 검증되고, 필요한 곳에서 프로그램 정지 모드로 적절히 프로그램된 활동 스트립을 재설정하는 것이 수행될 수 있다. 사전 충전은 프로그래밍 시간이 상대적으로 길 때(예를 들어, 약 100 ㎲) 이로울 수 있는 한편, 모든 커패시터(360)를 사전 충전하거나, 어드레스된 TFT의 읽기 검증하는 것은 1,000배 빠른, 또는 약 100 ns의 시간 기간에 걸쳐 수행될 수 있다. 따라서, 단일의 전역 워드선 프로그래밍 시퀀스로 다수의 TFT를 프로그램하는 것이 이로우며, 이는 직접 터널링 또는 파울러 노드하임 터널링의 프로그래밍 메커니즘이 프로그램되는 TFT 당 낮은 전류만을 요구하기 때문에 가능해진다. 프로그래밍은 통상적으로 1 이상의 볼트씩 TFT 임계값을 시프트하기 위해, 전하 구속 재료에서 백개 이하의 전자를 구속하며, 이들 전자는 스트링이 기생 정전용량에 기여하는 충분한 개수의 TFT를 갖는 경우, 활동 스트링의 기생 커패시터로 사전 충전된 전자의 저장소로부터 쉽게 공급될 수 있다.
하나의 TFT의 임계 전압을 적절히 시프트하기 위해, 종래의 채널 열 전자 주입 메커니즘 - 터널링에 의한 프로그래밍에 비해, 더욱 많은 전자를 수배의 규모로 요구함 -으로 TFT를 프로그래밍하는 것은 효율이 떨어지기 때문에, 채널 열 전자 주입은 다수의 활동 스트립을 사전 충전하는 것에 의존하는 실시예의 사용에 적합하지 않다. 대신에, 채널 열 전자 주입 프로그래밍은 프로그래밍 동안 어드레스된 소스 및 드레인 영역에 배선 연결을 요구하므로, 병렬 프로그래밍을 수행할 능력을 심하게 제한한다.
삭제 동작
일부 전하 구속층을 통해, 삭제는 구속된 전자 전하의 역방향 터널링(reverse-tunneling)을 통해, 또는 구속된 전자를 전기적으로 중화시키기 위한 홀의 터널링을 통해 달성된다. 삭제는 프로그래밍에 비해 느리며, 삭제 펄스화의 수십 ms를 요구할 수 있다. 그러므로, 삭제 동작은 종종 백그라운드 모드에서, 블록에서 또는 다수의 블록 레벨에서 빈번히 구현된다. 삭제될 블록은 그의 미리 결정된 삭제 전압으로 사전 충전되도록 태그되며, 이에 후속하여 태그된 모든 블록을 함께 삭제하고, 다른 태그된 블록의 삭제를 지속하는 한편, 적절히 삭제되도록 검증되는 이들의 블록의 삭제를 중단한다. 통상적으로, 블록 삭제는 블록 내의 모든 전역 워드선을 0V로 유지하면서, 필러(290)(도 3a, 도 4d, 도 2ka(도 2k-1))를 통한 연결을 통해 매 활동 스트립의 P- 서브층(222)(도 2b-1)에 ~20V를 인가함으로써 수행될 수 있다. 하지만, 필러(290)가 금속 서브층(224)이 사용되는 실시예에서 채용될 수 없기 때문에, 상이한 평면 사이에 과도한 누설에 대한 경로를 제공할 때, P- 채널(222)로의 기판 접촉이 없는 블록 내의 모든 TFT를 삭제하기 위한 하나의 대안적인 방법은 N+P- 역방향 바이어스 전도 특성을 증가시키기 위해 1 × 1017/cm3 내지 1 × 1018 /cm3의 상대적으로 높은 범위로 P- 서브층(222)을 도핑하는 것이다. 그리고 나서, 삭제될 모든 활동 스트립의 N+ 서브층(221 및 223)이 (도 2c의 기판 연결(206-0)을 통해) ~20V까지 상승될 때, 역방향 접합 누설은 P- 서브층(222)(채널 영역) 상의 전압을 20V에 가깝게 하며, 전하 구속층에 구속된 전자를 ~0V로 유지되는 로컬 워드선을 통해 모든 TFT에 대한 P- 서브층(222)으로 방출함으로써 터널 삭제를 개시한다.
부분적인 블록 삭제가 또한 가능하다. 예를 들어, 하나 이상의 선택된 슬라이스(114)(도 6b) 상의 TFT만이 삭제될 경우, 블록(100)에서 모든 활동 스트립에 의해 통상적으로 공유되는 필러(290)는 블록에서 모든 TFT의 P- 서브층(222)(채널)으로 높은 삭제 전압(Verase)을 공급하기 위해 기판 회로(예를 들어, 도 5b에서 기판 회로(262-0))에 연결된다. 삭제를 위해 선택된 슬라이스 이외의 블록에서의 모든 슬라이스의 전역 워드선은 절반 삭제 전압 ~10V로 유지되거나, 부유된다. 삭제될 하나 이상의 슬라이스는 삭제 펄스의 기간 동안 ~0V로 초래된 그의 전역 워드선을 갖는다. 이 방식은 그 접합부에서 삭제 전압(Verase) ~20V를 견딜 수 있는 높은 전압 트랜지스터를 채용한다. 대안적으로, 기판으로부터 공급된 -20V로 어드레스된 전역 워드선을 펄스화하고 평면(202-0 내지 202-7) 내의 모든 활동 스트립을 0V로 충전하는 동안, 어드레스된 전역 워드선을 제외한 모두는 0V로 유지된다. 이 방법은 어드레스된 전역 워드선을 공유하는 모든 TFT의 하나 이상의 Z-X 슬라이스(114)의 부분적 블록 삭제를 허용한다.
부분적 블록 삭제를 위한 다른 방식이 가능할 수 있다. 예를 들어, 하나 이상의 선택된 Z-X 슬라이스가 삭제될 것인 한편, 모든 다른 것이 삭제 정지될 경우; 블록 내의 모든 전역 워드선은 먼저 0V으로 유지되는 한편, 블록 내의 모든 스트링은 기판으로부터 절반 선택 전압 ~10V로 충전되며, 그 후 기판(270)에서 그의 액세스 선택 트랜지스터(미도시)를 스위치 오프시킴으로써 절연된 상태로(부유 상태로) 남는다. 그 후, 블록 내의 모든 전역 워드선은 ~10V까지 상승되어, 용량 결합(capacitive coupling)에 의해 모든 활동 스트링 상의 전압을 ~20V까지 높인다. 그 후, 삭제될 하나 이상의 Z-X 슬라이스의 전역 워드선은 0V로 되는 한편, 나머지 전역 워드선은 삭제 펄스의 기간 동안 10V로 계속 유지된다. 부분적 블록 삭제를 위한 활동 스트립을 선택하기 위해, 기판(270)에서 그의 액세스 트랜지스터는 고전압 트랜지스터여야 하고, 프로그램 또는 삭제 동작에 필요한 시간을 넘는 기간 동안 활동 스트립 상에서 ~20V의 충전을 유지할 수 있다. 삭제 펄스의 크기 및 기간은 대부분의 TFT가 0V와 1V 사이의 적은 개선 모드 임계 전압으로 삭제될 정도여야 한다. 일부 TFT는 오버슈트되고, 공핍 모드(즉, 적은 음의 임계 전압을 갖는)로 삭제될 수 있다. 이러한 TFT는 삭제 시퀀스의 일부로서, 삭제 펄스의 종료에 후속하는 적은 개선 모드 임계 전압으로 소프트 프로그램되도록 요구된다.
고도로 스케일링된 단채널 TFT에서 측면 호핑 터널 삭제가 보조된 프린징 전계(FRINGING-FIELD ASSISTED LATERAL HOPPING TUNNEL ERASE IN HIGHLY SCALED SHORT-CHANNEL TFTs)
본 개시에서 앞서 논의한 바와 같이, 본 발명의 활동 스트립은 초단형 채널로 생성될 수 있다(예를 들어, 도 5g에서 실시예(EMB-3A)의 TFT(TR 585)의 P- 서브층(522)은 10 nm만큼 짧은 유효 채널 길이(L)를 가질 수 있다). 도 7은 N+ 서브층(521)이 소스의 역할을 하고, N+ 서브층(523)이 드레인의 역할을 하며, P- 서브층(522)이 전하 저장 재료(531) 및 워드선(208W)과 함께 채널의 역할을 하는 도 5g의 단채널 TFT(TR 585)를 더욱 상세히 도시하는, 실시예(EMB-3A)의 활동층(502-7)의 Z-X 평면에서의 단면이다. 도 7은 워드선(208W) 상의 전압(~0V) 및 N+ 서브층(521 및 523) 양자 상의 전압(~20V)에 의해 제공되는 타원형 공간(574) 내의 프린징 전계 하의 N+ 서브층(521) 및 N+ 서브층(523)으로의 전계 터널링(화살표(578)로 표시됨)에 의해 동반되는, 전하 구속 재료(531-CT) 내의 구속된 전자 메커니즘의 측면 호핑(화살표(577)로 표시됨)을 이용하여 충분히 짧은 채널 길이(L)의 TFT를 삭제하는 것을 도시한다.
도 7에 도시된 바와 같이, 전하 구속층(531)은 터널 유전체 서브층(531-T), 전하 구속 서브층(531-CT)(예를 들어, 실리콘이 다량 함유된 실리콘 나이트라이드) 및 차단 유전체 서브층(531-B)으로 구성된다. 그의 매우 짧은 채널 길이로 인해, 위에 있는(overlying) 채널(즉, P- 서브층(522))은 로컬 워드선(208W)과 N+ 서브층(521)(소스 영역) 및 N+ 서브층(523)(드레인 영역) 사이의 프린징 전계(도 7에서 점선 타원(574)으로 나타남)에 의해 강하게 영향을 받게 된다.
삭제 동안, 전하 구속 서브층(531-CT)에서 구속되는 전자(점선(575)으로 표시됨)는 화살표(573 및 576)에 의해 표시된 바와 같이, 각각 소스 영역(N+ 서브층(521)) 및 드레인 영역(N+ 서브층(523)) - 이들 모두 높은 삭제 전압(Verase) ~20V으로 유지됨 -으로의 터널링에 의해 제거된다. 일부 환경에서, P- 채널(522) 상의 전압(Verase)은 특히, P- 필러(290)가 제공되지 않은 경우, ~20V 미만일 수 있거나, 또는 기판으로부터 전체 ~20V를 공급받을 수 없어서, P- 서브층(522)에 근접하게 구속된 전자의 터널 삭제는 덜 효율적일 수 있다. 하지만, 프린징 전계(574)는 전하 구속 서브층(531-CT)의 실리콘이 다량 함유된 실리콘 나이트라이드에서 전자의 측면 이동(lateral migration)(즉, 화살표(577)로 표시된 바와 같이, 옆으로)을 보조한다. 이 측면 이동은 종종 호핑(hopping) 또는 프랑켈-풀 전도(Frankel-Poole conduction)로 언급되며, 인근의 소스 및 드레인 영역 상에서 ~20V로 끌어당겨진 전자로부터 초래된다. 전자가 소스 및 드레인 영역에 충분히 가깝게 이동되면, 전자는 화살표(578)로 표시된 바와 같이, 전하 구속 서브층(531-CT)으로부터 터널링될 수 있다. 이 프린징 전계 보조된 삭제 메커니즘은 소스-드레인 누설이 짧은 채널에 대해 허용한 경우, 더욱 짧은 채널 길이로(예를 들어, 5nm 내지 40nm의 범위 내로) 점점 더 효율적일 것이다. 고도로 스케일링된 채널 길이에 대해, 소스-드레인 누설은 트랜지스터가 그의 "off" 상태에 있을 때, 그의 두께를 통해 완전히 쉽게 소모되도록, P- 서브층(522)을 가능한 얇게(예를 들어, 8 내지 80 nm 두께 범위 내로) 함으로써 억제된다.
3차원 어레이에서 유사-휘발성 랜덤 액세스 TFT 메모리 스트링
위에 서술된 전하 구속 재료(예를 들어, ONO 적층물)는 데이터 보유 시간이 길지만(통상적으로 여러 해동안 측정됨), 내구성이 낮다. 내구성은 일부 횟수의 기록-삭제 사이클 이후에, 저장 트랜지스터의 성능 저하의 측정치이다. 약 10,000 사이클 미만의 내구성은 잦은 데이터 재기록을 필요로 하는 일부 저장 애플리케이션에 대해 너무 적은 것으로 여겨진다. 하지만, 본 발명의 실시예(EMB-1, EMB-2 및 EMB-3)의 NOR 스트링은 보유 시간을 실질적으로 감소시키지만, 내구성을 상당히 증가시키는(예를 들어, 보유 시간을 여러 해로부터 수 분 또는 수 시간으로 감소시키지만, 내구성을 천 번으로부터 수천 번의 기록/삭제 사이클로 증가시키는) 전하 구속 재료를 구비할 수 있다. 예를 들어, ONO 막 또는 전하 구속층의 유사한 조합에서, 터널 유전체 층 - 통상적으로 5 내지 10 nm의 실리콘 옥사이드 -은 3 nm 이하로 얇아지거나, 다른 유전체(예를 들어, 실리콘 나이트라이드 또는 SiN)에 의해 완전히 교체되거나, 또는 단순히 제거되지 않을 수 있다. 유사하게, 전하 구속 재료층은 종래의 Si3N4에 비해 실리콘이 다량 함유된, 더욱 실리콘이 다량 함유된 실리콘 나이트라이드(예를 들어, Si1.0 N1.1)일 수 있다. 약간의 양극(modest positive)의 제어 게이트 프로그래밍 전압 하에, 전자는 (통상적으로 프로그램에 더욱 높은 전압을 요구하는 파울러 노드하임 터널링과 구분되는), 더욱 얇은 터널 유전체 층을 실리콘 나이트라이드 전하 구속 재료층에 직접적으로 터널링할 수 있다. 전자는 수 분, 수 시간, 또는 수일 동안 실리콘 나이트라이드 전하 구속층에 일시적으로 구속될 수 있다. 전하 구속 실리콘 나이트라이드층 및 차단층(예를 들어, 실리콘 옥사이드, 알루미늄 옥사이드 또는 다른 하이-K 유전체)은 전자가 제어 게이트(즉, 워드선)으로 빠져나가는 것을 방지한다. 하지만, 구속된 전자는 전자가 음으로 충전되고 서로 반발할 때, 활동 스트립의 N+ 서브층(221 및 223) 및 P- 서브층(222)으로 다시 결국 누설될 것이다. 3 nm 이하의 터널 유전체 층이 연장된 사이클링 이후 로컬로 문제가 생기더라도(breaks down), 구속된 전자는 전하 구속 재료에서 그의 구속으로부터 느리게 벗어난다.
전하 저장 재료의 다른 조합은 또한, 내구성이 높지만, 보유 시간이 짧은 ("준-휘발성" 또는 "유사-휘발성") TFT를 초래할 수 있다. 이러한 TFT는 손실된 전하를 보충하기 위해, 주기적인 기록 리프레시 또는 읽기 리프레시를 요구할 수 있다. 실시예(EMB-1, EMB-2 및 EMB-3)의 TFT가 TFT에 높은 내구성의 전하 구속층 중 어느 것을 포함시킴으로써, 낮은 레이턴시를 갖는, DRAM형 고속 읽기 액세스 시간을 제공하기 때문에, 이러한 TFT를 갖는 NOR 스트링 어레이는 현재 DRAM을 필요로 하는 일부 애플리케이션에서 사용될 수 있다. DRAM 위의 이러한 NOR 스트링 어레이의 장점은: DRAM이 3차원 블록에 쉽게 탑재될 수 없기 때문에 비트당 비용이 매우 낮고, 리프레시 사이클이 현재 DRAM 기술에서 요구되는 ~64 ms 마다에 비해, 대략적으로 매 수분마다 한 번 또는 매 수시간마다 한 번만 구동되어야 하기 때문에, 전력 손실이 매우 적은 것을 포함한다. 본 발명의 NOR 스트링 어레이의 유사-휘발성 실시예는 주기적인 데이터 리프레시를 통합하기 위해 프로그램/읽기/삭제 조건을 적절히 조정한다. 예를 들어, 각 유사비휘발성 TFT가 빈번히 읽기-리프레시 되거나, 프로그램 리프레시되기 때문에, 최소 10년의 데이터 보유가 요구되는 비휘발성 TFT에 대해 통상적인 '0'과 '1' 상태 사이의 큰 임계 전압 윈도우를 제공하기 위해, TFT를 '하드-프로그램'하는 것이 필요치 않다. 예를 들어, 유사-휘발성 임계 전압 윈도우는 10년의 보유를 지원하는 TFT에 대해 통상적인 1V 내지 3V에 비해, 0.2V 내지 1V만큼 적을 수 있다.
유사-휘발성 NOR 스트링에 대한 읽기, 프로그램, 마진 읽기(MARGIN READ) 및 삭제 동작
본 발명의 유사-휘발성 NOR 스트링 또는 슬라이스는 다수의 메모리 애플리케이션에서 예를 들어, 컴퓨터의 메인보드("마더보드") 상에서 중앙 처리 장치(CPU) 또는 마이크로프로세서 동작을 지원하는 메모리 디바이스에서 일부 또는 모든 DRAM에 대한 대안으로 사용될 수 있다. 이들 애플리케이션에서 메모리 디바이스는 통상적으로 고속 랜덤 읽기 액세스를 할 수 있고 매우 높은 사이클-내구성을 갖도록 요구된다. 그 정전용량에서, 본 발명의 유사-휘발성 NOR 스트링은 비휘발성 NOR 구현과 유사한 읽기/프로그램/정지/삭제 시퀀스를 채용한다. 덧붙여, 프로그램된 TFT 상에 저장된 전하가 느리게 누설되기 때문에, 손실된 전하는 읽기 오류 이전에, TFT를 재프로그램함으로써 보충되어야 한다. 읽기 오류를 피하기 위해, 프로그램 리프레시 동작이 요구되는 경우, 통상의 기술자에게 잘 알려진 바와 같이 "마진 읽기" 조건을 채용할 수 있다. 마진 읽기는 이를 그의 올바른 프로그램 상태로 복원하기엔 너무 늦기 전에, TFT가 곧 동작하지 않을지를 식별하는 조기 검출 메커니즘이다. 유사-휘발성 TFT는 통상적으로 감소된 프로그래밍 전압(Vpgm), 프로그램 정지 전압(Vinhibit) 또는 삭제 전압(V erase )으로 프로그램, 프로그램-정지 또는 삭제되거나, 또는 더욱 짧은 펄스 기간을 이용하여 프로그램된다. 감소된 전압 또는 더욱 짧은 펄스 기간은 저장 재료 상에 감소된 유전체 응력을 초래하므로, 내구성을 수십 배 개선시킨다. 블록 내의 모든 슬라이스는 그의 전하 저장 재료로부터의 전하 누설에 기인하여, 마진 조건 하의 주기적인 읽기가 프로그램된 TFT의 과도한 임계 전압 시프트를 조기에 검출하도록 요구할 수 있다. 예를 들어, 정상 읽기 전압이 ~1V로 설정되고, 마진-읽기가 ~1.2V로 설정될 수 있도록, 삭제 임계 전압은 0.5V ± 0.2V이고, 프로그램된 임계 전압은 1.5V ± 0.2V일 수 있다. 프로그램 리프레시를 필요로 하는 어느 슬라이스는 읽히고, 그 후에 동일한 블록에서 또는 다른 이전에 삭제된 블록에서 동일한 슬라이스로 또는 삭제된 슬라이스로 올바르게 재프로그램되어야 한다. 유사-휘발성 TFT의 다수의 읽기는 삭제 또는 프로그램 임계 전압의 디스터브를 초래하고, 다른 삭제된 슬라이스로 슬라이스의 재기록을 요구할 수 있다. 읽기 디스터브는 읽기 동안 제어 게이트, 및 소스 및 드레인 영역에 인가되는 전압을 낮춤으로써 억제된다. 하지만, 반복적인 읽기는 읽기 오류를 누적적으로 야기할 수 있다. 이러한 오류는 데이터가 오류 정정 코드(error correcting codes,"ECC")로 인코딩되게 함으로써 회복될 수 있다.
본 발명의 유사-휘발성 메모리의 적절한 동작을 위한 하나의 도전적인 요건은 많은 수의 TFT, NOR 스트링, 페이지 또는 슬라이스를 읽고 프로그램-리프레시하기 위한 능력이다. 예를 들어, 유사-휘발성 1 테라비트 칩은 각각 128K 비트의 ~8,000,000 슬라이스를 갖는다. TFT의 8개의 슬라이스(~백만)가 병렬로 프로그램 리프레시 될 수 있고(8개의 블록의 각각에서 하나의 슬라이스), 프로그램 리프레시 시간이 100 ㎲라고 가정하면, 전체 칩은 ~100초 내에 프로그램 리프레시될 수 있다. 이 대량의 병렬 처리는 주로 두 개의 주요 인자로 인해 본 발명의 메모리 디바이스에서 가능할 것이다; 1) 파울러-노드하임 터널링 또는 직접 터널링은 TFT당 상당히 낮은 프로그래밍 전류를 요구하고, 과도한 전력을 확장시키지 않으면서, 새로운 백만 개 이상의 TFT가 함께 프로그램되는 것을 허용하고, 2) 긴 NOR 스트링에 고유한 기생 커패시터는 다수의 NOR 스트링 상에서 사전 충전 전압을 사전 충전하고 일시적으로 유지하는 것을 가능케 한다. 이들 특성은 상이한 블록상의 다수의 페이지 또는 슬라이스가, 먼저 마진-읽기 모드로 읽혀서 리프레시가 요구되는지 판단하고, 그러한 경우 페이지 또는 슬라이스가 프로그램 또는 프로그램-정지를 위해 개별적으로 사전 충전된 후 단일 병렬 동작으로 프로그램 리프레시 되도록 허용한다. ~10 분 또는 그 이상의 평균 보유 시간을 갖는 유사-휘발성 메모리는 시스템 제어기가 프로그램 리프레시를 적절히 하는데 적합한 시간을 갖고, 완전히 ECC 회복 가능성 내에 있는 낮은 오류 속도를 유지하는 것을 허용할 것이다. 전체 1 테라비트 칩이 매 10분마다 리프레시 되는 경우, 이러한 칩은 통상적인 64 ms 대 리프레시 DRAM 칩, 또는 1,000배를 넘게 빈도가 적은 인자에 뒤지지 않으므로, 동작에 상당히 적은 전류를 소모한다.
도 8a는 마이크로프로세서(CPU)(801)가 NAND 플래시 칩(804)을 채용하는 플래시 고체 상태 드라이브(SSD) 내의 시스템 제어기(803)와 통신하는 종래기술의 저장 시스템(800)을 단순화된 형태로 도시한다. SSD는 하드 디스크 드라이브를 에뮬레이트하고, NAND 플래시 칩(804)은 CPU(801)와 직접 통신하지 않으며, 상대적으로 긴 읽기 레이턴시를 갖는다. 도 8b는 비휘발성 NOR 스트링 어레이(854) 또는 유사-휘발성 NOR 스트링 어레이(855)(또는 양자)가 입/출력(I/O) 포트(861) 중 하나 이상을 통해 CPU(801)에 의해 직접적으로 액세스되는, 본 발명의 메모리 디바이스를 사용하는 시스템 아키텍처(850)를 단순화된 형태로 도시한다. I/O 포트(861)는 NOR 스트링 어레이(854 및 855)에서 또는 그로부터 데이터 스트리밍을 위한 하나 이상의 고속 직렬 포트이거나, 또는 한 번에 하나의 워드씩 랜덤하게 액세스되는 8 비트, 16 비트, 32 비트, 64 비트, 128 비트, 또는 어느 적합하게 크기 조정된 와이드 워드(wide word)일 수 있다. 이러한 액세스는 예를 들어, DRAM-호환 가능한 DDR4, 및 미래에 더욱 높은 속도의 산업 표준 메모리 인터페이스 프로토콜, 또는 DRAM, SRAM 또는 NOR 플래시 메모리에 대한 다른 프로토콜을 사용하여 제공될 수 있다. I/O 포트(862)는 칩 관리 동작을 위한, 및 메모리 칩으로 프로그램될 데이터 입력을 위한 CPU 명령어를 변환하는 플래시 메모리 제어기(853)를 통해 저장 시스템 관리 명령어를 처리한다. 덧붙여, CPU(801)는 수개의 표면 포맷(예를 들어, PCIe, NVMe, eMMC, SD, USB, SAS, 또는 다중 Gbit의 높은 데이터 속도의 포트) 중 하나를 사용하여 저장된 파일을 기록하고 읽기 위해 I/O 포트(862)를 사용할 수 있다. I/O 포트(862)는 메모리 칩에서 시스템 제어기(853)와 NOR 스트링 어레이 사이에서 통신한다.
각 시스템 제어기가 다수의 메모리 칩을 통상적으로 관리하기 때문에, 간단한 온칩 상태 머신, 시퀀스 또는 전용 마이크로제어기에 의해 더욱 효율적으로 제어될 수 있는 계속 진행중인 마진-읽기/프로그램 리프레시 동작으로부터 가능한 많이 해방되도록, 시스템 제어기(예를 들어, 도 8b의 시스템 제어기(853))가 메모리 칩을 오프시키는 것이 이롭다. 예를 들어, 패리티 검사 비트(1-bit) 또는 더욱 강력한 ECC 워드(통상적으로, 수 비트 내지 70 비트 이상)는 전용 논리회로 또는 상태 머신에 의해 오프-칩(off-chip) 제어기 또는 온칩에 의해 유입되는 데이터에 대해 생성되고, 프로그램되는 페이지 또는 슬라이스로 저장될 수 있다. 마진-읽기 동작 동안, 어드레스된 페이지에 대해 칩 상에 생성된 패리티 비트는 저장된 패리티 비트와 비교된다. 두 개의 비트가 매칭하지 않으면, 제어기는 표준 읽기(즉, 비-마진) 하에 어드레스된 페이지를 다시 읽는다. 패리티 비트 매치가 주어지면, 제어기는 데이터가 완전히 훼손되지 않았더라도, 올바른 데이터를 페이지로 재프로그램한다. 패리티 비트가 매칭하지 않으면, 온칩 전용 ECC 논리회로 또는 오프칩 제어기가 개입하여, 불량 비트를 검출 및 교정하고, 올바른 데이터를 바람직하게 다른 이용 가능한 페이지 또는 슬라이스로 재기록하며, 오류가 있는 페이지 또는 슬라이스를 영구적으로 폐기할 것이다. 온칩 ECC 동작을 가속화하기 위해, 온칩 익스클루시브 Or 또는 다른 논리 회로가 오프칩으로 가야 하는 것 없이, 빠르게 ECC 매칭을 발견하게 하는 것이 이롭다. 대안적으로, 메모리 칩은 낮은 레이턴시 데이터 I/O 포트와 간섭하지 않도록, ECC 및 다른 시스템 관리일(other system management chores)(예를 들어, 동적 결함 관리)을 위한 제어기와 통신에 전용되는 하나 이상의 고속 I/O 포트를 구비할 수 있다. 읽기 또는 프로그램 리프레시 동작의 빈도수가 과도한 프로그램/삭제 사이클 이후의 TFT 마모에 기인하여 메모리 칩의 수명에 걸쳐 변할 수 있기 때문에, 제어기는 각 블록에(바람직하게 고속 캐시 슬라이스에), 리프레시 동작 사이의 시간 간격을 나타내는 값을 저장할 수 있다. 이 시간 간격은 블록의 사이클 계수를 추적한다. 추가적으로, 칩 또는 시스템은 출력 데이터가 칩 온도로 리프레시 빈도수를 변경하는데 사용되는 온도 모니터링 회로를 구비할 수 있다. 본원에 사용되는 예시는 오류가 있는 페이지 또는 슬라이스의 빠른 교정 또는 교체를 통해 자동 프로그램-리프레시를 달성할 수 있는 수개의 시퀀스 중 단지 하나라는 점이 명확해져야 한다.
어느 일 시점에 리프레시되는 모든 블록 중 0.2% 이하를 또는 4,000개의 블록으로부터 8개의 블록만을 갖는 1 테라비트 칩의 예시에서, 프로그램 리프레시 동작은 백그라운드 모드에서 수행될 수 있는 한편, 모든 다른 블록은 그의 사전 충전, 읽기, 프로그램 및 삭제 동작과 병렬로 진행될 수 있다. 블록의 0.2%와 99.8% 사이의 어드레스 충돌의 경우, 시스템 제어기는 더욱 급한 액세스 중 하나를 중재한다. 예를 들어, 시스템 제어기는 고속 읽기에 대한 우선권을 가져오기 위해 프로그램 리프레시를 중단시키고, 그 후에 프로그램 리프레시를 완료하기 위해 되돌아갈 수 있다.
요약하면, 본 발명의 집적 회로 메모리 칩에서, 각 활동 스트립 및 그의 다수의 연관된 전도성 워드선은 읽기, 프로그램, 프로그램 정지 또는 삭제 동작 동안, 준-부유(semi-floating) 상태로 유지되는 (즉, 기판 회로에서 스트링 선택 트랜지스터를 통해 전하 누설을 겪는) 미리 결정된 전압으로 충전될 수 있는 단일-포트 분리된 커패시터(single-port isolated capacitor)로 구성된다. 활동 스트립과 연관된 NOR 스트링에서 TFT를 프로그램 또는 삭제하기 위해 요구되는 상당히 낮은 파울러-노드하임 또는 직접 터널링 전류와 연결된, 각 활동 스트립의 그 분리된 준-부유 커패시터는 상당히 많은 수의 랜덤으로 선택된 블록을 순차적으로 또는 함께 프로그램, 삭제 또는 읽는 것을 가능하게 한다. 집적 회로 메모리 칩 내에서, 블록의 제1 그룹 중 하나 이상의 NOR 스트링은 먼저, 사전 충전되고, 그 후에 함께 삭제되는 한편, 블록의 하나 이상의 다른 그룹의 NOR 스트링은 먼저 사전 충전되고, 그리고 나서 함께 프로그램되거나 읽혀진다. 또한, 블록의 제1 그룹의 삭제 및 블록의 제2 그룹의 프로그래밍 또는 읽기는 순차적으로 또는 함께 이루어질 수 있다. 휴면 상태인 블록(예를 들어, 거의 변경되지 않은 아카이벌 데이터를 저장하는 블록)은 바람직하게 준-부유 상태로 유지되고, 접지 전위로 설정된 그의 NOR 스트링 및 도체를 가진 후에, 기판으로부터 바람직하게 분리된다. 이들 유사-부유 NOR 스트링의 대량의 병렬 읽기 및 프로그램 대역폭을 이용하기 위해, 집적 회로 메모리 칩이 그 안에 다수의 고속 I/O 포트를 포함시키는 것이 이롭다. 데이터는 예를 들어, 워드 와이드 랜덤 액세스(word-wide random access)를 위한, 또는 칩으로부터 직렬 데이터 스트림(읽기)을 위한 또는 칩으로의 (프로그래밍 또는 기록)을 위한 다수의 채널을 제공하기 위해, 이들의 I/O 포트로 또는 이로부터 칩 상에서 라우팅될 수 있다.
상술된 상세한 설명은 본 발명의 특정 실시예를 설명하기 위해 제공되며 제한하려는 것은 아니다. 본 발명의 범주 내에서 다양한 변형 및 수정이 가능하다. 본 발명은 동반하는 청구 범위에 기재되어 있다.

Claims (15)

  1. 반도체 기판의 평면인 표면 위에 형성되는 NOR 메모리 스트링의 3차원 어레이로서, 각 NOR 메모리 스트링은 복수의 박막 저장 트랜지스터를 포함하고,
    (i) 상기 3차원 어레이는 NOR 메모리 스트링의 복수의 평면으로 구성되고, 각 평면 내의 상기 NOR 메모리 스트링은 상기 반도체 기판의 상기 평면인 표면으로부터 실질적으로 동일한 거리에 위치하고,
    (ii) 평면의 제1 그룹에 위치한 상기 NOR 메모리 스트링의 상기 저장 트랜지스터는 병렬로 프로그래밍되거나, 삭제되거나, 프로그래밍 정지되거나(program-inhibited) 또는 읽히도록 구성되고,
    (iii) 상기 평면의 제1 그룹에서의 NOR 메모리 스트링의 상기 저장 트랜지스터는 복수의 세트로 구성되고 평면의 제2 그룹에서의 NOR 메모리 스트링의 상기 저장 트랜지스터도 복수의 세트로 구성되어, 상기 평면의 제1 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 각 세트가 상기 평면의 제2 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 대응하는 세트에 대응하도록 하고, 상기 평면의 제1 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 각 세트 및 상기 평면의 제2 그룹의 NOR 스트링에서의 저장 트랜지스터의 대응하는 세트는 실질적으로 동시에 활성화되도록 구성되는, NOR 메모리 스트링의 3차원 어레이.
  2. 제1항에 있어서,
    각 평면 내에 위치한 상기 NOR 메모리 스트링은 블록으로 더 구성되는, NOR 메모리 스트링의 3차원 어레이.
  3. 제1항에 있어서,
    (a) 상기 평면의 제1 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 각 세트에 대한 자원 관리 데이터는 상기 평면의 제2 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 대응하는 세트에서 유지되고, (b) 상기 평면의 제2 그룹의 NOR 메모리 스트링에서의 상기 자원 관리 데이터를 유지하는 저장 트랜지스터의 각 세트는, 상기 평면의 제1 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 대응하는 세트에서 수행되는 프로그래밍, 삭제, 프로그래밍 정지 또는 읽기 동작과 함께 읽히거나, 저장되거나 또는 갱신되도록 구성되는, NOR 메모리 스트링의 3차원 어레이.
  4. 제3항에 있어서,
    상기 자원 관리 데이터는:
    파일 관리 데이터, 구성 파라미터 값, 결함이 있는 저장 트랜지스터의 어드레스의 대체 저장 트랜지스터의 어드레스로의 매핑, 데이터 식별자, 룩업 테이블, 링크 리스트, 타임스탬프, 오류 검출 및 오류 정정 데이터, 상기 평면의 제1 그룹 내의 NOR 메모리 스트링에서의 저장 트랜지스터의 프로그램-삭제 사이클, 최적의 전압 및 펄스 형태, 삭제, 프로그램, 프로그램-정지, 프로그램 스크럽(program scrub), 읽기, 여유 읽기(margin read), 읽기 리프레시, 읽기 스크럽 동작, 오류 정정 코드, 데이터 회복 모드에 대한 기간, 및 다른 시스템 파라미터
    중 하나 이상을 포함하는, NOR 메모리 스트링의 3차원 어레이.
  5. 제3항에 있어서,
    각 평면의 상기 NOR 메모리 스트링은 사분면으로 더 구성되는, NOR 메모리 스트링의 3차원 어레이.
  6. 제3항에 있어서,
    상기 프로그래밍, 삭제, 프로그래밍 삭제 또는 읽기 동작 및 상기 자원 관리 데이터의 저장과 갱신은 외부 제어기의 제어 하에 수행되는, NOR 메모리 스트링의 3차원 어레이.
  7. 제5항에 있어서,
    상기 평면의 제1 그룹의 저장 트랜지스터에서 프로그래밍, 삭제, 프로그래밍 정지 또는 읽기 동작을 지원하기 위한 하나 이상의 타입의 회로는 상기 반도체 기판의 상기 평면인 표면에서 형성되고,
    상기 타입의 회로는, 전압원, 감지 증폭기, 데이터 레지스터, XOR 게이트 및 입력/출력(I/O) 단자 중 하나 이상을 포함하는, NOR 메모리 스트링의 3차원 어레이.
  8. 제7항에 있어서, 각 사분면 내의 NOR 메모리 스트링은 프로그래밍, 삭제, 프로그래밍 정지 또는 읽기 동작을 지원하기 위한 회로의 미리 결정된 그룹을 공유하는, NOR 메모리 스트링의 3차원 어레이.
  9. 제3항에 있어서,
    각 NOR 메모리 스트링 내에서, 저장 트랜지스터의 제1 그룹은 저장 트랜지스터의 제2 그룹보다 더 짧은 시간 주기 내에 읽히도록 구성되는, NOR 메모리 스트링의 3차원 어레이.
  10. 제9항에 있어서,
    자원 관리 데이터가 저장되는 각 NOR 메모리 스트링에서, 상기 자원 관리 데이터는 저장 트랜지스터의 상기 제1 그룹에 저장되는, NOR 메모리 스트링의 3차원 어레이.
  11. 제3항에 있어서,
    상기 자원 관리 데이터를 유지하는 저장 트랜지스터의 각 세트는, 상기 평면의 제1 그룹의 NOR 메모리 스트링에서의 저장 트랜지스터의 대응하는 세트와 동일한 워드선을 공유하는, NOR 메모리 스트링의 3차원 어레이.
  12. 제1항에 있어서,
    상기 평면의 제2 그룹의 NOR 메모리 스트링은 기준 NOR 메모리 스트링을 추가로 제공하는, NOR 메모리 스트링의 3차원 어레이.
  13. 제1항에 있어서,
    상기 평면의 제2 그룹 내의 하나 이상의 NOR 메모리 스트링은 상기 평면의 제1 그룹에서 결함이 있는 NOR 메모리 스트링을 대체하기 위한 여분의 메모리 자원의 역할을 하는, NOR 메모리 스트링의 3차원 어레이.
  14. 제1항에 있어서,
    복수의 도체를 더 포함하고,
    상기 평면의 제1 그룹에서의 NOR 메모리 스트링의 저장 트랜지스터의 각 세트 및 상기 평면의 제2 그룹의 NOR 스트링에서의 저장 트랜지스터의 대응하는 세트는, 상기 도체 중 대응하는 도체에 의해 연결되는, NOR 메모리 스트링의 3차원 어레이.
  15. 제1항에 있어서,
    감지 증폭기의 복수의 그룹을 더 포함하고,
    감지 증폭기의 각 그룹은 감지 증폭기의 다른 그룹의 영역과 중첩하지 않는 상기 반도체 기판의 영역에서 형성되고, 상기 평면의 제1 그룹에서의 NOR 메모리 스트링의 저장 트랜지스터의 각 세트 및 상기 평면의 제2 그룹에 위치한 NOR 스트링의 저장 트랜지스터의 대응하는 세트는 감지 증폭기의 그룹 중 대응하는 그룹을 이용하여 읽히는, NOR 메모리 스트링의 3차원 어레이.
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