KR102072449B1 - 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법 - Google Patents

불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 저장 장치는, 메모리 셀들의 배열과 관계없이 프로그램 순서의 조정이 가능한 메모리 블록을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하며, 상기 메모리 블록 내의 결함 페이지를 상기 메모리 블록 내의 정상 페이지로 대체하는 어드레스 리맵핑을 수행하는 메모리 컨트롤러를 포함한다.

Description

불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법{STORAGE DEVICE INCLUDING NON-VOLATILE MEMORY DEVICE AND REPAIR METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 3차원으로 적층되는 메모리 셀을 갖는 반도체 메모리 장치가 활발히 연구되고 있다.
본 발명의 목적은 대용량 불휘발성 메모리 블록을 포함하면서 고신뢰성을 구비하는 저장 장치 및 그것의 결함을 리페어하는 방법을 제공하는데 있다.
상기 과제를 이루기 위한 본 발명의 실시 예에 따른 저장 장치는, 메모리 셀들의 배열과 관계없이 프로그램 순서의 조정이 가능한 메모리 블록을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하며, 상기 메모리 블록 내의 결함 페이지를 상기 메모리 블록 내의 정상 페이지로 대체하는 어드레스 리맵핑을 수행하는 메모리 컨트롤러를 포함한다.
상기 과제를 이루기 위한 본 발명의 실시 예에 따른 저장 장치는, 메모리 셀들의 배열과 관계없이 가변적인 프로그램 순서를 가지는 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하며, 상기 복수의 메모리 블록들 중 제 1 메모리 블록의 결함 페이지를 제 2 메모리 블록의 정상 페이지로 대체하는 어드레스 리맵핑을 수행하는 메모리 컨트롤러를 포함하되, 상기 제 1 메모리 블록의 정상 페이지들은 상기 메모리 컨트롤러에서 제공되는 페이지 어드레스에 의해서 액세스 가능하다.
상기 과제를 이루기 위한, 기판상에 수직 방향으로 복수의 워드 라인들이 적층되는 메모리 블록을 포함하는 불휘발성 메모리 장치의 리페어 방법은, 입력되는 페이지 어드레스가 상기 메모리 블록의 메인 영역에 위치하는 결함 페이지에 대응하는지를 검출하는 단계, 그리고 상기 검출 결과에 따라 상기 결함 페이지의 어드레스를 상기 메모리 블록 내의 예비 영역에 구비되는 정상 페이지의 어드레스로 맵핑하는 단계를 포함한다.
본 발명에 따르면, 대용량의 메모리 블록을 페이지 단위로 리페어할 수 있는 저장 장치를 제공할 수 있다. 또는, 대용량의 메모리 블록을 워드 라인 단위로 리페어할 수 있는 저장 장치를 제공할 수 있다. 따라서, 대용량화되는 저장 매체의 결함을 효율적으로 리페어하여, 저장 장치의 생산 비용의 절감과 수율 향상, 데이터 신뢰성 향상을 기대할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 블록들 중 하나를 예시적으로 보여주는 사시도이다.
도 3은 본 발명의 실시 예에 따른 리페어 방법을 보여주는 블록도이다.
도 4는 하나의 메모리 블록에 대한 리페어 방법을 보여주는 도면이다.
도 5는 도 1의 결함 페이지 리페어 테이블의 예시적인 구성을 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 예비 영역의 구성을 보여주는 회로도이다.
도 7은 도 6의 메모리 블록에서 워드 라인 단위의 리페어 방식을 보여주는 도면이다.
도 8은 도 6의 메모리 블록에서 페이지 단위의 리페어 방식을 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 예비 영역의 구성을 보여주는 회로도이다.
도 10은 도 9의 메모리 블록에서 스트링 선택 라인 단위의 리페어 방식을 보여주는 도면이다.
도 11은 도 9의 메모리 블록에서 페이지 단위의 리페어 방식을 보여주는 도면이다.
도 12는 본 발명의 또 다른 실시 예를 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 다른 예를 보여주는 사시도이다.
도 14는 도 1의 저장 장치에서 수행되는 리페어 방법을 간략히 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크를 포함하는 사용자 장치를 보여주는 블록도이다.
도 16은 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
더불어, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다.
메모리 컨트롤러(110)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(120)를 제어하도록 구성될 것이다. 메모리 컨트롤러(110)는 호스트(Host)와 불휘발성 메모리 장치(120)를 인터페이싱한다. 메모리 컨트롤러(110)는 호스트(Host)의 쓰기 요청에 응답하여 데이터를 기입하기 위하여 불휘발성 메모리 장치(120)를 제어한다. 또한, 메모리 컨트롤러(110)는 호스트(Host)로부터의 읽기 명령에 응답하여 불휘발성 메모리 장치(120)의 독출 동작을 제어한다.
메모리 컨트롤러(110)는 결함 페이지(Bad Page: 이하, BP) 리페어 테이블(115)을 포함한다. BP 리페어 테이블(115')은 불휘발성 메모리 장치(120)에 존재하는 결함 페이지(BP)의 어드레스를 정상 페이지(Normal Page: 이하, NP)의 어드레스로 리맵핑한다. BP 리페어 테이블(115')에는 불휘발성 메모리 장치(120)에 포함되는 메모리 블록들 각각에 존재하는 결함 페이지들(BPs)의 어드레스가 로드된다. 그리고 BP 리페어 테이블(115')에는 결함 페이지들(BPs)에 대응하는 리페어 페이지들(repair Page: 이하, RP) 간의 맵핑 정보가 존재한다. 결함 페이지들(BPs)과 그에 대응하는 리페어 페이지들(RPs)은 동일한 메모리 블록에 포함될 수도 있다. 결함 페이지들(BPs)과 그에 대응하는 리페어 페이지들(RPs)은 서로 다른 메모리 블록에 포함될 수도 있다.
메모리 컨트롤러(110)는 플래시 변환 계층(Flash Translation Layer: 이하, FTL)을 포함할 수 있다. 플래시 변환 계층(FTL)은 호스트(Host)의 파일 시스템(File System)과 불휘발성 메모리 장치(120) 사이에서 불휘발성 메모리 장치(120)의 삭제 연산을 감추기 위한 인터페이싱을 제공한다. 플래시 변환 계층(FTL)에 의하여, 쓰기 전 소거(Erase-before-Write) 및 소거 단위와 쓰기 단위의 불일치라는 불휘발성 메모리 장치(120)의 단점이 보완될 수 있다. 또한, 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(120)의 기입 동작시, 파일 시스템이 생성한 논리 주소(LA)를 불휘발성 메모리 장치(120)의 물리 주소(PN)로 맵핑(Mapping)시킨다.
본 발명의 메모리 컨트롤러(110)는 상술한 논리 주소(LA)와 물리 주소(PA) 간의 맵핑 기능뿐 아니라, 결함이 존재하는 페이지들 또는 워드 라인들을 리페어하기 위한 맵핑 기능을 구비한다. 이러한 기능을 통해서 어드레스의 리맵핑만으로 불휘발성 메모리 장치(120)에 존재하는 결함을 리페어할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라, 소거 동작, 읽기 동작, 그리고 쓰기 동작을 수행한다. 불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 행들과 열들로 배열된 복수의 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 멀티-레벨(또는, 멀티-비트) 데이터를 저장할 것이다. 메모리 셀들은 2차원 어레이 구조를 갖도록 또는 3차원(또는, 수직) 어레이 구조를 갖도록 배열될 수 있다.
불휘발성 메모리 장치(120)는 복수의 메모리 블록들(BLK0~BLKj-1)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKj-1)은 하나의 소거 단위를 구성한다. 각각의 메모리 블록들(BLK1~BLKj-1)은 기판과 교차하는 방향으로 적층되어 셀 스트링을 구성하는 복수의 메모리 셀들을 포함할 수 있다. 또는, 각각의 메모리 블록들(BLK1~BLKj-1)은 기판에 평행한 방향으로 복수의 셀 스트링들이 적층되는 형태로 제공될 수 있다. 상술한 바와 같은 3차원 구조로 형성되는 메모리 블록들(BLK1~BLKj-1)에 의해서 하나의 메모리 블록의 용량은 획기적으로 증가하는 추세이다.
특히, 본 발명의 실시 예에 따른 페이지 단위의 리페어가 가능하기 위해서는 불휘발성 메모리 장치(120)의 메모리 블록에서는 프로그램 순서가 고정되지 않은 구조이어야 한다. 불휘발성 메모리 장치(120)의 프로그램 순서는 워드 라인이나 스트링 선택 라인의 배열 순서와는 무관하다. 불휘발성 메모리 장치(120)에 있어서, 이전에 프로그램된 페이지의 위치와는 관계없이 자유롭게 새로운 페이지 또는 워드 라인으로의 접근이 가능해야 한다. 즉, 프로그램 순서는 선택된 메모리 블록에서 워드 라인들의 배열 또는 스트링 선택 라인(SSL)의 배열 순서에 상관없이 유동적으로 가변할 수 있다. 이러한 구조의 불휘발성 메모리 장치(120)를 제어함으로써 페이지 단위의 리페어가 가능하다.
블록 단위의 리페어 개념을 적용하게 되면, 버려지는 하나의 결함 블록에 따른 비용 소모가 지나치게 증가하게 된다. 따라서, 본 발명의 메모리 컨트롤러(110)에서 제공하는 페이지 또는 워드 라인 단위의 리페어 기술을 통해서 높은 리페어 효율을 달성할 수 있다.
불휘발성 메모리 장치(120)의 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명하게 될 것이다. 그러나 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 특히, 최근 활발히 연구되는 솔리드 스테이트 드라이브(Solid State Drive: 이하, SSD)와 같은 저장 장치에서 본 발명의 기술적 특징이 채용될 수 있다. 이 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, IDE, E-IDE, SCSI, ESDI, 그리고 SAS 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(Host)와 통신하도록 구성될 것이다.
도 2는 도 1의 메모리 블록들(BLK1~BLKj-1) 중 어느 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 2를 참조하면, 메모리 블록(BLKi)은 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, x 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, y 방향을 따라 신장되는 복수의 절연 물질들(112)이 z 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 z 방향을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, y 방향을 따라 순차적으로 배치되며 z 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, z 방향을 따라 제공되는 마지막 절연 물질(112)의 z 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 y 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, x 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, y 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, y 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, y 방향으로 신장되는 복수의 절연 물질들(112), y 방향을 따라 순차적으로 배치되며 x 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 y 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, y 방향으로 신장되는 복수의 절연 물질들(112), y 방향을 따라 순차적으로 배치되며 z 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 y 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, x 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 y 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 x 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 3은 본 발명의 제 1 실시 예에 따른 리페어 방법을 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(120)의 메모리 블록들(BLK0~BLK11) 각각은 메인 영역(Main area, 410)과 예비 영역(Reserved area, 420)을 포함한다.
메모리 블록들(BLK0~BLK11) 각각은 실질적으로 사용자에게 저장 영역으로 인식되는 메인 영역(410)을 포함한다. 하지만, 예비 영역(420)은 저장 공간으로서 사용자에게 인식되지 않는 영역일 수 있다. 그래서 메인 영역(410)에 결함 페이지(BP)가 존재하면, 결함 페이지(BP)는 메모리 컨트롤러(110)의 BP 리페어 테이블(115')에 의해서 예비 영역(420)의 리페어 페이지로 대체(Replace)된다. 이후, 결함 페이지(BP)로의 액세스는 차단되고 대신 동일한 메모리 블록의 예비 영역(420)에 존재하는 리페어 페이지로 액세스가 발생한다.
예를 들면, 메모리 블록들(BLK1, BLK3) 각각의 메인 영역(410)에 결함 페이지들(BP1, BP2)이 발생한 경우를 가정하자. 메인 영역(410)에 발생하는 결함 페이지들(BP1, BP2)의 어드레스는 테스트 공정에서 검출될 수 있다. 검출된 결함 페이지들(BPs)의 어드레스는 퓨즈 프로그램이나 초기화 공정을 통해서 불휘발성 메모리 장치(120)에 저장된다. 그리고 이러한 결함 페이지의 어드레스는 불휘발성 메모리 장치(120)의 부팅 시에 BP 리페어 테이블(115')에 로드될 수 있다. BP 리페어 테이블(115')에 로드된 결함 페이지의 어드레스는 동일한 메모리 블록에 존재하는 예비 영역(420)의 리페어 페이지로 대체될 것이다. 이후, 외부로부터 결함 페이지들(BP1, BP2)에 대응하는 어드레스가 입력되면, 메모리 컨트롤러(110)는 BP 리페어 테이블(115')을 참조하여 리페어 페이지에 각각 액세스할 것이다.
본 발명의 저장 장치(100)에 따르면, 메인 영역(410)에 존재하는 결함 페이지(BP)에 대한 리페어 페이지는 동일한 메모리 블록에 구비되는 예비 영역(420)에서 제공된다.
도 4는 도 3의 하나의 메모리 블록에 대한 리페어 방법을 보여주는 도면이다. 도 4를 참조하면, 하나의 메모리 블록(BLKi)에는 메인 영역(410)과 예비 영역(420)이 포함된다.
메인 영역(410)은 561개의 페이지가 저장될 수 있다. 메인 영역(410)의 페이지 어드레스는 페이지(Page 0)로부터 페이지(Page 560)에 대응한다. 그리고 예비 영역(420)에는 15 개의 페이지 영역이 포함되는 것으로 가정한다. 예비 영역(420)의 페이지 어드레스는 페이지(Page 561)로부터 페이지(Page 575)에 대응한다.
이러한 메모리 블록(BLKi)의 메인 영역(410)에 2개의 결함 페이지들(Page 2, Page 7)이 존재하는 것으로 가정한다. 결함 페이지들(Page 2, Page 7)에 대한 리페어 정보는 BP 리페어 테이블(115')에 로드될 것이다. 이후, 외부로부터 제공되는 어드레스가 결함 페이지들(Page 2, Page 7) 중 어느 하나를 지시하면, 이들 결함 페이지들은 예비 영역(420)의 리페어 페이지들과 대체된다.
메모리 블록(BLKi)이 선택되고, 입력되는 어드레스가 결함 페이지(Page 2)에 대응하는 경우, 메모리 컨트롤러(110)는 BP 리페어 테이블(115')을 참조하여 리페어 어드레스(Repair address)를 생성하게 될 것이다. 리페어 어드레스(Repair address)에 의해서 결함 페이지(Page 2)로의 액세스는 차단되고, 대신 리페어 페이지(Page 562)가 선택된다. 마찬가지로 결함 페이지(Page 7)에 대한 액세스가 발생하면, 리페어 페이지(Page 561)가 선택될 것이다.
여기서, 예비 영역(420)의 사이즈는 메인 영역(410)의 결함 페이지의 발생 확률을 고려하여 결정될 수 있다. 즉, 하나의 메모리 블록에서 발생할 수 있는 결함 페이지들의 최대값에 적정 마진을 제공하는 방식으로 예비 영역(420)의 사이즈가 결정될 수 있을 것이다.
도 5는 도 1의 결함 페이지 리페어 테이블의 예시적인 구성을 간략히 보여주는 블록도이다. 도 5를 참조하면, BP 리페어 테이블(115')에는 메모리 블록들 각각에 포함되는 결함 페이지의 어드레스(BP Add)와 그에 대응하는 리페어 어드레스(Repair Add)의 맵핑 관계가 예시적으로 도시되어 있다.
메모리 블록(BLK0)에 포함되는 결함 페이지들은 각각 페이지 어드레스(Page 2, Page 7, Page 125, Page 450, Page 552)를 갖는다. 결함 페이지들의 어드레스는 메인 영역(410)에 위치한다. 그리고 결함 페이지들 각각을 리페어하기 위한 예비 영역(420)의 리페어 페이지들은 페이지 어드레스(Page 561, Page 562, Page 563, Page 564, Page 565)를 갖는다. 결함 페이지들의 어드레스는 비순차적이다. 이는 결함 페이지가 랜덤한 순서로도 발생할 수 있음을 나타낸다. 반면, 예비 영역(420)의 리페어 페이지 어드레스는 순차적으로 나열되어 있다. 물론, 리페어 페이지의 페이지 어드레스도 랜덤하게 관리할 수도 있다. 하지만, 어드레스 번호가 낮은 것부터 순차적으로 결함 페이지를 대체하도록 설정하는 것이 메모리 관리 면에서 유리하다.
메모리 블록(BLK1)에 포함되는 결함 페이지들은 각각 페이지 어드레스(Page 500)를 갖는다. 그리고 결함 페이지를 리페어하기 위한 예비 영역(420)의 리페어 페이지는 페이지 어드레스(Page 561)를 갖는다. 메모리 블록(BLK1)의 메인 영역(410)에서 하나의 페이지만이 결함으로 검출될 수도 있을 것이다. 이런 경우에는 단 하나의 리페어 페이지만이 결함 페이지를 대체하기 위해서 사용될 것이다. 더불어, 특정 메모리 블록에서는 결함 페이지가 존재하지 않을 수도 있다. 이런 경우에는 BP 리페어 테이블(115')에는 무결성 메모리 블록에 대한 정보는 포함되지 않을 수도 있다.
메모리 블록들(BLK2~BLK11) 각각에 대해서도 상술한 방식으로 예비 영역(420)에서 리페어 페이지들이 결함 페이지들을 대체하도록 어드레스 맵핑이 이루어진다. 이러한 BP 리페어 테이블(115')의 관리를 통해서 각각의 메모리 블록들은 페이지 단위의 리페어가 가능하게 된다. 따라서, 어느 하나의 페이지나 워드 라인의 결함에 의해서 메모리 블록 전체를 배드 블록으로 처리할 필요가 없어지게 된다.
도 6은 본 발명의 일 실시 예에 따른 예비 영역의 구성 예를 보여주는 회로도이다. 도 6을 참조하면, 하나의 스트링 선택 라인(SSL1)에 연결되는 낸드 셀 스트링들이 도시되어 있다. 도시되지는 않았지만, x 방향으로 복수의 스트링 선택 라인들(SSL2, SSL3, …, SSL7)과 그에 연결된 낸드 셀 스트링들이 존재하는 것으로 간주될 수 있다. 이들 낸드 셀 스트링들은 도시된 낸드 셀 스트링들(NS0~NSn-1)과 동일한 방식으로 구비되어 있다.
이 실시 예에서 메인 영역(410)과 예비 영역(420)은 워드 라인을 기준으로 설정될 수 있다. 예를 들면, 메인 영역(410)은 워드 라인들(WL<0>~WL<21>)에 연결되는 메모리 셀들에 해당한다. 그리고 예비 영역(420)은 워드 라인들(WL<22>, WL<23>)에 연결되는 메모리 셀들로 설정될 수 있다. 만일, 메모리 블록에 8개의 스트링 선택 라인이 연결된다면, 메인 영역(410)과 예비 영역(420)의 구분은 스트링 선택 라인들(SSL2, SSL3, …, SSL7) 각각에 연결되는 낸드 셀 스트링들에도 동일하게 적용될 것이다. 물론, 메모리 셀들 각각은 멀티-레벨 셀들로 구성될 수 있을 것이다.
예비 영역(420)이 워드 라인을 기준으로 구성되긴 하지만, 결함 페이지의 리페어는 워드 라인 단위로 구현될 필요는 없다. 즉, 멀티 레벨 셀(MLC)로 메모리 블록이 구동되는 경우에는 각각의 논리 페이지들이 독립적으로 리페어될 수도 있을 것이다. 이러한 예는 후술하는 도면들에서 상세히 설명될 것이다.
도 7은 도 6의 메모리 블록에서 워드 라인 단위의 리페어 방식을 보여주는 도면이다. 도 7을 참조하면, 메인 영역(410)에 위치하는 하나의 워드 라인에 연결되는 메모리 셀들이 예비 영역(420)의 워드 라인에 연결된 메모리 셀들로 대체될 수 있다.
도시된 스트링 선택 라인들(SSL0~SSL7)과 각각의 워드 라인과의 교차점이 하나의 메모리 셀에 대응한다. 그리고 이러한 구조는 도시되지는 않았지만, 비트 라인들(BL0~BLn-1) 각각에 대해서 반복될 것이다. 그리고 하나의 메모리 셀들이 3-비트의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC)로 동작하는 것을 가정하기로 한다. 따라서, 도시된 교차점의 3개의 원들은 각각 하나의 페이지에 대응하는 데이터들을 의미한다. 즉, 하나의 원은 메모리 블록에 프로그램 가능한 하나의 페이지 단위로 간주할 수 있을 것이다.
본 발명의 실시 예에 따르면, 메인 영역(410)의 워드 라인(WL<1>)에 연결되는 메모리 셀들 모두가 예비 영역(420)의 워드 라인(WL<22>)에 연결되는 메모리 셀들로 대체될 수 있다. 즉, 하나의 메모리 셀이 하나의 메모리 셀을 대체하는 실시 예가 도시되어 있다. 하나의 메모리 셀에는 복수 비트가 저장될 수 있으므로, 복수의 페이지들 단위로 리페어가 발생함을 의미한다.
여기서, 프로그램 순서는 워드 라인이나 스트링 선택 라인의 배열 순서에 관계없이 임의로 선택할 수 있다. 하지만, 설명의 편의를 위하여 워드 라인들 단위로 진행되는 프로그램 절차를 예시적으로 설명하기로 한다.
먼저, 워드 라인(WL<0>)에 연결되는 메모리 셀들의 LSB(Least Significant Bit) 페이지들이 프로그램될 것이다. 이 프로그램된다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL0)에 연결된 메모리 셀들의 LSB 페이지(Page 0)가 프로그램될 것이다. 이어서, 워드 라인(WL<0>)과 스트링 선택 라인(SSL1)에 연결된 메모리 셀들의 LSB 페이지(Page 1)가 프로그램될 것이다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL2)에 연결된 메모리 셀들의 LSB 페이지(Page 2)가 프로그램될 것이다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL3)에 연결된 메모리 셀들의 LSB 페이지(Page 3)가 프로그램될 것이다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL4)에 연결된 메모리 셀들의 LSB 페이지(Page 4)가 프로그램될 것이다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL5)에 연결된 메모리 셀들의 LSB 페이지(Page 5)가 프로그램될 것이다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL6)에 연결된 메모리 셀들의 LSB 페이지(Page 6)가 프로그램될 것이다. 워드 라인(WL<0>)과 스트링 선택 라인(SSL7)에 연결된 메모리 셀들의 LSB 페이지(Page 7)가 프로그램될 것이다. 이러한 방식으로 워드 라인(WL<0>)에 연결되는 메모리 셀들의 LSB(Least Significant Bit) 페이지들이 모두 프로그램될 수 있다.
이어서, 워드 라인(WL<0>)에 연결되는 메모리 셀들의 CSB(Central Significant Bit) 페이지들이 프로그램될 것이다. 워드 라인(WL<0>)에 연결된 메모리 셀들의 CSB 페이지 프로그램도 스트링 선택 라인들(SSL0~SSL7)의 배열 순서에 따라 수행될 수 있다. 그리고 워드 라인(WL<0>)에 연결되는 메모리 셀들의 MSB(Most Significant Bit) 페이지들이 프로그램될 것이다. 워드 라인(WL<0>)에 연결된 메모리 셀들의 MSB 페이지 프로그램도 스트링 선택 라인들(SSL0~SSL7)의 배열 순서에 따라 수행될 수 있다. 워드 라인(WL<0>)에 연결된 메모리 셀들의 프로그램 동작은 스트링 선택 라인(SSL7)에 연결된 메모리 셀들의 MSB 페이지(Page 23)의 프로그램으로 완료된다. 이러한 방식으로 하나의 워드 라인에 연결된 메모리 셀들이 프로그램될 수 있다.
하지만, 워드 라인(WL<1>)은 결함 워드 라인으로 지정되어, 워드 라인(WL<22>)로 대체되어 있다. 따라서, 외부에서 워드 라인(WL<1>)에 포함된 페이지들에 대한 액세스가 요청되면, 메모리 컨트롤러(110)에 의해서 워드 라인(WL<22>)가 선택된다. 따라서, 워드 라인(WL<1>) 대신에 워드 라인(WL<22>)에 연결된 메모리 셀들에 LSB 페이지들(Page 24~31), CSB 페이지들(Page 32~39), 그리고 MSB 페이지들(Page 40~47)이 프로그램될 것이다.
이상에서는 워드 라인 단위로 페이지들이 대체되는 실시 예가 프로그램 절차를 통해서 간략히 설명되었다. 하지만, 앞서 강조한 바와 같이 프로그램 순서는 고정된 것이 아니며, 입력 어드레스에 따라 자유롭게 변경될 수 있다.
도 8은 도 6의 메모리 블록에서 페이지 단위의 리페어 방식을 보여주는 도면이다. 도 8을 참조하면, 메인 영역(410)과 예비 영역(420)에는 페이지 단위의 대체가 구현될 수 있다. 여기서, 메모리 셀들의 구성이나 배치는 도 7의 설명과 동일하므로 설명은 생략하기로 한다.
본 발명의 실시 예에 따르면, 메인 영역(410)의 워드 라인(WL<1>)에 연결되는 메모리 셀들의 논리 페이지(MSB 페이지)가 예비 영역(420)의 워드 라인(WL<22>)에 연결되는 메모리 셀들의 논리 페이지(LSB 페이지)로 대체될 수 있다. 즉, 페이지 어드레스(Page 40~47)에 대한 액세스시 워드 라인(WL<1>)이 아닌 워드 라인(WL<22>)의 LSB 페이지가 선택될 것이다. 즉, 메인 영역(410)의 하나의 논리 페이지가 예비 영역(420)의 하나의 논리 페이지로 교체될 수 있다. 일반적으로 메모리 셀들에 있어서, MSB 페이지가 LSB 페이지보다 프로그램이나 읽기 동작에 더 정교한 제어 메커니즘을 필요로 한다. 따라서, 특성에 따라 MSB 페이지의 신뢰도가 LSB 페이지나, CSB 페이지에 비해서 급격히 나빠질 수도 있다. 따라서, 워드 라인 단위의 리페어가 아닌 논리 페이지 단위의 리페어가 요구될 수도 있다.
또한, 메인 영역(410)의 워드 라인(WL<20>)에 연결되는 메모리 셀들의 논리 페이지들(CSB, MSB 페이지)이 예비 영역(420)의 워드 라인(WL<22>)에 연결되는 메모리 셀들의 논리 페이지(LSB 페이지)로 대체될 수 있다. 즉, 페이지 어드레스(Page 488~495)에 대한 액세스시 워드 라인(WL<20>)이 아닌 워드 라인(WL<22>)의 CSB 페이지들이 선택될 것이다. 또한, 페이지 어드레스(Page 496~503)에 대한 액세스시 워드 라인(WL<20>)이 아닌 워드 라인(WL<22>)의 MSB 페이지가 선택될 것이다.
다른 실시 예에 따르면, 메인 영역(410)의 두 개 이상의 논리 페이지가 예비 영역(420)의 두 개 이상의 논리 페이지로 교체될 수 있다. 일반적으로 메모리 셀들에 있어서, CSB 페이지의 신뢰성이 나쁜 경우에는 그와 연관된 MSB 페이지에 대한 신뢰성도 나빠질 수 있다. 따라서, 복수의 논리 페이지들 단위의 리페어가 요구될 수도 있다.
도 9는 본 발명의 다른 실시 예에 따른 예비 영역의 구성 예를 보여주는 회로도이다. 도 9를 참조하면, x 방향으로 연장되는 비트 라인들(BL0~BLn-1) 각각에 연결되는 낸드 스트링들이 도시되어 있다. 스트링 선택 라인들(SSL0~SSL5)에 연결되는 낸드 셀 스트링들이 메인 영역(510)을 구성한다. 그리고 스트링 선택 라인들(SSL6~SSL7)에 연결되는 낸드 셀 스트링들이 예비 영역(520)을 구성한다.
이러한 예비 영역(520)의 구성에 따라, 결함 페이지와 동일한 워드 라인에 연결되는 메모리 셀들에 리페어 페이지가 할당될 수 있다. 즉, 스트링 선택 라인(SSL0)에 연결되는 메모리 셀들 중에서 워드 라인(WL<20>)에 연결된 결함 페이지는 스트링 선택 라인(SSL6)에 연결되고 워드 라인(WL<20>)에 대응하는 페이지로 대체될 수 있다. 물론, 페이지 어드레스의 대응 관계를 변경하면, 서로 다른 워드 라인에 대응하는 페이지로도 결함 페이지가 대체될 수 있다.
도 10은 도 9의 메모리 블록에서 스트링 선택 라인 단위의 리페어 방식을 보여주는 도면이다. 도 10을 참조하면, 메인 영역(510)에 위치하는 하나의 스트링 선택 라인(SSL)에 연결되는 메모리 셀들이 예비 영역(520)의 스트링 선택 라인에 연결된 메모리 셀들로 대체될 수 있다.
도시된 스트링 선택 라인들(SSL0~SSL7)과 각각의 워드 라인들(WL<0>~WL<23)과의 교차점이 하나의 메모리 셀에 대응한다. 그리고 이러한 구조는 각각의 비트 라인들(BL0~BLn-1)에 대해서 동일하게 적용될 것이다. 그리고 하나의 메모리 셀들은 3-비트의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC)로 구성되는 것으로 가정한다. 따라서, 하나의 메모리 셀에 위치하는 3개의 원은 각각 하나의 비트에 대응하는 논리 페이지들을 의미한다. 결국, 하나의 원은 메모리 블록에 저장되는 하나의 페이지에 대응하는 저장 영역으로 간주될 수 있을 것이다. 본 발명에서는 페이지 단위로 어드레스가 순차적으로 나열되어 있으나, 본 발명은 이에 국한되지 않는다. 즉, 프로그램 순서는 워드 라인이나 스트링 선택 라인의 배열 순서와 상관없이 진행될 수 있다.
본 발명의 실시 예에 따르면, 메인 영역(510)의 스트링 선택 라인(SSL1)에 연결되는 메모리 셀들 모두가 예비 영역(520)의 스트링 선택 라인(SSL6)에 연결되는 메모리 셀들로 대체될 수 있다. 즉, 스트링 선택 라인(SSL) 단위로 하나의 메모리 셀이 하나의 메모리 셀을 대체하는 실시 예가 도시되어 있다. 하나의 메모리 셀에는 복수 비트의 데이터가 저장될 수 있으므로, 복수의 페이지 단위로 리페어가 발생함을 의미한다.
리페어된 메모리 블록에서 만일 스트링 선택 라인(SSL1)과 관계된 페이지로의 액세스가 발생하면, 대체된 스트링 선택 라인(SSL6)에 관계된 페이지들로 액세스가 발생한다. 즉, 스트링 선택 라인(SSL1)에 연결된 메모리 셀들의 LSB 페이지(Page 72~95), CSB 페이지(Page 96~119), MSB 페이지(Page 120~143)들 각각은 스트링 선택 라인(SSL6)에 연결된 메모리 셀들이 대체한다. 대용량 메모리 블록(예를 들면, 3차원 구조 메모리 블록)에서 결함의 종류는 다양하다. 스트링 선택 라인과 관련된 결함이 발생하면 이러한 스트링 선택 라인 단위의 리페어가 가능할 것이다.
여기서는 하나의 스트링 선택 라인 단위(SSL Unit)의 리페어가 예시적으로 설명되었으나 본 발명은 여기에 국한되지 않는다. 즉, 복수의 스트링 선택 라인 단위로 리페어가 구현될 수 있다.
도 11은 도 9의 메모리 블록에서 페이지 단위의 리페어 방식을 보여주는 도면이다. 도 11을 참조하면, 메인 영역(510)에서 발생한 복수의 결함 페이지들이 예비 영역(520)의 복수의 페이지들로 대체될 수 있다.
도시된 스트링 선택 라인들(SSL0~SSL7)과 각각의 워드 라인들(WL<0>~WL<23)과의 교차점이 하나의 메모리 셀에 대응한다. 여기서, 비트 라인에 대해서는 설명되지 않았지만, 도시된 구조는 하나의 비트 라인에 연결되는 낸드 셀 스트링들을 모델링한 것이다. 따라서, 도시된 구조는 비트 라인들(BL0~BLn-1)에 대해서 동일하게 적용될 것이다. 그리고 하나의 메모리 셀들은 3-비트의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC)로 구성되는 것으로 가정한다. 따라서, 하나의 메모리 셀에 위치하는 3개의 원은 각각 하나의 비트에 대응하는 논리 페이지들을 의미한다. 결국, 하나의 원은 메모리 블록에 저장되는 하나의 페이지에 대응하는 저장 영역으로 간주될 수 있을 것이다. 본 발명에서는 페이지 단위로 어드레스가 순차적으로 나열되어 있으나, 본 발명은 이에 국한되지 않는다. 즉, 프로그램은 워드 라인이나 스트링 선택 라인의 배열 순서와 상관없이 진행될 수 있다.
메인 영역(510)에 위치하며 스트링 선택 라인(SSLm, m은 0≤m≤5인 정수)에 대응하는 논리 페이지(LSB, CSB, MSB 페이지들 중 적어도 하나)들 중 적어도 하나가 예비 영역(520)의 일부 논리 페이지로 대체될 수 있다. 예를 들면, 스트링 선택 라인(SSL1)에 연결되는 메모리 셀들의 MSB 페이지는 스트링 선택 라인(SSL6)에 연결되는 메모리 셀들의 LSB 페이지로 대체될 수 있다. 즉, 페이지 어드레스(Page 120~143)에 대한 액세스시 스트링 선택 라인(SSL1)이 아닌 스트링 선택 라인(SSL6)의 LSB 페이지가 선택될 것이다.
스트링 선택 라인(SSL2)에 연결되는 메모리 셀들의 CSB 페이지 및 MSB 페이지가 스트링 선택 라인(SSL6)에 연결되는 메모리 셀들의 CSB 페이지 및 MSB 페이지로 대체될 수 있다. 즉, 페이지 어드레스(Page 168~191, Page 192~215)에 대한 액세스시 스트링 선택 라인(SSL2)이 아닌 스트링 선택 라인(SSL6)에 대응하는 CSB 및 MSB 페이지가 선택될 것이다. 즉, 메인 영역(510)의 하나의 논리 페이지가 예비 영역(520)의 하나의 논리 페이지로 교체될 수 있다.
이상에서는 하나의 비트 라인에 연결되는 페이지 단위의 리페어 방법이 설명되었으나 본 발명은 이에 국한되지 않는다. 즉, 각각의 비트 라인들에 대해서 도시된 방식의 리페어가 독립적으로 적용될 수 있을 것이다.
도 12는 본 발명의 또 다른 실시 예를 보여주는 도면이다. 도 12를 참조하면, 페이지 단위의 리페어를 구현하기 위하여 적어도 하나의 메모리 블록을 예비 영역(620)으로 설정하는 예를 보여준다.
예를 들면, 메인 영역(610)으로 메모리 블록들(BLK0~BLK9)이, 예비 영역(620)으로 메모리 블록들(BLK10~BLK11)이 설정될 수 있다. 이런 조건에서, 메모리 블록(BLK0)에서 발생한 결함 페이지(BP0)는 메모리 블록(BLK10)의 리페어 페이지(RP0)로 대체될 수 있다. 메모리 블록(BLK1)의 결함 페이지(BP1)는 메모리 블록(BLK10)의 리페어 페이지(RP1)로 대체될 수 있다. 메모리 블록(BLK2)의 결함 페이지들(BP2, BP3)은 메모리 블록(BLK10)의 리페어 페이지들(RP2, RP3)로 대체될 수 있다. 메모리 블록(BLK4)에서 발생한 결함 페이지(BP4)는 메모리 블록(BLK10)의 리페어 페이지(RP4)로 대체될 수 있다. 메모리 블록(BLK9)에서 발생한 결함 페이지(BP5)는 메모리 블록(BLK10)의 리페어 페이지(RP5)로 대체될 수 있다.
상술한 방식의 리페어 기술을 사용하면, 예비 영역(620)이 어느 하나의 메모리 블록으로 설정될 수 있다. 그리고 BP 리페어 테이블(115, 도 1 참조)을 구성할 때, 각각의 결함 페이지들과 그에 대응하는 리페어 페이지들은 블록 어드레스와 페이지 어드레스를 모두 포함하게 될 것이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 다른 예를 보여주는 사시도이다. 도 13을 참조하면, 기판(111) 상에, y 방향을 따라 신장되는 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)이 z 방향을 따라 순차적으로 제공된다. 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)은 z 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. y 방향을 따라 순차적으로 배치되며, z 방향을 따라 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)을 관통하는 제 1 상부 필라들(UP1)이 제공된다. 여기서, 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)은 상부 워드 라인들이라 불릴 수 있다.
기판(111) 상에, y 방향을 따라 신장되는 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)이 z 방향을 따라 순차적으로 제공된다. 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)은 z 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. y 방향을 따라 순차적으로 배치되며, z 방향을 따라 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고, y 방향을 따라 순차적으로 배치되며, z 방향을 따라 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 z 방향을 따라 평행하게 배치될 수 있다. 여기서, 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)은 하부 워드 라인들이라 불릴 수 있다.
더불어, 기판(111) 상에 y 방향을 따라 신장되는 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)이 z 방향을 따라 순차적으로 제공된다. 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)은 z 방향을 따라 미리 설정된 거리만큼 이격되어 제공된다. y 방향을 따라 순차적으로 배치되며, z 방향을 따라 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 y 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n 타입 실리콘일 것이다. 예시적으로, 공통 소스 라인(CSL)이 금속 또는 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n 타입 소스들이 추가적으로 제공될 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(Drain)이 각각 제공된다. 예시적으로, 드레인들은 n 타입 실리콘일 것이다. 드레인들의 상부에 x 방향을 따라 신장되는 복수의 비트 라인들(BL<1>~BL<3>)이 y 방향을 따라 순차적으로 제공된다. 예시적으로, 비트 라인들(BL<1>~BL<3>)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL<1>~BL<3>) 및 드레인들은 콘택 플러그들을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층 및 내부층을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층 및 내부층을 포함한다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다. 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 콘택들(PC1)을 통해 연결된다.
제 1 상부 필라들(UP1) 및 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL<1>~BL<3>)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 제 1 파이프라인 콘택들(PC1)로 연결됨으로써 비트 라인들(BL<1>~BL<3>) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들(S1)을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL<1>~BL<3>)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL<1>~BL<3>) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들(S2)을 형성한다.
예시적으로, 인접한 하부 필라들(DP1, DP2)에서 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)이 공유되는 것으로 설명되었다. 그러나, 상부 필라들(UP1, 또는 UP2)에 인접한 상부 필라들이 추가될 때, 인접한 상부 필라들은 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)을 공유하도록 구성될 수 있다.
도 14는 도 1의 저장 장치(100)에서 수행되는 어드레스 맵핑 방법을 간략히 보여주는 순서도이다. 도 14를 참조하면, 메모리 컨트롤러(110)는 입력되는 어드레스 중에서 결함 페이지(BP)가 존재하는 경우에는 결함 페이지를 대체하기 위한 리페어 어드레스를 제공한다.
단계 S110에서, 호스트(Host)로부터 액세스 요청이 제공되면 메모리 컨트롤러(110)는 액세스 요청에 대응하는 논리 어드레스(LA)를 제공받는다. 일반적으로 호스트로부터 제공되는 논리 어드레스(LA)에 대응하는 물리 어드레스(Physical Address)가 플래시 변환 계층(Flash Translation Layer: FTL)의 주소 사상법에 의해서 맵핑된다. 이때 맵핑된 어드레스(ADD)는 결함 페이지(BP)에 대한 리페어가 적용되지 않은 어드레스이다.
단계 S120에서, 메모리 컨트롤러(110)는 어드레스(ADD)를 참조하여 결함 페이지에 대응하는지 검출한다. 예를 들면, 메모리 컨트롤러(110)는 BP 리페어 테이블(115, 도 1 참조)을 참조하여 선택된 페이지가 결함 페이지(BP)인지 정상 페이지인지 검출할 수 있다.
단계 S130에서, 메모리 컨트롤러(110)는 BP 리페어 테이블(115')의 스캔 결과에 따라 동작 분기를 수행한다. 먼저, 선택된 페이지의 어드레스가 결함 페이지가 아닌 정상 페이지에 대응하는 경우, 절차는 단계 S140으로 이동한다. 반면, 선택된 페이지의 어드레스가 결함 페이지에 대응하는 경우, 절차는 단계 S140으로 이동한다.
단계 S140에서, 메모리 컨트롤러(110)는 BP 리페어 테이블(115')에 의해서 맵핑된 리페어 어드레스가 아니라, 플래시 변환 계층(FTL)에 의해서 맵핑된 어드레스(ADD)를 불휘발성 메모리 장치(120)에 제공할 것이다. 즉, 플래시 변환 계층(FTL)에 의해서 맵핑된 어드레스(ADD)를 불휘발성 메모리 장치(120)로 바이패스할 것이다.
단계 S150에서, 메모리 컨트롤러(110)는 BP 리페어 테이블(115')을 사용하여 결함 페이지의 어드레스를 리페어 어드레스로 리맵핑(Re-mapping)한다.
단계 S160에서, 메모리 컨트롤러(110)는 플래시 변환 계층(FTL)에 의해서 맵핑된 어드레스 또는 BP 리페어 테이블(115')에 의해서 리맵핑된 어드레스를 사용하여 불휘발성 메모리 장치(120)를 액세스할 것이다.
이상의 액세스 방법에 따르면, 페이지 단위의 리페어가 가능하기 때문에 대용량 불휘발성 메모리 장치의 리페어에 소모되는 비용을 획기적으로 저감할 수 있다. 따라서, 저장 장치(100)나 불휘발성 메모리 장치(120)의 수율 향상이 기대된다.
도 15는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 15를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 수직 구조 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
상술한 SSD(1200)에서, SSD 컨트롤러(1210)는 입력되는 어드레스를 검출하여 결함 페이지인지를 판단할 수 있다. 그리고 SSD 컨트롤러(1210)는 결함 페이지로 판단된 어드레스를 페이지 단위로 리페어하기 위한 리페어 어드레스로 리맵핑할 수 있다. 이러한 기능을 구비하기 위하여 SSD 컨트롤러(1210)는 BP 리페어 테이블을 별도로 구비할 수 있을 것이다.
도 16은 본 발명에 따른 메모리 시스템(2000)을 간략히 보여주는 블록도이다. 도 16을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)를 포함한다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드로 제공될 수 있을 것이다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용된다. 여기서, SRAM(2110)에는 각각의 페이지 데이터들에 대한 업데이트 횟수를 저장하기 위한 룩-업 테이블이 구성될 수 있다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2140)은 불휘발성 메모리 장치(2200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱한다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
액세스 요청이 발생하면, 메모리 컨트롤러(2100)는 입력되는 어드레스를 검출하여 결함 페이지인지를 판단할 수 있다. 그리고 메모리 컨트롤러(2100)는 결함 페이지로 판단된 어드레스를 페이지 단위로 리페어하기 위한 리페어 어드레스로 리맵핑할 수 있다. 이러한 기능을 구비하기 위하여 메모리 컨트롤러(2100)는 BP 리페어 테이블을 별도로 구비할 수 있을 것이다.
불휘발성 메모리 장치(2200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 17에는 플래시 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다. 메모리 시스템(3100)은 도 15의 SSD(1200) 또는 도 16에 도시된 메모리 시스템(2000)와 실질적으로 동일하게 구성될 것이다.
본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
메모리 컨트롤러(3110)는 입력되는 어드레스를 검출하여 결함 페이지인지를 판단할 수 있다. 그리고 메모리 컨트롤러(3110)는 결함 페이지로 판단된 어드레스를 페이지 단위로 리페어하기 위한 리페어 어드레스로 리맵핑할 수 있다. 이러한 기능을 구비하기 위하여 메모리 컨트롤러(3110)는 BP 리페어 테이블을 별도로 구비할 수 있을 것이다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 메모리 컨트롤러 120 : 불휘발성 메모리 장치
115' : BP 리페어 테이블
111 : 기판 112 : 절연 물질
113 : 필라 114 : 표면층
115 : 내부층 116 : 절연막
211, 221, 231, 241, 251, 261, 271, 281, 291 : 제 1 도전 물질
213, 223, 233, 243, 253, 263, 273, 283, 293 : 제 1 도전 물질
311, 312, 313, 314 : 도핑 영역
320 : 드레인 331, 332, 333 : 비트 라인
410 : 메인 영역 420 : 예비 영역
1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 플래시 메모리 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 메모리 컨트롤러 2110 : SRAM
2120 : CPU 2130 : 호스트 인터페이스
2140 : ECC 2250 : 메모리 인터페이스
2200 : 불휘발성 메모리 장치 3000 : 컴퓨팅 시스템
3100 : 메모리 시스템 3110 : 메모리 컨트롤러
3120 : 플래시 메모리 장치 3200 : 중앙처리장치
3300 : 램 3400 : 유저 인터페이스
3500 : 모뎀 3600 : 시스템 버스

Claims (22)

  1. 메모리 셀들의 배열과 관계없이 프로그램 순서의 조정이 가능한 메모리 블록을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하며, 상기 메모리 블록 내의 결함 페이지를 상기 메모리 블록 내의 정상 페이지로 대체하는 페이지 단위의 리페어를 위한 어드레스 맵핑을 수행하는 메모리 컨트롤러를 포함하되,
    상기 메모리 블록은 상기 메모리 셀들이 기판에 수직 방향으로 적층되는 3차원 구조로 형성되며,
    상기 메모리 셀들은 각각 적어도 2-비트 이상의 데이터를 저장하는 멀티 레벨 셀들이고,
    상기 결함 페이지와 상기 정상 페이지는 멀티 레벨 셀들에 저장되는 복수의 논리 페이지들 중 적어도 하나에 대응하는 저장 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 블록을 워드 라인에 따라 메인 영역과 예비 영역으로 구분하며, 상기 메인 영역에서 발생하는 상기 결함 페이지는 상기 예비 영역의 상기 정상 페이지로 대체되도록 어드레스를 맵핑하는 저장 장치.
  4. 제 3 항에 있어서,
    상기 메인 영역의 제 1 워드 라인에 대응하는 페이지 어드레스는, 상기 예비 영역의 제 2 워드 라인에 대응하는 페이지 어드레스로 리맵핑되는 저장 장치.
  5. 제 3 항에 있어서,
    상기 메인 영역의 제 1 워드 라인에 대응하는 적어도 하나의 논리 페이지 어드레스는, 상기 예비 영역에 위치하는 제 2 워드 라인에 대응하는 적어도 하나의 논리 페이지 어드레스로 맵핑되는 저장 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 메모리 블록을 선택 라인에 따라 메인 영역과 예비 영역으로 구분하며, 상기 메인 영역에서 발생하는 상기 결함 페이지는 상기 예비 영역의 상기 정상 페이지로 대체되도록 어드레스를 맵핑하는 저장 장치.
  8. 제 7 항에 있어서,
    상기 메인 영역의 제 1 선택 라인에 대응하는 페이지 어드레스는, 상기 예비 영역의 제 2 선택 라인에 대응하는 페이지 어드레스로 맵핑되는 저장 장치.
  9. 제 7 항에 있어서,
    상기 메인 영역의 제 1 선택 라인에 대응하는 적어도 하나의 논리 페이지 어드레스는, 상기 예비 영역의 제 2 선택 라인에 대응하는 적어도 하나의 논리 페이지 어드레스로 맵핑되는 저장 장치.
  10. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 어드레스 맵핑을 수행하기 위한 결함 블록 리페어 테이블을 구비하는 저장 장치.
  11. 메모리 셀들의 배열과 관계없이 가변적인 프로그램 순서를 가지는 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하며, 상기 복수의 메모리 블록들 중 제 1 메모리 블록의 결함 페이지를 제 2 메모리 블록의 정상 페이지로 대체하는 어드레스 맵핑을 수행하는 메모리 컨트롤러를 포함하되,
    상기 제 1 메모리 블록의 정상 페이지들은 상기 메모리 컨트롤러에서 제공되는 페이지 어드레스에 의해서 액세스 가능하고,
    상기 복수의 메모리 블록들은 상기 메모리 셀들이 기판에 수직 방향으로 적층되는 3차원 구조로 형성되며,
    상기 제 1 메모리 블록 및 상기 제 2 메모리 블록에 각각 포함되는 메모리 셀들은 각각 적어도 2-비트 이상의 데이터를 저장하는 멀티 레벨 셀들이고,
    상기 결함 페이지와 상기 정상 페이지는 멀티 레벨 셀들에 저장되는 복수의 논리 페이지들 중 적어도 하나에 대응하는 저장 장치.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 제 1 메모리 블록의 제 1 워드 라인에 대응하는 페이지 어드레스는, 상기 제 2 메모리 블록의 제 2 워드 라인에 대응하는 페이지 어드레스로 맵핑되는 저장 장치.
  15. 제 11 항에 있어서,
    상기 제 1 메모리 블록의 제 1 워드 라인에 대응하는 적어도 하나의 논리 페이지 어드레스는, 상기 제 2 메모리 블록의 제 2 워드 라인에 대응하는 적어도 하나의 논리 페이지 어드레스로 맵핑되는 저장 장치.
  16. 기판상에 수직 방향으로 복수의 워드 라인들이 적층되어 메모리 셀들을 형성하는 메모리 블록을 포함하는 불휘발성 메모리 장치의 리페어 방법에 있어서:
    입력되는 페이지 어드레스가 상기 메모리 블록의 메인 영역에 위치하는 결함 페이지에 대응하는지를 검출하는 단계; 그리고
    상기 검출 결과에 따라 상기 결함 페이지의 어드레스를 상기 메모리 블록 내의 예비 영역에 구비되는 정상 페이지의 어드레스로 맵핑하는 단계를 포함하되,
    상기 메모리 셀들은 각각 적어도 2-비트 이상의 데이터를 저장하는 멀티 레벨 셀들이고,
    상기 결함 페이지와 상기 정상 페이지는 멀티 레벨 셀들에 저장되는 복수의 논리 페이지들 중 적어도 하나에 대응하는 리페어 방법.
  17. 제 16 항에 있어서,
    상기 메인 영역의 제 1 워드 라인에 대응하는 페이지 어드레스는, 상기 예비 영역의 제 2 워드 라인에 대응하는 페이지 어드레스로 맵핑되는 리페어 방법.
  18. 제 16 항에 있어서,
    상기 메인 영역의 제 1 워드 라인에 대응하는 적어도 하나의 논리 페이지 어드레스는, 상기 예비 영역에 위치하는 제 2 워드 라인에 대응하는 적어도 하나의 논리 페이지 어드레스로 맵핑되는 리페어 방법.
  19. 삭제
  20. 제 16 항에 있어서,
    상기 메인 영역의 제 1 선택 라인에 대응하는 페이지 어드레스는, 상기 예비 영역의 제 2 선택 라인에 대응하는 페이지 어드레스로 맵핑되는 리페어 방법.
  21. 제 16 항에 있어서,
    상기 메인 영역의 제 1 선택 라인에 대응하는 적어도 하나의 논리 페이지 어드레스는, 상기 예비 영역의 제 2 선택 라인에 대응하는 적어도 하나의 논리 페이지 어드레스로 맵핑되는 리페어 방법.
  22. 삭제
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