CN103455384A - 包括非易失性存储器件的存储设备及修复方法 - Google Patents

包括非易失性存储器件的存储设备及修复方法 Download PDF

Info

Publication number
CN103455384A
CN103455384A CN2013102170892A CN201310217089A CN103455384A CN 103455384 A CN103455384 A CN 103455384A CN 2013102170892 A CN2013102170892 A CN 2013102170892A CN 201310217089 A CN201310217089 A CN 201310217089A CN 103455384 A CN103455384 A CN 103455384A
Authority
CN
China
Prior art keywords
page
storage block
address
word line
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013102170892A
Other languages
English (en)
Other versions
CN103455384B (zh
Inventor
李俊镐
白种南
咸东勋
柳相旭
黄仁珆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103455384A publication Critical patent/CN103455384A/zh
Application granted granted Critical
Publication of CN103455384B publication Critical patent/CN103455384B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7209—Validity control, e.g. using flags, time stamps or sequence numbers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Abstract

公开了一种存储设备，其包括：非易失性存储器件，其包括存储块，该存储块的编程次序与存储单元的布置无关地来调整；以及存储器控制器，其执行地址映射以便用存储块的正常页替换存储块的坏页。

Description

包括非易失性存储器件的存储设备及修复方法
相关申请的交叉引用
要求于2012年6月1日提交的韩国专利申请第10-2012-0059357号的优先权，其主题通过引用结合于此。
技术领域
本发明一般涉及半导体存储器件，更具体地，涉及包括非易失性存储器件的存储设备及其修复方法。
背景技术
半导体存储器件就其操作性质而言可以是易失性的或非易失性的。易失性半导体存储器件可以以相对高的速率执行读操作和写操作，但是当电力中断时存储的数据会丢失。非易失性半导体存储器件能够在施加的电力消失时保持存储的数据。
非易失性半导体存储器件包括，例如，掩模只读存储器（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）等等。快闪存储器是EEPROM的一种，并且已经在许多应用中被广泛地采用。例如，快闪存储器通常用来在诸如计算机、蜂窝电话、PDA、数码相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等等的信息装置（information appliance）中存储声音和图像数据。
近来，已经对包括堆叠或三维（3D）存储单元阵列（memory cell array）的现代非易失性存储器件的发展进行了大量的研究。
发明内容
本发明构思的实施例的一个方面在于提供一种存储设备，其包括：非易失性存储器件，所述非易失性存储器件包括存储块，所述存储块的编程次序可以与存储单元的布置无关地进行调整；以及存储器控制器，其控制非易失性存储器件并且执行地址映射以便用存储块的正常页替换存储块的坏页（badpage)。
本发明构思的实施例的另一个方面在于提供一种存储设备，其包括：非易失性存储器件，所述非易失性存储器件包括存储块，每个存储块具有与存储单元的布置无关的可变编程次序；以及存储器控制器，其控制非易失性存储器件并且执行地址映射以便用存储块中的第二存储块的正常页替换存储块中的第一存储块的坏页，其中第一存储块的正常页根据从存储器控制器提供的页地址来访问。
本发明构思的实施例的又一个方面在于提供一致包括存储块的非易失性存储器件的修复方法，在存储块中多条字线以垂直于基底的方向堆叠。该修复方法包括：确定输入的页地址是否对应于位于存储块的主区域（main area）的坏页；以及根据确定结果将坏页的地址映射到存储块的保留区域（reservedarea）的正常页的地址。
附图说明
从以下参考附图的描述，上述及其它目的和特征将变得清楚，其中除非另外说明，否则各个附图中相同的参考标号始终指代相同的部分，并且其中：
图1是示出根据本发明构思的实施例的存储设备的框图。
图2是示出图1中的存储块之一的透视图。
图3是示出根据本发明构思的实施例的修复方法的概念图。
图4是示出图3中的存储块的修复方法的概念图。
图5是示出根据本发明构思的实施例的坏页修复表的概念图。
图6是进一步示出根据本发明构思的实施例的保留区域的部分电路图。
图7是示出以字线为单位来修复图6中的存储块的实施例的示图。
图8是示出以页为单位来修复存储块的实施例的示图。
图9是进一步示出根据本发明构思的实施例的保留区域的部分电路图。
图10是示出存储块是以串选择线（string selection line）为单位来修复的实施例的示图。
图11是示出存储块是以页为单位来修复的实施例的示图。
图12是示出本发明构思的另一个实施例的概念图。
图13是根据本发明构思的另一个实施例的非易失性存储器件的透视图。
图14是概述图1中的存储设备的地址映射方法的流程图。
图15是示出根据本发明构思的实施例的、包括固态驱动器的用户设备的框图。
图16是示出根据本发明构思的另一个实施例的存储系统的框图。
图17是示出根据本发明构思的实施例的、包括快闪存储器件的计算系统的框图。
具体实施方式
现在将参考附图更加详细地描述本发明构思的实施例。然而，本发明构思可以以各种不同的形式体现，并且不应该被理解为只限于所示出的实施例。更确切地说，这些实施例是作为示例来提供的，以使本公开将彻底和完整，并且将会向本领域技术人员传达本发明构思的概念。因此，对于本发明构思的一些实施例没有描述已知的过程、元件和技术。除非另外指明，在附图和书面描述中相同的参考标号始终表示相同的元件，因此将不重复描述。在附图中，为了清晰起见，层和区（region）的大小和相对大小可能被夸大。
将理解，虽然术语“第一”、“第二”、“第三”等可以在这里用来描述各种元件、组件、区、层、和/或段，但是这些元件、组件、区、层、和/或段不应该被这些术语所限制。这些术语只是用来区分一个元件、组件、区、层、或段与另一个元件、组件、区、层、或段。因此，下面讨论的第一元件、组件、区、层、或段可以被命名为第二元件、组件、区、层、或段，而不脱离本发明构思的教导。
为了方便描述，空间相对术语，如“下面”、“以下”、“更低”、“之下”、“以上”、“上面”等等，可以在这里用来描述如附图中所示的一个元件或特征与另一个（多个）元件或特征的关系。将理解，除了在附图中描绘的方位3以外，空间相对术语意图还包含设备在使用或操作中的不同的方位。例如，如果附图中的设备被翻转，则被描述为在其它元件或特征“下面”或“以下”或“之下”的元件将定位在所述其它元件或特征“以上”。因此，示范性术语“以下”和“之下”可以包含以上和以下这两种方位。该设备也可以以其它方式定位（旋转90度或定位在其它方位），并且可以相应地解释这里所使用的空间相对描述符。另外，还将理解，当层被称作位于两个层“之间”时，它可以是这两个层之间的唯一的层，或者也可以存在一个或更多个居间层。
这里所使用的术语仅仅是为了描述特定的实施例的目的，而不是意图限制本发明构思。如这里所使用的，单数形式“一”和“该”意图也包括复数形式，除非上下文清楚地指出并非如此。还应当理解，术语“包括”和/或“包含”，当在说明书中使用时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但是并不排除一个或更多个其它的特征、整体、步骤、操作、元件、组件、和/或它们的组的存在或添加。如这里所使用的，术语“和/或”包括一个或更多个关联列出项的任意和全部组合。并且术语“示范性”意图指代示例或例证。
将理解，当一个元件或层被称为“在（另一个元件或层）之上”、“连接至”另一个元件或层、“耦合至”另一个元件或层、或“与（另一个元件或层）相邻”时，其可以直接在另一个元件或层之上、连接至另一个元件或层、耦合至另一个元件或层、或与另一个元件或层相邻，或者也可以存在居间的元件或层。相反，当元件被称为“直接在（另一个元件或层）之上”、“直接连接至”另一个元件或层、“直接耦合至”另一个元件或层、或“直接与（另一个元件或层）相邻”时，则不存在居间的元件或层。
除非另有规定，否则这里使用的所有术语（包括技术和科学术语）具有与本发明构思所属领域的普通技术人员所通常理解的含义相同的含义。还应当理解，诸如那些在常用字典中定义的术语应当被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，并且不要在理想化地或过度形式化的意义上来解释，除非在这里明确地如此规定。
稍后将描述根据本发明构思的实施例的某些快闪存储器件以及与这些器件相关的某些读操作，作为更宽泛的类别的非易失性半导体存储器件的示例。本领域技术人员将认识到，示范性快闪存储器件和读操作可以在本发明构思的范围内被变化或修改。
下面，将使用快闪存储器件作为非易失性存储介质来示范性地描述本发明构思的特征和功能。然而，本发明构思不限于此。另外，其它非易失性存储器件可以用作存储介质。例如，存储介质可以由PRAM、MRAM、ReRAM、FRAM、NOR快闪存储器等等形成。存储介质也可以应用于包括不同类型的存储器件的存储系统。
本发明构思可以由不同的实施例来实现或者可以应用到不同的实施例。另外，可以根据观点和应用来修改或改变详细的描述，而不脱离本发明构思的范围、精神和其它目的。下面，将参考附图描述本发明构思。
图1是示出根据本发明构思的实施例的存储设备的框图。参考图1，存储设备100通常包括存储器控制器110和非易失性存储器件120。
存储器控制器110被配置为响应于从主机（未示出）接收的请求控制非易失性存储器件120。因此，存储器控制器110通常被配置为与主机以及非易失性存储器件120接口。如常规上所理解的，非易失性存储器件120可以在存储器控制器110的控制下执行（或“履行”）擦除、读、和/或写操作。因此，存储器控制器110响应于从主机接收的写请求控制非易失性存储器件120执行写操作，并且响应于从主机接收的读请求控制非易失性存储器件120执行读操作。
如常规上所理解的，很难（如果不是实际不可能的话）在商业上制造出完美的存储单元阵列（memory cell array）。形成现代存储单元阵列的数十亿个单独的存储单元中至少相对很少的一些是有缺陷的。因此，存储器控制器110将包括坏页（以下称为“BP”）修复表115’。坏页修复表115’可以用来将与非易失性存储器件120的坏页（即，包括至少一个缺陷存储单元的所定义的存储单元的页）对应的地址实质上“重新映射（remap）”到被指定用作修复页的正常页（以下称为“NP”）的地址上。
因此，BP修复表115’可以用来存储非易失性存储器件120的一个或更多个存储块的坏页的地址。以这种方式，BP修复表115’可以用来存储每个坏页与相应的修复页（以下称为“RP”）之间的映射信息。在某些实施例中，可以在逐个存储块的基础上通过BP修复表115’跟踪（或说明（account for））坏页和相应的修复页。替换地，可以在若干不同的存储块上通过BP修复表115’来跟踪坏页和相应的修复页。
存储器控制器110可以包括闪存转换层（以下称为“FTL”）。如常规上所理解的，FTL可以用来在操作上（operationally）将非易失性存储器件120执行的擦除操作与基于主机的文件系统屏蔽。因此，FTL可以用来补偿非易失性存储器件120的操作特性中所固有的某些缺点，诸如先擦后写要求、擦除操作单位大小与写操作单位之间的不匹配等等。在由非易失性存储器件120执行的写操作期间，FTL可以用来将文件系统生成的逻辑地址映射到非易失性存储器件120的相应物理地址上。
在本发明构思的某些实施例中，存储器控制器110可以用来不仅仅执行逻辑/物理地址映射，而且执行与坏页、坏字线等等的修复相关的映射。结果，在非易失性存储器件120的制造期间实际出现的缺陷可以通过由存储器控制器110执行的各种地址映射或地址重新映射功能被有效地修复。
如以上已经建议的以及如常规上所理解的，非易失性存储器件120可以包括被逻辑地划分为多个存储块的存储单元阵列，其中每个存储块包括按行和列连接的存储单元的布置。每个单独的存储单元可以用来存储单级（或单比特）数据、或多级（或多比特）数据。另外，非易失性存储器件120的构成（constituent）存储单元阵列可以具有二维（2D）结构或3D（或堆叠的、或垂直的）结构。
在图1中所示出的实施例中，假设非易失性存储器件120包括多个存储块BLK0到BLKj-1，存储块BLK0到BLKj-1中的每一个对应于擦除单位。存储块BLK0到BLKj-1中的每一个可以包括沿与基底相交的方向堆叠以形成各个单元串的多个存储单元。替换地，存储块BLK0到BLKj-1中的每一个可以被配置为使得多个单元串沿平行于基底的方向堆叠。然而，3D阵列结构使得多个存储块BLK0到BLKj-1中的每一个的数据存储容量能够急剧扩张。但是尽管数据存储容量的这种急剧扩张具有显著的益处，其也有某些缺点，如以下将说明的。
具体地说，非易失性存储器件120的存储块的“编程次序”（即所定义的顺序——例如，页顺序——构成存储单元根据页顺序被编程）可以不被固定，以便按照页单位来执行修复操作。也就是说，非易失性存储器件120的编程次序可以考虑3D存储单元阵列的字线和/或串选择线的实际布置次序来合理地定义。
在非易失性存储器件120中，新的页或字线必须是可以自由访问的，而不管先前被编程的页的相对位置，如编程次序所定义的。因此，编程次序可以灵活地变化，而不管所选择的存储块中的字线的布置也不管串选择线的布置次序。因此，有可能通过控制具有以上描述的结构的非易失性存储器件120以页单位为基础执行修复操作。
然而，如果基于块单位执行修复操作，丢弃整个坏块的相应的代价将会过高。因此，存储器控制器110应该基于字线或基于页单位来管理修复操作，以提供高修复效率。
作为一个示例，NAND快闪存储单元阵列将被假设为用于非易失性存储器件120的存储介质。然而，本发明构思不限于此。例如，PRAM、MRAM、ReRAM、FRAM、或NOR快闪存储器可以用作存储介质。并且本发明构思可以应用于其中不同类型的存储器件同时被使用的存储系统。具体地说，本发明构思可以应用于诸如固态驱动器（以下，称为SSD）的存储设备。在这种情况下，存储器控制器110可以被配置为通过各种接口协议之一与主机通信，所述接口协议诸如USB、MMC、PCI-E、SATA、PATA、IDE、E-IDE、SCSI、ESDI、SAS等等。
图2是进一步示出图1的存储块BLKi的透视图。参考图2，存储块BLKi包括沿被任意指定的“x”、“y”、和“z”三个相互正交的方向延伸的结构。
基底111可以被提供来形成存储块BLKi。例如，基底111可以由其中注入了硼的p阱形成。替换地，基底111可以是在n阱内提供的袖珍（pocket）p阱。在下面，假设基底111是p阱。然而，基底111不限于p阱。
可以在基底111中提供沿x方向延伸的多个掺杂区（doping region）311到314。例如，多个掺杂区311到314可以由不同于基底111的p型导体的n型导体形成。在下面，假设第一掺杂区311到第四掺杂区314是n型的。然而，第一掺杂区311到第四掺杂区314不限于n型。
在第一掺杂区311与第二掺杂区312之间的基底111上，可以沿z方向顺序地提供沿y方向延伸的多个绝缘材料112。绝缘材料112可以被形成为沿z方向间隔开。例如，该绝缘材料可以包括诸如硅氧化物的绝缘材料。
在第一掺杂区311与第二掺杂区312之间的基底111上，可以沿y方向顺序地布置多个支柱（pillar）113，以便沿z方向穿透（penetrate）多个绝缘材料112。例如，支柱113可以通过绝缘材料112与基底111接触。这里，支柱113也可以形成在第三掺杂区313与第四掺杂区314之间的基底上或形成在第二掺杂区312和第三掺杂区312之间的基底上。
在某些实施例中，每个支柱113可以由多种材料形成。例如，每个支柱113的表层114可以包括第一类型的硅材料。例如，每个支柱113的表层114可以包括具有与基底111相同的类型的硅材料。在下面，假设每个支柱113的表层114包括p型硅。然而，每个支柱113的表层114不限于p型硅。
每个支柱113的内层115可以由绝缘材料形成。例如，每个支柱113的内层115可以包括诸如硅氧化物的绝缘材料。例如，每个支柱113的内层115可以包括气隙。
可以在第一掺杂区311和第二掺杂区312之间沿着绝缘材料112、支柱113、和基底111的暴露的表面提供绝缘膜116。在示范实施例中，在沿z方向提供的最末的绝缘材料112的暴露的表面（朝向第三方向z）上提供的绝缘膜116可以被移除。
在第一掺杂区311和第二掺杂区312之间的区，可以在绝缘膜116的暴露的表面上分别提供第一导电材料211到291。例如，沿y方向延伸的第一导电材料211可以被提供在基底111和与基底111相邻的绝缘材料112之间。具体地说，沿y方向延伸的第一导电材料211可以被提供在基底111和与基底111相邻的绝缘材料112的下表面的绝缘膜116之间。
沿y方向延伸的第一导电材料可以被提供在绝缘材料112的特定绝缘材料的上表面上的绝缘膜116和布置在所述特定绝缘材料的上部的绝缘材料的下表面上的绝缘膜116之间。在示范实施例中，沿y方向延伸的第一导电材料221到281可以分别被提供在绝缘材料112之间。在示范实施例中，第一导电材料211到291中的每一个可以包括金属材料。例如，第一导电材料211到291中的每一个可以包括诸如多晶硅的导电材料。
可以在第二掺杂区312与第三掺杂区313之间提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。例如，在第二掺杂区312与第三掺杂区313之间可以提供沿y方向延伸的多个绝缘材料112、沿y方向顺序地布置从而沿z方向穿透绝缘材料112的多个支柱113、在多个支柱113和多个绝缘材料112的暴露的表面上提供的绝缘膜116、以及沿y方向延伸的多个第一导电材料212到292。
可以在第三掺杂区313与第四掺杂区314之间提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。例如，在第三掺杂区313与第四掺杂区314之间可以提供沿y方向延伸的多个绝缘材料112、沿y方向顺序地布置从而沿z方向穿透绝缘材料112的多个支柱113、在多个支柱113和多个绝缘材料112的暴露的表面上提供的绝缘膜116、以及沿y方向延伸的多个导电材料213到293。
可以分别在支柱113上提供漏极320。漏极320可以是第二类型的硅材料。例如，漏极320可以是n型的硅材料。在下面，假设漏极320包括n型的硅材料。然而，漏极320不限于包括n型的硅材料。每个漏极320的宽度比相应的支柱113的宽度宽。例如，每个漏极320可以以垫的形状被提供在相应的支柱113的上表面。
沿x方向延伸的导电材料331到333可以分别被提供在漏极320上。导电材料331到333可以沿y方向顺序地布置。导电材料331到333可以分别与相应的漏极320连接。例如，漏极320和沿x方向延伸的导电材料333可以分别经由接触插头(contact plug)连接。导电材料331到333中的每一个可以是金属材料。在示范实施例中，导电材料331到333中的每一个可以是诸如多晶硅的导电材料。
图3是示出根据本发明构思的实施例的修复方法的概念图。参考图3，假设非易失性存储器件120的存储块BLK0到BLK11中的每一个包括指定的“主区域”410和指定的“保留区域”420。
存储块BLK0到BLK11的主区域将用作“用户”（例如，构成存储系统和/或所连接的主机）在操作上可见的数据存储区域。相反，存储块BLK0到BLK11的保留区域420将用作用户在操作上不可见的数据存储区域。结果，如果在主区域410中识别出坏页BP，可以以位于相应的保留区域420中的修复页RP在功能上“替换”该坏页BP。可以使用由存储器控制器110提供的像图1中的BP修复表115’那样的修复表来执行坏页BP的替换。一旦被替换，对于坏页BP的访问可以被阻止，并且取而代之地，位于包括坏页BP的同一存储块中的保留区域420中的指定的修复页可以被访问。
在图3中所示出的示例中，假设存储块BLK1和BLK2的主区域410分别包括坏页BP1和BP2。可以在制造的层面（level）或制造的工艺阶段中进行的各种测试的期间检测与坏页BP1和BP2对应的地址。可以使用熔丝编程操作（fuse program operation）和/或初始化过程将检测出的坏页BP1和BP2的地址存储在非易失性存储器件120。当非易失性存储器件120被加电时，坏页BP1和BP2的地址可以被加载到BP修复表115’上。此后，如果从外部设备接收到与坏页BP1和BP2对应的地址，则存储器控制器110将基于BP修复表115’取而代之地访问与坏页BP1和BP2对应的修复页。
在本发明构思的某些实施例中，主区域410的每个坏页BP将被“同一存储块”（即，包括该坏页的同一存储块）中的保留区域420的相应的修复页RP替换。
图4是进一步示出图3的修复方法的示图。参考图4，假设存储块BLKi包括主区域410和保留区域420。在示出的示例中，主区域410包括561页。用于主区域410的页地址分别对应于页0到页560。保留区域420包括15页。用于保留区域420的页地址分别对应于页561到页575。
对图3的工作（working）示例进行扩展，假设存储块BLKi的主区域410包括两（2）个坏页：页2和页7。与这些坏页相关联的修复信息可以被加载到BP修复表115’。如果由外部设备提供的地址指示坏页2或坏页7之一，则将会取而代之地访问保留区域420的修复（替换）页。
在当前操作指向（即，“选择”）存储块BLKi并且输入地址对应于坏页2的情况下，作为响应，存储器控制器110将基于BP修复表115’生成修复地址。在这样的情况下，虽然对坏页2的访问被阻止，但是取而代之地访问相应的修复页562。类似地，如果对坏页7的访问被请求，则取而代之地访问相应的修复页561。
在某些实施例中，可以考虑相应的主区域410中存在坏页的概率来确定保留区域420的大小。例如，可以考虑存储块的定义的设计余量以及存储块的坏页的统计期望数量来确定保留区域420的大小。
图5是进一步说明根据本发明构思的实施例的坏页修复表的概念图。参考图1和图5，BP修复表115’被进一步说明并且示出多个存储块中的每一个中的坏页BP地址与修复页RP地址之间的关联。
存储块BLK0中的坏页包括页2、页7、页125、页450、和页552。坏页中的页2、页7、页125、页450、和页552的页地址可以属于主区域410。保留区域420的用于修复坏页的修复页可以分别具有页地址页561、页562、页563、页564、和页565。坏页页2、页7、页125、页450、和页552的地址可以是不连续的。另一方面，修复页页561、页562、页563、页564、和页565的地址可以是连续的。虽然如此，也可以随机地管理修复页的页地址，并且在存储器管理中，从低地址编号起顺序地替换坏页往往是有益的。
存储块BLK1的坏页只包括页500。保留区域420的用于修复该坏页的修复页可以具有页地址页561。因此，存储块BLK1的主区域410只包括一个坏页。在这种情况下，一个修复页可以用来替换该坏页。
值得注意的是，也可能存在这样的情况：特定的存储块可能不包括任何坏页。在这样的情况下，BP修复表115’将不包括与作为无缺陷的存储块的特定存储块相关联的信息。
在存储块BLK2到BLK11中，可以进行地址映射，从而保留区域420的修复页按以上描述的方式替换坏页。每个存储块可以通过管理BP修复表115’以页为单位来修复。因此，可以防止整个存储块由于存在于少至一个坏页或一个字线中的缺陷而作为坏块被丢弃。
图6是进一步示出根据本发明构思的实施例的保留区域的部分电路图。参考图6，示出了与一条串选择线SSL1连接的NAND单元串。尽管未示出，但是可以沿x方向提供多条串选择线SSL2到SSL7以及与串选择线SSL2到SSL7连接的NAND单元串。与串选择线SSL2到SSL7连接的NAND单元串可以被配置为与串选择线SSL1连接的NAND单元串NS0到NSn-1相同。
在某些实施例中，可以基于字线确定主区域410和保留区域420。例如，主区域410可以由与字线WL<0>到WL<21>连接的存储单元形成。保留区域420可以由与字线WL<22>和WL<23>连接的存储单元形成。如果八条串选择线与一个存储块连接，则划分成主区域410和保留区域420可以同样地应用于与各条串选择线SSL2到SSL7连接的NAND单元串。每个存储单元可以由多级单元（multi-level cell）形成。
虽然基于字线确定保留区域420，但是不需要以字线为单位来修复坏页。例如，在存储块是由多级单元形成的情况下，逻辑页可以被独立地修复。这个将在后面另外详细地进行描述。
图7是示出其中使用字线单位（word line unit）来修复图6的存储块的实施例的示图。参考图7，与主区域410中的字线连接的存储单元可以用与保留区域420中的字线连接的存储单元来替换。
存储单元可以分别布置在串选择线SSL0到SSL7与字线的交叉处。虽然没有在图7中示出，这样的结构可以对于各条位线而重复。假设每个存储单元是能够存储3位数据的多级单元。在这种情况下，各个交叉处上的三个圆圈可以分别指示与一个页相应的数据位。例如，被标记有0到7的圆圈可以形成能够在存储块中被编程的页。
在图7中所示出的实施例中，与主区域410的字线WL<1>连接的存储单元可以被替换为与保留区域420的字线WL<22>连接的存储单元。例如，可以用一个存储单元替换一个存储单元。由于多个数据位存储在一个存储单元，所以可以根据包括若干页的单位来执行修复操作。
在这里，可以随机地选择编程次序，而不管字线或串选择线的布置次序。然而，为了方便描述，将给出假设编程操作正在以多个字线为单位（accordingto a unit of word lines）来执行的技术描述。
首先，与字线WL<0>连接的存储单元的最低有效位（LSB）被编程。由与字线WL<0>和串选择线SSL0连接的存储单元所形成的LSB页0被编程。然后，由与字线WL<0>和串选择线SSL1连接的存储单元所形成的LSB页1被编程。由与字线WL<0>和串选择线SSL2连接的存储单元所形成的LSB页2被编程。由与字线WL<0>和串选择线SSL3连接的存储单元所形成的LSB页3被编程。由与字线WL<0>和串选择线SSL4连接的存储单元所形成的LSB页4被编程。由与字线WL<0>和串选择线SSL5连接的存储单元所形成的LSB页5被编程。由与字线WL<0>和串选择线SSL6连接的存储单元所形成的LSB页6被编程。由与字线WL<0>和串选择线SSL7连接的存储单元所形成的LSB页7被编程。由与字线WL<0>连接的存储单元所形成的LSB页可以按以上描述的方式被编程。
然后，由与字线WL<0>连接的存储单元所形成的中间有效位（CSB）页被编程。可以根据串选择线SSL0到SSL7的布置次序来执行CSB页的编程。然后，由与字线WL<0>连接的存储单元所形成的最高有效位（MSB）页被编程。可以根据串选择线SSL0到SSL7的布置次序来执行MSB页的编程。当由与串选择线SSL7连接的存储单元所形成的MSB页23被编程时，可以完成与字线WL<0>连接的存储单元的编程。与一条字线连接的存储单元可以按以上描述的方式被编程。
然而，由于字线WL<1>是坏字线，因此它被替换为字线WL<22>。在指向与字线WL<1>相应的页的访问操作期间，必须在存储器控制器110的控制下取代访问字线WL<1>而访问字线WL<22>。由与字线WL<22>而不是字线WL<1>连接的存储单元所形成的LSB页页24到页31、CSB页页32到页39、和MSB页页40到页47可以被编程。
已经描述了其中按照字线单位来替换页的情况。然而，编程次序可以根据输入地址而自由地改变，并且不需要被固定。
图8是示出其中存储块按照页单位来修复的本发明构思的示图。参考图8，主区域410和保留区域420被配置为允许基于页单位的缺陷存储单元替换。在这个特定的示例中，假定存储单元的布置与先前关于图6描述的存储单元的布置相同，并且这里只详细描述实质性差异（material difference）。
考虑到这个假设的配置，由连接至主区域410的字线WL<1>的存储单元所形成的逻辑页（例如，MSB页）可以被替换为由与保留区域420的字线WL<22>连接的存储单元所形成的逻辑页（例如，LSB页）。例如，在对页地址页40到页47的访问中，字线WL<22>的LSB页可以被选择。换句话说，主区域410的逻辑页可以被替换为保留区域420的相应的逻辑页。通常，与LSB页相比，MSB页可能需要更精细的用于编程和读取的控制机制。与LSB页或CSB页的可靠性相比，MSB页的可靠性可能急剧降低。因此，与被设计为基于字线单位来操作的修复操作相比，被设计为基于逻辑页单位来操作的修复操作可以提供更好的性能。
此外，由与主区域410的字线WL<20>连接的存储单元所形成的逻辑页（例如，CSB或MSB页）可以被替换为由与保留区域420的字线WL<22>连接的存储单元所形成的逻辑页（例如，LSB页）。例如，在对页地址页488到页495的访问中，字线WL<22>的CSB页可以被选择。在对页地址页496到页503的访问中，字线WL<22>的MSB页可以被选择。
在本发明构思的其它实施例中，主区域410的两个或更多个逻辑页可以被替换为保留区域420的两个或更多个逻辑页。在CSB页的可靠性相对较低的情况下，与CSB页相关联的MSB页的可靠性也可能较低。因此，与被设计为基于字线单位或基于单一逻辑页来操作的修复操作相比，被设计为基于多个逻辑页来操作的修复操作可以提供更好的性能。
图9是进一步示出根据本发明构思的另一个实施例的保留区域的部分电路图。参考图9，NAND单元串与沿任意定义的x方向延伸的位线BL0到BLn-1连接。与串选择线SSL0到SSL5连接的NAND单元串可以形成主区域510，而与串选择线SSL6和SSL7连接的NAND单元串形成保留区域520。
在其中保留区域如图9所示那样配置的情况下，可以为与坏页连接到的同一条字线连接的存储单元分配修复页。在与串连接线SSL0连接的存储单元中，与字线WL<20>连接的坏页可以被替换为与串连接线SSL6连接并且对应于字线WL<20>的页。如果页地址上的对应关系被改变，则坏页可以被替换为与不同的字线对应的页。
图10是示出其中基于串选择线单位修复存储块的本发明构思的实施例的概念图。参考图10，与主区域510的串选择线连接的存储单元可以被替换为与保留区域520的串选择线连接的存储单元。
串选择线SSL0到SSL7与字线WL<0>到WL<23>的交叉处可以分别对应于存储单元。这个结构可以同样地应用于位线BL0到BLn-1。假设每个存储单元是由能够存储3位数据的多级单元形成的。位于每个交叉处的三个圆圈可以分别对应于相应的逻辑页的位。一个圆圈可以是与存储在存储块的页相应的存储区域。地址可以按照页单位被顺序地布置。然而，本发明构思不限于此。在所示出的实施例中，编程次序可以与字线或串选择线的布置次序无关地来确定。
与主区域510的串选择线SSL1连接的存储单元可以被替换为与保留区域520的串选择线SSL6连接的存储单元。例如，一个存储单元可以按照串选择线单位被替换为一个存储单元。由于每个存储单元中存储了多个数据位，所以可以使用多个页作为单位基础（unit basis）来执行修复操作。
如果对于与经修复的存储块中的串选择线SSL1相关联的页被请求，则与替换串选择线SSL6相关联的页可以被访问。例如，由与串选择线SSL1连接的存储单元所形成的LSB页页72到页95、CSB页页96到页119、和MSB页页120到页143可以被替换为由与串选择线SSL6连接的存储单元所形成的页。在大容量存储块（例如，三维存储块）中可能生成各种类型的缺陷。如果生成了与串选择线相关联的一个或更多个缺陷，修复操作可以按照串选择线单位来执行。图10中所示出的实施例是其中修复操作基于串选择线单位来执行的情况。然而，可以使用多条串选择线作为单位基础来执行类似的修复操作。
图11是示出其中使用多个页作为单位基础修复存储块的本发明构思的实施例的概念图。参考图11，主区域510的多个坏页可以被替换为保留区域520的多个页。
串选择线SSL0到SSL7与字线WL<0>到WL<23>的交叉处可以分别对应于存储单元。虽然图11中未示出，但是这样的结构可以同样地应用于位线BL0到BLn-1。假设每个存储单元是由能够存储3位数据的多级单元形成。位于每个交叉处的三个圆圈可以分别对应于相应的逻辑页的位。一个圆圈可以是与存储在存储块的页对应的存储区域。地址可以按照页单位被顺序地布置。然而，本发明构思不限于此。此外，编程次序可以与字线或串选择线的布置次序无关地来确定。
与主区域510相关联并且对应于串选择线SSLm（0≤m≤5）的逻辑页中的至少一个（例如，LSB页、CSB页、和MSB页中的至少一个）可以被替换为与保留区域520相关联的逻辑页的至少一部分。例如，由与串选择线SSL1连接的存储单元所形成的MSB页可以被替换为由与串选择线SSL6连接的存储单元所形成的LSB页。在对页地址页120到页143的访问中，串选择线SSL6的LSB页可以被选择。
由与串选择线SSL2连接的存储单元所形成的CSB页和MSB页可以被替换为由与串选择线SSL6连接的存储单元所形成的CSB页和MSB页。例如，在对页地址页168到页191以及页192到页215的访问中，与串选择线SSL6相应的CSB页和MSB页可以被选择。换句话说，主区域510的逻辑页可以被替换为保留区域520的逻辑页。
已经描述了其中存储单元连接至单一位线并且被按照页单位来替换的情况。然而，本发明构思不限于此。例如，以上描述的修复方法可以独立地应用于每条位线。
图12是示出本发明构思的另一个实施例的概念图。参考图12，至少一个存储块可以被确定为保留区域620，以实现按照页单位执行的修复操作。
存储块BLK0到BLK9可以构成主区域610，而存储块BLK10和BLK11可以构成保留区域620。在这种情况下，存储块BLK0的坏页BP0可以被替换为存储块BLK10的修复页RP0。存储块BLK1的坏页BP1可以被替换为存储块BLK10的修复页RP1。存储块BLK2的坏页BP2和BP3可以被替换为存储块BLK10的修复页RP2和RP3。存储块BLK4的坏页BP4可以被替换为存储块BLK10的修复页RP4。存储块BLK9的坏页BP5可以被替换为存储块BLK10的修复页RP5。
与以上描述的修复操作一致，保留区域620可以由存储块形成。BP修复表115’（参考图1）可以被配置为包括与坏页和修复页相关联的块地址和页地址。
图13是进一步示出根据本发明构思的实施例的非易失性存储器件的透视图。
参考图13，沿y方向延伸的字线WL<4>、WL<5>、WL<6>、和WL<7>可以沿z方向被顺序地提供在基底111上。字线WL<4>、WL<5>、WL<6>、和WL<7>可以沿z方向间隔开。可以沿y方向顺序地布置第一上支柱UP1以穿透字线WL<4>、WL<5>、WL<6>、和WL<7>。在这里，字线WL<4>、WL<5>、WL<6>、和WL<7>可以被称为上字线。
在基底111上，沿y方向延伸的字线WL<0>、WL<1>、WL<2>、和WL<3>可以沿z方向被顺序地提供。字线WL<0>、WL<1>、WL<2>、和WL<3>可以沿z方向间隔开。可以按y方向顺序地布置第一下支柱DP1以便沿z方向穿透字线WL<0>、WL<1>、WL<2>、和WL<3>。可以沿y方向顺序地布置第二下支柱DP2以便沿z方向穿透字线WL<0>、WL<1>、WL<2>、和WL<3>。在示范实施例中，第一下支柱DP1和第二下支柱DP2可以沿z方向被平行地布置。在这里，字线WL<0>、WL<1>、WL<2>、和WL<3>可以被称作下字线。
在基底111上，沿y方向延伸的字线WL<4>、WL<5>、WL<6>、和WL<7>可以沿z方向被顺序地提供。字线WL<4>、WL<5>、WL<6>、和WL<7>可以沿z方向间隔开。可以沿y方向顺序地布置第二上支柱UP2以便沿z方向穿透字线WL<4>、WL<5>、WL<6>、和WL<7>。
沿y方向延伸的公共源极线CSL可以被提供在第一下支柱DP1和第二下支柱DP2上。在示范实施例中，公共源极线CSL可以是n型硅。在示范实施例中，在公共源极线CSL是由金属或诸如多晶硅的非极性导电材料所形成的情况中，n型源极可以被附加地提供在公共源极线CSL与第一下支柱DP1以及第二下支柱DP2之间。在示范实施例中，公共源极线与第一下支柱DP1以及第二下支柱DP2可以分别经由接触插头连接。
可以分别在第一下支柱DP1和第二下支柱DP2上提供漏极320。在示范实施例中，漏极320可以是n型硅。在漏极320上，沿x方向延伸的多条位线BL<1>到BL<3>可以沿y方向被顺序地提供。在示范实施例中，位线BL<1>到BL<3>与漏极320可以经由接触插头连接。
第一上支柱UP1和第二上支柱UP2中的每一个可以包括表层和内层。第一下支柱DP1和第二下支柱DP2中的每一个可以包括表层和内层。第一上支柱UP1和第二上支柱UP2以及第一下支柱DP1和第二下支柱DP2的表层可以分别包括阻挡绝缘膜、电荷存储膜、和隧穿绝缘膜。第一上支柱UP1和第一下支柱DP1可以通过第一管道接触器（pipeline contact）PC1连接。
第一上支柱UP1以及字线WL<4>、WL<5>、WL<6>、和WL<7>可以形成第一上串，而第一下支柱DP1以及字线WL<0>、WL<1>、WL<2>、和WL<3>可以形成第一下串。第一上串可以经由第一管道接触器PC1分别与第一下串连接。漏极320以及位线BL<1>到BL<3>可以与第一上串的一端连接。公共源极线CSL可以与第一下串的一端连接。例如，第一上串和第一下串可以形成连接在位线BL<1>到BL<3>与公共源极线CSL之间的多个串。
同样，第二上支柱UP2以及字线WL<4>、WL<5>、WL<6>、和WL<7>可以形成第二上串，而第二下支柱DP2以及字线WL<0>、WL<1>、WL<2>、和WL<3>可以形成第二下串。第二上串可以经由第二管道接触器PC2分别与第二下串连接。漏极320以及位线BL<1>到BL<3>可以与第二上串的一端连接。公共源极线CSL可以与第二下串的一端连接。也就是说，第二上串和第二下串可以形成连接在位线BL<1>到BL<3>与公共源极线CSL之间的多个串。
已经描述了字线WL<0>、WL<1>、WL<2>、和WL<3>在相邻的下支柱DP1和DP2被共享的情况。然而，当与上支柱UP1和UP2相邻的上支柱被添加时，该相邻的上支柱可以被配置为共享字线WL<4>、WL<5>、WL<6>、和WL<7>。
图14是概述图1的存储设备100的地址映射方法的流程图。参考图14，当输入地址对应于坏页时，存储器控制器110可以取而代之地提供与修复页相关联的修复地址，以便有效地替换坏页。
存储器控制器110接收作为由主机指示的访问操作的一部分的逻辑地址（S110）。逻辑地址与物理地址之间的映射可以在闪存转换层（FTL）的控制下执行。映射地址ADD可以是没有被应用对坏页的修复的地址。
然后，存储器控制器110可以检测输入地址是否对应于坏页（S120）。例如，存储器控制器110可以基于存储在图1的BP修复表115’中的信息确定所选择的页是坏页还是正常页。
如果所选择的页被确定为对应于正常页（S130=否），则该方法前进到根据正常地址映射方案操作存储设备及其构成非易失性存储器（S140）。然而，所选择的页被确定为对应于坏页（S130=是），则该方法前进到根据替换地址映射方案操作存储设备及其构成非易失性存储器（S140）。
在正常地址映射方案期间，存储器控制器110为非易失性存储器件120提供根据FTL的传统操作的物理地址，而不是提供根据BP修复表115’映射的修复地址（S140）。在某些实施例中，由FTL提供的映射地址可以被绕道传递给(bypassed to)非易失性存储器件120。在替换地址映射方案期间，存储器控制器110通过取而代之地提供由存储在BP修复表115’中的信息所指示的修复地址，来为非易失性存储器件120提供实质上修复所述坏页的地址（S150）。
在提供适当的物理地址（即S140和S150之一）之后，存储器控制器110可以访问非易失性存储器件120（S160）。
利用以上描述的访问方法，由于修复操作能够以页单位来执行，所以可以显著地降低修复大容量非易失性存储器件的成本。换句话说，可以预期存储设备100或非易失性存储器件120的产量的提高。
图15是示出根据本发明构思的实施例的、包括固态驱动器（SSD）的用户设备的框图。参考图15，用户设备1000可以包括主机1100和固态驱动器（在下文中，称为SSD）1200。SSD1200可以包括SSD控制器1210、缓冲存储器1220、和非易失性存储器1230。
SSD控制器1210可以在主机1100和SSD1200之间提供物理的相互连接。SSD控制器1210可以提供与主机1100的总线格式相应的、与SSD1200的接口。具体地说，SSD控制器1210可以解码从主机1100提供的命令，并且根据解码结果访问非易失性存储器1230。主机1100的总线格式可以包括USB（通用串行总线）、SCSI（小型计算机系统接口）、PCI高速总线接口、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行附接SCSI）、等等。
缓冲存储器1220可以暂时地存储从主机1100提供的写数据或者从非易失性存储器1230读出的数据。在存在于非易失性存储器1230中的数据被缓存的情况中，在主机1100的读请求时，缓冲存储器1220可以支持高速缓存功能以便直接向主机1100提供高速缓存的数据。一般来说，主机1100的总线格式（例如，SATA或SAS）的数据递送速率可以高于SSD1200的存储器通道的数据递送速率。也就是说，在主机1100的接口速率明显快的情况中，可以通过提供具有大存储容量的缓冲存储器1220来最小化由速率差异引起的性能下降。
缓冲存储器1220可以由同步DRAM形成，以便为用作辅助大容量存储设备的SSD1200提供足够的缓存。然而，缓冲存储器1220不限于本公开。
非易失性存储器1230可以被提供作为SSD1200的存储介质。例如，非易失性存储器1230可以由具有大存储容量的垂直NAND快闪存储器件形成。非易失性存储器1230可以由多个存储器件形成。在这种情况下，所述存储器件可以分别以通道为单位连接至SSD控制器1210。作为存储介质，非易失性存储器1230可以由NAND快闪存储器形成。然而，非易失性存储器1230不限于NAND快闪存储器件。例如，SSD1200的存储介质可以由PRAM、MRAM、ReRAM、FRAM、NOR快闪存储器等等形成。另外，本发明构思可以应用于同时使用不同类型的存储器件的存储系统。非易失性存储器1230可以被配置为与图3所描述的基本相同。
在SSD1200中，SSD控制器1210可以确定输入地址是否是坏页的地址。SSD控制器1210可以将与坏页相应的地址重新映射到用于按照页单位修复坏页的修复地址。SSD控制器1210可以使用BP修复表来执行地址重新映射。
图16是示出根据本发明构思的另一个实施例的存储系统的框图。参考图16，存储系统2000可以包括存储器控制器2100和非易失性存储器件2200。
存储器控制器2100可以被配置为控制非易失性存储器件2200。存储器控制器2100和非易失性存储器件2200可以形成存储卡。SRAM2130可以用作CPU2110的工作存储器。在这里，SRAM2130可以包括其中存储了每一个页数据的更新频率的查找表。主机接口2120可以包括与存储系统2000连接的主机的数据交换协议。ECC块2140可以被配置为检测和纠正包括在从非易失性存储器件2200读出的数据中的错误。根据本发明构思的实施例，存储器接口2160可以与非易失性存储器件2200接口。CPU2110可以执行用于存储器控制器2100的数据交换的总体控制操作。尽管没有在图16中示出，但是存储系统2000还可以包括存储用于与主机接口的代码数据的ROM。
当访问被请求时，存储器控制器2100可以确定输入地址是否是坏页的地址。存储器控制器2100可以将与坏页相应的地址重新映射到用于按照页单位修复坏页的修复地址。存储器控制器2100可以使用BP修复表执行地址重新映射。
非易失性存储器件2200可以是包括多个快闪存储器芯片的多芯片封装。根据本发明构思的实施例的存储系统2000可以被提供作为其中生成错误的几率较低的高可靠性存储介质。
存储器控制器2100可以经由诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、IDE等等的接口协议之一与外部设备（例如，主机）通信。
图17是示出根据本发明的实施例的包括快闪存储器件的计算系统的框图。计算系统3000可以包括CPU3200、RAM3300、用户接口3400、诸如基带芯片组的调制解调器3500、以及与系统总线3600电连接的存储系统3100。存储系统3100可以被配置为与图15中的SSD或图16中的存储卡基本相同。
如果计算系统3000是移动设备，它还可以包括为计算系统3000供电的电池（未示出）。虽然没有在图17中示出，但是计算系统3000还可以包括应用芯片组、相机图像处理器（CIS）、移动DRAM等等。存储系统3100可以是使用非易失性存储器来存储数据的固态驱动器/盘（SSD）。替换地，存储系统3100可以由熔丝快闪存储器（例如，One-NAND快闪存储器）形成。
存储器控制器3110可以确定输入地址是否是坏页的地址。存储器控制器3110可以将与坏页相应的地址重新映射到用于按照页单位修复坏页的修复地址。存储器控制器3110可以使用BP修复表来执行地址重新映射。
非易失性存储器件和/或存储器控制器可以通过从各种类型的封装中选择的一种封装来封装，所述各种类型的封装诸如PoP（层叠封装）、球栅阵列（BGA）、芯片级封装（CSP）、塑料有引线芯片载体（PLCC）、塑料双列直插式封装（PDI2P）、叠片内裸片封装（Die in Waffle Pack）、晶圆内裸片形式（Die in Wafer Form）、板上芯片（Chip On Board,COB）、陶瓷双列直插封装（Ceramic Dual In-Line Package,CERDIP）、塑料标准四边扁平封装（MetricQuad Flat Pack,MQFP）、薄型四边扁平封装（Thin Quad Flatpack,TQFP）、小外型集成电路（Small Outline Integrated Circuit,SOIC）、缩小外型封装（ShrinkSmall Outline Package,SSOP）、薄型小外形封装（Thin Small OutlinePackage,TSOP）、系统级封装（System In Package,SIP）、多芯片封装（Multi ChipPackage,MCP）、晶圆级结构封装（Wafer-level Fabricated Package，WFP）和晶圆级处理堆叠封装（Wafer-Level Processed Stack Package,WSP）.。
虽然已经参考示范性实施例描述了本发明构思，但是本领域技术人员将清楚，可以进行各种改变和修改而不脱离所附权利要求的范围。因此，应该理解，以上实施例不是限制性的，而是说明性的。

Claims (22)

1.一种存储设备，包括：
非易失性存储器件，其包括存储块，所述存储块根据编程次序来编程，所述编程次序可以与所述存储块中的存储单元的布置无关地进行调整；以及
存储器控制器，其控制非易失性存储器件的操作，并且被配置为执行地址映射以使所述存储块的坏页被替换为所述存储块的正常页。
2.如权利要求1所述的存储设备，其中所述存储块具有三维（3D）结构，在所述三维结构中存储单元以垂直于基底的方向堆叠。
3.如权利要求1所述的存储设备，其中所述存储器控制器还被配置为根据所述存储块的字线将所述存储块划分为主区域和保留区域，以及映射所接收的输入地址以使主区域的坏页被替换为保留区域的正常页。
4.如权利要求3所述的存储设备，其中与所述主区域的一条字线相应的页地址被重新映射到与所述保留区域的不同的字线相应的页地址。
5.如权利要求3所述的存储设备，其中与所述主区域的一条字线相应的至少一个逻辑页地址被映射到与所述保留区域的不同的字线相应的至少一个逻辑页地址。
6.如权利要求5所述的存储设备，其中所述逻辑页地址是与分别存储在多级单元中的页相应的地址。
7.如权利要求1所述的存储设备，其中所述存储器控制器还被配置为根据选择线将所述存储块划分为主区域和保留区域，以及映射接收的输入地址以使主区域的坏页被替换为保留区域的正常页。
8.如权利要求7所述的存储设备，其中与所述主区域的一条选择线相应的页地址被重新映射到与所述保留区域的不同的选择线相应的页地址。
9.如权利要求7所述的存储设备，其中与所述主区域的一条选择线相应的至少一个逻辑页地址被映射到与所述保留区域的不同的选择线相应的至少一个逻辑页地址上。
10.如权利要求1所述的存储设备，其中所述存储器控制器包括被配置为存储定义坏页地址映射的信息的坏页修复表。
11.一种存储设备，包括：
非易失性存储器件，其包括多个存储块，所述多个存储块包括第一存储块和第二存储块，所述多个存储块中的每一个具有与存储单元的布置无关的可变编程次序；以及
存储器控制器，其控制非易失性存储器件的操作，并且被配置为执行地址映射以便用第二存储块的正常页来替换第一存储块的坏页，
其中第一存储块的正常页根据从所述存储器控制器提供的页地址来访问。
12.如权利要求11所述的存储设备，其中包括在第一存储块和第二存储块中的存储单元是被配置为存储至少两个数据位的多级单元。
13.如权利要求12所述的存储设备，其中所述坏页和所述正常页对应于多级单元所存储的多个逻辑页中的至少一个。
14.如权利要求12所述的存储设备，其中与第一存储块的一条字线相应的页地址被映射到与第二存储块的不同的字线相应的页地址上。
15.如权利要求12所述的存储设备，其中与第一存储块的一条字线相应的至少一个逻辑页地址被映射到与第二存储块的不同的字线相应的至少一个逻辑页地址上。
16.一种用于包括具有多条字线的存储块的非易失性存储器件的修复方法，所述非易失性存储器件包括以垂直于基底的方向堆叠的存储单元阵列，所述修复方法包括：
确定输入页地址是否对应于位于所述存储块的主区域中的坏页；以及
当确定所述输入页地址对应于所述坏页时，将所述坏页的地址映射到存储块的保留区域的正常页的地址上。
17.如权利要求16所述的修复方法，其中与所述主区域的一条字线相应的页地址被映射到与所述保留区域的不同的字线相应的页地址上。
18.如权利要求16所述的修复方法，其中与所述主区域的一条字线相应的至少一个逻辑页地址被映射到与所述保留区域的不同的字线相应的至少一个逻辑页地址上。
19.如权利要求18所述的修复方法，其中所述至少一个逻辑页地址是与存储在多级单元中的数据的至少一个页相应的地址。
20.如权利要求16所述的修复方法，其中与所述主区域的一条选择线相应的页地址被映射到与所述保留区域的不同的选择线相应的页地址上。
21.如权利要求16所述的修复方法，其中与所述主区域的一条选择线相应的至少一个逻辑页地址被映射到与所述保留区域的不同的选择线相应的至少一个逻辑页地址上。
22.如权利要求16所述的修复方法，其中所述存储块根据编程次序来编程，该编程次序与字线和串选择线的物理布置顺序无关。
CN201310217089.2A 2012-06-01 2013-06-03 包括非易失性存储器件的存储设备及修复方法 Active CN103455384B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0059357 2012-06-01
KR1020120059357A KR102072449B1 (ko) 2012-06-01 2012-06-01 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법

Publications (2)

Publication Number Publication Date
CN103455384A true CN103455384A (zh) 2013-12-18
CN103455384B CN103455384B (zh) 2017-10-27

Family

ID=49671835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310217089.2A Active CN103455384B (zh) 2012-06-01 2013-06-03 包括非易失性存储器件的存储设备及修复方法

Country Status (4)

Country Link
US (1) US9158622B2 (zh)
JP (1) JP2013251041A (zh)
KR (1) KR102072449B1 (zh)
CN (1) CN103455384B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105513630A (zh) * 2015-11-30 2016-04-20 深圳市江波龙电子有限公司 Dram的初始化方法及装置
CN108022611A (zh) * 2016-10-31 2018-05-11 爱思开海力士有限公司 存储系统及其操作方法
CN108027754A (zh) * 2015-08-13 2018-05-11 高通股份有限公司 在计算机处理系统中存储器子系统维护期间减少系统停机时间
CN109213435A (zh) * 2017-07-06 2019-01-15 爱思开海力士有限公司 存储器系统以及存储器系统的操作方法
CN109388578A (zh) * 2017-08-11 2019-02-26 爱思开海力士有限公司 存储装置及其操作方法
CN109726142A (zh) * 2017-10-30 2019-05-07 西部数据技术公司 回收坏块的非易失性存储系统
CN110546709A (zh) * 2019-07-12 2019-12-06 长江存储科技有限责任公司 提供坏列修复的存储器设备和操作其的方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431110B2 (en) * 2012-09-26 2016-08-30 Intel Corporation Column address decoding
KR20140075949A (ko) * 2012-12-11 2014-06-20 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템
US9263135B2 (en) * 2013-03-14 2016-02-16 Apple Inc. Programming schemes for 3-D non-volatile memory
KR102116258B1 (ko) * 2013-12-24 2020-06-05 삼성전자주식회사 메모리 시스템 및 그것을 포함하는 유저 장치
US9460815B2 (en) * 2013-12-30 2016-10-04 Sandisk Technologies Llc Reusing partial bad blocks in NAND memory
KR102067014B1 (ko) * 2014-01-06 2020-02-11 삼성전자주식회사 어드레스 리매핑이 가능한 메모리 시스템
JP6102800B2 (ja) * 2014-03-04 2017-03-29 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システム、および、それらにおける制御方法。
KR102291507B1 (ko) * 2014-05-20 2021-08-20 삼성전자주식회사 메모리 컨트롤러의 동작 방법
CN105830166B (zh) * 2014-06-27 2018-02-23 华为技术有限公司 一种控制器、闪存装置和将数据写入闪存装置的方法
WO2016056290A1 (ja) * 2014-10-09 2016-04-14 ソニー株式会社 メモリコントローラ、メモリシステム、記憶装置、情報処理システムおよび記憶制御方法
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
KR20170056765A (ko) * 2015-11-13 2017-05-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20190102319A1 (en) * 2016-03-16 2019-04-04 Sony Corporation Memory controller, memory system, information processing system, memory control method, and program
KR101963629B1 (ko) * 2016-07-07 2019-03-29 고려대학교 산학협력단 메모리 관리 시스템 및 그 방법
JP7089505B2 (ja) * 2016-08-26 2022-06-22 サンライズ メモリー コーポレイション ３次元アレイにおける容量結合型不揮発性薄膜トランジスタストリング
TWI657459B (zh) * 2017-09-18 2019-04-21 塞席爾商塔普思科技公司 記憶體位元級的修復方法
KR102384864B1 (ko) * 2017-11-03 2022-04-08 삼성전자주식회사 불량 스트링을 리페어하는 방법 및 불휘발성 메모리 장치
US10740177B2 (en) * 2018-01-16 2020-08-11 International Business Machines Corporation Optimizing error correcting code in three-dimensional stacked memory
JP6991084B2 (ja) * 2018-03-22 2022-01-12 キオクシア株式会社 不揮発性メモリデバイス及び制御方法
KR102434986B1 (ko) 2018-03-30 2022-08-22 삼성전자주식회사 데이터 신뢰성이 개선된 메모리 장치 및 이의 동작방법
US11205485B2 (en) 2018-03-30 2021-12-21 Samsung Electronics Co., Ltd. Three-dimensional NAND flash memory device having improved data reliability by varying program intervals, and method of operating the same
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
US11380415B2 (en) * 2020-02-27 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Dynamic error monitor and repair
DE102020134945A1 (de) 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dynamische fehlerüberwachung und -reparatur
KR20210117557A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치에서의 리페어 방법
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
KR20220068535A (ko) * 2020-11-19 2022-05-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
KR20230046003A (ko) * 2021-09-29 2023-04-05 삼성전자주식회사 비휘발성 메모리 장치
US20230197186A1 (en) * 2021-12-21 2023-06-22 Micron Technology, Inc. Preserving blocks experiencing program failure in memory devices
US20240029815A1 (en) * 2022-07-25 2024-01-25 Micron Technology, Inc. Memory block programming using defectivity information

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090217135A1 (en) * 2008-02-25 2009-08-27 International Business Machines Corporation Method, system, and computer program product for address generation checking
CN101635172A (zh) * 2008-07-24 2010-01-27 三星电子株式会社 非易失性存储器件及其编程方法
CN101794256A (zh) * 2009-02-04 2010-08-04 超捷公司 非易失性存储器子系统及其存储器控制器
CN101907978A (zh) * 2010-07-27 2010-12-08 浙江大学 基于固态硬盘和磁性硬盘的混合存储系统及存储方法
US20110161784A1 (en) * 2009-12-30 2011-06-30 Selinger Robert D Method and Controller for Performing a Copy-Back Operation

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774396A (en) * 1996-03-29 1998-06-30 Aplus Integrated Circuits, Inc. Flash memory with row redundancy
JP2006018373A (ja) 2004-06-30 2006-01-19 Tdk Corp メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法
US7366825B2 (en) 2005-04-26 2008-04-29 Microsoft Corporation NAND flash memory management
EP1808863A1 (en) 2006-01-16 2007-07-18 Deutsche Thomson-Brandt Gmbh Method and apparatus for recording high-speed input data into a matrix of memory devices
KR100837274B1 (ko) 2006-08-28 2008-06-11 삼성전자주식회사 오토 멀티-페이지 카피백 기능을 갖는 플래시 메모리 장치및 그것의 블록 대체 방법
KR100755718B1 (ko) 2006-09-04 2007-09-05 삼성전자주식회사 멀티 레벨 셀 플래시 메모리에서 런-타임 배드 블록 관리를위한 장치 및 방법
KR20080066459A (ko) 2007-01-12 2008-07-16 삼성전자주식회사 컴퓨터 운영체제에서 커널모드 스택 오버플로우의 동적검출 장치 및 방법
US7861139B2 (en) 2007-01-26 2010-12-28 Micron Technology, Inc. Programming management data for NAND memories
US9367465B2 (en) * 2007-04-12 2016-06-14 Hewlett Packard Enterprise Development Lp Method and system for improving memory access performance
JP2009158018A (ja) 2007-12-27 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
KR20100085657A (ko) 2009-01-21 2010-07-29 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
KR101005164B1 (ko) 2009-05-29 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 방법
US20110041039A1 (en) * 2009-08-11 2011-02-17 Eliyahou Harari Controller and Method for Interfacing Between a Host Controller in a Host and a Flash Memory Device
KR20110024832A (ko) 2009-09-03 2011-03-09 주식회사 하이닉스반도체 데이터 머지 효율이 향상된 반도체 스토리지 시스템 및 그 제어 방법
JP5789767B2 (ja) 2009-11-25 2015-10-07 パナソニックＩｐマネジメント株式会社 半導体記録装置及び半導体記録装置の制御方法
KR101616093B1 (ko) * 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20110121897A (ko) 2010-05-03 2011-11-09 삼성전자주식회사 사용자 장치 및 그것의 프로그램 페일 처리 방법
TWI467581B (zh) * 2010-09-07 2015-01-01 Phison Electronics Corp 複合式儲存裝置及其複合式儲存媒體控制器與定址方法
US8694719B2 (en) * 2011-06-24 2014-04-08 Sandisk Technologies Inc. Controller, storage device, and method for power throttling memory operations

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090217135A1 (en) * 2008-02-25 2009-08-27 International Business Machines Corporation Method, system, and computer program product for address generation checking
CN101635172A (zh) * 2008-07-24 2010-01-27 三星电子株式会社 非易失性存储器件及其编程方法
CN101794256A (zh) * 2009-02-04 2010-08-04 超捷公司 非易失性存储器子系统及其存储器控制器
US20110161784A1 (en) * 2009-12-30 2011-06-30 Selinger Robert D Method and Controller for Performing a Copy-Back Operation
CN101907978A (zh) * 2010-07-27 2010-12-08 浙江大学 基于固态硬盘和磁性硬盘的混合存储系统及存储方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108027754A (zh) * 2015-08-13 2018-05-11 高通股份有限公司 在计算机处理系统中存储器子系统维护期间减少系统停机时间
CN105513630A (zh) * 2015-11-30 2016-04-20 深圳市江波龙电子有限公司 Dram的初始化方法及装置
CN108022611A (zh) * 2016-10-31 2018-05-11 爱思开海力士有限公司 存储系统及其操作方法
CN109213435A (zh) * 2017-07-06 2019-01-15 爱思开海力士有限公司 存储器系统以及存储器系统的操作方法
CN109388578A (zh) * 2017-08-11 2019-02-26 爱思开海力士有限公司 存储装置及其操作方法
CN109388578B (zh) * 2017-08-11 2023-10-10 爱思开海力士有限公司 存储装置及其操作方法
CN109726142A (zh) * 2017-10-30 2019-05-07 西部数据技术公司 回收坏块的非易失性存储系统
CN109726142B (zh) * 2017-10-30 2024-03-22 西部数据技术公司 回收坏块的非易失性存储系统
CN110546709A (zh) * 2019-07-12 2019-12-06 长江存储科技有限责任公司 提供坏列修复的存储器设备和操作其的方法
CN110546709B (zh) * 2019-07-12 2021-11-23 长江存储科技有限责任公司 提供坏列修复的存储器设备和操作其的方法

Also Published As

Publication number Publication date
US9158622B2 (en) 2015-10-13
KR20130135621A (ko) 2013-12-11
US20130326312A1 (en) 2013-12-05
JP2013251041A (ja) 2013-12-12
KR102072449B1 (ko) 2020-02-04
CN103455384B (zh) 2017-10-27

Similar Documents

Publication Publication Date Title
CN103455384A (zh) 包括非易失性存储器件的存储设备及修复方法
CN102163465B (zh) 非易失性存储器件以及对损坏的存储单元执行修复操作的系统
US9190155B2 (en) Memory system
US8031544B2 (en) Semiconductor memory device with three-dimensional array and repair method thereof
CN105989885B (zh) 存储系统及其操作方法
US8990483B2 (en) Nonvolatile memory device, memory system, and program method therof
CN103456357A (zh) 具有非易失性存储器件的存储设备以及写方法
US20150364218A1 (en) Non-Volatile Memory Module with Physical-To-Physical Address Remapping
CN103325417A (zh) 非易失性存储器件、非易失性存储系统、及其编程方法
CN105719703A (zh) 存储系统及其操作方法
US9940063B2 (en) Memory system and operating method thereof
US8976609B1 (en) Low-test memory stack for non-volatile storage
CN106098089A (zh) 存储系统及其操作方法
CN103137199A (zh) 存储器系统、数据存储设备、存储卡和固态驱动器
KR20170058676A (ko) 메모리 시스템 및 그의 동작방법
CN101458957A (zh) 存储器系统及其磨损平衡方法
CN105988938A (zh) 存储系统及其操作方法
US20160328155A1 (en) Memory system and operating method thereof
CN106257399A (zh) 存储系统及其操作方法
KR20170050953A (ko) 메모리 시스템 및 그의 동작방법
US20170186731A1 (en) Solid state drive optimized for wafers
CN105718378A (zh) 存储系统及其操作方法
CN106257591A (zh) 存储系统及其操作方法
CN106126437B (zh) 存储系统
CN106611613A (zh) 存储系统及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant