CN103325417A - 非易失性存储器件、非易失性存储系统、及其编程方法 - Google Patents

Abstract

公开一种用于编程包括沿多个行布置的存储单元的非易失性存储器件的方法。该编程方法包括交替地选择字线以在与所述存储单元相关联的第一页部分和第二页部分处编程数据。在编程第一页部分和第二页部分之后，该方法包括根据布置字线的次序在与所述存储单元相关联的第三页部分处编程数据。可以从邻近于地选择线的字线开始逐一顺序地选择字线。

Description

非易失性存储器件、非易失性存储系统、及其编程方法

对相关申请的交叉引用

本发明要求于2012年3月23日向韩国特许厅提交的韩国专利申请No.10-2012-0029738的优先权，通过引用将其全部内容合并于此。

技术领域

这里描述的发明构思涉及半导体存储器件，而且更具体地，涉及非易失性存储器件、非易失性存储系统、及其编程方法。

背景技术

半导体存储器件可以是易失性的和非易失性的。易失性半导体存储器件可以以高速执行读和写操作，而其中存储的内容可以在断电时丢失。非易失性半导体存储器件即便在断电时也可以保持其中存储的内容。非易失性半导体存储器件可以用来存储不管它们是否被供电都必须保持的内容。

非易失性半导体存储器件可以包括掩模只读存储器（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦可编程ROM（EEPROM）等。

闪速存储器件可以代表非易失性半导体存储器件。闪速存储器件可以被广泛地用作诸如计算机、蜂窝电话机、PDA、数字相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等的信息设备的语音和图像数据存储介质。

近些年，已经研究具有三维堆叠的存储单元（memory cell）的半导体存储器件以改善半导体存储器件的集成度。

发明内容

本发明构思的示例实施例提供一种用于编程非易失性存储器件的方法，该非易失性器件包括以多个页部分为单位编程的多电平单元。该编程方法包括：选择非易失性存储器件的诸如存储器块、子块、和超级块的存储器单元；以及根据其中交替地选择行的交替编程方式编程所述存储器单元中的包括LSB页部分的至少两个页部分。

本发明构思的示例实施例还提供一种在包括多电平存储单元的非易失性存储器件中编程写数据的方法。该方法包括：根据其中交替地选择行的交替编程方式在选择的存储器单元的第一页部分和第二页部分处编程写数据的一部分；以及根据其中顺序地选择行的顺序编程方式在所述存储器单元的第三页部分处编程写数据的剩余部分。

本发明构思的示例实施例还提供一种在包括多电平存储单元的非易失性存储器件中编程写数据的方法。该方法包括：根据其中交替地选择行的交替编程方式在选择的存储器单元的第一页部分、第二页部分、和第三页部分处编程写数据的一部分；以及根据其中顺序地选择行的顺序编程方式在所述存储器单元的第四页部分处编程写数据的剩余部分。

本发明构思的示例实施例还提供一种非易失性存储器件，包括：存储单元阵列，包括将要以多个页为单位编程的多电平存储单元；页缓冲器，连接到该存储单元阵列的位线；行译码器，经由字线和选择线连接到该存储单元阵列；以及控制逻辑，被配置为控制该页缓冲器或该行译码器在包括在选择的存储器单元中的多个页部分处编程数据。当写数据小于所述选择的存储器单元的存储容量时，在所述多个页部分的除了至少一个页部分之外的剩余页部分处编程写数据的一部分。

本发明构思的示例实施例还提供一种存储器系统，包括：非易失性存储器件，包括以多个页部分为单位编程的多电平存储单元；以及存储器控制器，被配置为选择该非易失性存储器件的存储器单元用于编程写数据。该存储器控制器被配置为控制该非易失性存储器件根据部分交替编程模式和完全交替编程方式之一编程写数据，在部分交替编程模式中，根据交替地选择行的交替编程方式编程所述存储器单元的一些页部分，在完全交替编程方式中，根据交替编程方式编程所述存储器单元的所有页部分。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括沿多个行布置的存储单元。该编程方法包括：交替地选择字线以在与所述存储单元相关联的第一页部分和第二页部分处编程数据；以及在第一页部分和第二页部分被填充之后，根据布置字线的次序在与所述存储单元相关联的第三页部分处编程数据。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括沿多个行布置的存储单元。该编程方法包括：根据布置字线的次序在与所述存储单元相关联的第一页部分处编程数据；以及在第一页部分被填充之后，交替地选择字线以在与所述存储单元相关联的第二页部分和第三页部分处编程数据。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括多个行，每个行具有多个页部分，在页部分中，以页为单位写入数据。该编程方法包括：以第一加扰方式选择每个行的页部分的至少两个页部分以编程该至少两个页部分；以及以其中根据布置次序顺序地选择多个行的第二加扰方式编程每个行的页部分的另一个页部分。

本发明构思的示例实施例还提供一种非易失性存储器件，包括：存储单元阵列，包括将要以页为单位编程的多电平存储单元；页缓冲器，连接到该存储单元阵列的位线；行译码器，经由字线和选择线连接到该存储单元阵列；以及控制逻辑，被配置为控制该页缓冲器或该行译码器在包括在选择的存储器单元中的多个页部分处编程数据。当写数据小于选择的存储器单元的存储容量时，该控制逻辑被配置为控制该页缓冲器或该行译码器按照第一加扰方式编程多个行的每一个的页部分的至少两个页部分并且按照其中根据布置次序选择行的第二加扰方式编程页部分的至少另一个页部分。

本发明构思的示例实施例还提供一种存储器系统，包括：非易失性存储器件，被配置为根据部分交替编程模式和完全交替编程方式编程写数据，在部分交替编程模式中，根据交替地选择行的交替编程方式编程选择的存储器块的一些页部分，在完全交替编程方式中，根据交替编程方式编程选择的存储器块的所有页部分。该存储器系统可以包括存储器控制器，其被配置为响应于一属性控制该非易失性存储器件，以使得以部分交替编程模式和完全交替编程模式之一编程写数据。

本发明构思的示例实施例还提供一种存储器系统，包括：非易失性存储器件，被配置为根据部分交替编程模式和完全交替编程方式编程写数据，在部分交替编程模式中，根据交替地选择行的交替编程方式编程选择的存储器块的一些页部分，在完全交替编程方式中，根据交替编程方式编程选择的存储器块的所有页部分。该存储器系统可以包括存储器控制器，被配置为响应于电源管理模式控制该非易失性存储器件，以使得以部分交替编程模式和完全交替编程模式之一编程写数据。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括以页为单位编程的多电平存储单元。该编程方法包括：以其中交替地选择行的交替编程方式在选择的存储器单元的至少两个页部分中编程数据；以及以其中根据布置次序选择行的顺序编程方式在选择的存储器单元的至少另一个页部分中编程数据。

本发明构思的示例实施例还提供一种非易失性存储器件的编程方法，该非易失性存储器件包括连接到第一字线、邻近于第一字线的第二字线、和邻近于第二字线的第三字线的多电平存储单元。该编程方法包括：在连接到第一字线的存储单元的第二页部分处编程数据；在连接到第三字线的存储单元的第一页部分处编程数据；在连接到第二字线的存储单元的第二页部分处编程数据；在连接到第一字线的存储单元的第三页部分处编程数据；在连接到第二字线的存储单元的第三页部分处编程数据；以及在连接到第三字线的存储单元的第三页部分处编程数据。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括沿多个行布置的存储单元。该编程方法包括：交替地选择字线以在与所述存储单元相关联的第一页部分和第二页部分处编程数据；以及在第一页部分和第二页部分被编程之后，根据布置字线的次序在与所述存储单元相关联的第三页部分处编程数据。可以从邻近于地选择线的字线开始逐一顺序地选择字线。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括沿多个行布置的存储单元。该编程方法包括：根据布置字线的次序在与所述存储单元相关联的第一页部分处编程数据；以及在第一页部分被编程之后，交替地选择字线以在与所述存储单元相关联的第二页部分和第三页部分处编程数据。可以从邻近于地选择线的字线开始逐一顺序地选择字线。

本发明构思的示例实施例还提供一种用于编程非易失性存储器件的方法，该非易失性存储器件包括沿多个行布置的存储单元，多个页部分被分配给与多个行的每一个对应的存储单元。该编程方法包括：以第一加扰方式选择与所述存储单元相关联的页部分的至少两个页部分以编程该至少两个页部分；以及以其中根据布置次序顺序地选择多个行的第二加扰方式编程与所述存储单元相关联的的页部分的另一个页部分。

附图说明

通过以下参考附图的描述，上述和其他优点和特征将变得明显，其中除非另作说明，在各个图中，相似的参考数字始终指代相似的部分，并且其中：

图1是示意性地示出根据本发明构思的实施例的非易失性存储器件的框图；

图2是示出图1中的存储器块之一的透视图；

图3是示出图2中的三维NAND单元串的沿线I-I'获得的截面图；

图4是图3中的晶体管结构TS的截面图；

图5是图2中的存储器块BLKi的等效电路图；

图6A和6B是示出根据本发明构思的实施例的编程方法的表；

图7是示出根据本发明构思的实施例的用于编程垂直非易失性存储器件的方法的表；

图8是示出根据本发明构思的另一个实施例的存储器块的电路图；

图9是示出应用于具有平面单元串的存储器块的数据写方法的表；

图10A和10B是示意性地示出根据本发明构思的另一个实施例的非易失性存储器件和时序图的框图；

图11A和11B是分别示出图10中的非易失性存储器件的完全交替编程方法和部分交替编程方法的表；

图12是示出图10中的非易失性存储器件的编程方法的流程图；

图13是示意性地示出根据本发明构思的实施例的存储器系统的框图；

图14显示示出图13中的存储器系统的编程方法的表；

图15是示出图13中的存储器系统的编程方法的流程图；

图16A和16B是示意性地示出根据本发明构思的其他实施例的存储器系统的框图；

图16C是示出图16A中描述的编程方法的流程图；

图17A是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图；

图17B是示出图17A中的存储器系统的编程方法的流程图；

图18是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图；

图19是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图；

图20是示出图19中的非易失性存储器芯片的部分交替编程方法的表；

图21显示示出用于在多个芯片处编程数据的情况的表；

图22是示意性地示出根据本发明构思的另一个实施例的由多芯片封装形成的非易失性存储器件的框图；

图23A到23D是示出本发明构思的各种部分交替编程方式的图；

图24A到24C是示出根据本发明构思的其他实施例的编程方法的图；

图25A和25D是示出将部分交替编程方式应用于多电平单元非易失性存储器件的情况的图；

图26是示出根据本发明构思的实施例的包括固态驱动器的用户设备的框图；

图27是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图；

图28是示出根据本发明构思的另一个实施例的数据存储设备的框图；以及

图29是示出根据本发明构思的实施例的包括闪速存储器件的计算系统的框图。

具体实施方式

将参考附图详细描述实施例。然而，本发明构思可以以各种不同的形式实现，并且不应当被解读为仅限于示出的实施例。相反，提供这些实施例作为示例以使得本公开是彻底且完整的，并且将本发明构思的范围完全传达给本领域技术人员。因此，对于本发明构思的实施例中的一些没有描述已知的处理、元件、和技术。除非另作说明，贯穿附图和说明书，相似的参考数字表示相似的元件，因而不会重复描述。在附图中，为了清楚，层和区域的尺寸和相对尺寸可以被夸大。

应当理解，虽然这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语限制。这些术语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分。因而，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分而不脱离本发明构思的教导。

这里可以使用空间相对术语，诸如“在…之下”、“下面”、“下方”、“之下”、“上面”、“向方”等等，以便于描述图中所示的一个元件或特征与另一个元件或特征的关系。应当理解，空间相对术语意在涵盖使用中或操作中的设备的除了图中描述的方位之外的不同的方位。例如，如果图中的设备被翻转，则被描述为在其他元件或特征“下面”或“在...之下”或“之下”的元件将在其他元件或特征“上方”。因而，示范性术语“下面”和“之下”可以涵盖上方和下方的方位二者。设备可以具有不同的方向（旋转90度或在其他方向），相应地解释这里使用的空间相对描述。此外，还将理解，当层被称为在两层“之间”时，在两层之间可以仅存在一层，或也可以存在一个或多个插入层。

这里使用的术语仅仅用于描述特定实施例的目的，而不意欲限制本发明构思。这里使用的单数形式“一”、“一个”和“该”意欲也包括复数形式，除非上下文明显指示。还应当理解，本说明书中使用的术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组合的存在或添加。这里使用的术语“和/或”包括相关列出的项中的一个或多个的任意和所有组合。另外，术语“示范性”意在指代示例或例示。

应当理解，当元件或层被称为“在上”、“连接到”、“耦接到”或“相邻于”另一个元件或层时，它可以直接在其他元件或层上、连接到、耦接到或相邻于其他元件或层，或可以存在插入元件或层。相反，当元件被称为直接在另一个元件或层上或“直接连接到”、“直接耦接到”或“直接相邻于”另一个元件或层时，不存在插入的元件或层。

除非另有定义，否则这里使用的所有术语（包括技术和科学术语）具有本发明构思所属领域的普通技术人员所通常理解的含义。还应当理解，诸如在通常使用的词典中定义的那些术语应当被解释为具有与相关领域的背景下的含义一致的含义，并且不会被在理想化或过度正式的意义上解释，除非这里明确说明。

此外，术语“第一页部分”、“第二页部分”、和“第三页部分”可以用来指示由多电平单元形成的存储器空间的编程部分。页部分可以是在存储器空间中选择的存储区域的逻辑上分离的部分。例如，具有多电平单元的字线可以被认为根据字线中的多电平单元可以存储的比特的数目而具有多个页。字线的第一页部分可以对应于字线的LSB（最低有效比特）页部分。另一方面，存储器块的第一页部分可以与在字线中具有多个多电平单元的存储器块中的字线的第一页对应。

图1是示意性地示出根据本发明构思的实施例的非易失性存储器件的框图。参考图1，非易失性存储器件100可以包括存储单元阵列110、行译码器120、页缓冲器130、和控制逻辑140。

存储单元阵列110可以经由字线或选择线SSL和GSL连接到行译码器120。存储单元阵列110可以经由位线BL连接到页缓冲器130。存储单元阵列110可以包括多个NAND单元串，所述多个NAND单元串根据操作或选择单元构成存储器块、子块、超级块等。

每个NAND单元串可以具有沿垂直或水平方向形成的通道。多个存储器块BLK1到BLKz可以由沿水平方向形成的单元串形成。存储单元阵列110的字线可以沿垂直方向堆叠，并且NAND单元串的通道可以沿垂直方向形成。其中存储单元阵列110被形成为具有上述串结构的存储器件可以被称为垂直非易失性存储器件或三维非易失性存储器件。然而，本发明构思可以应用于其中在基板上堆叠各自具有在平面方向上形成的单元串的存储器块的非易失性存储器件。

在其中沿水平方向或沿垂直方向形成单元串的存储器件中，存储单元的每一个可以作为多电平单元（MLC）被驱动。多电平单元可以是存储至少两个数据比特的存储单元。在MLC编程中，可以非顺序地或轮流地选择字线以减小编程干扰。例如，在阴影编程方式中，轮流地选择行或字线。对于阴影编程方式，其中在至少一条低字线的至少一个高比特（MSB）之前编程至少一条高字线的至少一个低比特（LSB）的编程方案在这里被共同称为阴影编程。NAND闪速存储器块的阴影编程的示例在美国专利申请公布No.2012/0170365中描述，通过引用将其合并于此。下面，诸如阴影编程方式的编程方式可以被称为交替编程方式。

然而，对于诸如阴影编程方式的交替编程方式，虽然存储器块未完全填充，但是存储单元被编程到最高状态的可能性可以很高。利用本发明构思的部分交替编程方式，可以减小存储单元被编程到最高状态的比率。因而，本发明构思的非易失性存储器件100可以减小编程干扰的基本因素：存储单元被如何频繁地编程到最高状态。

行译码器120可以响应于地址ADD选择存储单元阵列110的存储器块BLK1到BLKz中的任何一个。行译码器120可以选择已选择的存储器块中的字线的一个或多个。行译码器120可以为选择的存储器块的字线提供字线电压。在编程操作中，行译码器120可以分别地，将编程电压Vpgm和验证电压Vvfy传送到选择的字线，并且将通过电压Vpass传送到未选择的字线。行译码器120可以向选择线SSL和GSL提供选择信号以选择存储器块、子块等。

页缓冲器130可以根据工作模式作为写驱动器或读出放大器工作。在编程操作中，页缓冲器130可以为单元阵列110的位线提供与要编程的数据对应的位线电压。在读操作中，页缓冲器130可以经由位线感测存储在选择的存储单元中的数据。页缓冲器130可以锁存感测的数据以将其输出到外部设备。

控制逻辑140可以响应于来自外部设备的命令CMD控制行译码器120和页缓冲器130。在编程操作期间，控制逻辑140可以基于根据本发明构思的实施例的部分交替编程（以下，称为PA_PGM）方式在选择的存储区域处编程输入数据。例如，假定存储单元阵列110的存储器块BLK1到BLKz的每一个由3比特多电平单元形成。对于该假定，可以按照交替编程方式编程选择的存储区域（或块）的第一、第一和第二页部分。然后，可以根据顺序编程方式而不是交替编程方式来编程选择的存储区域（或块）的第三页部分。即，可以在控制逻辑140的控制下根据交替编程方式编程选择的存储区域（或块）的一些页部分。该情况下，可以显著地减小存储器块的存储单元当中被编程到最高状态的存储单元的数目。

在本发明构思中，交替编程方式可以是非顺序的预定次序。另一方面，顺序编程方式可以是根据字线的次序的预定次序。本发明构思的非易失性存储器件100可以被配置为使用部分交替编程方式编程选择的区域/空间（例如，存储器块、子块、超级块等）。因而，可以显著地减小选择的区域/空间（例如，存储器块）的存储单元当中被编程到最高状态的存储单元的数目。结果，可以显著地减小由于编程电压的电平引起的编程干扰。

图2是示出图1中的存储器块之一的透视图。图3是示出图2中的三维NAND单元串的沿线I-I'获得的截面图。参考图2，存储器块BLKi可以包括被形成为具有三维（3D）或垂直结构的单元串。存储器块BLKi可以包括沿多个方向x、y、和z延伸的结构。现在将参考图2和3两者。

可以提供基板111以形成存储器块BLKi。例如，基板111可以由其中注入诸如硼的V族的p阱形成。替换地，基板111可以是在n阱内提供的环型（pocket）p阱。下面假定基板111是p阱。然而，基板111不限于p阱。

可以在基板111中提供沿方向x延伸的多个掺杂区域311到314。例如，多个掺杂区域311到314可以由不同于基板111的n型导体形成。下面，假定第一到第四掺杂区域311到314是n型。然而，第一到第四掺杂区域311到314不限于n型。

在第一掺杂区域311与第二掺杂区域312之间的基板111上，可以沿z方向顺序地提供沿y方向延伸的多个绝缘材料112。绝缘材料112可以被形成为沿z方向隔开。例如，绝缘材料112可以包括诸如二氧化硅的绝缘材料。

在第一掺杂区域311与第二掺杂区域312之间的基板111上，可以沿y方向顺序地布置多个支柱（pillar）113以便沿z方向贯穿多个绝缘材料112。例如，支柱113可以通过绝缘材料112与基板111接触。支柱113可以既在第二掺杂区域312与第三掺杂区域313之间的基板111上、又在第三掺杂区域313与第四掺杂区域314之间的基板上形成。

在示例实施例中，每个支柱113可以由多种材料形成。例如，每个支柱113的表面层114可以包括第一类型的硅材料。例如，每个支柱113的表面层114可以包括具有与基板111相同的类型的硅材料。下面，假定每个支柱113的表面层114包括p型硅。然而，每个支柱113的表面层114不限于p型硅。

每个支柱113的内层115可以由绝缘材料形成。例如，每个支柱113的内层115可以包括诸如二氧化硅的绝缘材料。例如，每个支柱113的内层115可以包括空气隙。

可以沿绝缘材料112、支柱113、和基板111的暴露表面在第一掺杂区域311与第二掺杂区域312之间提供绝缘膜116。在示例实施例中，可以去掉在沿z方向提供的最后一个绝缘材料112的暴露表面（朝向z方向）上提供的绝缘膜116。

在示例实施例中，绝缘膜116的厚度可以小于绝缘材料112之间的距离的一半。即，可以在提供于绝缘材料112的第一绝缘材料的下表面处的绝缘膜116与提供于置于第一绝缘材料下的第二绝缘材料的上表面处的绝缘膜116之间提供用于布置除绝缘材料112和绝缘膜116以外的其他材料的区域。

在第一掺杂区域311与第二掺杂区域312之间的区域处，可以在绝缘膜116的暴露表面上提供第一导电材料211到291。例如，可以在基板111与邻近于基板111的绝缘材料112之间提供沿y方向延伸的第一导电材料211。更具体地，可以在基板111与邻近于基板111的绝缘材料112的下表面的绝缘膜116之间提供沿x方向延伸的第一导电材料211。

可以在绝缘材料112的特定绝缘材料的上表面的绝缘膜116与布置于该特定绝缘材料的上部的绝缘材料的下表面的绝缘膜116之间提供沿y方向延伸的第一导电材料。在示例实施例中，第一导电材料211到291可以包括金属材料。在示例实施例中，第一导电材料211到291可以包括诸如多晶硅的导电材料。

可以在第二掺杂区域312与第三掺杂区域313之间的区域处提供与第一掺杂区域311和第二掺杂区域312上的结构相同的结构。例如，在第二掺杂区域312与第三掺杂区域313之间的区域处，可以提供沿y方向延伸的多个绝缘材料112、沿y方向顺序地布置以便沿x方向贯穿绝缘材料113的多个支柱113、在多个支柱113和多个绝缘材料112的暴露表面上提供的绝缘膜116、以及沿y方向延伸的多个第一导电材料212到292。

可以在第三掺杂区域313与第四掺杂区域314之间的区域处提供与第一掺杂区域311和第二掺杂区域312上的结构相同的结构。例如，在第三掺杂区域313与第四掺杂区域314之间的区域处，可以提供沿y方向延伸的多个绝缘材料112、沿y方向顺序地布置以便沿z方向贯穿绝缘材料113的多个支柱113、在多个支柱113和多个绝缘材料112的暴露表面上提供的绝缘膜116、和沿y方向延伸的多个第一导电材料213到293。

可以在支柱113上分别提供漏极320。漏极320可以是第二类型的硅材料。漏极320可以是n型硅材料。下面，假定漏极320包括n型硅材料。然而，漏极320不限于包括n型硅材料。每个漏极320的宽度可以比对应支柱113的宽度宽。可以在对应支柱113的上表面上以焊盘方式提供每个漏极320。

可以在漏极320上提供沿X方向延伸的导电材料331到333。可以沿y方向顺序地布置导电材料331到333。导电材料331到333可以分别与对应漏极320连接。例如，沿X方向延伸的漏极320和导电材料333可以分别经由接触插塞连接。导电材料331到333可以是金属材料。导电材料331到333可以是诸如多晶硅的导电材料。

参考图3，单元串可以包括围绕与位线连接的支柱形成的多个存储单元。为了便于描述，假定单元串包括七个存储单元。

可以在第一掺杂区域311与第二掺杂区域312之间形成支柱113以沿z方向贯穿多个绝缘材料112。支柱113可以经由绝缘材料112与基板111接触。支柱113可以包括通道膜114和内材料115。

通道膜114可以包括具有第一导电类型的半导体材料（例如，硅）。例如，通道膜114可以包括具有与基板111相同的导电类型的半导体材料（例如，硅）。下面，假定通道膜114包括p型硅。然而，本发明构思不限于此。例如，通道膜114可以包括为非导电特性的本征半导体。

内材料115可以包括绝缘材料。例如，内材料115可以包括诸如二氧化硅的绝缘材料。例如，内材料115可以包括空气隙。

可以在第一掺杂区域311与第二掺杂区域312之间的绝缘材料112和支柱113的暴露表面上提供信息存储膜116。可以在相邻的掺杂区域311和312之间的绝缘存储膜116的暴露表面上提供导电材料（例如，211到291、212到292、以及213到293）。

可以通过掺杂区域311和312上的字线切片分开导电材料（例如，211到291、212到292、以及213到293）和绝缘材料112。在示例实施例中，导电材料（例如，211到291、212到292、以及213到293）可以包括金属导电材料。导电材料可以包括诸如多晶硅的非金属导电材料。3维NAND单元串和存储器块的示例结构在美国专利申请公开No.20100117141中描述，其通过引用合并于此。

可以在支柱113上形成漏极320。在示例实施例中，漏极320可以包括具有第二导电类型的半导体材料（例如，硅）。例如，漏极320可以包括n型半导体材料（例如，硅）。下面，假定漏极320包括n型硅。然而，本发明构思不限于此。在示例实施例中，漏极320可以朝向支柱113的通道膜114的顶部延伸。

可以在漏极320上提供沿图2中的x方向延伸的图3中的位线BL（例如，333）。位线BL可以与漏极320连接。在示例实施例中，漏极320和位线BL可以经由接触插塞（未示出）互连。在示例实施例中，位线BL可以包括金属导电材料。在示例实施例中，位线BL可以包括诸如多晶硅的非金属导电材料。

图4是图3中的晶体管结构TS的截面图。参考图2到4，绝缘膜116可以包括第一到第三子绝缘膜117至119。

支柱113的p型硅表面层114可以充当主体（body）。第一子绝缘膜117可以充当隧道绝缘膜。例如，邻近于支柱113的第一子绝缘膜117可以包括热氧化物层。

第二子绝缘膜118可以充当电荷存储膜。例如，第二子绝缘膜118可以充当电荷俘获层。例如，第二子绝缘膜118可以包括氮化物层或金属氧化物层（例如，氧化铝层、氧化铪层等）。

邻近于第一导电材料233的第三子绝缘膜119可以充当阻断绝缘膜。第三子绝缘膜119可以是具有比第一子绝缘膜117和第二子绝缘膜118的介电常数高的介电常数的高介电层（例如，氧化铝层或氧化铪层）。

第一导电材料233可以充当栅极（或控制栅极）。即，第一导电材料233可以充当栅极（或控制栅极），第三子绝缘膜119可以充当阻断绝缘膜，第二子绝缘膜118可以充当电荷存储层，第一子绝缘膜117可以充当隧道绝缘层，而p型表面层114可以充当主体，它们可以形成晶体管（或存储单元晶体管结构）。第一至第三子绝缘膜117至119可以形成氧化物-氮化物-氧化物（ONO）。下面假定支柱113的p型表面层114充当第二方向主体。

在存储器块BLKi中，一个支柱113可以对应于一个单元串NS。存储器块BLKi可以包括多个支柱113。即，存储器块BLKi可以包括多个单元串NS。详细地，存储器块BLKi可以包括沿图2中的z方向（或，与基板垂直的方向）延伸的多个单元串NS。

每个NAND串NS可以包括沿图2中的z方向堆叠的多个晶体管结构TS。每个单元串NS的晶体管结构TS的至少一个可以充当串选择晶体管SST。每个单元串NS的晶体管结构TS的至少一个可以充当地选择晶体管GST。

栅极（或控制栅极）可以对应于沿y方向延伸的第一导电材料211到291、212到292、以及213到293。即，栅极（或控制栅极）可以沿图2中的y方向延伸以形成至少两条选择线SL（例如，至少一条串选择线SSL和至少一条地选择线GSL）和字线WL。

沿图2中的x方向延伸的第二导电材料331到333可以分别连接到单元串NS的一个或多个末端。第二导电材料331到333可以充当位线BL。在存储器块BLKi中，一条位线可以与多个单元串连接。

可以分别向单元串NS的其他末端提供沿y方向延伸的第二类型的掺杂区域311至314。第二类型的掺杂区域311至314可以充当公共源级线CSL。

总结上述，存储器块BLKi可以包括沿与基板111垂直的方向（即，z方向）延伸的多个单元串，并且可以充当NAND闪速存储器块（例如，电荷俘获型），多个单元串NS可以连接到一条位线B L。

图5是图2中的存储器块BLKi的等效电路图。参考图2到5，可以在第一位线BL<1>与公共源级线CSL之间提供NAND串NS11、NS21、和NS31。可以在第二位线BL<2>与公共源级线CSL之间提供NAND串NS12、NS22、和NS32。可以在第三位线BL<3>与公共源级线CSL之间提供NAND串NS13、NS23、和NS33。第一至第三位线BL<1>到BL<3>可以分别对应于沿X方向延伸的第二导电材料331到333。

每个单元串NS的串选择晶体管SST可以连接到对应位线BL。每个单元串NS的地选择晶体管GST可以连接到公共源级线CSL。在每个单元串NS中，可以在串选择晶体管SST与地选择晶体管GST之间提供存储单元MC1到MC7。

下面，可以通过行并且通过列定义单元串NS。共同连接到一条位线的单元串NS可以形成一列。例如，连接到第一位线BL<1>的单元串NS11到NS31可以对应于第一列。连接到第二位线BL<2>的单元串NS12到NS32可以对应于第二列。连接到第三位线BL<3>的单元串NS13到NS33可以对应于第三列。

连接到一条串选择线SSL的单元串NS可以形成一行。例如，连接到第一串选择线SSL<1>的单元串NS11至NS13可以形成第一行。连接到第二串选择线SSL<2>的单元串NS21至NS23可以形成第二行。连接到第三串选择线SSL<3>的单元串NS31至NS33可以形成第三行。

每个单元串NS可以包括地选择晶体管GST。地选择晶体管可以由地选择线GSL控制。替换地，虽然图5中未示出，但是与每个行对应的单元串可以由不同的地选择线控制。例如，与第一行对应的单元串NS11、NS12、和NS13中的地选择晶体管可以连接到第一地选择线GSL1。与第二行对应的单元串NS21、NS22、和NS23中的地选择晶体管可以连接到第二地选择线GSL2。与第三行对应的单元串NS31、NS32、和NS33中的地选择晶体管可以连接到第三地选择线GSL3。

参考图3和5，位于相同的半导体层的存储单元可以共享字线WL。导电线221到223可以共同连接以形成第一字线WL<0>。导电线231到233可以共同连接以形成第二字线WL<1>。导电线241到243可以共同连接以形成第三字线WL<2>。导电线251到253可以共同连接以形成第四字线WL<3>。导电线261到263可以共同连接以形成第五字线WL<4>。导电线271到273可以共同连接以形成第六字线WL<5>。导电线281到283可以共同连接以形成第七字线WL<6>。

相同的行中的单元串可以共享串选择线SS L。不同的行中的单元串可以分别连接到不同的串选择线SSL<1>、SSL<2>、和SSL<3>。下面，第一串选择晶体管SST1可以被定义为连接到第一串选择线SSL<1>的串选择晶体管SST。第二串选择晶体管SST2可以被定义为连接到第二串选择线SSL<2>的串选择晶体管SST。第三串选择晶体管SST2可以被定义为连接到第三串选择线SSL<3>的串选择晶体管SST。

公共源级线CSL可以共同连接到单元串NS。例如，第一至第四掺杂区域311至314可以互连以形成公共源级线CS L。

一个存储器块BLKi可以被分成共享一条串选择线SSL的多个串单元。即，存储器块BLKi可以被分成多个子块，每个子块由共享一条串选择线SSL的多个单元串形成。部分交替编程（PA_PGM）方式可以应用于小于一个存储器块的子块单元。

共享第一串选择线SSL<1>的单元串NS11、NS12、和NS13可以形成第一子块SB1。共享第二串选择线SSL<2>的单元串NS21、NS22、和NS23可以形成第二子块SB2。共享第三串选择线SSL<3>的单元串NS31、NS32、和NS33可以形成第三子块SB3。虽然图5中的九个单元串被分为例如三个子块，但是不管单元串的数目如何都可以应用该划分。

本发明构思的部分交替编程（PA_PGM）方式可以应用于子块单元。例如，在存储器块BLK1的存储单元是3比特多电平单元的情形下，可以根据交替编程方式编程存储器块BLK1的第一和第二页部分。可以根据字线次序在第三页部分处顺序地编程数据。

如这里所述，本发明构思的部分交替编程方式可以由共享串选择线SSL的子块单元应用。然而，本发明构思不限于此。包括多个子块SB1、SB2、和SB3并且是擦除单位的存储器块BLKi可以是应用本发明构思的部分交替编程方式的单元。例如，可以根据交替编程方式编程存储器块BLKi的所有存储单元的第一和第二页部分。可以根据字线次序在第三页部分处顺序地编程数据。与根据交替编程方式存储所有页的情况相比，通过上述编程方法可以减少被编程到最高状态的存储单元的数目。将根据图6A和6B详细描述交替编程方式。

图6A和6B是示出根据本发明构思的实施例的编程方法的表。参考图6A，示出根据本发明构思的部分交替（PA_PGM）编程方式的编程序列。假定其中存储数据的存储器块（或，子块）的存储单元被连接到16条字线WL<0>到WL<15>。此外，假定将要在存储器块处编程的数据由39个页（例如，39×4K字节/页）形成。

可以根据本发明构思的部分交替（PA_PGM）编程方式在第一和第二页部分处交替地三十二（32）页的编程数据。首先，可以通过交替编程序列或次序交替地编程除了第三页部分（或MSB页部分）以外的第一页部分和第二页部分。然后，可以根据字线次序或连续次序在第三页部分处顺序地编程剩余页的数据，即第32到第38页的数据。

下面将更完整地描述部分交替编程方式。首先，可以编程第一页部分和第二页部分。可以根据编程序列：WL<0>→WL<1>→WL<0>→WL<2>→WL<1>→WL<3>→WL<2>→WL<4>等编程选择的存储器块（或，选择的存储器空间）的存储单元。即，可以在与字线WL<0>相关联的第一页部分（或，LSB页）处编程第一页的写数据。可以在与字线WL<1>相关联的第二页部分（或，LSB页）处编程第二页的写数据。可以在与字线WL<0>相关联的第二页部分处编程第三页的写数据。可以在与字线WL<2>相关联的第一页部分（或，LSB页）处编程第4页的写数据。可以在与字线WL<1>相关联的第二页部分处编程第五页的写数据。可以在与字线WL<3>相关联的第一页部分（或，LSB页）处编程第6页的写数据。可以在与字线WL<2>相关联的第二页部分处编程第7页的写数据。可以根据上述编程序列或次序以交替编程方式在第一和第二页部分处交替地编程三十二（32）页的写数据。

可以根据交替编程方式在存储器块的第一和第二页部分处交替地编程三十二（32）页的写数据。之后，可以不是交替地选择字线，而是根据布置次序顺序地选择字线，以使得可以在第三页部分处编程第32到第38页的写数据。为了在选择的存储器块的第三页部分处写入第32到第38页的写数据，可以根据选择序列：WL<0>→WL<1>→WL<2>→WL<3>→WL<4>→WL<5>→WL<6>选择字线或行。

可以通过根据本发明构思的部分交替编程（PA_PGM）方式编程数据来减少被数据填充的MSB页部分（例如，第三页）的存储单元的数目。即，在于具有48页尺寸的3比特MLC存储器块处编程39页数据的情形下，与九行WL<7>到WL<15>对应的存储单元的第三页部分可以是空的（或，可以不被填充）。连接到九条字线WL<7>到WL<15>的存储单元的最高编程状态可以是八个状态中的编程状态P3。另一方面，连接到七条字线WL<0>到WL<6>的存储单元的最高编程状态可以是八个状态中的编程状态P7。与其三个页部分全部被编程的、连接到字线WL<0>到WL<6>的存储单元相比，可以显著地减小由连接到字线WL<7>到WL<16>的存储单元产生的编程干扰。

这里，在分配给存储器块的写数据由小于32页形成的情形下，可以按照交替编程方式在第一和第二页部分处写入它。可以在字线WL<15>的编程过程之前结束存储器块的写操作。对于本发明构思的部分交替编程方式，为空的第三页部分的存储单元可以对应于九条字线WL<7>到WL<15>。另一方面，在其中以图6B中的交替编程方式编程所有页部分的完全交替编程（FA_PGM）方式的情况下，可以存在与为空的第三页部分的存储单元连接的四条字线WL<12>到WL<15>。

对于以上描述，在存储器块不被分配的数据完全填充的情况下，通过部分交替编程（PA_PGM）方式而不是完全交替编程（FA_PGM）方式，可以预期编程干扰特性的改进。

图7是示出根据本发明构思的实施例的用于编程垂直非易失性存储器件的方法的表。参考图6A、6B和7，多个表示出用于编程垂直非易失性存储器件的存储器块BLK1到BLK3的方法。

假定存储单元阵列由三个存储器块BLK1到BLK3形成并且接收117页写数据。该情况下，39页的写数据可以分别分配给存储器块BLK1到BLK3。在编程操作中，可以按照交替编程方式在每个存储器块的第一和第二页部分处编程分配的39页写数据中的32页写数据。在每个存储器块中，可以根据行次序顺序地在第三页部分处编程剩余页的写数据，即，8页写数据。该情况下，存储器块BLK1到BLK3的每一个可以包括九行，其第三页部分是空的。即，存储器块BLK1到BLK3可以包括总共27行，其第三页部分是空的。

如果根据完全交替编程（FA_PGM）方式而不是部分交替编程（PA_PGM）方式编程三个存储器块，则两个存储器块可以不包括具有为空的第三页部分的行。另一方面，一个存储器块可以包括10行，每个行具有为空的第三页部分。当使用本发明构思的部分交替编程（PA_PGM）方式时，可以存在17行，每个行具有为空的第三页部分。

在通过存储器块单元应用部分交替编程（PA_PGM）方式的条件下描述本发明构思。然而，本发明构思不限于此。可以以共享串选择线的单元串（构成子块）为单位应用部分交替编程（PA_PGM）方式。

图8是示出根据本发明构思的另一个实施例的存储器块的电路图。参考图8，示出其中与基板平行地布置存储器块的单元串的单元阵列结构。存储器块BLKi可以包括分别连接到多条位线BL<0>到BL<m-1>的多个单元串。

每个单元串可以包括连接在对应位线与公共源级线CSL之间的多个存储单元。每个单元串可以包括连接到串选择线SSL的串选择线SST、连接到多条字线WL<0>到WL<n-1>的多个存储单元、以及连接到地选择线GSL的地选择晶体管GST。

串选择晶体管SST<0>可以连接到位线BL<0>，而地选择晶体管GST<0>可以连接到公共源级线CSL。串选择晶体管SST<1>可以连接到位线BL<1>，而地选择晶体管GST<1>可以连接到公共源级线CSL。串选择晶体管SST<m-1>可以连接到位线BL<m-1>，而地选择晶体管GST<m-1>可以连接到公共源级线CSL。

可以根据部分交替编程方式执行在存储器块BLKi处写数据的操作。即，在存储器块BLKi的所有字线中，可以根据交替编程方式编程第一和第二页部分，并且可以根据字线的次序顺序地编程第三页部分。

参考图8描述具有沿平面方向在相同的半导体层处形成的单元串的存储器块BLKi。然而，本发明构思可以应用于包括存储器块的非易失性存储器件，所述存储器块的每一个具有沿平面方向形成并且在基板上堆叠的单元串。使用本发明构思的部分交替编程方式的数据写操作可以应用于其中在不同的半导体层处形成存储器块的非易失性存储器件。

图9是示出应用于具有平面单元串的存储器块的数据写方法的表。参考图9，示出其中在包括平面单元串的存储器块处写入写数据的序列。图9中示出根据本发明构思的部分交替编程（PA_PGM）方式的编程序列。为了便于描述，假定存储器块包括其中实际上存储数据并且连接到16条字线WL<0>到WL<15>的存储单元。此外，假定将要在存储器块处存储的数据由39页数据（例如，一页具有4K字节的尺寸）形成。

可以根据本发明构思的实施例以部分交替编程（PA_PGM）方式在存储器块处交替地写入三十二（32）页的写数据（0到31）。此时，交替编程方式可以应用于除了第三页部分（或，MSB页部分）以外的第一页部分和第二页部分。可以根据交替编程方式在第一和第二页部分处写入三十二（32）页的写数据。然后，可以根据行布置次序在存储器块的第三页部分处顺序地编程7页写数据（32到38）。

下面将更完整地描述部分交替编程方式。首先，可以编程第一页部分和第二页部分。可以根据编程序列：WL<0>→WL<1>→WL<0>→WL<2>→WL<1>→WL<3>→WL<2>→WL<4>等编程选择的存储器块（或，选择的存储器空间）的存储单元。即，可以在与字线WL<0>相关联的第一页部分（或，LSB页）处编程第一页的写数据。可以在与字线WL<1>相关联的第二页部分（或，LSB页）处编程第二页的写数据。可以在与字线WL<0>相关联的第二页部分处编程第三页的写数据。可以在与字线WL<2>相关联的第一页部分（或，LSB页）处编程第4页的写数据。可以在与字线WL<1>相关联的第二页部分处编程第五页的写数据。可以在与字线WL<3>相关联的第一页部分（或，LSB页）处编程第6页的写数据。可以在与字线WL<2>相关联的第二页部分处编程第7页的写数据。可以根据上述编程序列以交替编程方式在第一和第二页部分处交替地编程三十二（32）页的写数据。

可以根据交替编程方式在存储器块的第一和第二页部分处交替地编程三十二（32）页的写数据。之后，可以不是交替地选择字线，而是根据布置次序顺序地选择字线，以使得可以在第三页部分处编程第32到第38页的写数据。为了在选择的存储器块的第三页部分处写入第32到第38页的写数据，可以根据选择序列：WL<0>→WL<1>→WL<2>→WL<3>→WL<4>→WL<5>→WL<6>选择字线或行。

可以通过根据本发明构思的部分交替编程（PA_PGM）方式编程数据来减少被数据填充的MSB页部分（例如，第三页）的存储单元的数目。

图10A和10B是示意性地示出根据本发明构思的另一个实施例的非易失性存储器件和时序图的框图。参考图10A，非易失性存储器件400可以包括存储单元阵列410、行译码器420、页缓冲器430、和控制逻辑440。控制逻辑440可以被配置为根据从外部设备提供的编程模式P_Mode向选择的存储器单元（memory unit）（或选择的存储器空间/区域）应用部分交替编程（PA_PGM）方式。

存储单元阵列410、行译码器420、和页缓冲器430可以基本上等同于图1中的那些，因而省略其描述。

控制逻辑440可以根据从外部设备传送的命令和编程模式P_Mode信息控制行译码器420和页缓冲器430。控制逻辑440可以在编程操作中根据编程模式P_Mode选择与选择的存储器单元（例如，存储器块、子块、包括多个存储器块的超级块等）相关联的编程方式。控制逻辑440可以根据编程模式P_Mode控制行译码器420和页缓冲器430按照部分交替编程方式或完全交替编程方式编程输入数据。

控制逻辑440可以根据外部设备的控制对选择的存储器单元选择性地执行写操作。通过控制逻辑440可以显著地减少选择的存储器单元的存储单元当中被编程到最高状态的存储单元的数目。

本发明构思的非易失性存储器件400可以被配置为以本发明构思的部分交替编程（PA_PGM）方式编程选择的存储器单元。在写操作中，可以根据从外部设备提供的编程模式P_Mode存取选择的存储器单元。对于本发明构思的非易失性存储器件400，可以对各个存储器单元灵活地执行部分交替编程（PA_PGM）操作。例如，可以按照完全交替编程（FA_PGM）方式编程存储器块，并且可以按照部分交替编程（PA_PGM）方式编程另一存储器块。

参考图10B，P_Mode信息可以由通过非易失性存储器件400的I/O总线的命令递送。例如，该命令可以是非易失性存储器件400的SET_FEATURE命令或编程命令。CMD1可以是部分交替编程命令，并且CMD2可以是确认命令。在SET FEATURE命令的情况下，可以省略确认命令。CADD可以是写数据DATA的列地址，并且RADD可以是写数据DATA的行地址。还可以在合适的时序上提供诸如/CE（芯片使能）、CLE（命令锁存使能）、ALE（地址锁存使能）、/WE（写使能）、/RE（读使能）、DQS（数据选通）和R&/B（就绪/忙碌）的其他控制信号。DQS可以是用于在与切换DDR闪速存储器接口兼容的双边沿处的数据选通的差分信号。R/B信号的忙碌状态可以包括根据完全交替序列或部分交替序列的编程时间。

图11A和11B是分别示出图10中的非易失性存储器件的完全交替编程方法和部分交替编程方法的表。图11A中，示出在与完全交替编程方法对应的编程模式P_Mode下的编程过程。在图11B中，示出在与部分交替编程方法对应的编程模式P_Mode下的编程过程。

参考图11A，示出当从外部设备提供的编程模式P_Mode对应于完全交替编程（FA_PGM）方式时的3比特MLC块的编程过程。可以根据完全交替编程方式以交替编程方式在存储器块处写入三十九（39）页的写数据（0到38）。此时，交替编程方式可以应用于第一页部分（或LSB页）到第三页部分（或MSB页）。即，可以根据交替编程方法编程由3比特多电平单元形成的存储器块的所有页部分。

将如下执行完全交替编程操作。

可以根据编程序列：WL<0>→WL<1>→WL<0>→WL<2>→WL<1>→WL<0>→WL<3>→WL<2>→WL<1>→WL<4>→WL<3>→WL<2>等编程存储器块的存储单元。即，可以在与字线WL<0>相关联的第一页部分（或，LSB页）处编程第一页的写数据。可以在与字线WL<1>相关联的第二页部分（或，LSB页）处编程第二页的写数据。可以在与字线WL<0>相关联的第二页部分处编程第三页的写数据。可以在与字线WL<2>相关联的第一页部分（或，LSB页）处编程第4页的写数据。可以在与字线WL<1>相关联的第二页部分处编程第五页的写数据。可以在与字线WL<0>相关联的第三页部分（或，MSB页）处编程第6页的写数据。在完全交替编程操作时，可以顺序地选择和编程存储单元的第一到第三页部分，第一页到第三页。

可以通过根据上述编程过程在与字线WL<11>对应的存储单元的第三页部分处写入第38页的写数据来结束完全交替编程操作。在存储器块被编程有39页写数据之后，四条字线WL<12>到WL<15>可以包括为空的第三页部分（或MSB页部分）。

图11B中，示出在与部分交替编程方法对应的编程模式P_Mode下对选择的存储器单元的编程过程。

参考图11B，可以根据本发明构思的部分交替编程（PA_PGM）方式以交替编程方式在存储器块处编程32页写数据（0到31）。此时，可以通过交替编程序列交替地编程除了第三页部分（或MSB页部分）以外的第一页部分和第二页部分。可以根据交替编程方式在第一和第二页部分处写入三十二（32）页的写数据。

下面将更完整地描述部分交替编程方式。首先，可以编程第一页部分和第二页部分。可以根据编程序列：WL<0>→WL<1>→WL<0>→WL<2>→WL<1>→WL<3>→WL<2>→WL<4>等编程选择的存储器块（或，选择的存储器空间）的存储单元。

即，可以在与字线WL<0>相关联的第一页部分（或，LSB页）处编程第一页的写数据。可以在与字线WL<1>相关联的第二页部分（或，LSB页）处编程第二页的写数据。可以在与字线WL<0>相关联的第二页部分处编程第三页的写数据。可以在与字线WL<2>相关联的第一页部分（或，LSB页）处编程第4页的写数据。可以在与字线WL<1>相关联的第二页部分处编程第五页的写数据。可以在与字线WL<3>相关联的第一页部分（或，LSB页）处编程第6页的写数据。可以在与字线WL<2>相关联的第二页部分处编程第7页的写数据。可以根据上述编程序列以交替编程方式在第一和第二页部分处交替地编程三十二（32）页的写数据。

可以根据交替编程方式在存储器块的第一和第二页部分处交替地编程三十二（32）页的写数据。之后，可以在第三页部分处编程第32到第38页的写数据。即，可以不是交替地选择字线，而是根据布置次序顺序地选择字线，以使得可以在第三页部分处编程第32到第38页的写数据。为了在选择的存储器块的第三页部分处写入第32到第38页的写数据，可以根据编程序列：WL<0>→WL<1>→WL<2>→WL<3>→WL<4>→WL<5>→WL<6>选择字线或行。

可以通过根据本发明构思的部分交替编程（PA_PGM）方式编程数据来减少被数据填充的MSB页部分（例如，第三页）的存储单元的数目。即，如果在具有48页尺寸的3比特MLC存储器块处编程39页数据，则与九行WL<7>到WL<15>对应的存储单元的第三页部分可以是空的（或，可以不被填充）。连接到九条字线WL<7>到WL<15>的存储单元的最高编程状态可以是八个状态中的编程状态P3。另一方面，连接到七条字线WL<0>到WL<6>的存储单元的最高编程状态可以是八个状态中的编程状态P7。与其三个页部分全部被编程的、连接到字线WL<0>到WL<6>的存储单元相比，可以显著地减小由连接到字线WL<7>到WL<16>的存储单元产生的编程干扰。

可以通过根据上述编程过程在与字线WL<6>对应的存储单元的第三页部分处写入第38页的写数据来结束部分交替编程操作。然而，在存储器块被编程有39页写数据之后，九条字线WL<7>到WL<15>可以包括为空的第三页部分（或MSB页部分）。因而，部分交替编程（PA_PGM）方式可以比完全交替编程（FA_PGM）方式的编程模式更有利于中断编程干扰。

如果根据部分交替编程（PA_PGM）方式编程存储器块的所有页，则被编程到最高状态的存储单元的数目可以等于完全交替编程方式情况下被编程到最高状态的存储单元的数目。本发明构思的部分交替编程方式可以在要写入的数据的尺寸小于存储器单元（例如，存储器块）的尺寸的情况下有利。因而，可以根据从外部设备提供的数据的尺寸选择编程模式P_Mode。

图12是示出用于编程图10A中的非易失性存储器件的方法的流程图。参考图10A，非易失性存储器件400可以根据编程模式P_Mode对选择的存储器单元操作。

在操作S110中，从外部设备提供的写命令和编程模式P_Mode信息可以被传送到控制逻辑440，如图10B所述。此外，可以如图10B所示提供地址和写数据。

在操作S120中，控制逻辑440可以判断输入编程模式P_Mode是指示部分交替编程（PA_PGM）方式（或序列）还是完全交替编程（FA_PGM）方式（或序列）。当断定输入编程模式P_Mode指示完全交替编程（FA_PGM）方式时，该方法进行到操作S130。当断定输入编程模式P_Mode指示部分交替编程（PA_PGM）方式时，该方法进行到操作S140。

在操作S130中，控制逻辑440可以控制行译码器420和页缓冲器430根据完全交替编程（FA_PGM）方式在选择的存储区域单元（例如，存储器块、子块或超级块）处编程从外部设备输入的写数据。

在操作S140中，控制逻辑440可以控制行译码器420和页缓冲器430根据部分交替编程（PA_PGM）方式在选择的存储区域单元（例如，存储器块、子块或超级块）处编程从外部设备输入的写数据。即，控制逻辑440可以控制行译码器420和页缓冲器430按照交替编程方式在第一页部分和第二页处编程写数据中的第一数据。

在操作S150中，可以在选择的存储区域单元的第三页部分处顺序地编程输入的写数据当中的没有在操作S140中编程的第二数据。控制逻辑440可以控制行译码器420和页缓冲器430在选择的存储区域单元的第三页部分处编程输入的写数据的第二数据。当编程第二数据时，可以不是交替地而是顺序地选择已选择的存储区域单元的字线。

在于数据写操作中根据从外部设备提供的编程模式P_Mode存取选择的存储器单元的情形下，可以对各个存储器单元灵活地执行部分交替编程（PA_PGM）操作。例如，可以按照完全交替编程（FA_PGM）方式编程一个存储器块，并且可以按照部分交替编程（PA_PGM）方式编程另一个存储器块。该编程方法可以包括部分交替编程（PA_PGM）的优点和完全交替编程（FA_PGM）方式的优点二者。

图13是示意性地示出根据本发明构思的实施例的存储器系统的框图。参考图13，存储器系统500可以包括存储器控制器510和非易失性存储器件520。这里，非易失性存储器件520可以是垂直非易失性存储器件，其包括沿与基板垂直的方向形成的单元串。替换地，非易失性存储器件520可以是平面非易失性存储器件，其包括与基板平行地形成的单元串。替换地，非易失性存储器件520可以由图1中的非易失性存储器件100或图10中的非易失性存储器件400形成。

存储器控制器510可以根据外部设备（或主机）的写请求存取非易失性存储器件520。存储器控制器510可以基于写请求的数据的尺寸、特性或非易失性存储器件520的空闲空间确定编程模式P_Mode。写请求的数据的特性可以是：写请求的数据是元数据还是用户数据，或者写请求的数据是频繁地使用的热数据还是不频繁地使用的冷数据。另一方面，存储器系统具有的空的块越多，可以越多地利用部分交替编程方式。编程模式P_Mode可以是部分交替编程（PA_PGM）模式或完全交替编程（FA_PGM）模式。当写请求的数据的尺寸小于存储器块的尺寸时，存储器控制器510可以控制非易失性存储器件520以使得以部分交替编程（PA_PGM）方式编程选择的存储器块。当写请求的数据的尺寸等于存储器块的尺寸时，存储器控制器510可以控制非易失性存储器件520以使得以完全交替编程（FA_PGM）方式编程选择的存储器块。

存储器控制器510可以包括编程模式选择器515。编程模式选择器515可以基于写请求的数据的尺寸确定用于写分配的存储器块的编程模式P_Mode。当写请求的数据的尺寸对应于多个存储器块时，编程模式选择器515可以选择编程模式P_Mode以使得将完全交替编程方式应用于选择的存储器块的一部分。编程模式选择器515可以选择编程模式P_Mode以使得将部分交替编程方式应用于选择的存储器块当中的没有被填充数据的一个存储器块。关于定义的编程模式P_Mode的分配的块的映射信息可以被存储在P_Mode映射表516中，或者可以被存储在NVM器件520中，例如存储在NVM器件520的字线中的虚设（dummy）字节区域中。

如果输入具有与3个半存储器块对应的尺寸的写数据，则存储器控制器510可以控制非易失性存储器件520以使得可以根据完全交替编程方式编程三个存储器块。此外，存储器控制器510可以控制非易失性存储器件520以使得可以根据部分交替编程方式编程与半个存储器块的尺寸对应的写数据。该编程方法可以包括部分交替编程（PA_PGM）的优点和完全交替编程（FA_PGM）方式的优点二者。

图14显示示出用于编程图13中的存储器系统的方法的表。参考图14，针对关于诸如多媒体数据的流文件的写请求，存储器控制器510可以使用完全交替编程方式和部分交替编程方式二者执行编程操作。

假定从外部设备向存储器系统500提供178页的写数据。并且，假定每个存储器块由与16条字线（或行）连接的3比特多电平单元形成。在此假设下，存储器控制器510可以向四个存储器块BLK0到BLK3分配写数据。例如，可以向三个存储器块BLK0到BLK2分配48页写数据，并且可以向一个存储器块BLK3分配34页写数据。可以将完全交替编程（FA_PGM）方式应用于其所有存储区域被完全填充数据的存储器块BLK0到BLK2。可以将部分交替编程（PA_PGM）应用于存储器块BLK3。

通过与存储器块BLK0到BLK2相关联的完全交替编程方式，其所有页被完全填充数据的存储器块的数据的可靠性可以变高。在数据被存储在存储器块的一部分的存储器块BLK3中，可以通过部分交替编程（PA_PGM）方式减少被编程到最高状态的存储单元的数目。因而，可以减小在存储器块BLK3的编程操作中产生的编程干扰。

图15是示出用于编程图13中的存储器系统的方法的流程图。存储器控制器510（如图13所示）可以根据分配的存储器块是否被写数据填充来选择性地执行完全交替编程（FA_PGM）操作或部分交替编程（PA_PGM）操作。

在操作S210中，存储器控制器510可以从外部设备接收写请求。

在操作S220中，存储器控制器510可以分配存储器块（或子块、超级块等）用于存储写请求的数据。如果写请求的数据的尺寸对应于3个半存储器块，则可以分配写请求的数据（或写数据），以使得三个存储器块被完全填充写数据，并且在一个存储器块处写入具有存储器块一半尺寸的写数据。

在操作S230中，存储器控制器510可以选择非易失性存储器件520的四个分配的存储器块中的一个。

在操作S240中，存储器控制器510可以判断选择的存储器块是否被完全填充分配的写数据而没有额外的空间。当选择的存储器块被完全填充分配的写数据而没有额外的空间时，该方法进行到操作S250。当选择的存储器块没有被完全填充分配的写数据时，该方法进行到操作S260。

在操作S250中，存储器控制器510可以控制非易失性存储器件520以使得根据完全交替编程（FA_PGM）方式在选择的存储器块处编程从外部设备输入的写数据。即，存储器控制器510可以控制非易失性存储器件520以使得根据应用于选择的存储器块的所有页部分（从LSB页部分到MSB页部分）的交替编程序列来编程分配的数据。该方法可以进行到操作S230以选择其中将要编程剩余的数据的存储器块。

在操作S260中，存储器控制器510可以控制非易失性存储器件520以使得根据部分交替编程（PA_PGM）方式在选择的存储器块处编程输入的写数据。具体地，存储器控制器510可以控制非易失性存储器件520以使得在第一页部分和第二页部分处编程输入的写数据的第一数据。

在操作S270中，可以在选择的存储器块的第三页部分处顺序地编程写数据当中的在操作S140中没有编程的第二数据。存储器控制器510可以控制非易失性存储器件520在选择的存储器块的第三页部分处编程写数据的第二数据。当编程第二数据时，可以不是交替地而是顺序地选择已选择的存储器块的字线或行。如果完成对选择的存储器块的部分交替编程（PA_PGM）操作，则可以结束对写入请求的总体编程操作。

当在数据写操作中根据从外部设备提供的数据的尺寸存取选择的存储器块时，可以对存储器块灵活地执行部分交替编程（PA_PGM）操作。例如，可以按照完全交替编程（FA_PGM）方式编程一个存储器块，并且可以按照部分交替编程（PA_PGM）方式编程另一个存储器块。

图16A和16B是示意性地示出根据本发明构思的其他实施例的存储器系统的框图。参考图16A，存储器系统600a可以包括存储器控制器610a和非易失性存储器件620a。这里，非易失性存储器件620a可以是垂直非易失性存储器件，其包括沿与基板垂直的方向形成的单元串。替换地，非易失性存储器件620a可以是平面非易失性存储器件，其包括与基板平行地形成的单元串。替换地，非易失性存储器件620a可以由图1中的非易失性存储器件100或图10中的非易失性存储器件400形成。

存储器控制器610a可以根据来自外部设备（或主机）的写请求存取非易失性存储器件620a。存储器控制器610a可以根据写请求的数据的属性确定编程模式。例如，存储器控制器610a可以按部分交替编程（PA_PGM）方式在元数据区域621处编程诸如元数据的高度可靠的数据。当写请求的数据是用户数据时，存储器控制器610a可以按照完全交替编程（FA_PGM）方式在用户数据区域623处编程写请求的数据。另一方面，参考图16B，存储器控制器610a可以在图16C中的热数据区域处编程频繁地存取的数据。

写请求的数据的属性不限于此公开。可以根据部分交替编程（PA_PGM）方式在非易失性存储器件620的选择的区域处编程控制数据或代码数据。

此外，将写的方式确定为与根据数据的属性的写的方式相反。例如，存储器控制器610a可以按完全交替编程（FA_PGM）方式在元数据区域621处编程诸如元数据的高度可靠的数据。当写请求的数据是用户数据时，存储器控制器610a可以按照部分交替编程（FA_PGM）方式在用户数据区域623处编程写请求的数据。

图16C是示出图16A和16B中描述的编程方法的流程图。将参考图16B描述用于根据写请求的数据的属性确定编程模式的编程方法。

在操作S310中，可以接收写请求。例如，可以从外部设备要求写操作，或者可以通过在存储器控制器610a处周期性地产生的代码数据的更新来要求写操作。存储器控制器610a可以检测写请求以准备写操作。

在操作S320中，存储器控制器610a可以判断写请求的数据的属性。从外部设备提供的多媒体数据或声源数据可以被确定为用户数据。另一方面，与存储器系统610a相关联的代码数据或控制信息可以被确定为元数据。

在操作S330中，该方法可以根据写请求的数据的属性分成不同的编程过程。例如，当写请求的数据是用户数据而不是元数据时，该方法进行到操作S340。当写请求的数据是元数据时，该方法进行到操作S350。

在操作S340中，存储器控制器610a可以控制非易失性存储器件620a以使得根据完全交替编程方式在用户数据区域623的存储器块处编程写请求的数据。

在操作S350中，存储器控制器610a可以控制非易失性存储器件620a以使得根据部分交替编程方式在元数据区域621块处编程写请求的数据。

当根据数据写操作的属性存取选择的存储器单元时，可以根据数据的高状态来辩别数据的完整性。

图17A是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图。参考图17A，存储器系统600b可以包括存储器控制器610b和非易失性存储器件620b。这里，非易失性存储器件620b可以是垂直非易失性存储器件，其包括沿与基板垂直的方向形成的单元串。替换地，非易失性存储器件620b可以是平面非易失性存储器件，其包括与基板平行地形成的单元串。替换地，非易失性存储器件620b可以由图1中的非易失性存储器件100或图10中的非易失性存储器件400形成。

存储器控制器610b可以根据来自外部设备（例如主机）的写请求存取非易失性存储器件620b。存储器控制器610b可以根据写请求的数据的电源管理模式确定编程模式。例如，存储器控制器610b可以基于与突然断电条件（以下，称为SPO）相关联的主机的电源管理模式来确定写请求的数据的写模式。即，在SPO被激活的情况下，存储器控制器610b可以控制非易失性存储器件620b按照完全交替编程（FA_PGM）方式编程写请求的数据。完全交替编程（FA_PGM）方式可以适合于应对在编程操作期间产生的SPO。其原因在于，基于为编程提供的页被备份的假定执行完全交替编程操作。当SPO被解除（inactivate）时，存储器控制器610b可以控制非易失性存储器件620b按照部分交替编程（PA_PGM）方式编程写请求的数据。

存储器控制器610b可以控制非易失性存储器件620b基于各种控制信息以及电源管理模式按照PA_PGM或FA_PGM方式编程数据。

图17B是示出图17A中的存储器系统的编程方法的流程图。可以根据电源管理模式（例如，SPO）确定写请求的数据的编程模式。

在操作S410中，针对数据的写请求，存储器控制器610b可以检测写请求以准备写操作。

在操作S420中，存储器控制器610b可以判断由主机确定的电源管理模式SPO是否被激活。这里，可以从主机的BIOS设置取得电力功率管理模式SPO。替换地，可以从主机的保险丝阵列取得电力功率管理模式SPO。

在操作S430中，该方法可以根据电源管理模式SPO是否被激活而分成不同的编程过程。例如，当电源管理模式SPO被激活时，该方法进行到操作S440，其中存储器控制器610b控制非易失性存储器件620b根据完全交替编程方式在选择的存储器块处编程写请求的数据。

当电源管理模式SPO被解除时，该方法进行到操作S450，其中存储器控制器610b控制非易失性存储器件620b根据部分交替编程方式在选择的存储器块处编程写请求的数据。

图18是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图。参考图18，存储器系统600c可以包括存储器控制器610c和非易失性存储器件620c。这里，非易失性存储器件620c可以是垂直非易失性存储器件，其包括沿与基板垂直的方向形成的单元串。替换地，非易失性存储器件620c可以是平面非易失性存储器件，其包括与基板平行地形成的单元串。非易失性存储器件620c可以是被配置为以完全交替编程（FA_PGM）方式编程多个页部分的存储器件。

存储器控制器610c可以根据来自外部设备（或主机）的写请求存取非易失性存储器件620c。当写请求的数据的尺寸小于存储器块的尺寸时，存储器控制器610c可以控制非易失性存储器件520按照部分交替编程（PA_PGM）方式在选择的存储器块处编程写请求的数据。当写请求的数据的尺寸等于存储器块的尺寸时，存储器控制器610c可以控制非易失性存储器件520按照完全交替编程（FA_PGM）方式在选择的存储器块处编程写请求的数据。

与图10B相比，存储器控制器610c可以根据确定的编程模式提供编程地址序列。存储器控制器610c可以控制地址以使得按照完全交替编程（FA_PGM）方式和部分交替编程（PA_PGM）方式之一编程选择的存储器块。例如，存储器控制器610c可以提供第一加扰地址ADD以使得按照完全交替编程（FA_PGM）方式编程选择的存储器块中的行。替换地，存储器控制器610c可以提供第二加扰地址ADD'以使得按照部分交替编程（PA_PGM）方式编程选择的存储器块中的行。存储器控制器610c可以包括地址转译单元615c。

地址转译单元615c可以产生几个加扰地址集。例如，地址转译单元615c可以将第一加扰地址ADD切换到第二加扰地址ADD'以使得按完全交替编程（FA_PGM）方式选择行。替换地，地址转译单元615c可以将第二加扰地址ADD'切换到第一加扰地址ADD以使得按部分交替编程（FA_PGM）方式选择行。可以使用地址转译表或诸如固件的算法实现地址转译单元615c。

这里，即便在完全交替编程（FA_PGM）方式被应用于所有存储器块而没有单独的编程模式的情形下，本发明构思的编程方式也可以应用于非易失性存储器件620c。原因在于，存储器控制器610c在需要时通过行地址控制方案执行部分交替编程（PA_PGM）方式。

图19是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图。参考图19，存储器系统700可以包括存储器控制器710和由多芯片封装形成的非易失性存储器件720。

非易失性存储器件720可以包括多个非易失性存储器芯片721到723，每个非易失性存储器芯片具有多电平单元，每个多电平单元存储三比特或更多比特数据。多个非易失性存储器芯片721到723的每一个可以包括多个存储器块，每个存储器块具有沿与基板垂直或平行的方向形成的单元串。

存储器控制器710可以向多个非易失性存储器芯片721到723分配写请求的数据。当写请求的数据的尺寸小于非易失性存储器芯片的尺寸时，存储器控制器710可以采用本发明构思的部分交替编程（PA_PGM）方式。当写请求的数据的尺寸等于非易失性存储器芯片的尺寸时，可以根据本发明构思的完全交替编程（FA_PGM）方式编程选择的非易失性存储器芯片。

图20是示出图19中的非易失性存储器芯片的部分交替编程方法的表。参考图20，可以根据部分交替编程（PA_PGM）方式在选择的非易失性存储器芯片NVM Chip_i（i=1,2,…,3）的每个存储器块处编程数据。

可以按照交替编程方式在选择的非易失性存储器芯片NVM Chip_i的存储器块的每一个处写入三十二（32）页写数据（0到31）。此时，交替编程方式可以应用于除了第三页部分（或MSB页）以外的第一页部分（或LSB页）和第二页部分。可以在第一和第二页部分处交替地写入三十二（32）页数据。

在存储器块的第一和第二页部分处交替地写入32页的数据之后，可以顺序地在第三页部分（或MSB页）处写入剩余的写数据（32到38）。即，可以在顺序地而不是交替地选择的字线的情况下在第三页部分处编程剩余的写数据（32到38）。可以基于编程序列：WL<0>→WL<1>→WL<2>→WL<3>→WL<4>→WL<5>→WL<6>在选择的存储器块的第三页部分处编程剩余的写数据（32到38）。

对于本发明构思，部分交替编程方式可以以非易失性存储器芯片为单位应用。

图21显示示出用于在多个芯片处编程数据的情况的表。可以根据完全交替编程（FA_PGM）方式在非易失性存储器芯片NVM Chip_1、NVM Chip_2、和NVM Chip_3处编程数据。另一方面，可以将部分交替编程（PA_PGM）方式应用于包括没有被填充数据的页部分的非易失性存储器芯片NVMChip_4。

图22是示意性地示出根据本发明构思的另一个实施例的由多芯片封装形成的非易失性存储器件的框图。参考图22，存储器系统800包括存储器控制器810和由多芯片封装形成的非易失性存储器件820。非易失性存储器件820可以经由多个通道CH1到CHn与存储器控制器810交换数据。

多个（例如，m个）存储器件（NVM_11到NVM_1m）的每一个的输入输出端口（例如，8比特I/O端口）可以与第一通道CH1连接。剩余的通道CH2到CHn可以按照与参考第一通道CH1描述的方式相同的方式与存储器件822到823连接。

当在非易失性存储器件820处编程数据时，存储器控制器810可以确定通道单元和路径（way）单元是否应用部分交替编程（PA_PGM）方式。这里，术语“路径”可以用来指示在各个通道处同时选择的存储器件的数目。即，由通道和路径单元选择的非易失性存储器件的存储器块可以构成超级块。例如，从连接到第一通道CH1的存储器件NVM_11和连接到第二通道CH2的存储器件NVM_21中同时选择的存储器块可以构成超级块。该情况下，本发明构思的部分交替编程（PA_PGM）操作可以以超级块为单位执行。

图23A到23D是示出本发明构思的各种部分交替编程方式的图。

参考图23A，部分交替编程（PA_PGM）方式被应用于4比特多电平单元（MLC）。交替编程方式可以被应用于存储器块的第一到第三页部分，第一页到第三页。另一方面，可以根据字线次序在与MSB页对应的第四页部分处顺序地编程数据。

参考图23B，部分交替编程（PA_PGM）方式被应用于4比特多电平单元（MLC）。交替编程方式可以被应用于存储器块的第一和第二页部分。另一方面，可以根据字线次序在第三和第四页部分处顺序地编程数据。

参考图23C，部分交替编程（PA_PGM）方式被应用于3比特多电平单元（MLC）。然而，图23C中的部分交替编程（PA_PGM）方式可以应用于4比特多电平单元（MLC）。对于图23C中的部分交替编程（PA_PGM）方式，可以根据字线次序在存储器块的第一页部分处顺序地编程数据。另一方面，可以将交替编程方式应用于第二和第三页部分，第二页和第三页。

参考图23D，部分交替编程（PA_PGM）方式被应用于4比特多电平单元（MLC）。对于图23D中的部分交替编程（PA_PGM）方式，可以根据字线次序在存储器块的第一页和第二部分处顺序地编程数据。另一方面，可以将交替编程方式应用于第三和第四页部分。

本发明构思的部分交替编程（PA_PGM）方式的各个实施例的一部分可以在图23A到23D中示出。可以使用顺序编程方式和交替编程方式二者编程由多电平单元形成的存储器块。

图24A到24C是示出根据本发明构思的其他实施例的编程方法的图。图24A中，通过编程过程编程两个页部分。假定存储器块（或子块）包括与16条字线WL<0>到WL<15>连接的存储单元。此外，假定将要在存储器块处编程的数据由39个页（例如，39×4K字节/页）形成。

可以在第一和第二页部分处编程三十二（32）页的数据（0到31）。这里，可以在与字线WL<0>对应的第一和第二页部分处同时编程两页的数据（0,1）。即，可以在操作的编程时间段中在选择的存储器单元处编程两比特数据。同样，可以在与字线WL<1>对应的第一和第二页部分处同时编程两页的数据（2,3）。可以按照上述2比特编程方式编程与字线WL<0>到WL<15>对应的第一和第二页部分。

在编程第一和第二页部分之后，可以根据字线次序在第三页部分处顺序地编程剩余页的数据（32到38）。

可以通过根据上述编程方式编程数据来减少其MSB页部分被填充的存储单元的数目。即，在具有48页尺寸的3比特MLC存储器块处编程39页数据的情形下，如果应用本发明构思的编程方法，则与九行WL<7>到WL<15>对应的存储单元的第三页部分可以是空的。因而，可以显著地减少三个页部分被全部编程的几率。即，可以显著地减小编程干扰。

在第一和第二页部分被同时编程有2比特数据的条件下描述本发明构思。然而，本发明构思不限于此。即，可以顺序地编程第一页部分（第一页），并且可以在第二页部分（第二页）和第三页部分（第三页）处编程2比特数据。使用3比特多电平单元（MLC）描述本发明构思。然而，本发明构思可以应用于存储四比特或更多比特数据的多电平单元。即，被同时编程的比特的数目可以超过3。应用顺序编程方式的页部分的位置可以从LSB页到MSB页而不同地改变。

图24B和24C是示出在2比特并行编程操作和顺序编程操作中应用的1比特编程过程的图。图24B中，示出应用于图24A中示出的第一页部分和第二页部分的2比特编程方法。参考图24B，可以根据2比特编程方式将存储单元从擦除状态E0编程到四个状态E0、Q1、Q2、和Q3中的一个。

图24C中，示出应用于图24A中示出的第三页部分的1比特编程方法。参考图24C，当以比特为单元顺序地编程存储单元时，可以将存储单元从四个状态E0、Q1、Q2、和Q3编程到八个状态E0、P1、P2、P3、P4、P5、P6、和P7中的一个。

图25A和25D是示出将部分交替编程方式应用于多电平单元非易失性存储器件的情况的图。为了便于描述，将在328页数据被存储在由3比特多电平单元形成的四个存储器块BLK0到BLK3处的条件下描述本发明构思。

图25A中，示出按照完全交替编程（FA_PGM）方式将328页数据存储在四个存储器块BLK0到BLK3中的情况。首先，按照完全交替编程（FA_PGM）方式将288页数据存储在三个存储器块BLK0到BLK2处。可以按照其中依次选择字线的完全交替编程（FA_PGM）方式在剩余的存储器块BLK3处编程五十六（56）页数据。该情况下，可以执行编程操作直至对与字线WL<14>对应的存储单元的第一页部分、直至对与字线WL<13>对应的存储单元的第二页部分、以及直至对与字线WL<11>对应的存储单元的第三页部分。

在以完全交替编程（FA_PGM）方式在四个存储器块BLK0到BLK3处存储328页数据的情形下，可以从将要编程的目标中排除存储器块BLK3中的与20条字线对应的存储单元的最高页。

图25B中，示出按照部分交替编程（PA_PGM）方式将328页数据存储在四个存储器块BLK0到BLK3中的情况。可以按照交替编程方式在四个存储器块BLK0到BLK3处交替地编程两百六十五（265）页数据。剩余的72页数据可以被分成分别与存储器块BLK0到BLK3对应的18页数据的组，然后可以在对应的存储器块的第三页处顺序地编程每个18页数据的组。通过上述过程，可以按照部分交替编程（PA_PGM）方式在四个存储器块BLK0到BLK3处存储328页数据。该情况下，可以从将要编程的目标中排除每个存储器块中的与14条字线对应的存储单元的最高页。即，可以从将要编程的目标中排除总共56行。

图25C中，示出按照部分交替编程（PA_PGM）方式将328页数据存储在存储器块BLKi的四个存储器子块SB0到SB3中。可以按照交替编程方式在四个存储器子块SB0到SB3处交替地编程两百六十五（265）页数据。剩余的72页数据可以被分成分别与存储器子块SB0到SB3对应的18页数据的组，然后可以在对应的存储器子块的第三页处顺序地编程每个18页数据的组。

图25D中，示出按照部分交替编程（PA_PGM）方式将328页数据存储在包括四个存储器块BLK0到BLK3的超级块处。可以按照交替编程方式在超级块中的四个存储器块BLK0到BLK3处交替地编程两百六十五（265）页数据。可以从存储器块BLK0的第一字线WL<0>的第三页到存储器块BLK2的第8字线WL<7>的第三页顺序地编程剩余72页数据。

假定在四个存储器块BLK0到BLK3处编程相同容量的数据（例如，328页数据）。如果在该假设下使用部分交替编程方式，则与使用完全交替编程方式时相比，从将要编程的目标中排除的包括最高页的行的数目可以增加（例如，增加36行）。因而，当使用部分交替编程方式时，可以在存储器件的编程干扰或寿命方面获得更多的益处。

当从外部设备提供的写数据的尺寸小于存储器块的尺寸时，可以按照部分交替编程（PA_PGM）方式在选择的存储器块处编程写数据。当从外部设备提供的写数据的尺寸等于存储器块的尺寸时，存储器控制器510可以按照完全交替编程它（FA_PGM）方式在选择的存储器块处编程它。

当从外部设备提供的写数据的尺寸对应于多个存储器块的尺寸时，存储器控制器510可以按照完全交替编程（FA_PGM）方式在选择的存储器块的一部分处编程写数据，并且按照部分交替编程（PA_PGM）方式在选择的存储器块当中的没有被填充数据的剩余的一个存储器块处编程写数据。

如果输入具有与3个半存储器块对应的尺寸的写数据，则存储器控制器510可以根据完全交替编程方式编程与三个存储器块的尺寸对应的写数据，并且根据部分交替编程方式编程与半个存储器块的尺寸对应的写数据。该编程方法可以包括部分交替编程（PA_PGM）的优点和完全交替编程（FA_PGM）方式的优点二者。

这里，即便在完全交替编程（FA_PGM）方式被应用于所有存储器块而没有单独的编程模式的情况下，本发明构思的编程方式也可以应用于非易失性存储器件520。原因在于，存储器控制器510在需要时通过行地址控制方案执行部分交替编程（PA_PGM）方式。

在编程相同容量的数据的情形下，根据完全交替编程（FA_PGM）方式编程的存储器块中的包括填充的MSB页部分（例如，第三页）的行的数目可以相对增加。即，当根据完全交替编程（FA_PGM）方式执行编程操作时，与四条字线WL<12>到WL<15>对应的存储单元的第三页部分可以是空的。另一方面，如图7所示，与九条字线WL<7>到WL<15>对应的存储单元的第三页部分可以是空的。与使用完全交替编程（FA_PGM）方式时相比，使用部分交替编程（PA_PGM）方式时的编程干扰可以减小。

如上所述，可以通过最小化被编程到最高状态的存储单元的数目来减小编程干扰和存储单元的退化。因而，可以改善在非易失性存储器件处存储的数据的完整性。

图26是示出根据本发明构思的实施例的包括固态驱动器的用户设备的框图。参考图26，用户设备1000可以包括主机1100和固态驱动器（以下，称为SSD）1200。SSD1200可以包括SSD控制器1210、缓冲存储器1220、和非易失性存储器件1230。

SSD控制器1210可以提供主机1100与SSD1200之间的物理互连。SSD控制器1210可以提供与主机1100的总线格式对应的与SSD1200的接口。具体地，SSD控制器1210可以解码从主机1100提供的命令。SSD控制器1210可以根据解码结果存取非易失性存储器件1230。主机1100的总线格式可以包括USB（通用串行总线）、SCSI（小型计算机系统接口）、PCI Express、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行连接SCSI）等。

缓冲存储器1220可以临时存储从主机1100提供的写数据或从非易失性存储器件1230读出的数据。在针对主机1100的读请求高速缓存存在于非易失性存储器件1230中的数据的情形下，缓冲存储器1220可以支持将高速缓存的数据直接提供给主机1100的高速缓存功能。通常，主机1100的总线格式（例如，SATA或SAS）的数据传送速度可以高于SSD1200的存储器通道的数据传送速度。即，在主机1100的接口速度显著快的情况下，可以通过提供具有大的存储容量的缓冲存储器1220来减少由于速度差引起的性能下降。

缓冲存储器1220可以由同步DRAM形成以向用作辅助大容量存储器件的SSD1200提供足够的缓冲。然而，缓冲存储器1220不限于此公开。

非易失性存储器件1230可以被提供为SSD1200的存储介质。例如，非易失性存储器件1230可以由具有大的存储容量的垂直NAND闪速存储器件形成。非易失性存储器件1230可以由多个存储器件形成。该情况下，存储器件可以通过通道单元连接到SSD控制器1210。作为存储介质，非易失性存储器件1230可以由NAND闪速存储器形成。然而，非易失性存储器件1230不限于NAND闪速存储器件。例如，SSD1200的存储介质可以由PRAM、MRAM、ReRAM、FRAM、NOR闪速存储器等形成。此外，本发明构思可以应用于将不同类型的存储器件一起使用的存储器系统。非易失性存储器件1230可以被配置为基本上与图1描述的相同。

在SSD1200中，非易失性存储器件1230可以基本上与图1中的非易失性存储器件相同地操作。即，非易失性存储器件1230可以被配置为使用部分交替编程（PA_PGM）方式以选择的存储器单元（或，区域或空间）编程数据。因而，非易失性存储器件1230可以提供高的数据完整性。

图27是示意性地示出根据本发明构思的另一个实施例的存储器系统的框图。参考图27，存储器系统2000可以包括非易失性存储器2100和存储器控制器2200。

非易失性存储器2100可以被配置为基本上与图1或10中描述的相同，因而省略其描述。

存储器控制器2200可以被配置为控制非易失性存储器2100。SRAM2230可以被用作CPU2210的工作存储器。主机接口2220可以包括与存储器系统2000连接的主机的数据交换协议。ECC块2240可以被配置为检测和纠正包括在从非易失性存储器2100读出的数据中的错误。存储器接口2260可以与根据本发明构思的实施例的非易失性存储器2100进行接口连接。CPU2210可以执行用于存储器控制器2200的数据交换的总体控制操作。虽然图27中未示出，但是存储器系统2000还可以包括存储用于与主机进行接口连接的代码数据的ROM。

存储器控制器2200可以经由诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、IDE等接口协议之一与外部设备（例如，主机）通信。

在存储器系统2000中，非易失性存储器件2100可以基本上与图1中的非易失性存储器件相同地操作。即，非易失性存储器件2100可以被配置为使用部分交替编程（PA_PGM）方式以选择的存储器单元（或，区域或空间）编程数据。因而，非易失性存储器件2100可以提供高的数据完整性。

在示例实施例中，存储器系统2000可以被用作计算机、便携计算机、超移动PC（UMPC）、工作站、上网本、PDA、网络平板电脑、无线电话机、移动电话机、智能电话机、电子书、PMP（便携多媒体播放器）、数字相机、数字音频记录器/播放器、数字图片/视频记录器/播放器、便携游戏机、导航系统、黑盒、3维电视机、能够在无线环境中发送和接收消息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成电信网络的各种电子设备中的一个、RFID、和/或构成计算系统的各种电子设备之一。

图28是示出根据本发明构思的另一个实施例的数据存储设备的框图。参考图28，数据存储设备3000可以包括闪速存储器3100和闪速控制器3200。闪速控制器3200可以响应于从数据存储设备3000的外部输入的控制信号控制闪速存储器3100。

在数据存储设备3000中，闪速存储器3100可以基本上与图1中的非易失性存储器件相同地操作。即，闪速存储器3100可以被配置为使用部分交替编程（PA_PGM）方式以选择的存储器单元（或，区域或空间）编程数据。因而，闪速存储器3100可以提供高的数据完整性。

闪速控制器3200可以提供外部设备与闪速存储器3100之间的接口。数据存储设备3000可以是存储卡设备、SSD设备、多媒体卡设备、SD设备、记忆棒设备、HDD设备、混合驱动器设备、或USB闪速设备。例如，数据存储设备3000可以是满足用于使用诸如数字相机、个人计算机等的用户设备的标准的卡。

图29是示出根据本发明构思的实施例的包括闪速存储器件的计算系统的框图。计算系统4000可以包括闪速存储器件4100、存储器控制器4200、诸如基带芯片组的调制解调器4300、微处理器4500、和用户接口4600。元件4200、4300、4500、和4600可以电连接到总线4400。

图29中的闪速存储器件4100可以基本上与图1中的非易失性存储器件相同地操作。即，闪速存储器件4100可以被配置为使用部分交替编程（PA_PGM）方式以选择的存储器单元（或，区域或空间）编程数据。因而，闪速存储器件4100可以提供高的数据完整性。

如果计算系统4000是移动设备，则它还可以包括为计算系统4000供电的电池4700。虽然图29中未示出，但是计算系统还可以包括应用芯片组、相机图像处理器（CIS）、移动DRAM等。存储器控制器4200和闪速存储器件4100可以构成使用非易失性存储器存储数据的固态驱动器/盘（SSD）。

非易失性存储器件或存储器控制器可以通过从诸如封装上封装（PoP）、球栅阵列（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDI2P）、晶片封装中的管芯、晶片模板中的管芯、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料度量方形扁平封装（MQFP）、薄方形扁平封装（TQFP）、小外形（SOIC）、收缩的小外形封装（SSOP）、薄的小外形（TSOP）、封装中系统（SIP）、多芯片封装（MCP）、晶片级制造封装（WFP）、晶片级处理堆封装（WSP）等各种类型的封装中选择的一种包装。

虽然已经参考示范性实施例描述本发明构思，但是本领域技术人员不难理解，可以做出各种变更和修改而不脱离本发明的精神和范围。因而，应当理解，上述实施例不是限制性的，而是说明性的。

Claims (36)

1.一种用于编程非易失性存储器单元的方法，该非易失性存储器单元包括与多条字线相关联的多电平存储单元，该方法包括：

以交替的次序选择所述字线用于在与所选择的字线相关联的第一页部分和第二页部分处编程第一数据；

根据所述交替的次序在与所选择的字线相关联的第一页部分和第二页部分处编程第一数据；

以顺序的次序选择所述字线用于在与所选择的字线相关联的第三页部分处编程第二数据；以及

根据所述顺序的次序在与所选择的字线相关联的第三页部分处编程第二数据。

2.如权利要求1所述的方法，其中以顺序的次序选择所述字线进一步包括：

从邻近于地选择线的字线开始逐一选择所述字线。

3.如权利要求1所述的方法，其中第一页部分和第三页部分之一对应于多电平存储单元的LSB页部分。

4.如权利要求1所述的方法，其中该非易失性存储器单元包括存储器块，并且其中该存储器块是擦除单位。

5.一种用于编程非易失性存储器单元的方法，该非易失性存储器单元包括与多条字线相关联的多电平存储单元，该方法包括：

以交替的次序选择所述字线用于编程第一数据；

根据所述交替的次序在所选择的字线的低页处编程第一数据；

以顺序的次序选择所述字线用于编程第二数据；以及

根据所述顺序的次序在所选择的字线的高页处编程第二数据。

6.如权利要求5所述的方法，其中以顺序的次序选择所述字线进一步包括：从邻近于地选择线的字线开始逐一选择所述字线。

7.如权利要求5所述的方法，其中该非易失性存储器单元包括存储器块，并且其中该存储器块是擦除单位。

8.一种用于编程非易失性存储器件的方法，该非易失性存储器件包括与多条字线相关联的多电平存储单元，该方法包括：

从控制器接收第一地址序列中的第一地址；

根据第一地址序列编程与所述多条字线当中的所选择的第一多条字线相关联的至少两个页部分；

从控制器接收第二地址序列中的第二地址；以及

根据第二地址序列编程与所述多条字线当中的所选择的第二多条字线相关联的另一个页部分。

9.如权利要求8所述的方法，其中第一地址序列包括其中在至少一条低字线的至少一个高比特之前编程至少一条高字线的至少一个低比特的序列。

10.如权利要求8所述的方法，进一步包括：在根据第一地址序列编程所述至少两个页部分之后，根据第二地址序列编程所述另一个页部分。

11.如权利要求8所述的方法，进一步包括：在根据第一地址序列编程所述至少两个页部分之前，根据第二地址序列编程所述另一个页部分。

12.如权利要求8所述的方法，进一步包括：在使用第二地址序列的编程操作期间，在与所述多条字线之一相关联的至少两个页部分中同时编程数据。

13.一种非易失性存储器件，包括：

存储单元阵列，包括将要以页为单位编程的多电平单元；

页缓冲器，连接到该存储单元阵列的位线；

行译码器，经由字线连接到该存储单元阵列；以及

控制逻辑，被配置为控制该页缓冲器和该行译码器在选择的存储器单元中的多个页部分处编程数据，

其中，当写数据小于所述选择的存储器单元的存储容量时，该控制逻辑被配置为控制该页缓冲器和该行译码器按照第一加扰方式编程所述多个页部分中的至少两个页部分并且按照第二加扰方式编程所述多个页部分中的至少另一个页部分。

14.如权利要求13所述的非易失性存储器件，其中所述至少另一个页部分对应于MSB页部分或LSB页部分。

15.如权利要求13所述的非易失性存储器件，其中第一加扰方式是其中交替地选择所述字线以编程所述至少两个页部分的方式。

16.如权利要求13所述的非易失性存储器件，其中当所述写数据等于所述选择的存储器单元的存储容量时，该控制逻辑被配置为控制该页缓冲器或该行译码器根据第一加扰方式和第二加扰方式之一在所述多个页部分处编程所述写数据。

17.如权利要求13所述的非易失性存储器件，其中该控制逻辑被配置为根据从外部设备提供的编程模式选择第一加扰方式和第二加扰方式之一。

18.一种存储器系统，包括：

非易失性存储器件，被配置为根据多种编程模式编程写数据，其中该非易失性存储器件被配置为根据部分交替编程模式以交替编程次序编程选择的存储器块的至少两个低页部分并且以顺序编程次序编程至少一个高页部分，并且其中该非易失性存储器件被配置为根据完全交替编程模式以交替编程次序在所述选择的存储器块的所述至少两个低页部分和所述至少一个高页部分处编程所述写数据；以及

存储器控制器，被配置为响应于所述写数据的属性控制该非易失性存储器件，以使得该非易失性存储器件被配置为按照部分交替编程模式和完全交替编程模式之一编程所述写数据。

19.如权利要求18所述的存储器控制器，其中当所述写数据的属性对应于元数据时，该存储器控制器被配置为控制该非易失性存储器件按照部分交替编程模式在元数据区域处编程所述写数据。

20.如权利要求19所述的存储器控制器，其中当所述写数据的属性对应于用户数据时，该存储器控制器被配置为控制该非易失性存储器件按照完全交替编程模式在用户数据区域处编程所述写数据。

21.如权利要求18所述的存储器控制器，其中当所述写数据的属性对应于元数据时，该存储器控制器被配置为控制该非易失性存储器件按照完全交替编程模式在元数据区域处编程所述写数据。

22.如权利要求21所述的存储器控制器，其中当所述写数据的属性对应于用户数据时，该存储器控制器被配置为控制该非易失性存储器件按照部分交替编程模式在用户数据区域处编程所述写数据。

23.一种存储器系统，包括：

非易失性存储器件，被配置为根据多种编程模式编程写数据，其中该非易失性存储器件被配置为根据部分交替编程模式以交替编程次序编程选择的存储器块的至少两个低页部分并且以顺序编程次序编程至少一个高页部分，并且其中该非易失性存储器件被配置为根据完全交替编程模式以交替编程次序在所述选择的存储器块的所述至少两个低页部分和所述至少一个高页部分处编程所述写数据；以及

存储器控制器，被配置为响应于电源管理模式控制该非易失性存储器件，以使得该非易失性存储器件被配置为按照部分交替编程模式和完全交替编程模式之一编程所述写数据。

24.如权利要求23所述的存储器系统，其中该存储器控制器被配置为从主机的BIOS信息或保险丝偏移信息取得所述电源管理模式。

25.如权利要求23所述的存储器系统，其中当所述电源管理模式与突然断电条件相关联时，该存储器控制器被配置为控制该非易失性存储器件按照所述完全交替编程模式在所述选择的存储区域处编程所述写数据。

26.如权利要求25所述的存储器系统，其中当所述电源管理模式不与突然断电条件相关联时，该存储器控制器被配置为控制该非易失性存储器件按照部分交替编程模式在所述选择的存储区域处编程所述写数据。

27.一种用于编程非易失性存储器件的方法，该非易失性存储器件包括连接到多个行并且以页为单位编程的多电平存储单元，该方法包括：

以其中交替地选择所述行的交替编程方式在选择的存储器单元的至少两个页部分中编程第一数据；以及

以其中根据布置次序选择所述行的顺序编程方式在所述选择的存储器单元的至少另一个页部分中编程第二数据。

28.如权利要求27所述的方法，其中所述至少另一个页部分包括MSB页部分或LSB页部分。

29.如权利要求27所述的方法，其中该非易失性存储器件包括具有沿与基板垂直的方向形成的多个单元串的单元阵列。

30.如权利要求27所述的方法，其中所述选择的存储器单元对应于该非易失性存储器件的擦除单位。

31.如权利要求27所述的方法，其中所述选择的存储器单元由通过串选择线选择的多个单元串形成。

32.如权利要求27所述的方法，其中该非易失性存储器件包括多个存储器芯片；并且

其中所述选择的存储器单元对应于所述多个存储器芯片之一。

33.如权利要求27所述的方法，其中该非易失性存储器件包括连接到多个通道的多个存储器件；并且

其中所述选择的存储器单元对应于与至少两个存储器块对应的通道单元或超级块单元，并且其中该方法进一步包括：

通过所述多个通道从所述多个存储器件当中的不同的存储器件中同时选择所述至少两个存储器块。

34.一种用于编程非易失性存储器件的方法，该非易失性存储器件包括与多条字线连接并且以页为单位编程的多电平存储单元，该方法包括：

接收用于向该非易失性存储器件提供编程模式的命令；

接收在数据选通信号的双边沿处同步的写数据；

基于所述编程模式，根据第一地址序列次序在与所述多条字线当中的选择的字线相关联的第一和第二页部分处编程所述写数据；以及

基于所述编程模式，根据第二地址序列次序在与所述多条字线当中的所述选择的字线相关联的第三页部分处编程所述写数据。

35.如权利要求34所述的方法，进一步包括：基于所述编程模式确定用于编程所述写数据的第一和第二地址序列。

36.如权利要求34所述的方法，其中所述编程模式与部分交替编程序列相关联。

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