JP2010198252A - 不揮発メモリ装置、不揮発メモリの書込み方法、及び不揮発メモリ書込みプログラム - Google Patents

Abstract

【課題】不揮発メモリの書込みエラーが発生しても、トータルの処理時間を変えずに、書込み処理を完了させることができるようにする。
【解決手段】共通のデータバス及びアドレスバスに、特性の異なる第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２と第２の不揮発性メモリ素子（ＳＬＣ−ＮＡＮＤメモし）１０３が接続されている。二重化書込み回路１０６は、ＣＰＵ１０１からの二重化信号（イネーブル信号）に基づいて、第１の不揮発メモリ１０２と第２の不揮発性メモリ素子１０３を同時に選択し、第１の不揮発メモリ１０２へデータを書込むときに、第２の不揮発性メモリ素子１０３へ二重化したデータを書込む。
【選択図】図２

Description

この発明は、携帯端末や情報端末等の電子端末装置に搭載されて用いられる不揮発メモリ装置、不揮発メモリの書込み方法、及びその方法をコンピュータに実行させる不揮発メモリ書込みプログラムに関する。

携帯端末や情報端末等の電子端末装置では、システムのブート（起動）に必要なプログラムやアプリケーションプログラム等は不揮発メモリに格納されている。つまり、携帯端末や情報端末等の電子端末装置に不揮発メモリ及び関連部品を搭載すれば、電子端末装置の電源を投入するだけで、ＣＰＵ（中央演算処理装置）が不揮発メモリからシステムのブートに必要なプログラムを所定のアドレスから順次読み出し、このシステムが自動的にブートする仕組みになっている。また、システムがブートした後に動作する各種のアプリケーションプログラム等も、同様に、不揮発メモリの所定のアドレスに格納されていて、順次読み出して所定の処理が実行されるようになっている。

また、携帯端末や情報端末等の電子端末装置は、可搬性及び電池寿命が重要な商品価値となるため、近年、これらのプログラムは、小型で大容量化が比較的容易であり、かつ、消費電力が低いＭＬＣ（Multi Level Cell）−ＮＡＮＤメモリと呼ばれる不揮発メモリに格納されている。なお、ＭＬＣ−ＮＡＮＤメモリとＳＬＣ−ＮＡＮＤメモリの書込みコマンド等は、互換性が保たれたものも知られている。

また、不揮発メモリの所定のライトアドレスに対応するメモリ領域にライトデータを格納し、リード要求時には、リードアドレスに対応するメモリ領域のデータから多数決によりリードデータを読み出す技術も開示されている（例えば、特許文献１参照）。この技術によれば、不揮発メモリ自体にデータの多重化機能を持たせ、メモリ部がデータを記憶するメモリ領域を１つのメモリアドレス当りに３個以上割り当てているため、データの多重化を一切意識せずにライト要求されたデータを多重化して記憶することができる。さらに、このように多重化されたデータは、リードアドレスに対応してリードデータとして適宜に読み出すことができる。

特開２００８−０９７４０３号公報

しかしながら、上述のＭＬＣ−ＮＡＮＤメモリは、メモリのプロセス微細化に伴って、プログラムの書込み／削除の書き換え可能回数の著しい低下や、プログラムの書込みエラーの発生頻度が高い等、書込みデータにおける信頼性の面からみて、不揮発メモリとしての性能低下の傾向が見られる。
また、ＭＬＣ−ＮＡＮＤメモリは、１つのメモリセルのしきい値（Ｖｔ）を多段階に書き分ける必要があるので、書込み時間がＳＬＣ（Single Level Cell）−ＮＡＮＤメモリに比べて５〜１０倍程度長くなる傾向がある。
つまり、不揮発メモリへの書込み時間が長くなると、必然的に書込み処理中の電源断（電池切れ）に対するリスクも高くなってくる。

また、携帯端末や情報端末等の電子端末装置におけるシステムのブートに必要なプログラムやアプリケーションプログラムは、ファームウェアのバージョンアップの際にプログラムの更新（再書込み）を行う必要がある。例えば、携帯端末の通信機能を用いてプログラムデータをダウンロードして、システムのブートに必要なプログラムやアプリケーションプログラムの更新等が行われている。このようなプログラムの更新時に、不揮発メモリの書込みエラーの発生や書込みの途中で電源断が発生すると、システムのブートやアプリケーションの動作ができなくなる虞があり、不揮発メモリへの書込みの信頼性を確保できなくなる。

また、特許文献１に記載の技術では、データの多重化を一切意識せずに、このデータを多重化して記憶することができるという利点はある。しかしながら、不揮発メモリの書込みエラーの発生や書込みの途中で電源断が発生した場合には、再書込みのために処理時間が長くなると共に、システムのブートやアプリケーションの動作ができなくなる等の問題は依然として存在する。

この発明は、上述の事情に鑑みてなされたもので、メモリの書込みエラーが発生してもトータル処理時間を変えずに書込み処理を完了できる不揮発メモリ装置、不揮発メモリの書込み方法、及びその方法をコンピュータに実行させるプログラムを提供することを第１の目的としている。
さらに、メモリへの書込み時間を短くして書込み処理中の電源断によるデータロスのリスクを低減できる不揮発メモリ装置、不揮発メモリの書込み方法、及びその方法をコンピュータに実行させるプログラムを提供することを第２の目的としている。

上記目的を達成するために、この発明の第１の構成は、不揮発メモリ装置に係り、共通のデータバス及びアドレスバスに接続された、動作原理、アクセス方式、又は素子構造の相違に起因する記憶容量及び信頼性の異なる第１及び第２の不揮発メモリと、これら第１及び第２の不揮発メモリを一括選択し、これら第１及び第２の不揮発メモリへデータの二重化書込みを行う二重化書込み手段とを備えてなることを特徴としている。

この発明の第２の構成は、不揮発メモリへ冗長的にデータを書込む不揮発メモリへの書込み方法に係り、共通のデータバス及びアドレスバスに接続された、動作原理、アクセス方式、又は素子構造の相違に起因する記憶容量及び信頼性の異なる第１及び第２の不揮発メモリを同時に選択する第１のステップと、一括選択された前記第１及び第２の不揮発メモリへデータの二重化書込みを行う第２のステップとを有してなることを特徴としている。

この発明の第３の構成は、不揮発メモリ書込みプログラムに係り、共通のデータバス及びアドレスバスに接続された、動作原理、アクセス方式、又は素子構造の相違に起因する記憶容量及び信頼性の異なる第１及び第２の不揮発メモリを一括選択する第１のステップと、一括選択された前記第１及び第２の不揮発メモリへデータの二重化書込みを行う第２のステップとを有してなる不揮発メモリの書込み方法をコンピュータに実行させることを特徴としている。

この発明の構成によれば、大容量であるが信頼性の低い第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）へデータ書込みを行う際に、小容量であるが信頼性の比較的高い第２の不揮発メモリ（ＳＬＣ−ＮＡＮＤメモリ）を補助メモリとしてデータ書込みを二重化して実施しているため、第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）側で書込みエラーが発生しても、処理を停止させる必要がない。しかも、第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）と第２の不揮発メモリ（ＳＬＣ−ＮＡＮＤメモリ）を並行してデータの書込みを行っているので、トータルの書込み時間が長くなることもない。

この発明の実施形態に適用される電子端末装置のシステム構成を示すブロック図である。 この発明の第１の実施形態に係る不揮発メモリ装置の回路構成を示すブロック図である。 図２に示す二重化書込み回路１０６の真理値表を示す図である。 図２に示す不揮発メモリ装置１１０のＣＰＵ１０１が書込みモードの判定を行う処理の流れを示すフローチャートである。 図４の続きのフローであって、不揮発メモリ装置１１０のＣＰＵ１０１が不揮発メモリに書込みを行う処理の流れを示すフローチャートである。 図５の続きのフローであって、不揮発メモリ装置１１０のＣＰＵ１０１が不揮発メモリへの書込みを終了したか否かを判定する処理の流れを示すフローチャートである。 図５及び図６のフローチャートの動作で二重化書込みモード（Ｍｏｄｅ＝１）が設定されている場合の各信号をタイミングチャートで示した図である。

すなわち、携帯端末や情報端末等の電子端末装置で、大容量のＭＬＣ−ＮＡＮＤメモリ等の比較的信頼性の低い不揮発メモリを使用する場合に、小容量で信頼性の高いＳＬＣ−ＮＡＮＤメモリを補助的に使用する。このとき、電子端末装置のシステムにとって重要なデータを書込む際に、これら２つのデバイス（ＭＬＣ−ＮＡＮＤメモリ及びＳＬＣ−ＮＡＮＤメモリ）に同時にデータを二重化して書込むことで、ＭＬＣ−ＮＡＮＤメモリの書込みエラーが発生したときに生じる、書込み処理の遅延とデータ化けによるデータロスを防止する。したがって、この発明の不揮発メモリ装置では、ＭＬＣ−ＮＡＮＤメモリとＳＬＣ−ＮＡＮＤメモリの２つのデバイスに同時に書込みを行う手段を設けることにより、より安定した信頼性の高いシステムを実現することができる。

実施形態１

以下、図面を参照して、この発明の実施形態について詳細に説明する。
図１は、この発明の第１の実施形態に適用される電子端末装置のシステム構成を示すブロック図である。電子端末装置１００は、システム全体の制御を行うＣＰＵ１０１と、システムのブートコードやプログラムコードが格納されている大容量のＭＬＣ−ＮＡＮＤメモリである第１の不揮発メモリ１０２と、小容量のＳＬＣ−ＮＡＮＤメモリである第２の不揮発メモリ１０３と、アプリケーションを動作させるためのＤＲＡＭである揮発メモリ素子１０４と、各種センサや無線回路やＬＣＤやキー入出力装置等からなる周辺回路１０５とを備えて構成されている。

電子端末装置１００のシステムでは、ブート時において、第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２に格納されているデバイスプログラムやアプリケーションプログラム等が、揮発メモリ素子（ＤＲＡＭ）１０５に展開される。そして、ＣＰＵ１０１が、揮発メモリ素子１０５上でアプリケーションプログラムを実行する仕組みになっている。また、ＣＰＵ１０１は、アプリケーションプログラムの記述にしたがって、様々な周辺回路１０５を制御することにより、電子端末装置１００に求められる各種の機能を実現している。なお、電子端末装置１００が携帯端末や情報端末である場合は、可搬性と電池寿命が重要な商品価値となるため、各種のアプリケーションプログラムやユーザデータは、小型かつ大容量であって消費電力の少ない第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２に格納している。

また、電子端末装置１００のシステムのブートに必要な起動プログラムやアプリケーションプログラムは、それらのプログラムの更新（再書込み）処理が必要となる場合がある。例えば、製品出荷後に判明したプログラムミスの修正や、アプリケーションプログラムへの機能追加等を行う場合は、電子端末装置１００の通信機能を用いてプログラムデータをダウンロードして更新処理が行われる。この場合、プログラムコードが格納されている第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２を書き換えることになる。このとき、第１の不揮発メモリ１０２に対する書込み中のエラーの発生や、書込み途中に電源断（電池切れ）が発生すると、電子端末装置１００のシステムのブートやアプリケーションプログラムの動作ができなくなる可能性があるので、第１の不揮発メモリ１０２の書込み信頼性を確保することが重要である。

このため、この実施形態の不揮発メモリ装置は、電子端末装置１００にとって重要なデータを第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２に書き込む場合に、信頼性の高い小容量の第２の不揮発メモリ（ＳＬＣ−ＮＡＮＤメモリ）１０３にも、同時刻に同じ情報の書込みを行ってデータを二重化する処理を実施している。

このとき、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３は、相互の書込みコマンドに互換性があるものを選択して使用している。また、書込みデータの入力時には、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３の２つのデバイスをマルチセレクトすることで、両者に同時にデータ転送を実施している。また、一般的にＮＡＮＤメモリの書込み時間については、ＭＬＣ−ＮＡＮＤメモリはＳＬＣ−ＮＡＮＤメモリに比べ５〜１０倍程度長いため、第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２の書込み時間内に、第２の不揮発メモリ（ＳＬＣ−ＮＡＮＤメモリ）１０３の書込み処理を終了させることができるため、データを二重化して書込んでも書込み実行時間が長くなることはない。

また、温度センサが半導体デバイスの高温を検出したときには、この半導体デバイスのジャンクションリークが増加するので、不揮発メモリにとっては書込みを行う条件が厳しくなっている。この結果、不揮発メモリに書込みエラーが発生する可能性が高くなる。このため、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３でデータを二重化しておくことにより、第１の不揮発メモリ１０２に書込みエラーが発生した場合でも、第２の不揮発メモリ１０３のデータが正常に書込まれていれば、書込み処理を中断することがないので、電子端末装置１００のシステム全体の安定性を高めることができる。

さらに、電子端末装置１００の電池残量が少ない場合には、不揮発メモリへの書込み途中で電源断を生じる可能性が高くなるため、不揮発メモリに対する書込み時間は短いほど、書込み中の電源断によるデータロスのリスクを低減させることができる。このため、書込み時間の短いＳＬＣ−ＮＡＮＤメモリを第２の不揮発メモリ１０３として、データ二重化書込み用のバックアップ用の不揮発メモリとして利用している。このようにして、デバイス温度や電池残量等の状況をモニタしながら、この発明の不揮発メモリ装置が、必要に応じて２つの不揮発メモリへの書込み処理を実行することにより、携帯端末や情報端末等の電子端末装置におけるシステム全体の安定性を高めることができる。

次に、この発明の第１の実施形態である不揮発メモリ装置について詳細に説明する。図２は、この発明の第１の実施形態に係る不揮発メモリ装置の回路構成を示すブロック図である。図２において、図１の構成部分と同一の各部については、図１と同一の符合を付してその説明を省略又は簡略化する。不揮発メモリ装置１１０は、ＣＰＵ１０１、第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤメモリ）１０２、第２の不揮発メモリ（ＳＬＣ−ＮＡＮＤメモリ）１０３、二重化書込み回路１０６、電池残量モニタ１０７、及び温度センサ１０８を備えて構成されている。

ＣＰＵ１０１は、第１の不揮発メモリ１０２及び第２の不揮発メモリ１０３のデータの読み出し／書込みを行うために、次のような信号を生成する。すなわち、第１の不揮発メモリ１０２を選択するための第１のチップセレクト信号（＃ＣＳ１信号）、第２の不揮発メモリ１０３を選択するための第２のチップセレクト信号（＃ＣＳ２信号）、第１の不揮発メモリ１０２及び第２の不揮発メモリ１０３への書込みを制御するためのＷＲＩＴＥ信号（＃Ｗ信号）、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３の読み出しを制御するためのＲＥＡＤ信号（＃Ｒ信号）、不揮発メモリの番地指定のためのアドレス信号とデータ信号とが複合化されたアドレスデータバス信号（ＡＤ信号）、及びシステムが第１の不揮発メモリ１０２への書込みデータを二重化するための二重化書込みイネーブル信号（＃ＤＰＬ信号）である。

上記ＣＰＵ１０１の各信号のうち、第1の不揮発メモリ１０２と第２の不揮発メモリ１０３との間で、＃Ｗ信号、＃Ｒ信号、及びＡＤ信号は共通に接続されている。また、ＣＰＵ１０１の各信号のうち、二重化書込みイネーブル信号である＃ＤＰＬ信号は、＃ＣＳ１信号及び＃ＣＳ２信号と供に二重化書込み回路１０６に接続されている。また、二重化書込み回路１０６の出力信号である＃ＣＳ２＿Ｄ信号は、第２の不揮発メモリ１０３のチップセレクト信号として接続されている。

二重化書込み回路１０６は、入力信号としてＣＰＵ１０１の出力する二重化書込みイネーブル信号＃ＤＰＬと、第１の不揮発メモリ１０２を選択するためのチップセレクト信号（＃ＣＳ１信号）、及び第２の不揮発メモリ１０３を選択するためのチップセレクト信号（＃ＣＳ２信号）が接続されている。また、出力信号は、第２の不揮発メモリ１０３をセレクトするための＃ＣＳ２＿Ｄ信号である。

図２に示す二重化書込み回路１０６は、ＯＲ回路１０６ａとＡＮＤ回路１０６ｂとによって構成されている。ＯＲ回路１０６ａは、＃ＣＳ１信号と＃ＤＰＬ信号の２入力信号のうち少なくとも１つの信号が非活性（Ｈｉｇｈ）であれば、この出力信号は非活性（Ｈｉｇｈ）である。また、ＡＮＤ回路１０６ｂは、ＯＲ回路１０６ａの出力信号が非活性（Ｈｉｇｈ）のときに、入力信号である＃ＣＳ２信号の論理記号が出力信号である＃ＣＳ２＿Ｄ信号の論理記号にそのまま反映される。つまり、＃ＤＰＬ信号が非活性（Ｈｉｇｈ）であれば、ＯＲ回路１０６ａの出力信号は非活性（Ｈｉｇｈ）であるので、ＡＮＤ回路１０６ｂの出力信号である＃ＣＳ２＿Ｄ信号は、このＡＮＤ回路１０６ｂの入力信号である＃ＣＳ２信号が非活性（Ｈｉｇｈ）のときは非活性（Ｈｉｇｈ）となり、入力信号である＃ＣＳ２信号が活性化（Ｌｏｗ）のときは活性化（Ｌｏｗ）となる。

図３は、図２に示す二重化書込み回路１０６の真理値表を示す図である。上述した論理記号の関係に従えば、＃ＤＰＬ信号が非活性（Ｈｉｇｈ：Ｈ）の場合は、二重化書込み回路１０６の出力信号である＃ＣＳ２＿Ｄ信号は、＃ＣＳ２信号の論理を維持する。したがって、ＣＰＵ１０１から第２の不揮発メモリ１０３を選択した場合は、そのまま、第２の不揮発メモリ１０３を選択するためのチップセレクト信号である＃ＣＳ２信号によって、第２の不揮発メモリ１０３を選択することになる。

また、＃ＤＰＬ信号が活性化（Ｌｏｗ）した場合は、二重化書込み回路１０６の出力信号である＃ＣＳ２＿Ｄ信号は、＃ＣＳ１信号が活性化（Ｌｏｗ）した場合でも活性化（Ｌｏｗ）となるので、第１の不揮発メモリ１０２を選択するためのチップセレクト信号である＃ＣＳ１信号が活性化（Ｌｏｗ）したときは、第２の不揮発メモリ１０３へ入力される＃ＣＳ２＿Ｄ信号も＃ＣＳ１信号として活性化（Ｌｏｗ）される。この結果、ＣＰＵ１０１から第１の不揮発メモリ１０２を選択した場合は、第２の不揮発メモリ１０３もマルチセレクトで選択されることになる。

また、電池残量モニタ１０７は、電池切れによるシステム電源断の可能性を判定するための信号を作り出しており、電池残量が少なくなると電池残量モニタ１０７から出力されるＶ信号は活性化（Ｈｉｇｈ）する。また、温度センサ１０８は、電子端末装置１００の温度をモニタするセンサであって、高温を検出すると温度センサ１０８から出力されるＴ信号は活性化（Ｈｉｇｈ）する。これらのＶ信号とＴ信号は共にＣＰＵ１０１に入力される。

図４は、図２に示す不揮発メモリ装置１１０のＣＰＵ１０１が書込みモードの判定を行う処理の流れを示すフローチャートである。したがって、図４のフローチャートを参照しながら、不揮発メモリ装置１１０が行うデータ二重化書込み時において、ＣＰＵ１０１が第１の不揮発メモリ１０２への書込み判定を行う処理の手順を説明する。すなわち、このフローチャートでは、不揮発メモリ装置１１０が書込みモードを二重化書込みで行うか、通常の書込みを行うかを判定する処理の流れを示している。これらの処理の流れは全てソフトウェア処理によって行われる。

まず、第１の不揮発メモリ１０２に対して書込み要求が発生すると、不揮発メモリ装置１１０のＣＰＵ１０１において書込みモードの判定処理が開始される（ステップＳ１０１）。次に、ＣＰＵ１０１は、書込みデータの重要度が高いか否かを判定する（ステップＳ１０２）。ここで、例えば、システムブート用のプログラムの書込み等であれば重要度が高いと判断して（ステップＳ１０２でＹｅｓ）、二重化書込みモードで実施するためにフラグを“Ｍｏｄｅ＝１”に設定する（ステップＳ１０６）。

一方、ステップＳ１０２の判定処理において、重要度が比較的低いデータの書込みである場合は、重要度が低いと判断して（ステップＳ１０２でＮｏ）、電池残量モニタ１０７の出力信号Ｖは正常値であるか否かを判定し（ステップＳ１０３）、出力信号Ｖが異常値であれば（ステップＳ１０３でＮｏ）、二重化書込みモードで実施するためにフラグを“Ｍｏｄｅ＝１”に設定する（ステップＳ１０６）。

一方、ステップＳ１０３の判定処理において、電池残量モニタ１０７の出力信号Ｖが正常値であれば（ステップＳ１０３でＹｅｓ）、温度センサ１０８の検出温度Ｔは正常値であるか否かを判定し（ステップＳ１０４）、検出温度Ｔが異常値であれば（（ステップＳ１０４でＮｏ）、二重化書込みモードで実施するためにフラグを“Ｍｏｄｅ＝１”に設定する（ステップＳ１０６）。

また、ステップＳ１０４の判定処理において、温度センサ１０８の検出温度Ｔが正常値であれば、すなわち、電池残量モニタ１０７の出力信号Ｖ及び温度センサ１０８の検出温度Ｔが共に正常値であれば（ステップＳ１０４でＹｅｓ）、通常の書込みモードで実施するためにフラグを”Ｍｏｄｅ＝０”に設定する（ステップＳ１０５）。すなわち、上述のステップＳ１０３からステップＳ１０６の処理において、電池残量モニタ１０７の出力信号Ｖは正常か（ステップＳ１０３）、温度センサの検出温度Ｔは正常か（ステップＳ１０４）の判定結果において、何れかが正常でない場合は、二重化書込みモードで実施するためにフラグをＭｏｄｅ＝１に設定している（ステップＳ１０６）。

図５は、図４の続きのフローであって、不揮発メモリ装置１１０のＣＰＵ１０１が不揮発メモリに書込みを行う処理の流れを示すフローチャートである。すなわち、図４のフローチャートにおいて書込みモードの判定処理が終了すると、図５のフローチャートにおいて、不揮発メモリ装置１１０のＣＰＵ１０１は、不揮発メモリへの書込み開始処理を始める（ステップＳ２０１）。

まず、不揮発メモリ装置１１０のＣＰＵ１０１は、第１の不揮発メモリ１０２の書込みスタートコマンドと、書込み開始アドレスとを指定する（ステップＳ２０２）、次に、図４のフローチャートのステップＳ１０６で設定した二重化書込みモード（（Ｍｏｄｅ＝１）であるか否かをフラグによって判定する（ステップＳ２０３）。

ここで、二重化書込みモード（Ｍｏｄｅ＝１）である場合は（ステップＳ２０３でＹｅｓ）、第２の不揮発メモリ１０３の書込みスタートコマンドと書込み開始アドレスを指定する（ステップＳ２０４）、次に、二重化書込みイネーブル信号（二重化信号）を活性化（＃ＤＰＬ＝Ｌｏｗ）して（ステップＳ２０５）、第１の不揮発メモリ１０２へのデータ書込みを行う（ステップＳ２０６）。

一方、ステップＳ２０３において二重化書込みモードでない場合（Ｍｏｄｅ＝０）は（ステップＳ２０３でＮｏ）、第２の不揮発メモリ１０３の書込み処理は実施せず、そのまま、第１の不揮発メモリ１０２へのデータの書込みを行う（ステップＳ２０６）。ここでのデータの書込みはデータのサイズにもよるが、概ね、数千回から数万回のデータ入力を行う。このようにして、最終データを入力し終えるまで繰り返してデータ入力を行い（ステップＳ２０６⇔ステップＳ２０７）、最終データを入力し終えたら（ステップＳ２０７でＹｅｓ）、データ入力の完了を示すコマンドをメモリに対して発行する（ステップＳ２０８）。次に、二重化書込みイネーブル信号を非活性化（＃ＤＰＬ＝Ｈｉｇｈ）する（ステップＳ２０９）。

上述の二重化書込みモード（Ｍｏｄｅ＝１）の場合において、データ書込みからデータ入力完了コマンドの発行までは（ステップＳ２０６〜Ｓ２０８）は、＃ＤＰＬ信号がＨであるかＬであるかが異なるだけで、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３をマルチに選択していても、二重化書込みを行わない場合とＣＰＵの処理時間は全く同じになる。

図６は、図５の続きのフローであって、不揮発メモリ装置１１０のＣＰＵ１０１が不揮発メモリへの書込みを終了したか否かを判定する処理の流れを示すフローチャートである。すなわち、図６は、図５のフローにおいて、ＣＰＵ１０１からの書込みデータ入力完了後に、不揮発メモリ内でのプログラム処理が完了したか否かをチェックするフローを示している。

まず、ＣＰＵ１０１は、現在、二重化書込みモード（Ｍｏｄｅ＝１）であるか否かを判定し（ステップＳ３０１）、二重化書込みモード（Ｍｏｄｅ＝１）であれば（ステップＳ３０１でＹｅｓ）、第２の不揮発メモリ１０３のプログラムが終了したか否かを判定する（ステップＳ３０２）。ここで、プログラムが終了したか否かの判定方法は、第２の不揮発メモリ１０３内のレジスタを読み出すこと等によって、処理中であるか終了したかを判別できるようになっている。

そして、第２の不揮発メモリ１０３のプログラムが終了したと判定されたならば（ステップＳ３０２でＹｅｓ）、ＣＰＵ１０１は、第１の不揮発メモリ１０２のプログラムが終了したか否かの判定を行う（ステップＳ３０３）。また、ステップＳ３０１の二重化書込みモードであるか否かの判定において、二重化書込みモードでない（Ｍｏｄｅ＝０）場合は（ステップＳ３０１でＮｏ）、第１の不揮発メモリ１０２についてのみ、プログラムが終了したか否かの判定を行う（ステップＳ３０３）。このようにして、ステップＳ３０３においてプログラムが終了すると（ステップＳ３０３でＹｅｓ）、全ての書込み処理が終了する（ステップＳ３０４）。

ここで、第２の不揮発メモリ（ＳＬＣ−ＮＡＮＤ）１０３のプログラム終了判定の後に、第１の不揮発メモリ（ＭＬＣ−ＮＡＮＤ）１０２の判定を行う理由は、前述した通り、一般的にＮＡＮＤメモリのプログラム処理時間は、ＭＬＣ−ＮＡＮＤメモリの場合はＳＬＣ−ＮＡＮＤメモリに比べて５〜１０倍程度長いことによるものである。つまり、２つのＮＡＮＤメモリの書込みプログラムは同時動作となり、第１の不揮発メモリ１０２のプログラム処理時間内に、第２の不揮発メモリ１０３のプログラムは処理を終了するため、図６に示す処理の順序で書込み判定を行うことにより、プログラム処理の実行時間は変わらない。

図７は、図５及び図６のフローチャートの動作で二重化書込みモード（Ｍｏｄｅ＝１）が設定されている場合の各信号のタイミングチャートで示した図であり、横軸に時間、縦軸に各信号の動作レベルを示している。

図７において、時間Ｔ３０２の間で、第１の不揮発メモリ１０２に対する書込み開始コマンド（ＣＳ１）と開始アドレス（ＣＳ１）の指定を行っている。このとき、第１の不揮発メモリ１０２は、ＣＰＵ１０１から出力される＃ＣＳ１信号及び＃Ｗ信号のＬｏｗパルスでＡＤ信号のコマンド及びアドレスを取り込む。つまり、時間Ｔ３０２の間において、図の白抜き部分のＡＤ信号でコマンド及びアドレスを取り込んでいる。

次に、時間Ｔ３０４の間で、第２の不揮発メモリ１０３に対する書込み開始コマンド（ＣＳ２）と開始アドレス（ＣＳ２）の指定を行っている。このとき、第２の不揮発メモリ１０３は、ＣＰＵ１０１から出力される＃ＣＳ２信号を受けて、図２の二重化書込み回路１０６が出力する＃ＣＳ２＿Ｄ＝＃ＣＳ２のＬｏｗパルス及び＃Ｗ信号のＬｏｗパルスでＡＤ信号のコマンド及びアドレスを取り込む。つまり、時間Ｔ３０４の間において、図の白抜き部分のＡＤ信号でコマンド及びアドレスを取り込んでいる。

さらに、時間Ｔ３０５の間において、二重化書込みモードになって＃ＤＰＬ信号が活性化（＃ＤＰＬ＝Ｌｏｗ）する。そして、この信号（つまり、＃ＤＰＬ＝Ｌｏｗの信号）を受けて、二重化書込み回路１０６の出力信号は、＃ＣＳ２＿Ｄの論理信号が＃ＣＳ１となる。

ここで、時間Ｔ３０６の間はデータ書込みの時間であるが、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３は、マルチセレクトの状態で書込みデータを取り込んでいる。すなわち、＃ＣＳ１信号と＃Ｗ信号のＬｏｗパルスでＡＤ信号のデータを取り込んでいる。なお、時間Ｔ３０６の間は、データ量に応じて繰り返しデータの書込みを行う。例えば、数１千回から数万回に亘ってデータの書込みを繰り返す。

次に、時間Ｔ３０８の間において、データ書込み終了のコマンドによって、第１の不揮発メモリ１０２と第２の不揮発メモリ１０３は、マルチセレクトの状態でコマンドを取り込む。すなわち、＃ＣＳ１信号のＬｏｗパルスと＃Ｗ信号のＬｏｗパルスでＡＤ信号のコマンドを取り込む。つまり、時間Ｔ３０８の間において、図の白抜き部分のＡＤ信号でコマンドを取り込んでいる。

次に、時刻Ｔ３０９に達すると、二重化書込みモードを解除して、＃ＤＰＬ信号が非活性（＃ＤＰＬ＝Ｈｉｇｈ）となる。この＃ＤＰＬ信号の非活性（＃ＤＰＬ＝Ｈｉｇｈ）信号を受けて、二重化書込み回路１０６の出力信号である＃ＣＳ２＿Ｄの論理信号は＃ＣＳ２となる。

以上述べたように、この実施形態に係る不揮発メモリ装置によれば、携帯端末や情報端末等の電子端末装置において、ＭＬＣ−ＮＡＮＤメモリへの書込みを行う際に、信頼性の比較的高いＳＬＣ−ＮＡＮＤメモリと併用してデータ書込みを二重化して実施するため、ＭＬＣ−ＮＡＮＤメモリ側で書込みエラーが発生しても、処理を停止させる必要がない。この結果、例えば、携帯端末の通信機能を用いてプログラムデータをダウンロードし、更新する場合においても再ダウンロードを行う必要がなくなり、通信コストを抑えることができる。

また、この実施形態に係る不揮発メモリ装置によれば、全ての書込み処理が完了した後にシステムがアイドル状態になったとき、エラーの発生したＭＬＣ−ＮＡＮＤメモリの領域は、ＭＬＣ−ＮＡＮＤメモリの別領域にＳＬＣ−ＮＡＮＤからデータが書き戻される。このとき、エラーの発生したＭＬＣ−ＮＡＮＤメモリの領域と二重化されたＳＬＣ−ＮＡＮＤメモリの領域はテーブルで管理されている。なお、データがＭＬＣ−ＮＡＮＤメモリに書き戻された後は、ＳＬＣ−ＮＡＮＤメモリの領域は消去を行う。すなわち、ＳＬＣ−ＮＡＮＤメモリの不要なデータを消去することによって二重化書込みに再利用することができるので、ＳＬＣ−ＮＡＮＤメモリの容量を小さくすることができる。

また、ＭＬＣ−ＮＡＮＤメモリへの書込みを行う際に、書込み時間の短いＳＬＣ−ＮＡＮＤメモリとデータ書込みを二重化して実施するために、全体の書込み処理時間は二重化しない場合と同時時間で処理することができる。さらに、書込み処理中に不意の電源断が発生した場合でも、ＳＬＣ−ＮＡＮＤメモリ側の書込み処理は、ＭＬＣ−ＮＡＮＤメモリよりも速いため、書込み失敗のリスクを軽減することができる。すなわち、第１の実施形態の例では、ＭＬＣ−ＮＡＮＤメモリとＳＬＣ−ＮＡＮＤメモリの書込み時間が５〜１０倍程異なるため、書込み中において不意に電源断に遭遇してデータを失うリスクを１／５〜１／１０とすることができ、システム全体の信頼性を向上させることができる。

また、上述の特許文献１の技術では、書込み時において３個以上の同じ特性のデバイスに多重化して書込み、読み出し時において３個以上のデバイスの読み出し値から、多数決で０又は１のデータを決定するもので、複数のデバイスに同時に書込みを行う点では共通性がある。しかしながら、この技術では、必要なメモリ容量の３倍以上のメモリを搭載する必要がありコストが非常に高くなる。

ところが、この実施形態の不揮発メモリ装置によれば、異なる特性を持つ２つのデバイス（大容量なＭＬＣ−ＮＡＮＤメモリと、小容量で信頼性が高く、かつ書込み速度の速いＳＬＣ−ＮＡＮＤメモリ）を同時に書込むことで、書込みの信頼性を確保しながらコストを抑えることができる。例えば、必要なメモリ容量が４Ｇｂｉｔである場合、上述の特許文献１の技術では、１２Ｇｂｉｔ（＝４Ｇｂｉｔ×３）以上のメモリが必要であるのに対し、この実施形態に係る不揮発メモリ装置によれば、ＭＬＣ−ＮＡＮＤメモリの４Ｇｂｉｔに対し、例えば、一回のプログラムダウンロードで書き込む可能性のある最大メモリ容量で１／１６の２５６ＭｂｉｔのＳＬＣ−ＮＡＮＤを追加したとしても、４．２５Ｇｂｉｔ（＝４Ｇｂｉｔ＋２５６Ｍｂｉｔ））のメモリを搭載すれば良いので、結果的にメモリコストが大幅に抑えられる。

例えば、増加メモリについては、上述の特許文献１の技術では、＋８Ｇｂｉｔであるのに対して、この実施形態の不揮発メモリ装置の構成によれば、＋２５６Ｍｂｉｔである。したがって、価格換算すると、この実施形態に係る不揮発メモリ装置は、上述の特許文献１の技術に比べて１６分の１のコストとなる。

また、この実施形態の不揮発メモリ装置の構成によれば、制御回路も簡易で小さくなる。つまり、ＳＬＣ−ＮＡＮＤメモリを小容量にできる理由は、エラーの発生したＭＬＣ−ＮＡＮＤメモリの情報を書き戻した後、ＳＬＣ−ＮＡＮＤメモリは消去して再利用することができるためである。

さらに、この実施形態に係る不揮発メモリ装置によれば、電子端末装置の電池残量モニタ出力や、電子端末装置の温度モニタ出力から得られる装置情報に基づいて、書込み中の電源断のリスクや、高温時の書込みによる書込みエラーのリスクを判定し、不揮発メモリ書込み装置の回路を使用しているので、システムの信頼性をさらに向上させることができる。

実施形態２

次に、この発明の第２の実施形態である不揮発メモリ装置について説明する。上述の第１の実施形態では、一般的なＮＡＮＤフラッシュメモリを用いた場合の例を示したが、これに代えて、異なる特性を持つものの、コマンドに互換性のある複数の不揮発メモリデバイスを用いて不揮発メモリ装置を実現させることもできる。

すなわち、第２の実施形態として、図１の第１の不揮発メモリ１０２を大容量のＭＬＣ−ＮＯＲフラッシュメモリとし、図１の第２の不揮発メモリ１０３を小容量のＳＬＣ−ＮＯＲフラッシュメモリとすることができる。動作は、上述の第１の実施形態で述べたと略同様である。ＭＬＣ−ＮＯＲフラッシュメモリは、ＳＬＣ−ＮＯＲフラッシュよりも書込み時間が長いため、不意の電源断によるデータの喪失のリスクが高いものの、ＳＬＣ−ＮＯＲフラッシュは、書込み時間が短いので、上記した第１の実施形態で述べたと略同様の効果を得ることができる。

実施形態３

次に、この発明の第３の実施形態である不揮発性メモリ装置について説明する。第３の実施形態としては、図１の第１の不揮発メモリ１０２をＮＯＲフラッシュメモリ、図１の第２の不揮発メモリ１０３をＰＣＭメモリ（相変化メモリ）とすることができる。動作は、上述の第１の実施形態で述べた不揮発性メモリ装置と略同様である。ＮＯＲフラッシュメモリは、ＰＣＭメモリよりも書込み時間が長いため、不意の電源断によるデータの喪失のリスクが高いが、ＰＣＭメモリは、書込み時間が非常に短いので、上述の第１の実施形態で述べたと略同様の効果を得ることができる。なお、上述の第１の実施形態、第２の実施形態、及び、この第３の実施形態においては、不揮発メモリの個数は２個以上であっても良い。

以上説明したように、上述の各種実施形態の不揮発メモリ装置は、携帯端末や情報端末等の電子端末装置において、大容量のＭＬＣ−ＮＡＮＤメモリに電子端末装置のシステムにとって重要なデータを書き込む際に、補助的な目的で搭載する小容量のＳＬＣ−ＮＡＮＤメモリにも、同時に、この重要なデータを書込むように構成されている。このとき、データ二重化回路は、ＭＬＣ−ＮＡＮＤメモリと同じデータバス上にＳＬＣ−ＮＡＮＤメモリを接続している。したがって、電子端末装置のシステムにとって重要なデータを書込む際に、ＣＰＵから二重化書込み信号をデータ二重化回路に伝達し、２つのデバイス（ＭＬＣ−ＮＡＮＤメモリとＳＬＣ−ＮＡＮＤメモリ）をマルチセレクトの状態にして書込みデータを２つのデバイスに伝達している。

なお、ＭＬＣ−ＮＡＮＤメモリとＳＬＣ−ＮＡＮＤメモリの書込みコマンド等は、互換性が保たれたものが、市場で販売されている。

また、上述の各種実施形態の不揮発メモリ装置によれば、書込みの結果、ＭＬＣ−ＮＡＮＤメモリ側にエラーが発生した場合でも、二重化したＳＬＣ−ＮＡＮＤメモリ側がエラーでなければ、そのまま次の書込み処理を継続することができる。これは、データが二重化されているために、ＭＬＣ−ＮＡＮＤメモリのデータに不正があっても、ＳＬＣ−ＮＡＮＤメモリの正しいデータを読み出すことができることによるものである。また、データの書込みはＭＬＣ−ＮＡＮＤメモリとＳＬＣ−ＮＡＮＤメモリは同時に実行するために処理時間は変わらない。すなわち、ＭＬＣ−ＮＡＮＤメモリに書込みエラーが発生しても、トータルの処理時間を変えずに書込み処理を完了させることができる。

また、上述の各種実施形態の不揮発メモリ装置によれば、ＭＬＣ−ＮＡＮＤメモリよりも書込み時間が短いＳＬＣ−ＮＡＮＤメモリで二重化書込みを行うため、電源断（電池切れ）によるデータロスのリスクが低くなる。すなわち、最終的には、ファームウェアのバージョンアップ等の全ての書込み処理が完了した後にファームウェアの動作の確認を行っている。エラーの発生したＭＬＣ−ＮＡＮＤの領域は、後でＳＬＣ−ＮＡＮＤメモリからＭＬＣ−ＮＡＮＤメモリへ書き戻しを行い、この後、ＳＬＣ−ＮＡＮＤメモリで使用した領域の消去を行う。このため、ＳＬＣ−ＮＡＮＤメモリを消去して二重化書込みに再利用されるため、ＳＬＣ−ＮＡＮＤメモリのメモリ容量は小さくすることができる。

また、ＳＬＣ−ＮＡＮＤメモリで二重化書込みを行うメリットは、ＭＬＣ−ＮＡＮＤメモリよりもプログラムの書込み／削除の書き換え可能回数が多くなり、書込みエラーの発生頻度が低くなって書込み時間が短くなるためである。

なお、前述した不揮発メモリ書込み方法は、コンピュータがプログラム読み込むことによって実現される。したがって、上述の不揮発メモリ書込み方法の各処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、前述した各処理が行われる。ここで、コンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（Compact Disk−Red Only Memory）、ＤＶＤ−ＲＯＭ（Digital Versatile Disk−Red Only Memory）、半導体メモリ等をいう。
以上、この発明の実施形態を、図面を参照して詳述してきたが、この発明の具体的に構成は、これらの実施形態に限られるものではなく、この発明の趣旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。例えば、このプログラムを通信回線によって外部のコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。また、二重化書込みに限らず、必要に応じて、三重化以上の多重化書込みにしても良い。

この発明の不揮発メモリ装置は、特性の異なる２つの不揮発メモリに同じデータを二重化して書込むため、通信の信頼性が高い電子端末装置等に有効に利用することができる。

１００ 電子端末装置
１０１ ＣＰＵ（演算処理装置）
１０２ 第１の揮発メモリ素子
１０３ 第２の揮発メモリ素子
１０４ 揮発メモリ素子
１０５ 周辺回路
１０６ 二重化書込み回路
１０６ａ ＯＲ回路
１０６ｂ ＡＮＤ回路
１０７ 電池残量モニタ
１０８ 温度センサ
１１０ 不揮発メモリ装置

Claims (15)

1. 共通のデータバス及びアドレスバスに接続された、動作原理、アクセス方式、又は素子構造の相違に起因する記憶容量及び信頼性の異なる第１及び第２の不揮発メモリと、
   これら第１及び第２の不揮発メモリを一括選択し、これら第１及び第２の不揮発メモリへデータの二重化書込みを行う二重化書込み手段とを備えてなることを特徴とする不揮発メモリ装置。
2. 前記二重化書込み手段は、前記第１及び第２の不揮発メモリの間で互換性のある二重化書込み信号の入力を受けると、同一データを前記第１及び第２の不揮発メモリへ書込むことを特徴とする請求項1記載の不揮発メモリ装置。
3. 前記第１の不揮発メモリは、大容量で、かつ信頼性が比較的低いメモリからなると共に、前記第２の不揮発メモリは、小容量で、かつ信頼性が比較的高いメモリからなり、前記第1の不揮発メモリへ書込むデータを二重化して書込むための補助メモリとして機能することを特徴とする請求項１又は２記載の不揮発メモリ装置。
4. 前記第２の不揮発メモリは、前記第1の不揮発メモリよりもデータの書込み速度が速いことを特徴とする請求項１、２又は３記載の不揮発メモリ装置。
5. 前記第２の不揮発メモリは、前記第1の不揮発メモリよりも、プログラムの書込み／削除の書き換え可能回数が多いメモリであることを特徴とする請求項１乃至４の何れか一に記載の不揮発メモリ装置。
6. 前記二重化書込み手段は、演算処理装置からの前記二重化書込み信号に基づいて、前記第1の不揮発メモリへ書込むデータを前記第２の不揮発メモリへ二重化して書込むことを特徴とする請求項１乃至５の何れか一に記載の不揮発メモリ装置。
7. 前記演算処理装置は、前記第１及び第２の不揮発メモリの雰囲気温度が所定の温度より高いときに前記二重化書込み信号を生成することを特徴とする請求項６記載の不揮発メモリ装置。
8. 前記演算処理装置は、前記第１及び第２の不揮発メモリに電源を供給する電池の残容量が所定のレベルよりも低下したときに前記二重化書込み信号を生成することを特徴とする請求項６記載の不揮発メモリ装置。
9. 前記第1の不揮発メモリが、ＭＬＣ−ＮＡＮＤフラッシュメモリ、ＭＬＣ−ＮＯＲフラッシュメモリ、又はＮＯＲフラッシュメモリからなると共に、
   前記第２の不揮発メモリが、ＳＬＣ−ＮＡＮＤフラッシュメモリ、ＳＬＣ−ＮＯＲフラッシュメモリ、又はＰＣＭメモリからなることを特徴とする請求項１乃至８の何れか一に記載の不揮発メモリ装置。
10. 不揮発メモリへ冗長的にデータを書込む不揮発メモリへの書込み方法であって、
    共通のデータバス及びアドレスバスに接続された、動作原理、アクセス方式、又は素子構造の相違に起因する記憶容量及び信頼性の異なる第１及び第２の不揮発メモリを一括選択する第１のステップと、
    一括選択された前記第１及び第２の不揮発メモリへデータの二重化書込みを行う第２のステップとを有してなることを特徴とする不揮発メモリの書込み方法。
11. 不揮発メモリへ冗長的にデータを書込む不揮発メモリへの書込み方法であって、
    共通のデータバス及びアドレスバスに接続された、動作原理、アクセス方式、又は素子構造の相違に起因する記憶容量及び信頼性の異なる第１及び第２の不揮発メモリを一括選択する第１のステップと、
    書込みデータの重要度のレベルを判定する第２のステップと、
    前記書込みデータの重要度のレベルが高いときに、前記第１及び第２の不揮発メモリへの二重化書込みモードを設定する第３のステップと、
    前記第１及び第２の不揮発メモリに対して互換性のある書込みコマンドを指定する第４のステップと、
    前記書込みコマンドに基づいて、二重化書込み用のイネーブル信号を活性化する第５のステップと、
    前記イネーブル信号に基づいて、前記第１及び第２の不揮発メモリに対してデータの二重書込みを行う第６のステップとを有してなることを特徴とする不揮発メモリの書込み方法。
12. 前記第１の不揮発メモリは、大容量で、かつ信頼性が比較的低いメモリからなると共に、前記第２の不揮発メモリは、小容量で、かつ信頼性が比較的高いメモリからなり、前記第1の不揮発メモリへ書込むデータを二重化して書込むための補助メモリとして機能することを特徴とする請求項１０又は１１記載の不揮発メモリの書込み方法。
13. 前記第２の不揮発メモリは、前記第１の不揮発メモリよりもデータの書込み速度が速いことを特徴とする請求項１０、１１又は１２記載の不揮発メモリの書込み方法。
14. 前記第２の不揮発メモリは、前記第1の不揮発メモリよりも、プログラムの書込み／削除の書き換え可能回数が多いメモリであることを特徴とする請求項１０乃至１３の何れか一に記載の不揮発メモリの書込み方法。
15. 請求項１０乃至１４の何れか一に記載の不揮発メモリへの書込み方法をコンピュータに実行させる不揮発メモリ書込みプログラム。

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