CN106126437A - 存储系统 - Google Patents

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Abstract

一种存储系统包括：多个存储器件；以及控制器，适用于根据预设划分电压来将从主机施加的多个命令划分成第一组命令和第二组命令，分别将第一组命令和第二组命令储存在第一储存空间和第二储存空间中，以及根据预设改变参考来将第一组命令和第二组命令交替地提供给多个存储器件。

Description

存储系统
相关申请的交叉引用
本申请要求2015年5月07日提交给韩国知识产权局的申请号为10-2015-0063641的韩国专利申请的优先权，其公开通过引用整体合并于此。
技术领域
示例性实施例涉及一种半导体设计技术，更具体地，涉及一种能够有效地处理从主机输入的命令的存储系统。
背景技术
计算环境范例已经变为能够随时随地使用普适计算系统。由于这个原因，便携式电子设备(诸如，移动电话、数字照相机和笔记本电脑)的使用已经快速增加。这些便携式电子设备通常使用具有存储器件(即，数据储存设备)的存储系统。数据储存设备用作便携式电子设备的主存储器件或辅助存储器件。
因为使用存储器件的数据储存设备不具有移动部件，因此使用存储器件的数据储存设备提供优异的稳定性、耐久性、高信息访问速度和低功耗。具有这些优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
各种实施例针对一种能够将命令交替地提供至多个存储器件的存储系统。
在实施例中，一种存储系统可以包括：多个存储器件；以及控制器，适用于：根据预设划分参考来将从主机施加的多个命令划分成第一组命令和第二组命令，分别将第一组命令和第二组命令储存在第一储存空间和第二储存空间中，以及根据预设改变参考来将第一组命令和第二组命令交替地提供至多个存储器件。
控制器可以包括：命令确定单元，适用于根据预设划分参考来将多个命令划分成第一组命令和第二组命令；以及改变操作控制单元，适用于根据预设改变参考来将第一组命令和第二组命令交替地提供至多个存储器件。
第一组命令可以包括不改变多个存储器件中的数据的物理状态的一个或更多个命令，而第二组命令可以包括改变多个存储器件中的数据的物理状态的一个或更多个命令。
第一组命令可以包括用于读取储存在多个存储器件中的数据的一个或更多个命令，而第二组命令可以包括用于将数据写入至多个存储器件中以及擦除多个存储器件中的数据的一个或更多个命令。
改变操作控制单元可以包括：改变信号发生部，适用于产生改变信号，改变信号的状态根据预设改变参考来在第一状态与第二状态之间确定，预设改变参考基于从第一命令储存单元和第二命令储存单元中的每个提供的命令的信息来确定；第一操作控制部，适用于响应于具有第一状态的改变信号而通过提供储存在第一命令储存单元中的第一组命令来控制多个存储器件的相应操作；以及第二操作控制部，适用于响应于具有第二状态的改变信号而通过提供储存在第二命令储存单元中的第二组命令来控制多个存储器件的相应操作。
命令的信息可以包括第一信息和第二信息。第一信息至少可以包括关于储存在第一命令储存单元中的第一组命令的数目的信息，以及关于第一组命令中的哪一个命令具有最高优先级并且占用多个存储器件中的哪一个存储器件多长时间的信息。第二信息至少可以包括关于储存在第二命令储存单元中的第二组命令的数目的信息，以及关于第二组命令中的哪一个命令具有最高优先级并且占用多个存储器件中的哪一个存储器件多长时间的信息。改变信号发生部可以确定改变信号的状态，使得多个存储器件并行操作并且具有相对短的操作时间的命令被首先提供至多个存储器件。
改变信号发生部可以对应于储存在第一命令储存单元和第二命令储存单元中的第一组命令和第二组命令来将是针对预设时间的第一状态和第二状态中的一个的改变信号的状态改变为第一状态和第二状态中的另一个状态，而不管第一信息和第二信息如何。
第一操作控制部和第二操作控制部中的每个可以在改变信号的状态对应于其并且第一操作控制部和第二操作控制部中的另一个对应于储存在第一命令储存单元和第二命令储存单元中的第一组命令和第二组命令而完成对多个存储器件的控制时，开始执行对多个存储器件的控制。
多个命令可以被分类为第一类型的命令和第二类型的命令。第一类型的命令可以不需要多个存储器件的操作完成结果。第二类型的命令可以需要多个存储器件的操作完成结果，作为对其的响应。第一操作控制部和第二操作控制部中的每个可以在其将第一类型的命令提供给多个存储器件时，完成对多个存储器件的控制。第一操作控制部和第二操作控制部中的每个可以在其将第二类型的命令提供给多个存储器件并且改变操作控制单元进一步从多个存储器件接收到操作完成响应时，完成对多个存储器件的控制。
第二类型的命令可以包括若干子命令。在响应于包括在第二类型的命令中的每个子命令的每个操作由多个存储器件完成时，第一操作控制部和第二操作控制部中的每个可以完成对多个存储器件的控制。
在实施例中，一种存储系统可以包括：N(N是大于2的整数)个存储器件；以及控制器，适用于：根据与来自主机的M(M是大于1的整数)个命令一起提供的N个存储器件的地址来将从主机施加的M个命令划分成N组命令，分别将N组命令储存在N个命令储存空间中，以及根据预设改变参考来将N组命令交替地提供至N个存储器件。
控制器可以包括：命令确定单元，适用于根据地址来将M个命令划分成N组命令；以及改变操作控制单元，适用于根据预设改变参考来将N组命令交替地提供至N个存储器件。
N组命令可以分别对应于N个存储器件。
改变操作控制单元可以包括：改变信号发生部，适用于产生改变信号，改变信号的状态根据预设改变参考来在N个状态之中确定，预设改变参考基于从N个命令储存空间中的每个提供的命令的信息来确定；以及N个操作控制部，适用于分别响应于N个状态的改变信号而通过提供分别储存在N个命令储存单元中的N组命令来控制N个存储器件的相应操作。
命令的信息可以包括N个信息。N个信息中的每个至少可以包括关于储存在对应命令储存单元中的对应组命令的数目的信息，以及关于对应组命令中的哪一个命令具有最高优先级并且占用N个存储器件中的哪一个存储器件多长时间的信息。改变信号发生部可以确定改变信号的状态，使得具有相对短的操作时间的命令被首先提供至多个存储器件。
改变信号发生部可以对应于储存在N个命令储存单元中的N组命令之中的两个或更多个来将是针对预设时间的N个状态之中的一个的改变信号的状态改变为N个状态之中的另一个状态，而不管N个信息如何。
N个操作控制部中的每个可以在改变信号的状态对应于其并且N个操作控制部之中的另一个对应于储存在N个命令储存单元中的N个组命令之中的两个或更多个而完成对多个存储器件的控制时，开始执行对N个存储器件的控制。
多个命令可以被分类为第一类型的命令和第二类型的命令。第一类型的命令可以不需要N个存储器件的操作完成结果。第二类型的命令可以需要N个存储器件的操作完成结果，作为对其的响应。N个操作控制部中的每个可以在其将第一类型的命令提供给N个存储器件时，完成对N个存储器件的控制。N个操作控制部中的每个可以在其将第二类型的命令提供给多个存储器件并且改变操作控制单元进一步从N个存储器件接收到操作完成响应时，完成对N个存储器件的控制。
第二类型的命令可以包括若干子命令。当响应于包括在第二类型的命令中的每个子命令的每个操作由多个存储器件完成时，第一操作控制部和第二操作控制部中的每个可以完成对多个存储器件的控制。
根据实施例，从主机输入的命令根据预设划分参考来划分并且被储存在不同的空间中，以及储存在不同的空间中的命令根据预设改变参考来交替地提供至多个存储器件。
由此，提供的优点是从主机输入的命令可以在最有效的时间被提供至多个存储器件。
此外，提供的优点是可以最小化多个存储器件的空闲时间。
附图说明
图1是图示根据实施例的包括存储系统的数据处理系统的示图。
图2是图示图1中所示的存储系统中的存储器件的示图。
图3是图示根据实施例的存储器件中的存储块的电路图。
图4至图11是示意性地图示图2中所示的存储器件的示图。
图12是图示根据实施例的存储系统的框图。
图13是图示根据另一实施例的存储系统的框图。
图14是图示具有若干子命令的单个命令的示例的示图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
图1是图示根据实施例的包括存储系统的数据处理系统的框图。
参照图1，数据处理系统100可以包括主机102和存储系统110。
例如，主机102可以包括诸如移动电话、MP3播放器和膝上计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪的电子设备。
存储系统110可以响应于来自主机102的请求而操作，具体地，储存要被主机102访问的数据。换句话说，存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意一种来实施。存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型快闪(CF)卡、智能媒体(SM)卡和记忆棒等的各种类型的储存设备中的任意一种来实施。
用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM))来实施。
存储系统110可以包括储存要被主机102访问的数据的存储器件150以及可以控制存储器件150中的数据的储存的控制器130。
控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至一个半导体器件中并且配置固态驱动器(SSD)。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。
控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。控制器130和存储卡150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。
再例如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板(web tablet)、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件中的一种。
存储系统110的存储器件150在电源被中断时可以保持储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。
存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130可以控制存储器件150的全部操作(诸如读取操作、写入操作、编程操作和擦除操作)。
详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。
主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行附件SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。
ECC单元138可以在读取操作期间检测和校正从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。
ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。
PMU 140可以为控制器130提供电源并管理电源，即，为包括在控制器130中的组成元件提供电源并管理电源。
NFC 142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号并且在处理器134的控制下处理数据。
存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。
存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的数据以用于读取操作和写入操作。为了储存数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。
处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制存储器件150的写入操作或读取操作。处理器134可以驱动被称为快闪转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可以被包括在处理器134中，并且可以执行存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)以及对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，由于NAND逻辑函数的特性，因此在写入操作期间(例如，在编程操作期间)可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块。此外，由于编程失败而引起的坏块严重地恶化了具有3维(3D)层叠结构的存储器件150的利用效率和存储系统100的可靠性，因此需要可靠的坏块管理。
图2是图示图1中所示的存储器件150的示意图。
参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2M个页(2M PAGES)，本发明将不局限于该2M个页。多个页中的每个可以包括多个存储单元，多个字线电耦接至该多个存储单元。
此外，存储器件150可以包括根据在每个存储单元中可以储存或表示的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块的多个存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。
多个存储块210至240中的每个可以在写入操作期间储存主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。
图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。
参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST和SST之间。各个存储单元MC0至MCn-1可以由多电平单元(MLC)来配置，多电平单元(MLC)中的每个储存多位的数据信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示共源极线。
虽然图3作为示例示出了由NAND快闪存储单元配置的存储块152，但是注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以实现为NOR快闪存储器、其中组合至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至其中电荷储存层由电介质层配置的电荷俘获闪存(CTF)。
存储器件150的电压供应块310可以根据操作模式来提供要供应至相应字线的字线电压(例如，编程电压、读取电压和通过电压)以及要供应至块体(bulk)(例如，其中形成有存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的扇区或存储块中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。
存储器件150的读取/写入电路320可以由控制电路控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读取/写入电路320可以用作写入驱动器，写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。为此，读取/写入电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。
图4至图11是图示图1中所示的存储器件150的示意图。
图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。
参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。
各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和共源极线CSL。即，各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个共源极线CSL。
图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线I-I′截取的剖视图。
参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。
可以设置有衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p型杂质的硅材料，或者可以是p型阱(例如，袋型p阱)，并且包括围绕p型阱的n型阱。虽然假设衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。
沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区5311至5314可以掺杂有n型杂质。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向依次设置。电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置沿第一方向依次布置并且沿第二方向穿过电介质材料5112的多个柱体5113。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型杂质的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。
每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。
在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，可以布置除电介质材料5112和电介质层5116之外的材料的区域可以设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。
在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近衬底5111的电介质材料5112的底表面之上的电介质层5116之间。
沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在某个电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5228可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。
在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5212至5292。
在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然为了方便起见假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。
沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向依次布置。相应的导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料5331至5333可以是金属材料。沿第三方向延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。
在图5和图6中，相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。
图7是图6中所示的晶体管结构TS的剖面图。
参照图7，在图6中所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。
在每个柱体5113中的p型硅的表面层5114可以用作本体。邻近柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。
第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。
导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，在每个柱体5113中的p型硅的表面层5114将被称为沿第二方向的本体。
存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。
每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作接地选择晶体管GST。
栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。
沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。
沿第一方向延伸的第二类型掺杂区5311至5314可以设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作共源极线CSL。
即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并可以用作其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。
虽然在图5至图7中图示了沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293被设置为9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于被设置为9层。例如，沿第一方向延伸的导电材料可以被设置为8层、16层或任意多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。
虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及共源极线5311至5314的数量。
此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。
图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。
参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。
每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
在该示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。
在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近源极选择晶体管SST的存储单元MC6的高度可以是7。
在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。
在同一行的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或水平处，电耦接至不同行的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。
位于同一水平或高度或层的字线WL或虚设字线DWL可以在其中可以设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换句话说，在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。
共源极线CSL可以电耦接至NAND串NS。在衬底5111之上和有源区之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。
即，如图8中所示，同一高度或水平的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。
在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。
在下文中，将参照图9至图11做出详细描述，图9至图11示出用不同于第一结构的三维(3D)非易失性存储器件来实施的根据实施例的存储系统中的存储器件。
图9是示意性图示用不同于参照图5至图8描述的第一结构的三维(3D)非易失性存储器件来实施的存储器件并且示出图4的多个存储块中的存储块BLKj的透视图。图10是图示沿图9的线VII-VII′截取的存储块BLKj的剖视图。
参照图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。
可以设置衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p型杂质的硅材料，或可以是p型阱(例如，袋型p阱)，并且包括围绕p型阱的n型阱。虽然为了方便起见在实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。
沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。
沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。
可以设置穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。
下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。
下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。
沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作共源极线CSL。
漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。
第一上导电材料6351和第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。
下柱体DP和邻近下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串和上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该一个单元串电耦接在第二类型的掺杂材料6312(用作共源极线CSL)与上导电材料层6351和6352中对应的一个(用作位线BL)之间。
即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。
在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略其详细描述。
图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路图。为了方便起见，仅示出了在第二结构中的存储块BLKj中形成对的第一串和第二串。
参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以关于定义多个对的方式来设置单元串，每个单元串用通过管栅PG而电耦接的一个上串和一个下串来实施(如以上参照图9和图10所描述的)。
即，在具有第二结构的某个存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。
虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，且第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，且第二串ST2可以电耦接至第二源极选择线SSL2。
图12是图示根据实施例的存储系统的框图。
参照图12，存储系统包括多个存储器件1210至1230以及控制器130。控制器130包括命令确定单元1240、第一命令储存单元1250、第二命令储存单元1260以及改变操作控制单元1280。改变操作控制单元1280包括改变信号发生部1282、第一操作控制部1284和第二操作控制部1285。
多个存储器件1210至1230中的每个表示图1中所示的存储系统的存储器件150。虽然在图12中示出包括三个存储器件1210至1230，但是也可以包括更大数量的存储器件或更小数量的存储器件。包括在控制器130中的命令确定单元1240、第一命令储存单元1250、第二命令储存单元1260和改变操作控制单元1280可以包括在图1中所示的控制器130的处理器134中，这可以根据设计者的选择而变化。
控制器130可以将从主机HOST施加的多个命令CMD<1:M>划分成第一组命令CMD<1:K>和第二组命令CMD<1:M-K>，并且可以将第一组命令CMD<1:K>和第二组命令CMD<1:M-K>分别储存在第一命令储存单元1250和第二命令储存单元1260中。
命令确定单元1240可以根据预设划分参考来将多个命令CMD<1:M>划分成第一组命令CMD<1:K>和第二组命令CMD<1:M-K>。
第一组命令CMD<1:K>可以包括不改变多个存储器件1210至1230中的数据的物理状态的命令。例如，第一组命令CMD<1:K>可以包括用于读取储存在多个存储器件1210至1230中的数据的命令。
第二组命令CMD<1:M-K>可以包括改变多个存储器件1210至1230中的数据的物理状态的命令。例如，第二组命令CMD<1:M-K>可以包括用于将数据写入至多个存储器件1210至1230中的命令以及擦除多个存储器件1210至1230中的数据的命令。此外，第二组命令CMD<1:M-K>可以包括用于改变储存在多个存储器件1210至1230中的数据的状态的命令，诸如，垃圾收集命令、磨损均衡命令和坏块管理命令。
第一命令储存单元1250储存第一组命令CMD<1:K>。虽然第一储存单元1250可以在先进先出(FIFO)的基础上储存第一组命令CMD<1:K>，但是第一命令储存单元1250也可以在优先级的基础上储存第一组命令CMD<1:K>。对于优先级基础，可以根据设计者的选择来增加用于控制第一组命令CMD<1:K>的储存次序的命令重排序组件(未示出)。
第二命令储存单元1260可以以与第一命令储存单元1250相同的方式来储存第二组命令CMD<1:M-K>。
改变操作控制单元1280根据预设改变参考通过选择第一组命令CMD<1:K>和第二组命令CMD<1:M-K>之中的一个命令来控制多个存储器件1210至1230的相应操作。改变操作控制单元1280可以选择性地将第一组命令CMD<1:K>和第二组命令CMD<1:M-K>中的一个命令提供给多个存储器件1210至1230，以便控制多个存储器件1210至1230的相应操作。
改变信号发生部1282根据预设改变参考来产生具有第一状态和第二状态中的一个状态的改变信号CHG，预设改变参考基于分别从第一命令储存单元1250和第二命令储存单元1260提供的第一命令信息CINFO1和第二命令信息CINFO2来确定。
第一命令信号CINFO1可以包括关于储存在第一命令储存单元1250中的第一组命令CMD<1:K>的数目的信息，关于第一组命令CMD<1:K>中的哪一个命令具有最高次序或优先级以及占用多个存储器件1210至1230中的哪一个存储器件多长时间的信息等。
第二命令信息CINFO2可以包括与第一命令信息CINFO1相同种类的针对第二组命令CMD<1:M-K>的信息。
作为参考，根据设计者的选择，除了上述信息，在第一命令信息CINFO1和第二命令信息CINFO2中也可以包括任意额外信息。例如，关于储存在第一命令储存单元1250和第二命令储存单元1260中的第一组命令CMD<1:K>和第二组命令CMD<1:M-K>的操作时间的信息可以分别增加至第一命令信息CINFO1和第二命令信息CINFO2。
改变信号发生部1282通过组合第一命令信息CINFO1和第二命令信息CINFO2来确定改变信号CHG的状态，使得多个存储器件1210至1230并行操作，并且具有相对短的操作时间的命令首先被提供给多个存储器件1210至1230。
多个存储器件1210至1230的并行操作意味着多个存储器件1210至1230在流水操作(pipelining)的基础上响应于第一组命令CMD<1:K>和第二组命令CMD<1:M-K>来执行操作，在流水操作中，不同的存储器件每次响应于不同的命令来执行操作，以减少多个存储器件1210至1230的空闲时间。
例如，当第一存储器件1210响应于第一组命令CMD<1:K>正执行一个或更多个操作而当前第二存储器件1220和第三存储器件1230空闲时，并且当第二组命令CMD<1:M-K>之中的下次要被提供的命令是用于第一存储器件1210以及第一组命令CMD<1:K>之中的下次要被提供的命令是用于第二存储器件1220时，改变信号发生部1282可以保持表示第一组命令CMD<1:K>的改变信号CHG，使得第二存储器件1220可以响应于第一组命令CMD<1:K>来执行操作。即，由于第一存储器件1210当前正执行操作，因此用于第一存储器件1210的任何其他命令即使被选中也不可以被立限执行。然而，由于第二存储器件1220当前是空闲的，因此当用于第二存储器件1220的命令或第一组命令CMD<1:K>中的命令被选中时，第二存储器件1220可以与第一存储器件1210并行执行操作。因此，在本示例中，改变信号发生部1282可以保持表示第一组命令CMD<1:K>的改变信号CHG，使得在第一存储器件1210正执行操作时，第二存储器件1220可以响应于第一组命令CMD<1:K>来执行操作。
再例如，当第一存储器件1210和第二存储器件1220响应于第一组命令CMD<1:K>正执行一个或更多个操作而当前第三存储器件1230空闲且第一存储器件1210和第二存储器件1220的剩余操作时间分别是1ms和2ms时，以及当第二组命令CMD<1:M-K>之中的下次要被提供的命令是用于需要1ms的处理时间的第一存储器件1210且第一组命令CMD<1:K>之中的下次要被提供的命令是用于需要1ms的处理时间的第二存储器件1220时，改变信号发生部1282可以将改变信号CHG的状态改变以表示第二组命令CMD<1:M-K>，使得第一存储器件1210可以响应于第二组命令CMD<1:M-K>来执行操作。即，下一命令是第一组命令CMD<1:K>中的一个时，针对当前和下一命令的第二存储器件1220的总操作时间可以是3ms。然而，当下一命令是第二组命令CMD<1:M-K>中的一个时，针对当前和恰好下一命令的第一存储器件1210的总操作时间可以是2ms。结果，在本示例中，可以更高效地将改变信号CHG的状态改变并且提供第二组命令CMD<1:M-K>中的命令。
改变信号发生部1282将改变信号CHG的状态(其是针对预设时间的第一状态和第二状态中的一个)改变为另一状态，而不管第一命令信息CINFO1和第二命令信息CINFO2如何。例如，当在改变信号CHG改变为第一状态之后经过预设时间时，即使第一命令信息CINFO1和第二命令信息CINFO2表示改变信号CHG的当前状态，改变信号发生部1282也将改变信号CHG强制改变为第二状态。
改变信号CHG的强制状态改变可以允许多个存储器件1210至1230响应于第一组命令CMD<1:K>和第二组命令CMD<1:M-K>来平等地执行操作。对于多个存储器件1210至1230响应于第一组命令CMD<1:K>和第二组命令CMD<1:M-K>中的一个的操作结果，强制状态改变可以防止主机HOST的长等待时间。
作为参考，就多个存储器件1210至1230被分别控制以具有最小的空闲时间而言，改变信号发生部1282将改变信号CHG的状态改变所根据的条件可以根据设计者的选择而变化。
当改变信号CHG是第一状态时，第一操作控制部1284通过将储存在第一命令储存单元1250中的第一组命令CMD<1:K>提供给多个存储器件1210至1230来控制多个存储器件1210至1230的相应操作。
当改变信号CHG是第二状态时，第二操作控制部1285通过将储存在第二命令储存单元1260中的第二组命令CMD<1:M-K>提供给多个存储器件1210至1230来控制多个存储器件1210至1230的相应操作。
第一操作控制部1284和第二操作控制部1285可以在它们完成它们自己的当前操作时分别将第一操作完成信号CMP1和第二操作完成信号CMP2输出至彼此。
第一操作控制部1284和第二操作控制部1285中的每个可以在改变信号CHG的状态对应于其并且其从第一操作控制部1284和第二操作控制部1285中的另一个接收到第一操作完成信号CMP1和第二操作完成信号CMP2时，开始执行其操作。
第一操作控制部1284和第二操作控制部1285中的每个何时完成其当前操作可以取决于提供给多个存储器件1210至1230的命令的类型。第一类型的命令可以不需要多个存储器件1210至1230的操作完成结果，作为对其的响应。第二类型的命令可以需要多个存储器件1210至1230的操作完成结果，作为对其的响应。第一操作控制部1284和第二操作控制部1285中的每个可以在其将第一类型的命令提供给多个存储器件1210至1230时完成其当前操作。第一操作控制部1284和第二操作控制部1285中的每个可以在其将第二类型的命令提供给多个存储器件1210至1230并且改变操作控制单元1280进一步从多个存储器件1210至1230接收到操作完成响应时完成其当前操作。
例如，写入命令和读取命令可以是第一类型的命令，而用于第三存储器件1230的逻辑地址和物理地址的映射表的更新命令可以是第二类型的命令。在这种情况下，第一操作控制部1284和第二操作控制部1285中的每个可以在其将写入命令或读取命令提供给多个存储器件1210至1230时完成将写入命令或读取命令提供给多个存储器件1210至1230的当前操作，而不需要来自多个存储器件1210至1230的操作完成结果。另一方面，第一操作控制部1284和第二操作控制部1285中的每个可以在其将用于映射表的更新命令提供给多个存储器件1210至1230并且改变操作控制单元1280进一步从多个存储器件1210至1230接收到表示多个存储器件1210至1230的空闲状态的操作完成响应时完成将用于映射表的更新命令提供给多个存储器件1210至1230的当前操作。
例如，当写入命令被传送至第一存储器件1210和第二存储器件1220且第一存储器件1210和第二存储器件1220开始写入操作时，用于第一存储器件1210和第二存储器件1220的第二操作控制部1285的操作完成。因此，即使在第二操作控制部1285完成其操作之后，第一存储器件1210和第二存储器件1220也执行写入操作并且持续的写入操作的这些状态对应于第一存储器件1210和第二存储器件1220的剩余操作时间。例如，第一存储器件1210和第二存储器件1220的剩余操作时间被传送至改变操作控制单元1280并且被用作用于顺序地控制第一存储器件1210和第二存储器件1220的信息。
例如，当用于第三存储器件1230的映射表的更新命令被传送至第三存储器件1230并且第三存储器件1230将表示第三存储器件1230的空闲状态的操作完成响应提供至改变操作控制单元1280时，用于第三存储器件1230的第二操作控制部1285的操作完成。因此，在用于第三存储器件1230的第二操作控制部1285的操作完成之后，第三存储器件1230进入空闲状态，以及该状况被报告给改变操作控制单元1280并且被用作用于顺序地控制第三存储器件1230的信息。
第二类型的命令可以通过如图14中所例示的若干子命令来执行，并且当响应于包括在第二类型的命令中的每个子命令的每个操作由多个存储器件1210至1230完成时，第一操作控制部1284和第二操作控制部1285中的每个可以完成提供命令的操作。
图14是图示具有若干子命令的单个命令的示例的示图。
例如，作为第二类型的命令的用于逻辑地址和物理地址的映射表的更新命令可以包括第一子命令至第三子命令。第一子命令可以表示从存储器件读取映射表和将映射表储存在高速缓冲存储器中(图14中的“读L2表”)。第二子命令可以表示改变储存在高速缓冲存储器中的映射表的值(图14中的“修改L2表”)。第三子命令可以表示将改变后的映射表储存在存储器件中(图14中的“写入L2表”)。响应于第一子命令至第三子命令中的每个子命令的每个操作可以独立于并且可以不影响响应于第一子命令至第三子命令中的其它命令的其它操作。例如，响应于第二子命令和第三子命令(图14中的“修改L2表”和“写入L2表”)的操作在响应于第一子命令(图14中的“读取L2表”)的操作完成之后不可以被立即执行。例如，响应于第三子命令(图14中的“写入L2表”)的操作在响应于第二子命令(图14中的“修改L2表”)的操作完成之后不可以被立即执行。在这种情况下，当第一操作控制部1284和第二操作控制部1285中的每个开始操作时，在随后的时间可以执行用于完成具有若干子命令的第二类型的命令的剩余操作。
图13是图示根据另一实施例的存储系统的框图。
参照图13，根据另一实施例的存储系统包括多个存储器件1310至1330以及控制器130。控制器130包括命令确定单元1340、第一命令储存单元1350、第二命令储存单元1360、第三命令储存单元1370以及改变操作控制单元1380。改变操作控制单元1380包括改变信号发生部1382、第一操作控制部1384、第二操作控制部1385和第三操作控制部1386。
多个存储器件1310至1330中的每个表示图1中所示的存储系统的存储器件150。虽然在图13中示出包括三个存储器件1310至1330，但是也可以包括更大数量或更小数量的存储器件。包括在控制器130中的命令确定单元1340、第一命令储存单元1350、第二命令储存单元1360、第三命令储存单元1370和改变操作控制单元1380可以包括在图1中所示的控制器130的处理器134中，这可以根据设计者的选择而变化。
控制器130可以将从主机HOST施加的M个命令CMD<1:M>划分成3组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>，并且可以将第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>分别储存在第一命令储存单元1350至第三命令储存单元1370中。组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>的数目、操作控制部1384至1386的数目以及命令储存单元1350至1370的数目可以取决于存储器件1310至1330的数目。
命令确定单元1340可以根据存储器件1310至1330的地址(其与来自主机HOST的命令CMD<1:M>一起提供)来将M个命令CMD<1:M>划分成第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>。
例如，第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>可以分别包括与第一存储器件1310至第三存储器件1330的地址一起提供的命令。
第一命令储存单元1350储存在命令确定单元1340中的第一组命令CMD<1:L>。虽然第一命令储存单元1350可以在先进先出(FIFO)的基础上储存第一组命令CMD<1:L>，但是第一命令储存单元1350也可以在优先级的基础上储存第一组命令CMD<1:L>。对于优先级基础，可以根据设计者的选择增加用于控制第一组命令CMD<1:L>的储存次序的命令重排序组件(未示出)。
第二命令储存单元1360和第三命令储存单元1370中的每个可以以与第一命令储存单元1350相同的方式来储存第二组命令CMD<1:P>和第三组命令CMD<1:M-L-P>。
改变操作控制单元1380根据预设改变参考通过选择第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>之中的一个命令来控制多个存储器件1310至1330的相应操作。改变操作控制单元1380可以选择性地将第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>的一个命令提供给多个存储器件1310至1330，以控制多个存储器件1310至1330的相应操作。
改变信号发生部1382根据预设改变参考来产生具有第一状态至第三状态中的一个状态的改变信号CHG，预设改变参考基于分别从第一命令储存单元1350至第三命令储存单元1370提供的第一命令信息CINFO1至第三命令信息CINFO3来确定。
第一命令信号CINFO1可以包括关于储存在第一命令储存单元1350中的第一组命令CMD<1:L>的数目的信息、关于第一组命令CMD<1:L>中的哪一个命令具有最高次序或优先级以及占用多个存储器件1310至1330中的哪一个存储器件多长时间的信息等。
第二命令信息CINFO2和第三命令信息CINFO3可以包括与第一命令信息CINFO1相同种类的针对第二组命令CMD<1:P>和第三组命令CMD<1:M-L-P>的信息。
作为参考，根据设计者的选择，除了上述信息，在第一命令信息CINFO1至第三命令信息CINFO3中还可以包括任意额外信息。例如，关于储存在第一储存空间1310至第三储存空间1330中的第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>的操作时间的信息可以分别被增加至第一命令信息CINFO1至第三命令信息CINFO3。
改变信号发生部1382通过组合第一命令信息CINFO1至第三命令信息CINFO3来确定改变信号CHG的状态，使得具有相对短的操作时间的命令首先被提供给多个存储器件1310至1330。
例如，当第一存储器件1310响应于第一组命令CMD<1:L>正执行一个或更多个操作而当前第二存储器件1320和第三存储器件1330空闲时，以及当第二存储器件1320响应于第二组命令CMD<1:P>之中的下次要被提供的命令的操作时间是1ms且第三存储器件1330响应于第三组命令CMD<1:M-L-P>之中的下次要被提供的命令的操作时间是1.5ms时，改变信号发生部1382可以将改变信号CHG的状态改变以表示第二组命令CMD<1:P>，使得第二存储器件1320可以响应于第二组命令CMD<1:P>来执行操作。
改变信号发生部1382对应于储存在第一储存空间1310至第三储存空间1330中的第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>来将改变信号CHG的状态(其是针对预设时间的第一状态至第三状态之中的一个)改变为第一状态至第三状态之中的另一状态，而不管第一命令信息CINFO1至第三命令信息CINFO3如何。例如，当在改变信号CHG改变为第一状态之后经过预设时间时，即使第一命令信息CINFO1至第三命令信息CINFO3表示改变信号CHG的当前状态，改变信号发生部1382也将改变信号CHG强制地改变为第二状态和第三状态中的一个。
改变信号CHG的强制状态改变可以允许多个存储器件1310至1330响应于第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>来平等地执行操作。对于多个存储器件1310至1330响应于第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>中的一个的操作结果，强制状态改变可以防止主机HOST的长等待时间。
作为参考，就多个存储器件1310至1330被分别控制以具有最小的空闲时间而言，针对其改变信号发生部1382将改变信号CHG的状态改变的条件可以根据设计者的选择而变化。
第一操作控制部1384至第三操作控制部1386分别响应于改变信号CHG的第一状态至第三状态而通过储存在第一命令储存单元至第三命令储存单元1350、1360和1370中的第一组命令至第三组命令CMD<1:L>、CMD<1:P>和CMD<1:M-L-P>来控制第一存储器件1310至第三存储器件1330的操作。
第一操作控制部1384至第三操作控制部1386在它们完成它们自己的当前操作时分别将第一操作完成信号CMP1至第三操作完成信号CMP3输出至彼此。
类似于参照图12描述的实施例，第一操作控制部1384至第三操作控制部1386中的每个可以在改变信号CHG的状态对应于其并且其对应于储存在第一命令储存单元1350至第三命令储存单元1370中的第一组命令至第三组命令中的两个或更多个而从第一操作控制部1384至第三操作控制部1386中的另一个接收到第一操作完成信号CMP1至第三操作完成信号CMP3时，开始执行其操作。
参照图12和图14描述的第一类型的命令和第二类型的命令也可以应用至图13的本实施例。
根据实施例，从上面描述明显的是，从主机输入的命令根据预设划分参考来划分且被储存在不同的空间中，并且储存在不同的空间中的命令根据预设改变参考被交替地提供至多个存储器件。
由此，从主机输入的命令可以在最有效的时间内提供至多个存储器件。
此外，可以最小化多个存储器件的空闲时间。
虽然已经出于说明的目的描述了各种实施例，但是本领域技术人员将明显的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
例如，上面实施例中描述的逻辑门和晶体管的位置和类型可以根据输入至其的信号的极性以及其它因素而不同地实现。
根据以上实施例可以看出，本申请可以提供以下技术方案。
技术方案1.一种存储系统，包括：
多个存储器件；以及
控制器，适用于：
根据预设划分参考来将从主机施加的多个命令划分成第一组命令和第二组命令，
分别将第一组命令和第二组命令储存在第一储存空间和第二储存空间中，以及
根据预设改变参考来将第一组命令和第二组命令交替地提供至所述多个存储器件。
技术方案2.根据技术方案1所述的存储系统，其中，控制器包括：
命令确定单元，适用于根据预设划分参考来将所述多个命令划分成第一组命令和第二组命令；以及
改变操作控制单元，适用于根据预设改变参考来将第一组命令和第二组命令交替地提供至所述多个存储器件。
技术方案3.根据技术方案2所述的存储系统，
其中，第一组命令包括不改变所述多个存储器件中的数据的物理状态的一个或更多个命令，以及
其中，第二组命令包括改变所述多个存储器件中的数据的物理状态的一个或更多个命令。
技术方案4.根据技术方案2所述的存储系统，
其中，第一组命令包括用于读取储存在所述多个存储器件中的数据的一个或更多个命令，以及
其中，第二组命令包括用于将数据写入至所述多个存储器件中以及擦除所述多个存储器件中的数据的一个或更多个命令。
技术方案5.根据技术方案2所述的存储系统，其中，改变操作控制单元包括：
改变信号发生部，适用于产生改变信号，所述改变信号的状态根据预设改变参考来在第一状态与第二状态之间确定，所述预设改变参考基于从第一命令储存单元和第二命令储存单元中的每个命令储存单元提供的命令的信息来确定；
第一操作控制部，适用于响应于具有第一状态的改变信号而通过提供储存在第一命令储存单元中的第一组命令来控制所述多个存储器件的相应操作；以及
第二操作控制部，适用于响应于具有第二状态的改变信号而通过提供储存在第二命令储存单元中的第二组命令来控制所述多个存储器件的相应操作。
技术方案6.根据技术方案5所述的存储系统，
其中，命令的信息包括第一信息和第二信息，
其中，第一信息至少包括关于储存在第一命令储存单元中的第一组命令的数目的信息，以及关于第一组命令中的哪一个命令具有最高优先级并且占用所述多个存储器件中的哪一个存储器件多长时间的信息，
其中，第二信息至少包括关于储存在第二命令储存单元中的第二组命令的数目的信息，以及关于第二组命令中的哪一个命令具有最高优先级并且占用所述多个存储器件中的哪一个存储器件多长时间的信息，以及
其中，改变信号发生部确定改变信号的状态，使得所述多个存储器件并行操作并且具有相对短的操作时间的命令被首先提供至所述多个存储器件。
技术方案7.根据技术方案6所述的存储系统，其中，改变信号发生部对应于储存在第一命令储存单元和第二命令储存单元中的第一组命令和第二组命令来将是改变信号的状态改变为第一状态和第二状态中的另一个状态，而不管第一信息和第二信息如何，所述改变信号是预设时间的第一状态和第二状态中的一个。
技术方案8.根据技术方案5所述的存储系统，其中，第一操作控制部和第二操作控制部中的每个操作控制部在改变信号的状态对应于其并且第一操作控制部和第二操作控制部中的另一个操作控制部对应于储存在第一命令储存单元和第二命令储存单元中的第一组命令和第二组命令以完成对所述多个存储器件的控制时，开始执行对所述多个存储器件的控制。
技术方案9.根据技术方案8所述的存储系统，
其中，所述多个命令被分类为第一类型的命令和第二类型的命令，
其中，第一类型的命令不需要所述多个存储器件的操作完成结果，
其中，第二类型的命令需要所述多个存储器件的操作完成结果，作为对其的响应，
其中，第一操作控制部和第二操作控制部中的每个操作控制部在其将第一类型的命令提供给所述多个存储器件时，完成对所述多个存储器件的控制，以及
其中，第一操作控制部和第二操作控制部中的每个操作控制部在其将第二类型的命令提供给所述多个存储器件并且改变操作控制单元进一步从所述多个存储器件接收到操作完成响应时，完成对所述多个存储器件的控制。
技术方案10.根据技术方案9所述的存储系统，
其中，第二类型的命令包括若干子命令，以及
其中，在响应于包括在第二类型的命令中的每个子命令的每个操作由所述多个存储器件完成时，第一操作控制部和第二操作控制部中的每个操作控制部完成对所述多个存储器件的控制。
技术方案11.一种存储系统，包括：
N个存储器件，其中，N是大于2的整数；以及
控制器，适用于：
根据与来自主机的M个命令一起提供的所述N个存储器件的地址来将从主机施加的所述M个命令划分成N组命令，其中，M是大于1的整数，
分别将N组命令储存在N个命令储存空间中，以及
根据预设改变参考来将所述N组命令交替地提供至所述N个存储器件。
技术方案12.根据技术方案11所述的存储系统，其中，控制器包括：
命令确定单元，适用于根据地址来将所述M个命令划分成所述N组命令；以及
改变操作控制单元，适用于根据预设改变参考来将所述N组命令交替地提供至所述N个存储器件。
技术方案13.根据技术方案12所述的存储系统，其中，所述N组命令分别对应于所述N个存储器件。
技术方案14.根据技术方案12所述的存储系统，其中，改变操作控制单元包括：
改变信号发生部，适用于产生改变信号，改变信号的状态根据预设改变参考来在N个状态之中确定，预设改变参考基于从所述N个命令储存空间中的每个命令储存空间提供的命令的信息来确定；以及
N个操作控制部，适用于分别响应于所述N个状态的改变信号而通过提供分别储存在N个命令储存单元中的所述N组命令来控制所述N个存储器件的相应操作。
技术方案15.根据技术方案14所述的存储系统，
其中，命令的信息包括N个信息，
其中，所述N个信息中的每个信息至少包括关于储存在对应命令储存单元中的对应组命令的数目的信息，以及关于对应组命令中的哪一个命令具有最高优先级并且占用所述多个存储器件中的哪一个存储器件多长时间的信息，以及
其中，改变信号发生部确定改变信号的状态，使得具有相对短的操作时间的命令被首先提供至所述多个存储器件。
技术方案16.根据技术方案15所述的存储系统，其中，改变信号发生部对应于储存在所述N个命令储存单元中的所述N组命令之中的两个或更多个来将改变信号的状态改变为所述N个状态之中的另一个状态而不管所述N个信息如何，所述改变信号的状态是预设时间的所述N个状态之中的一个。
技术方案17.根据技术方案14所述的存储系统，其中，所述N个操作控制部中的每个操作控制部在改变信号的状态对应于其并且所述N个操作控制部之中的另一个操作控制部对应于储存在所述N个命令储存单元中的所述N个组命令之中的两个或更多个而完成对所述多个存储器件的控制时，开始执行对所述N个存储器件的控制。
技术方案18.根据技术方案17所述的存储系统，
其中，所述多个命令被分类为第一类型的命令和第二类型的命令，
其中，第一类型的命令不需要所述N个存储器件的操作完成结果，
其中，第二类型的命令需要所述N个存储器件的操作完成结果，作为对其的响应，
其中，所述N个操作控制部中的每个操作控制部在其将第一类型的命令提供给N个存储器件时，完成对所述N个存储器件的控制，以及
其中，所述N个操作控制部中的每个操作控制部在其将第二类型的命令提供给所述多个存储器件并且改变操作控制单元进一步从所述N个存储器件接收到操作完成响应时，完成对所述N个存储器件的控制。
技术方案19.根据技术方案18所述的存储系统，
其中，第二类型的命令包括若干子命令，以及
其中，当响应于包括在第二类型的命令中的每个子命令的每个操作由所述多个存储器件完成时，第一操作控制部和第二操作控制部中的每个操作控制部完成对所述多个存储器件的控制。

Claims (10)

1.一种存储系统，包括：
多个存储器件；以及
控制器，适用于：
根据预设划分参考来将从主机施加的多个命令划分成第一组命令和第二组命令，
分别将第一组命令和第二组命令储存在第一储存空间和第二储存空间中，以及
根据预设改变参考来将第一组命令和第二组命令交替地提供至所述多个存储器件。
2.根据权利要求1所述的存储系统，其中，控制器包括：
命令确定单元，适用于根据预设划分参考来将所述多个命令划分成第一组命令和第二组命令；以及
改变操作控制单元，适用于根据预设改变参考来将第一组命令和第二组命令交替地提供至所述多个存储器件。
3.根据权利要求2所述的存储系统，
其中，第一组命令包括不改变所述多个存储器件中的数据的物理状态的一个或更多个命令，以及
其中，第二组命令包括改变所述多个存储器件中的数据的物理状态的一个或更多个命令。
4.根据权利要求2所述的存储系统，
其中，第一组命令包括用于读取储存在所述多个存储器件中的数据的一个或更多个命令，以及
其中，第二组命令包括用于将数据写入至所述多个存储器件中以及擦除所述多个存储器件中的数据的一个或更多个命令。
5.根据权利要求2所述的存储系统，其中，改变操作控制单元包括：
改变信号发生部，适用于产生改变信号，所述改变信号的状态根据预设改变参考来在第一状态与第二状态之间确定，所述预设改变参考基于从第一命令储存单元和第二命令储存单元中的每个命令储存单元提供的命令的信息来确定；
第一操作控制部，适用于响应于具有第一状态的改变信号而通过提供储存在第一命令储存单元中的第一组命令来控制所述多个存储器件的相应操作；以及
第二操作控制部，适用于响应于具有第二状态的改变信号而通过提供储存在第二命令储存单元中的第二组命令来控制所述多个存储器件的相应操作。
6.根据权利要求5所述的存储系统，
其中，命令的信息包括第一信息和第二信息，
其中，第一信息至少包括关于储存在第一命令储存单元中的第一组命令的数目的信息，以及关于第一组命令中的哪一个命令具有最高优先级并且占用所述多个存储器件中的哪一个存储器件多长时间的信息，
其中，第二信息至少包括关于储存在第二命令储存单元中的第二组命令的数目的信息，以及关于第二组命令中的哪一个命令具有最高优先级并且占用所述多个存储器件中的哪一个存储器件多长时间的信息，以及
其中，改变信号发生部确定改变信号的状态，使得所述多个存储器件并行操作并且具有相对短的操作时间的命令被首先提供至所述多个存储器件。
7.根据权利要求6所述的存储系统，其中，改变信号发生部对应于储存在第一命令储存单元和第二命令储存单元中的第一组命令和第二组命令来将是改变信号的状态改变为第一状态和第二状态中的另一个状态，而不管第一信息和第二信息如何，所述改变信号是预设时间的第一状态和第二状态中的一个。
8.根据权利要求5所述的存储系统，其中，第一操作控制部和第二操作控制部中的每个操作控制部在改变信号的状态对应于其并且第一操作控制部和第二操作控制部中的另一个操作控制部对应于储存在第一命令储存单元和第二命令储存单元中的第一组命令和第二组命令以完成对所述多个存储器件的控制时，开始执行对所述多个存储器件的控制。
9.根据权利要求8所述的存储系统，
其中，所述多个命令被分类为第一类型的命令和第二类型的命令，
其中，第一类型的命令不需要所述多个存储器件的操作完成结果，
其中，第二类型的命令需要所述多个存储器件的操作完成结果，作为对其的响应，
其中，第一操作控制部和第二操作控制部中的每个操作控制部在其将第一类型的命令提供给所述多个存储器件时，完成对所述多个存储器件的控制，以及
其中，第一操作控制部和第二操作控制部中的每个操作控制部在其将第二类型的命令提供给所述多个存储器件并且改变操作控制单元进一步从所述多个存储器件接收到操作完成响应时，完成对所述多个存储器件的控制。
10.一种存储系统，包括：
N个存储器件，其中，N是大于2的整数；以及
控制器，适用于：
根据与来自主机的M个命令一起提供的所述N个存储器件的地址来将从主机施加的所述M个命令划分成N组命令，其中，M是大于1的整数，
分别将N组命令储存在N个命令储存空间中，以及
根据预设改变参考来将所述N组命令交替地提供至所述N个存储器件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110262753A (zh) * 2019-05-30 2019-09-20 合肥致存微电子有限责任公司 一种加快命令响应的方法、系统以及ssd

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170040466A (ko) * 2015-10-05 2017-04-13 에스케이하이닉스 주식회사 데이터 처리 시스템
US10649690B2 (en) * 2015-12-26 2020-05-12 Intel Corporation Fast memory initialization
JP7131053B2 (ja) * 2018-04-24 2022-09-06 富士通株式会社 記憶装置，情報処理プログラムおよび情報処理システム
KR20210156090A (ko) 2020-06-17 2021-12-24 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1517880A (zh) * 2003-01-10 2004-08-04 英特尔公司 存储器交叉存取
CN101196850A (zh) * 2007-12-28 2008-06-11 祥硕科技股份有限公司 数据存取整合方法及其系统
CN101692211A (zh) * 2009-09-15 2010-04-07 苏州超锐微电子有限公司 一种Flash数据管理方法
CN101923522A (zh) * 2009-06-11 2010-12-22 中兴通讯股份有限公司 存储控制器及数据操作命令的处理方法
CN102439576A (zh) * 2009-04-09 2012-05-02 美光科技公司 存储器控制器、存储器系统、固态驱动器及用于处理若干个命令的方法
CN103325417A (zh) * 2012-03-23 2013-09-25 三星电子株式会社 非易失性存储器件、非易失性存储系统、及其编程方法
US9052831B1 (en) * 2011-06-30 2015-06-09 Amazon Technologies, Inc. System and method for performing live partitioning in a data store

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6925539B2 (en) * 2002-02-06 2005-08-02 Seagate Technology Llc Data transfer performance through resource allocation
US20040205776A1 (en) 2003-04-10 2004-10-14 International Business Machines Corporation Method and apparatus for concurrent update and activation of partition firmware on a logical partitioned data processing system
US7296008B2 (en) * 2004-08-24 2007-11-13 Symantec Operating Corporation Generation and use of a time map for accessing a prior image of a storage device
KR20120088360A (ko) * 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US8918680B2 (en) * 2012-01-23 2014-12-23 Apple Inc. Trace queue for peripheral component
KR20140072637A (ko) * 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1517880A (zh) * 2003-01-10 2004-08-04 英特尔公司 存储器交叉存取
CN101196850A (zh) * 2007-12-28 2008-06-11 祥硕科技股份有限公司 数据存取整合方法及其系统
CN102439576A (zh) * 2009-04-09 2012-05-02 美光科技公司 存储器控制器、存储器系统、固态驱动器及用于处理若干个命令的方法
CN101923522A (zh) * 2009-06-11 2010-12-22 中兴通讯股份有限公司 存储控制器及数据操作命令的处理方法
CN101692211A (zh) * 2009-09-15 2010-04-07 苏州超锐微电子有限公司 一种Flash数据管理方法
US9052831B1 (en) * 2011-06-30 2015-06-09 Amazon Technologies, Inc. System and method for performing live partitioning in a data store
CN103325417A (zh) * 2012-03-23 2013-09-25 三星电子株式会社 非易失性存储器件、非易失性存储系统、及其编程方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110262753A (zh) * 2019-05-30 2019-09-20 合肥致存微电子有限责任公司 一种加快命令响应的方法、系统以及ssd

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