CN106098089A - 存储系统及其操作方法 - Google Patents

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Abstract

一种存储系统包括：存储器件，存储器件包括多个存储芯片，每个存储芯片包括适用于储存数据的多个平面和分别与平面相对应的多个页缓冲器；以及控制器，适用于将储存在其写入缓冲器中的写入数据传送至第一芯片的第一页缓冲器，在传送至第一页缓冲器之后，将写入缓冲器和第一芯片中的与第一页缓冲器相对应的第一平面释放，以及在从第一平面释放之后，将写入数据编程在第一平面中。

Description

存储系统及其操作方法
相关申请的交叉引用
本申请要求2015年4月27日提交给韩国知识产权局的申请号为10-2015-0059056的韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部合并于此。
技术领域
示例性实施例涉及一种存储系统，更具体地，涉及一种处理来自存储器件的数据的存储系统及其操作方法。
背景技术
计算环境范例已经转变为可以随时随地使用的普适计算系统。正因如此，诸如移动电话、数字照相机和笔记本电脑等的便携式电子设备的使用已迅速增加。这些便携式电子设备通常使用具有存储器件(即，数据储存设备)的存储系统。数据储存设备用作便携式电子设备的主存储器件或辅助存储器件。
由于使用存储器件的数据储存设备不具有移动部件，因此使用存储器件的数据储存设备提供优异的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
各种实施例针对一种存储系统及其操作方法，该存储系统能够使存储器件使用的效率最大化以用于快速和稳定的数据处理。
在实施例中，一种存储系统可以包括：存储器件，存储器件包括多个存储芯片，所述多个存储芯片中的每个包括适用于储存数据的多个平面和分别与多个平面相对应的多个页缓冲器；以及控制器，适用于将储存在其写入缓冲器中的写入数据传送至第一芯片的第一页缓冲器，在传送至第一页缓冲器之后，将写入缓冲器和第一芯片中的与第一页缓冲器相对应的第一平面释放，以及在从第一平面释放之后，将写入数据编程在第一平面中。
当第一芯片中的编程失败时，控制器还可以将写入缓冲器与第一平面重新连接，以及将写入数据传送至第二芯片的第二页缓冲器。
控制器还可以在传送至第二页缓冲器之后，将写入缓冲器和第二芯片中的与第二页缓冲器相对应的第二平面释放，以及在从第二平面释放之后，将写入数据编程在第二平面中。
第一平面可以包括最低有效位(LSB)平面和最高有效位(MSB)平面。
控制器可以通过一次编程、多平面编程和单平面编程中的一种或更多种来编程写入数据。
在实施例中，一种存储系统可以包括：存储器件，存储器件包括多个存储芯片，所述多个存储芯片中的每个包括适用于储存数据的多个平面和分别与多个平面相对应的多个页缓冲器；以及控制器，适用于：将包括在写入数据中并且分别储存在其写入缓冲器的对应区域中的多个数据区块顺序地传送至多个芯片中的第一芯片的多个页缓冲器中的第一页缓冲器，在多个数据区块至第一页缓冲器的每个传送之后，将写入缓冲器的对应区域和第一芯片中的与第一页缓冲器相对应的多个平面中的第一平面释放，以及在从第一平面释放之后，将写入数据编程在第一平面中。
当将多个数据区块中的第一数据区块编程在第一芯片中失败时，控制器可以将第一平面和写入缓冲器的与第一数据区块相对应的第一区域重新连接，以及将第一数据区块传送至多个芯片中的第二芯片的多个页缓冲器中的第二页缓冲器。
控制器还可以在将第一数据区块传送至第二页缓冲器之后，将第一区域和第二芯片中的与第二页缓冲器相对应的多个平面中的第二平面释放，以及在第一区域从第二平面释放之后，将第一数据区块编程在第二平面中。
第一平面可以包括最低有效位(LSB)平面和最高有效位(MSB)平面。
控制器可以通过一次编程、多平面编程和单平面编程中的一种或更多种来编程写入数据。
在实施例中，一种用于操作存储系统的方法，所述存储系统包括多个存储芯片以及写入缓冲器，所述多个存储芯片中的每个包括适用于储存数据的多个平面、分别与多个平面相对应的多个页缓冲器，所述方法可以包括：将储存在写入缓冲器中的写入数据传送至多个芯片中的第一芯片的多个页缓冲器中的第一页缓冲器；在传送至第一页缓冲器之后，将写入缓冲器和第一芯片中的与第一页缓冲器相对应的多个平面的第一平面释放；以及在从第一平面释放之后，将写入数据编程在第一平面中。
所述方法还可以包括当第一芯片中的编程失败时：重新连接写入缓冲器与第一平面；以及将写入数据传送至多个芯片中的第二芯片的多个页缓冲器中的第二缓冲器。
所述方法还可以包括：在传送至第二页缓冲器之后，将写入缓冲器和第二芯片中的与第二页缓冲器相对应的多个平面的第二平面释放；以及在从第二平面释放之后，将写入数据编程在第二平面中。
第一平面可以包括最低有效位(LSB)平面和最高有效位(MSB)平面。
可以通过一次编程、多平面编程和单平面编程中的一种或更多种来执行编程。
在实施例中，一种用于操作存储系统的方法，所述存储系统包括多个存储芯片以及写入缓冲器，所述多个存储芯片中的每个包括适用于储存数据的多个平面、分别与多个平面相对应的多个页缓冲器，所述方法可以包括：将包括在写入数据中并且分别储存在写入缓冲器的对应区域中的多个数据区块顺序地传送至多个芯片中的第一芯片的多个页缓冲器中的第一页缓冲器；在多个数据区块至第一页缓冲器的每个传送之后，将写入缓冲器的对应区域和第一芯片中的与第一页缓冲器相对应的多个平面的第一平面释放；以及在从第一平面释放之后，将写入数据编程在第一平面中。
所述方法还可以包括当将多个数据区块中的第一数据区块编程在第一芯片中失败时：将第一平面和写入缓冲器的与第一数据区块相对应的第一区域重新连接；以及将第一数据区块传送至多个芯片中的第二芯片的多个页缓冲器中的第二页缓冲器。
所述方法还可以包括：在将第一数据区块传送至第二页缓冲器之后，将第一区域和第二芯片中的与第二页缓冲器相对应的多个平面的第二平面释放；以及在第一区域从第二平面释放之后，将第一数据区块编程在第二平面中。
第一平面可以包括最低有效位(LSB)平面和最高有效位(MSB)平面。
可以通过一次编程、多平面编程和单平面编程中的一种或更多种来执行编程。
附图说明
图1是图示根据实施例的包括存储系统的数据处理系统的框图。
图2是图示图1中所示的存储器件的示意图。
图3是图示图1中所示的存储块的电路图。
图4至图11是图示图1中所示的存储器件的示意图。
图12至图14是图示图1中所示的存储系统的操作的示意图。
图15是图示图1中所示的存储系统的操作的流程图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同形式来实施，且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
图1是图示根据实施例的包括存储系统的数据处理系统的框图。
参照图1，数据处理系统100可以包括主机102和存储系统110。
例如，主机102可以包括诸如移动电话、MP3播放器和膝上计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪的电子设备。
存储系统110可以响应于来自主机102的请求而操作，具体地，储存要被主机102访问的数据。换句话说，存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意一种来实施。存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型闪存(CF)卡、智能媒体(SM)卡和记忆棒等的各种类型的储存设备中的任意一种来实施。
用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM))来实施。
存储系统110可以包括储存要被主机102访问的数据的存储器件150以及控制存储器件150中的数据的储存的控制器130。
控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至一个半导体器件中并且配置固态驱动器(SSD)。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。
控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。控制器130和存储卡150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。
再例如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板(web tablet)、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件中的一种。
存储系统110的存储器件150在电源被中断时可以保持储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。
存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130可以控制存储器件150的总体操作(诸如读取操作、写入操作、编程操作和擦除操作)。
详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。
主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行附件SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。
ECC单元138可以在读取操作期间检测和校正从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。
ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。
PMU 140可以提供和管理用于控制器130的电源，即，用于包括在控制器130中的组成元件的电源。
NFC 142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号并且在处理器134的控制下处理数据。
存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。
存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的数据以用于读取操作和写入操作。为了储存数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。
处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制存储器件150的写入操作或读取操作。处理器134可以驱动被称为快闪转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可以被包括在处理器134中，并且可以执行存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)以及对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，由于NAND逻辑函数的特性，因此在写入操作期间(例如，在编程操作期间)可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块。此外，因编程失败的坏块严重地劣化具有3D层叠结构的存储器件150的利用效率以及存储系统100的可靠性，因此需要可靠的坏块管理。
图2是图示图1中所示的存储器件150的示意图。
参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2M个页(2MPAGES)，本发明将不局限于该2M个页。多个页中的每个可以包括多个存储单元，多个字线电耦接至该多个存储单元。
此外，存储器件150可以包括根据在每个存储单元中储存或表示的位的数量而作为单级单元(SLC)存储块和多级单元(MLC)存储块的多个存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三级单元(TLC)存储块。
多个存储块210至240中的每个可以在写入操作期间储存主机设备102提供的数据，以及在读取操作期间将储存的数据提供给主机102。
图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。
参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST和SST之间。各个存储单元MC0至MCn-1可以由多级单元(MLC)来配置，每个多级单元(MLC)储存多位的数据信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。
虽然图3作为示例示出了由NAND快闪存储单元配置的存储块152，但是要注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以实现为NOR快闪存储器、其中组合至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至其中电荷储存层由电介质层配置的电荷捕获闪存(CTF)。
存储器件150的电压供应块310可以根据操作模式来提供要供应至相应字线的字线电压(例如，编程电压、读取电压和通过电压)以及要供应至块体(bulk)(例如，其中形成有存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。
存储器件150的读取/写入电路320可以由控制电路控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读取/写入电路320可以用作写入驱动器，写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。为此，读取/写入电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。图4至图11是图示图1中所示的存储器件150的示意图。
图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。
参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。
各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。即，各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。
图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线I-I′截取的剖视图。
参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。
可以设置有衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p型杂质的硅材料，或者可以是p型阱(例如，袋型p阱)，并且包括围绕p型阱的n型阱。虽然为了方便起见，在实施例中假设衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。
沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区5311至5314可以掺杂有n型杂质。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向依次设置。电介质材料5112和衬底5111可以沿第二方向分离预定距离。电介质材料5112可以沿第二方向分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置沿第一方向依次布置并且沿第二方向穿过电介质材料5112的多个柱体5113。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型杂质的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。
每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。
在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，可以布置除电介质材料5112和电介质层5116之外的材料的区域可以设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。
在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近衬底5111的电介质材料5112的底表面之上的电介质层5116之间。
沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5228可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。
在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5212至5292。
在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向依次布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然为了方便起见假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。
沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向依次布置。相应的导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料5331至5333可以是金属材料。沿第三方向延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。
在图5和图6中，相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。
图7是图6中所示的晶体管结构TS的剖面图。
参照图7，在图6中所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层5117、第二子电介质层5118和第三子电介质层5119。
在柱体5113中的每个的p型硅的表面层5114可以用作本体。邻近柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。
第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。
导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，在柱体5113中的每个的p型硅的表面层5114将被称为沿第二方向的本体。
存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。
每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构TS可以用作接地选择晶体管GST。
栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。
沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。
沿第一方向延伸的第二类型掺杂区5311至5314可以设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。
即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。
虽然在图5至图7中图示了沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293被设置为9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于被设置为9层。例如，沿第一方向延伸的导电材料可以被设置为8层、16层或任意多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。
虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。
此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。
图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。
参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。
每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
在该示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。
在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储单元MC1的高度可以是值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近源极选择晶体管SST的存储单元MC6的高度可以是7。
在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。
在同一行的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度处，电耦接至不同行的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。
位于同一水平或高度或层的字线WL或虚设字线DWL可以在其中设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换句话说，在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。
公共源极线CSL可以电耦接至NAND串NS。在衬底5111之上和有源区之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。
即，如图8中所示，同一高度或水平的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。
在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。
在下文中，将参照图9至图11做出详细描述，图9至图11示出根据实施例的存储系统中的用不同于第一结构的三维(3D)非易失性存储器件来实施的存储器件。
图9是示意性图示用不同于上面参照图5至图8描述的第一结构的三维(3D)非易失性存储器件来实施的存储器件并且示出在图4的多个存储块中的存储块BLKj的透视图。图10是图示沿图9的线VII-VII′截取的存储块BLKj的剖视图。
参照图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。
可以设置衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p型杂质的硅材料，或可以是p型阱(例如，袋型p阱)，并且包括围绕p型阱的n型阱。虽然为了方便起见在实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。
沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。
沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。
可以设置穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。
下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。
下柱体DP和上柱体UP可以通过管道栅极PG电耦接。管道栅极PG可以设置在衬底6311中。例如，管道栅极PG可以包括与下柱体DP和上柱体UP相同的材料。
沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。
漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。
第一上导电材料6351和第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。
下柱体DP和邻近下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串和上串可以通过管道栅极PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该一个单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352中的对应一个(用作位线BL)之间。
即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。
在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10中的NAND串NS中的晶体管结构，因此这里将省略其详细描述。
图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路图。为了方便起见，仅示出了在第二结构中的存储块BLKj中形成对的第一串和第二串。
参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以关于定义多个对的方式来设置单元串，如参照图9和图10描述的，每个单元串用通过管道栅极PG而电耦接的一个上串和一个下串来实施。
即，在具有第二结构的存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。
虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，且第二串ST2可以电耦接至第二漏极选择线DSL2。还可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，且第二串ST2可以电耦接至第二源极选择线SSL2。在下文中，将参照图12至图15来详细描述根据本发明的实施例的存储系统中的存储器件的数据处理的操作，具体地，数据编程操作或数据写入操作。
图12至图14是图示图1中所示的存储系统110的操作的示意图。
如上所述，控制器130的存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。缓冲器可以是包括高速缓冲器的临时储存器。在下文中，作为示例描述了与从主机102提供的写入命令相对应的写入数据被储存在存储器144的写入缓冲器中，然后储存在写入缓冲器中的写入数据或缓冲的数据被编程至存储器件150中。
此外，虽然以下作为示例描述了控制器130执行存储系统中的数据处理，但是要注意的是，处理器134也可以执行数据处理。此外，虽然以下作为示例描述了写入数据被储存在写入缓冲器中，但是要注意的是，写入数据也可以被储存在多个页缓冲器322、324和326、包括在存储器件300中的多个锁存器或外部存储器件中。
根据本发明的示例性实施例，缓冲的写入数据可以通过一次编程(one shotprogram)、多平面编程(multi-plane program)和单平面编程(one plane program)中的一个或更多个而被编程至一个或更多个超级块(super block)，该超级块是存储器件150的多个存储块的组。当写入缓冲器和存储芯片彼此连接以用于数据传送时，写入缓冲器的缓冲的写入数据可以被传送至并且储存在包括在存储器件150中的存储芯片的页缓冲器中。在将写入数据从控制器130的写入缓冲器传送至存储芯片的页缓冲器之后，写入缓冲器和存储芯片可以彼此释放(release)。储存在存储芯片的页缓冲器中的写入数据可以被编程在存储器件150中的存储芯片的超级块中。
根据本发明的示例性实施例，具有64KB区块大小(chunk size)的数据可以通过一次编程被编程在超级块的页中，具有32KB区块大小的数据可以通过多平面编程被编程在页中，具有16KB区块大小的数据可以通过单平面编程被编程在页中。
参照图12，控制器130可以将与从主机102提供的写入命令相对应的写入数据储存在控制器130的存储器144中包括的写入缓冲器1200中，然后可以将缓冲的写入数据编程在存储器件150的多个存储芯片中。多个存储芯片中的每个可以包括多个存储块。
图12至图15示例性示出数据6、数据8、数据3和数据10作为被缓冲在写入缓冲器1200中的写入数据。在下文中，将作为示例描述写入数据(1202至1208)的区块大小中的每个是64KB。
图12至图15示例性示出芯片0至4(1210至1290)作为包括在存储器件150中的多个存储芯片。图12至图15示例性示出页缓冲器6和7(1212和1214)、页缓冲器6和7(1232和1234)、页缓冲器4和5(1252和1254)、页缓冲器2和3(1272和1274)以及页缓冲器0和1(1292和1294)作为分别包括在芯片0至4(1210至1290)中的页缓冲器。
图12至图15示例性示出超级块3(1215)、超级块3(1235)、超级块2(1255)、超级块1(1275)和超级块0(1295)作为分别包括在芯片0至4(1210至1290)中的超级块。图12至图15示例性示出超级块，每个超级块包括两个存储块或平面，存储块或平面的数量可以根据存储器件150的容量和数据编程性能而改变。超级块(1215至1295)中的每个可以包括不同数量的存储块或平面。
图12至图15示例性示出平面6和7(1217和1219)、平面6和7(1237和1239)、平面4和5(1257和1259)、平面2和3(1277和1279)以及平面0和1(1297和1299)作为分别包括在超级块0至3(1215至1295)中的平面。如图12中所示，每个平面可以包括多个页。在下文中，将作为示例描述多个页中的每个的储存容量是16KB。如图12中所示，每个存储块或平面可以耦接至页缓冲器(1212至1294)中的对应一个。
例如，芯片0(1210)可以包括多个超级块，且多个超级块中的超级块3(1215)至少可以包括存储块6和7(1217和1219)，存储块6和7(1217和1219)中的每个包括多个页。存储块6和7(1217和1219)中的每个的储存容量可以是16KB。平面6(1217)可以是最低有效位(LSB)平面，而平面7(1219)可以是最高有效位(MSB)平面。
例如，芯片1(1230)可以包括多个超级块，且多个超级块中的超级块3(1235)至少可以包括存储块6和7(1237和1239)，存储块6和7(1237和1239)中的每个包括多个页。存储块6和7(1237和1239)中的每个的储存容量可以是16KB。平面6(1237)可以是LSB平面，而平面7(1239)可以是MSB平面。
例如，芯片2(1250)可以包括多个超级块，且多个超级块中的超级块2(1255)至少可以包括存储块4和5(1257和1259)，存储块4和5(1257和1259)中的每个包括多个页。存储块4和5(1257和1259)中的每个的储存容量可以是16KB。平面4(1257)可以是LSB平面，而平面5(1259)可以是MSB平面。
例如，芯片3(1270)可以包括多个超级块，且多个超级块中的超级块1(1275)至少可以包括存储块2和3(1277和1279)，存储块2和3(1277和1279)中的每个包括多个页。存储块2和3(1277和1279)中的每个的储存容量可以是16KB。平面2(1277)可以是LSB平面，而平面3(1279)可以是MSB平面。
例如，芯片4(1290)可以包括多个超级块，且多个超级块中的超级块0(1295)至少可以包括存储块0和1(1297和1299)，存储块0和1(1297和1299)中的每个包括多个页。存储块0和1(1297和1299)中的每个的储存容量可以是16KB。平面0(1297)可以是LSB平面，而平面1(1299)可以是MSB平面。
控制器130可以检查储存在写入缓冲器1200中的写入数据(1202至1208)的区块大小。超级块3(1215)(其包括在芯片0(1210)中)的平面6和7(1217和1219)中包括的多个页可以通过一次编程而用具有64KB区块大小的写入数据来编程。
例如，写入数据6可以从写入缓冲器1200分别传送至芯片0(1210)的页缓冲器6和7(1212和1214)。在将写入数据6从写入缓冲器1200传送至页缓冲器6和7(1212和1214)之后，写入缓冲器1200和芯片0(1210)可以彼此释放。然后，储存在页缓冲器6和7(1212和1214)中的写入数据6可以通过一次编程而被编程在平面6和7(1217和1219)中的每个的页0和1中，平面6和7分别对应于芯片0(1210)内的页缓冲器6和7(1212和1214)。之后将参照图13和图14来详细描述写入缓冲器1200和芯片0(1210)彼此的释放。
此外，芯片11230包括多个超级块，多个存储块(即，多个平面)(每个存储块包括多个页)被分组为该多个超级块中的每个，且芯片11230的超级块31235包括两个存储块，即，作为包括多个页的存储块6的平面61237以及作为包括多个页的存储块7的平面71239。在芯片11230的超级块31235中，平面1237和1239中的每个中包括的多个页的大小(即，作为能够被编程在每个页中的数据的大小的区块大小)是16KB。此外，以下将通过举示例(即，超级块31235的平面61237是LSB平面，而超级块31235的平面71239是MSB平面)来作出详细说明。超级块3(1235)(其包括在芯片1(1230)中)的平面6和7(1237和1239)中包括的多个页可以通过一次编程而用具有64KB区块大小的写入数据来编程。
例如，写入数据8可以从写入缓冲器1200分别传送至芯片1(1230)的页缓冲器6和7(1232和1234)。在将写入数据8从写入缓冲器1200传送至页缓冲器6和7(1232和1234)之后，写入缓冲器1200和芯片1(1230)可以彼此释放。然后，储存在页缓冲器6和7(1232和1234)中的写入数据8可以通过一次编程而被编程在平面6和7(1237和1239)中的每个的页0和1中，平面6和7分别对应于芯片1(1230)内的页缓冲器6和7(1232和1234)。之后将参照图13和图14来详细描述写入缓冲器1200和芯片1(1230)彼此的释放。
超级块2(1255)(其包括在芯片2(1250)中)的平面4和5(1257和1259)中包括的多个页可以通过一次编程而用具有64KB区块大小的写入数据来编程。
例如，写入数据3可以从写入缓冲器1200分别传送至芯片2(1250)的页缓冲器4和5(1252和1254)。在将写入数据3从写入缓冲器1200传送至页缓冲器4和5(1252和1254)之后，写入缓冲器1200和芯片2(1250)可以彼此释放。然后，储存在页缓冲器4和5(1252和1254)中的写入数据3可以通过一次编程而被编程在平面4和5(1257和1259)中的每个的页0和1中，平面4和5分别对应于芯片2(1250)内的页缓冲器4和5(1252和1254)。
然而，当在写入缓冲器1200与芯片2(1250)之间的释放之后，在芯片2(1250)中将储存在页缓冲器4和5(1252和1254)中的写入数据3编程在平面4和5(1257和1259)的页0和1中失败时，写入缓冲器1200和芯片2(1250)可以彼此重新连接。然后，写入数据3可以从页缓冲器4和5(1252和1254)传送回写入缓冲器1200。
在写入缓冲器1200与芯片2(1250)重新连接且将写入数据3从页缓冲器4和5(1252和1254)传送回写入缓冲器1200之后，写入缓冲器1200的编程失败的写入数据3可以被编程在除编程失败的芯片2(1250)以外的芯片0至4(1210至1290)中的一个中。例如，根据设计，编程失败的写入数据3(1260)可以被编程在芯片4(1290)中。
超级块0(1295)(其包括在芯片4(1290)中)的平面0和1(1297和1299)中包括的多个页可以通过一次编程而用具有64KB区块大小的写入数据来编程。
例如，可以分别将先前从页缓冲器4和5(1252和1254)传送回写入缓冲器1200的编程失败的写入数据3从写入缓冲器1200传送至芯片4(1290)的页缓冲器0和1(1292和1294)。在将写入数据3从写入缓冲器1200传送至页缓冲器0和1(1292和1294)之后，写入缓冲器1200和芯片4(1290)可以彼此释放。然后，储存在页缓冲器0和1(1292和1294)中的写入数据3可以通过一次编程而被编程在平面0和1(1297和1299)中的每个的页0和1中，平面0和1(1297和1299)分别对应于芯片4(1290)内的页缓冲器0和1(1292和1294)。之后将参照图13和图14来详细描述写入缓冲器1200与芯片4(1290)的释放。
超级块1(1275)(其包括在芯片3(1270)中)的平面2和3(1277和1279)中包括的多个页可以通过一次编程而用具有64KB区块大小的写入数据来编程。
例如，写入数据10可以从写入缓冲器1200分别传送至芯片3(1270)的页缓冲器2和3(1272和1274)。在将写入数据10从写入缓冲器1200传送至页缓冲器2和3(1272和1274)之后，写入缓冲器1200和芯片3(1270)可以彼此释放。然后，储存在页缓冲器2和3(1272和1274)中的写入数据10可以通过一次编程而被编程在平面2和3(1277和1279)中的每个的页0和1中，平面2和3(1277和1279)分别对应于芯片3(1270)内的页缓冲器2和3(1272和1274)。之后将参照图13和图14来详细描述写入缓冲器1200与芯片3(1270)彼此的释放。
在下文中，参照图13和图14示例性地详细公开了以上参照图12描述的将写入数据从写入缓冲器1200传送至芯片中的对应芯片中包括的页缓冲器，以及写入缓冲器1200与对应芯片之间的释放。
如上所述，控制器130可以将写入数据(例如，与从主机102提供的写入命令相对应的数据6)储存在缓冲器1200中。控制器130可以检查储存在缓冲器1200中的写入数据6的区块大小(例如，64KB)。
参照图13，当将储存在写入缓冲器1200中的写入数据6被编程在芯片0(1210)中时，可以在第一时间点t0与第二时间点t1之间的时间间隔期间，将写入数据6从写入缓冲器1200传送至芯片0(1210)的页缓冲器，然后在第二时间点t1处，写入缓冲器1200与芯片0(1210)可以彼此释放。在芯片0(1210)与写入缓冲器1200之间的释放之后，可以在第二时间点t1与第三时间点t2之间的时间间隔期间，通过一次编程将储存在页缓冲器中的写入数据6编程在LSB平面和MSB平面中。在写入数据6被编程在LSB平面和MSB平面中之后，控制器130可以在第三时间点t2处检查写入数据6的编程的成功。
参照图14，当将储存在写入缓冲器1200中的写入数据6要被编程在芯片0(1210)中时，可以根据芯片0(1210)的每个页的储存容量(例如，16KB)来将写入数据6编程在芯片0(1210)的页中。例如，当写入数据6的区块大小是64KB且每个页的储存容量是16KB时，写入数据6可以以16KB为单位被编程在若干页中。储存在写入缓冲器1200中的写入数据6可以被划分为第一数据区块(data chunk)1412至第四数据区块1418，第一数据区块1412至第四数据区块1418的每个区块大小是16KB。写入数据6的第一数据至第四数据可以被分别储存在写入缓冲器1200中的第一区域至第四区域中。
参照图14，当将储存在写入缓冲器1200中的写入数据6编程在芯片0(1210)中时，可以在第一时间点t0与第二时间点t1之间的时间间隔期间，将写入数据6的第一数据区块1412从写入缓冲器1200的第一区域传送至页缓冲器中的一个，例如，包括在芯片0(1210)中的页缓冲器6(1212)。页缓冲器6(1212)可以对应于多个平面中的一个，例如，LSB平面6(1217)。在第一数据区块1412从写入缓冲器1200的第一区域传送至页缓冲器6(1212)之后，在第二时间点t1处，写入缓冲器1200的第一区域和对应于页缓冲器6(1212)的LSB平面6(1217)可以彼此释放。
在写入缓冲器1200的第一区域与LSB平面6(1217)之间的释放之后，可以在第二时间点t1与第三时间点t2之间的时间间隔期间，将写入数据6的第二数据区块1414从写入缓冲器1200的第二区域传送至页缓冲器中的一个，例如，包括在芯片0(1210)中的页缓冲器6(1212)。在第二数据区块1414从写入缓冲器1200的第二区域传送至页缓冲器6(1212)之后，在第三时间点t2处，写入缓冲器1200的第二区域和对应于页缓冲器6(1212)的LSB平面6(1217)可以彼此释放。
在写入缓冲器1200的第二区域与LSB平面6(1217)之间的释放之后，可以在第三时间点t2与第四时间点t3之间的时间间隔期间，将写入数据6的第三数据区块1416从写入缓冲器1200的第三区域传送至页缓冲器中的一个，例如，包括在芯片0(1210)中的页缓冲器7(1214)。页缓冲器7(1214)可以对应于多个平面中的一个，例如，MSB平面7(1219)。在第三数据区块1416从写入缓冲器1200的第三区域传送至页缓冲器7(1214)之后，在第四时间点t3处，写入缓冲器1200的第三区域和对应于页缓冲器7(1214)的MSB平面7(1219)可以彼此释放。
在写入缓冲器1200的第三区域与MSB平面7(1219)之间的释放之后，可以在第四时间点t3与第五时间点t4之间的时间间隔期间，将写入数据6的第四数据区块1418从写入缓冲器1200的第四区域传送至页缓冲器中的一个，例如，包括在芯片0(1210)中的页缓冲器7(1214)。在第四数据区块1418从写入缓冲器1200的第四区域传送至页缓冲器7(1214)之后，在第五时间点t4处，写入缓冲器1200的第四区域和对应于页缓冲器7(1214)的MSB平面7(1219)可以彼此释放。
如上所述，在写入数据6的每个数据区块1412至1418从写入缓冲器1200的对应区域顺序地传送至对应的页缓冲器之后，写入缓冲器1200的每个区域和对应的平面可以顺序地彼此释放。
在芯片0(1210)与写入缓冲器1200之间的释放之后，可以在第五时间点t4与第六时间点t5之间的时间间隔期间，通过一次编程来将储存在页缓冲器中的写入数据6编程在LSB平面和MSB平面中。在将写入数据6编程在LSB平面和MSB平面中之后，控制器130可以在第六时间点t5处检测写入数据6的编程的成功。
根据本发明的示例性实施例，在数据从控制器130传送至存储器件150之后且在将传送来的数据编程在存储器件150中之前，可以在控制器130的写入缓冲器与存储器件150的对应的平面之间进行释放。因此，可以改善控制器130的缓冲器的利用效率。
图15是图示图1中所示的存储系统100的操作的流程图。
参照图15，在步骤1510处，存储系统110可以将写入数据储存在控制器130的写入缓冲器中。
在步骤1520处，控制器130可以将缓冲的写入数据从写入缓冲器传送至存储器件150的存储芯片之中的对应一个存储芯片中包括的页缓冲器中的一个。
在步骤1530处，控制器130可以将写入缓冲器与对应存储芯片的存储块或平面中的一个(其对应于临时储存传送来的写入数据的页缓冲器)彼此释放。也就是说，控制器130的写入缓冲器可以从存储器件150释放。
在步骤1540处，控制器130可以将储存在页缓冲器中的写入数据编程在对应的存储块或平面中。
在步骤1560处，控制器130可以检测写入数据的编程的成功。当控制器130确定编程成功时，操作可以结束。当控制器130确定编程失败时，控制器130可以将写入缓冲器与平面重新连接，可以从页缓冲器读取编程失败的写入数据，以及可以用除编程失败的芯片以外的芯片中的一个来重复步骤1510至1560。当控制器130确定编程为成功时，重复可以结束。
如根据以上描述明显的是，根据实施例的存储系统及其操作方法可以使存储器件使用的效率最大化，并且可以快速和稳定地处理来自存储器件的数据。
虽然出于说明的目的已经描述了各种实施例，但是本领域技术人员将明显的是，在不脱离如在以下权利要求中限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种存储系统，包括：
存储器件，所述存储器件包括多个存储芯片，所述多个存储芯片中的每个包括适用于储存数据的多个平面和分别与所述多个平面相对应的多个页缓冲器；以及
控制器，适用于将储存在其写入缓冲器中的写入数据传送至第一芯片的第一页缓冲器，在传送至第一页缓冲器之后将写入缓冲器和第一芯片中的与第一页缓冲器相对应的第一平面释放，以及在从第一平面释放之后将写入数据编程在第一平面中。
技术方案2.根据技术方案1所述的存储系统，其中，当第一芯片中的编程失败时，控制器还将写入缓冲器与第一平面重新连接，以及将写入数据传送至第二芯片的第二页缓冲器。
技术方案3.根据技术方案2所述的存储系统，其中，控制器还在传送至第二页缓冲器之后，将写入缓冲器和第二芯片中的与第二页缓冲器相对应的第二平面释放，以及在从第二平面释放之后，将写入数据编程在第二平面中。
技术方案4.根据技术方案1所述的存储系统，其中，第一平面包括最低有效位LSB平面和最高有效位MSB平面。
技术方案5.根据技术方案1所述的存储系统，其中，控制器通过一次编程、多平面编程和单平面编程中的一种或更多种来编程写入数据。
技术方案6.一种存储系统，包括：
存储器件，所述存储器件包括多个存储芯片，所述多个存储芯片中的每个包括适用于储存数据的多个平面和分别与所述多个平面相对应的多个页缓冲器；以及
控制器，适用于：将包括在写入数据中并且分别储存在其写入缓冲器的对应区域中的多个数据区块顺序地传送至芯片的第一页缓冲器，在数据区块至第一页缓冲器的每个传送之后将写入缓冲器的对应区域和第一芯片中的与第一页缓冲器相对应的第一平面释放，以及在从第一平面释放之后将写入数据编程在第一平面中。
技术方案7.根据技术方案6所述的存储系统，其中，当将第一数据区块编程在第一芯片中失败时，控制器将第一平面和写入缓冲器的与第一数据区块相对应的第一区域重新连接，以及将第一数据区块传送至第二芯片的第二页缓冲器。
技术方案8.根据技术方案7所述的存储系统，其中，控制器还在将第一数据区块传送至第二页缓冲器之后，将第一区域和第二芯片中的与第二页缓冲器相对应的第二平面释放，以及在第一区域从第二平面释放之后，将第一数据区块编程在第二平面中。
技术方案9.根据技术方案6所述的存储系统，其中，第一平面包括最低有效位LSB平面和最高有效位MSB平面。
技术方案10.根据技术方案6所述的存储系统，其中，控制器通过一次编程、多平面编程和单平面编程中的一种或更多种来编程写入数据。
技术方案11.一种用于操作存储系统的方法，所述存储系统包括多个存储芯片以及写入缓冲器，所述多个存储芯片中的每个包括适用于储存数据的多个平面、分别与所述多个平面相对应的多个页缓冲器，所述方法包括：
将储存在写入缓冲器中的写入数据传送至第一芯片的第一页缓冲器；
在传送至第一页缓冲器之后，将写入缓冲器和第一芯片中的与第一页缓冲器相对应的第一平面释放；以及
在从第一平面释放之后，将写入数据编程在第一平面中。
技术方案12.根据技术方案11所述的方法，还包括当第一芯片中的编程失败时：
重新连接写入缓冲器与第一平面；以及
将写入数据传送至第二芯片的第二缓冲器。
技术方案13.根据技术方案12所述的方法，还包括：
在传送至第二页缓冲器之后，将写入缓冲器和第二芯片中的与第二页缓冲器相对应的第二平面释放；以及
在从第二平面释放之后，将写入数据编程在第二平面中。
技术方案14.根据技术方案11所述的方法，其中，第一平面包括最低有效位LSB平面和最高有效位MSB平面。
技术方案15.根据技术方案11所述的方法，其中，通过一次编程、多平面编程和单平面编程中的一种或更多种来执行编程。
技术方案16.一种用于操作存储系统的方法，所述存储系统包括多个存储芯片以及写入缓冲器，所述多个存储芯片中的每个包括适用于储存数据的多个平面、分别与所述多个平面相对应的多个页缓冲器，所述方法包括：
将包括在写入数据中并且分别储存在写入缓冲器的对应区域中的多个数据区块顺序地传送至第一芯片的第一页缓冲器；
在所述多个数据区块至第一页缓冲器的每个传送之后，将写入缓冲器的对应区域和第一芯片中的与第一页缓冲器相对应的第一平面释放；以及
在从第一平面释放之后，将写入数据编程在第一平面中。
技术方案17.根据技术方案16所述的方法，还包括当将第一数据区块编程在第一芯片中失败时：
将第一平面和写入缓冲器的与第一数据区块相对应的第一区域重新连接；以及
将第一数据区块传送至第二芯片的第二页缓冲器。
技术方案18.根据技术方案17所述的方法，还包括：
在将第一数据区块传送至第二页缓冲器之后，将第一区域和第二芯片中的与第二页缓冲器相对应的第二平面释放；以及
在第一区域从第二平面释放之后，将第一数据区块编程在第二平面中。
技术方案19.根据技术方案16所述的方法，其中，第一平面包括最低有效位LSB平面和最高有效位MSB平面。
技术方案20.根据技术方案16所述的方法，其中，通过一次编程、多平面编程和单平面编程中的一种或更多种来执行编程。

Claims (10)

1.一种存储系统，包括：
存储器件，所述存储器件包括多个存储芯片，所述多个存储芯片中的每个包括适用于储存数据的多个平面和分别与所述多个平面相对应的多个页缓冲器；以及
控制器，适用于将储存在其写入缓冲器中的写入数据传送至第一芯片的第一页缓冲器，在传送至第一页缓冲器之后将写入缓冲器和第一芯片中的与第一页缓冲器相对应的第一平面释放，以及在从第一平面释放之后将写入数据编程在第一平面中。
2.根据权利要求1所述的存储系统，其中，当第一芯片中的编程失败时，控制器还将写入缓冲器与第一平面重新连接，以及将写入数据传送至第二芯片的第二页缓冲器。
3.根据权利要求2所述的存储系统，其中，控制器还在传送至第二页缓冲器之后，将写入缓冲器和第二芯片中的与第二页缓冲器相对应的第二平面释放，以及在从第二平面释放之后，将写入数据编程在第二平面中。
4.根据权利要求1所述的存储系统，其中，第一平面包括最低有效位LSB平面和最高有效位MSB平面。
5.根据权利要求1所述的存储系统，其中，控制器通过一次编程、多平面编程和单平面编程中的一种或更多种来编程写入数据。
6.一种存储系统，包括：
存储器件，所述存储器件包括多个存储芯片，所述多个存储芯片中的每个包括适用于储存数据的多个平面和分别与所述多个平面相对应的多个页缓冲器；以及
控制器，适用于：将包括在写入数据中并且分别储存在其写入缓冲器的对应区域中的多个数据区块顺序地传送至芯片的第一页缓冲器，在数据区块至第一页缓冲器的每个传送之后将写入缓冲器的对应区域和第一芯片中的与第一页缓冲器相对应的第一平面释放，以及在从第一平面释放之后将写入数据编程在第一平面中。
7.根据权利要求6所述的存储系统，其中，当将第一数据区块编程在第一芯片中失败时，控制器将第一平面和写入缓冲器的与第一数据区块相对应的第一区域重新连接，以及将第一数据区块传送至第二芯片的第二页缓冲器。
8.根据权利要求7所述的存储系统，其中，控制器还在将第一数据区块传送至第二页缓冲器之后，将第一区域和第二芯片中的与第二页缓冲器相对应的第二平面释放，以及在第一区域从第二平面释放之后，将第一数据区块编程在第二平面中。
9.一种用于操作存储系统的方法，所述存储系统包括多个存储芯片以及写入缓冲器，所述多个存储芯片中的每个包括适用于储存数据的多个平面、分别与所述多个平面相对应的多个页缓冲器，所述方法包括：
将储存在写入缓冲器中的写入数据传送至第一芯片的第一页缓冲器；
在传送至第一页缓冲器之后，将写入缓冲器和第一芯片中的与第一页缓冲器相对应的第一平面释放；以及
在从第一平面释放之后，将写入数据编程在第一平面中。
10.一种用于操作存储系统的方法，所述存储系统包括多个存储芯片以及写入缓冲器，所述多个存储芯片中的每个包括适用于储存数据的多个平面、分别与所述多个平面相对应的多个页缓冲器，所述方法包括：
将包括在写入数据中并且分别储存在写入缓冲器的对应区域中的多个数据区块顺序地传送至第一芯片的第一页缓冲器；
在所述多个数据区块至第一页缓冲器的每个传送之后，将写入缓冲器的对应区域和第一芯片中的与第一页缓冲器相对应的第一平面释放；以及
在从第一平面释放之后，将写入数据编程在第一平面中。
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