CN111679787B - 闪存装置、闪存控制器及闪存存储管理方法 - Google Patents

闪存装置、闪存控制器及闪存存储管理方法 Download PDF

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Abstract

本发明公开了一种闪存装置和闪存存储管理方法，所述闪存存储管理方法包括：提供闪存模块，所述闪存模块包括多个单层单元数据区块以及多层单元数据区块；将欲写入的数据分类为多个数据群；分别执行单层单元数据写入以及执行类似独立磁盘冗余阵列错误更正编码操作产生对应校验码，以将所述多个数据群以及所述对应的校验码写入至所述多个单层单元数据区块；当完成所述多个单层单元数据区块的写入时，执行内部复制，将所述多个单层单元数据区块所存储的所述多个数据群以及所述对应校验码，依所述多个单层单元数据区块存储顺序，依序写入所述多层单元数据区块。只需使用极低数据空间作为存储相对应错误更正校验码之用，闪存数据空间使用效率更高。

Description

闪存装置、闪存控制器及闪存存储管理方法
原申请案的申请日是2017.04.24，申请号是201710271879.7，发明创造名称是”闪存装置及闪存存储管理方法”。
技术领域
本发明涉及一种闪存装置及闪存存储管理方法，尤其涉及一种执行类似独立磁盘冗余阵列的错误更正编码操作的闪存装置与存储管理方法。
背景技术
一般来说，对于闪存控制器执行数据写入以写入一笔数据至单层单元数据区块或是多层单元数据区块，传统的机制采用例如在一数据区块的一字符线的最后一页放置所述字符线的其他数据页所对应的校验码，使得当发生写入失败、字符线断路及字符线短路时可利用所述对应的校验码来进行一定程度的错误更正，然而，这样的数据存储率过低，例如一字符线如果包括8个数据页，则仅有7个数据页用来存数据，另一个数据页是用来存储校验码，这样一来，一个数据区块中将会有1/8的比例是用来存储校验码，而非用来存储数据，就用户的角度来说，无法被接受。
发明内容
因此，本发明的目的之一在于公开一种闪存装置及对应的闪存存储管理方法，采用一种类似独立磁盘冗余阵列的错误更正编码操作，降低错误发生率，降低传统机制所需要使用的校验码数目，同时适当地将所需要的校验码存储于对应的数据页位置，令发生写入失败、字符线断路及字符线短路时仍可利用所需的校验码来进行一定程度的错误更正，解决了上述的问题。
根据本发明的实施例，公开了一种闪存装置。闪存装置包含有一闪存模块与闪存控制器，闪存模块包括多个单层单元数据区块以及至少一多层单元数据区块，闪存控制器具有多条信道分别连接至闪存模块，闪存控制器将一笔欲写入的数据分类为多群的数据，闪存控制器分别执行单层单元数据写入以及执行一类似独立磁盘冗余阵列的错误更正编码操作产生一对应的校验码，以将多群的数据以及对应的校验码写入至多个单层单元数据区块；当完成多个单层单元数据区块的写入时，闪存模块执行内部复制，将多个单层单元数据区块所存储的多群的数据以及对应的校验码，依数据的先后顺序，依序搬移写入至至少一多层单元数据区块。
根据本发明的实施例，另公开了一种闪存存储管理方法。所述方法包含有：提供一闪存模块，所述闪存模块包括多个单层单元数据区块以及至少一多层单元数据区块；将一笔欲写入的数据分类为多群的数据；分别执行单层单元数据写入以及执行一类似独立磁盘冗余阵列的错误更正编码操作产生一对应的校验码，以将多群的数据以及所述对应的校验码写入至所述多个单层单元数据区块；当完成所述多个单层单元数据区块的写入时，执行一内部复制，将所述多个单层单元数据区块所存储的所述多群的数据以及所述对应的校验码，依数据的先后顺序，依序搬移写入至所述至少一多层单元数据区块。
附图说明
图1为本发明实施例的闪存装置的装置示意图。
图2为本发明第一实施例图1所示的闪存控制器执行SLC数据写入将某一群的数据写入至闪存模块内的一单层单元数据区块以执行一次单层单元数据区块写入操作的示意图。
图3为闪存模块内的一单层单元数据区块通过内部复制将数据写入至三层单元数据区块的示意图。
图4为本发明第一实施例图1所示的闪存控制器写入三个群的数据至闪存模块内的多个单层单元数据区块并通过内部复制将数据搬移写入至三层单元数据区块而形成一个超级区块的示意图。
图5为本发明第二实施例图1所示的闪存控制器执行SLC数据写入以写入一个群的数据至闪存模块内的单层单元数据区块以完成一次单层单元数据区块写入操作的示意图。
图6为本发明第二实施例图1所示的闪存控制器写入三个群的数据至闪存模块内的多个单层单元数据区块并通过内部复制将所述多个单层单元数据区块的数据搬移写入至三层单元数据区块而形成一个超级区块的示意图。
其中，附图标记说明如下：
100:闪存装置
105:闪存模块
110:闪存控制器
205,210,401A,401B,402A,402B,403A,403B,605A,605B,605C:校验码存储位置
404,405,406,610,615,620:三层单元数据区块的数据页
1051A,1051B,1051C:单层单元数据区块
1052:三层单元数据区块
1101:错误更正码编码电路
1102:校验码缓冲器
1102A,1102B:缓冲区
具体实施方式
请参照图1，图1为本发明实施例的闪存装置100的装置示意图。闪存装置100包含闪存模块105及闪存控制器110，闪存模块105为一个具有二维平面架构的闪存模块；然此并非本申请的限制。闪存模块105包含多个闪存芯片(并未绘示于图1)，每一闪存芯片包括多个单层单元数据区块(single-level cell(SLC)block，简称为SLC数据区块)及多个多层单元数据区块(multiple-level-cell block)，单层单元数据区块的每一单元可存储2位(bit)的数据，多层单元数据区块的每一单元可存储2N位的数据，N大于或等于2并为整数，多层单元数据区块例如包括有两层单元数据区块(multi-level cell(MLC)block，简称为MLC数据区块)的单元可存储22位的数据、三层单元数据区块(triple-level cell(TLC)block，简称为TLC数据区块)的单元可存储23元的数据、四层单元数据区块(quad-levelcell(QLC)block，简称为QLC数据区块)的单元可存储24位的数据，依此类推。
闪存控制器110可通过多条信道连接至闪存模块105，使可利用不同条信道同时写入数据至不同的闪存芯片，增加写入效率，闪存控制器110包括一错误更正码编码电路1101及一校验码(parity check code)缓冲器1102，错误更正码编码电路1101用以对数据进行一错误更正码编码操作，例如本申请的实施例中包括里德-所罗门码(Reed-Solomoncodes)的编码操作及/或异或(exclusive-OR，XOR)运算的编码操作，以产生相对应的校验码，校验码缓冲器1102用以暂存所产生的相对应的校验码，而闪存控制器110利用一个类似独立磁盘冗余阵列(Redundant Array of Independent Disks,RAID)的数据管理机制，将一笔数据写入不同的闪存芯片，降低出错率，并在写入数据至单层单元数据区块时同时考虑不同编码操作的校验码在单层单元数据区块的储位位置以及在TLC数据区块的存储位置，令在写入数据至单层单元数据区块时可更正数据出错以及后续闪存模块105通过内部复制(internal copy)操作由单层单元区块将数据复制搬移至TLC数据区块时也可以更正数据出错。
实作上，为求数据写入的效率及降低出错率，闪存模块105包括多个信道(本申请的实施例为2个信道，但非限定)，当一个信道执行某一个数据页(page)的写入时，可采用另一个信道来执行另一个数据页的写入，而不需要等候所述信道，每一个信道在闪存控制器110中有各自的串行传输器(sequencer)且均包含了多个闪存芯片(本申请的实施例为2个芯片，但非限定)，使得一个信道可同时对多个闪存芯片执行不同数据页的写入，而不需要等候其中一个芯片，此外，每一个闪存芯片可具有折迭设计(folded)而具有不同的两个平面(plane)，令一个闪存芯片在数据写入时可同时利用不同两平面上的两个数据区块来执行不同数据页的写入，而不需要等候其中某一个数据区块。因此，闪存模块105的一个超级数据区块(super block)是由多个信道的多个闪存芯片的多个数据页所组成。上述的闪存控制器110是将数据以超级数据区块为单位来进行写入，先将数据写入至闪存模块105内的单层单元数据区块，由单层单元数据区块缓冲，后续再从所述多个单层单元数据区块将数据复制搬移至TLC数据区块内。另外，应注意的是，其他实施例中，每一个闪存芯片可不具有折迭设计，也就是说，一个闪存芯片在数据写入时利用一个数据区块来执行一个数据页的写入，其他数据页的写入需要等候时间。
就数据写入的流程来说，一笔数据会先被闪存控制器110写入至多个单层单元数据区块1051A～1051C，之后再从所述多个单层单元数据区块1051A～1051C搬移至多层单元数据区块1052，例如，在本实施例，以TLC单元为架构的多层数据区块为例，TLC单元可存储23位的信息，也就是说，三个单层单元数据区块(以下简称为SLC数据区块)1051A～1051C的数据会被写入至一个TLC数据区块1052，据此，考虑到需要共同对SLC数据区块1051A～1051C的写入以及TLC数据区块1052的写入进行错误更正的保护，闪存控制器110将一笔数据分类为三个群(group)的数据，应注意的是，如果以MLC单元为架构的多层数据区块为例，由于MLC单元可存储22位的信息，所以闪存控制器110会将所述数据分类为两个群的数据，而如果以QLC单元为架构的多层数据区块为例，由于QLC单元可存储24位的信息，所以闪存控制器110会将所述数据分类为四个群的数据；依此类推。也就是说，当上述多层单元数据区块1052的单元可存储具有2N位的信息，N大于等于2并为整数，单层单元数据区块的数目会设计为N个SLC数据区块，闪存控制器110将所述欲写入的数据分类为N个群的数据，以分别写入至N个SLC数据区块。
在本实施例中，当闪存控制器110将所述数据分类为三个群的数据后，会接着执行第一次的数据写入(SLC program)将第一群的数据写入上述第一个SLC数据区块1051A以及利用错误更正码编码电路1101产生对应的校验码并写入至第一个SLC数据区块1051A中，如此便完成一次SLC数据区块的写入操作，之后闪存控制器110接着执行第二次的数据写入(SLC program)将第二群的数据写入上述第二个SLC数据区块1051B以及利用错误更正码编码电路1101产生对应的校验码并写入至第二个SLC数据区块1051B中，如此便完成第二次的SLC数据区块的写入操作，以及闪存控制器110接着执行第三次的数据写入(SLC program)将第三群的数据写入上述第三个SLC数据区块1051C以及利用错误更正码编码电路1101产生对应的校验码并写入至第三个SLC数据区块1051C中，如此便完成第三次的SLC数据区块的写入操作。
当闪存控制器110执行某一次的数据写入(SLC program)将某一群的数据写入某一个SLC数据区块时，或在所述数据写入之后，闪存控制器110会检测是否出错，如果数据有错，例如发生某一SLC数据区块写入的写入失败(program fail)、一字符线断路(one wordline open)及/或两字符线短路(two word line short)的情况，闪存控制器110会利用错误更正码编码电路1101在所述数据写入时所产生的对应校验码来更正上述的错误。
当前述三个群的数据均写入至三个SLC数据区块时1051A～1051C或者某一个SLC数据区块的数据写入已完成时，闪存模块105执行内部复制，从所述多个SLC数据区块1051A～1051C或某一个SLC数据区块中将三个群的数据或某一群的数据复制搬移并依三个群的数据顺序执行数据写入(TLC program)至一个TLC数据区块1052(也就是说前述的超级数据区块)，TLC数据区块1052由不同信道的不同闪存芯片的字符线的数据页所组成，例如，TLC数据区块1052的一个字符线的一个数据页包括有上数据页(upper page)、中间数据页(middle page)以及下数据页(lower page)，闪存模块105的内部复制依顺序例如将一个SLC数据区块的第N条字符在线的多个数据页写入至TLC数据区块1052的一个字符线的多个上数据页，将所述SLC数据区块的第N+1条字符在线的多个数据页写入至TLC数据区块1052的同一个字符线的多个中间数据页，以及将所述SLC数据区块的第N+2条字符在线的多个数据页写入至TLC数据区块1052的同一个字符线的多个下数据页。待所有三个群的数据均写入至TLC数据区块1052，如此便完成了所述超级数据区块的写入操作。
应注意的是，为了令内部复制易于实现、符合TLC数据区块1052的随机数种子数(randomizer seed)规则要求、以及同时考虑错误更正编码能力以降低出错率，所述内部复制操作只是依数据的顺序将数据搬移至TLC数据区块1052的多条字符线的上、中、下数据页的位置，而由闪存控制器110在写入不同群的数据以及对应产生的校验码至所述多个SLC数据区块1051A～1051C时，同时依据TLC数据区块的随机数种子数规则要求以及考虑错误更正编码的校验码的写入存储位置，令错误更正码编码电路1101的错误更正编码能力可以在执行一次SLC数据区块的写入操作时更正SLC数据区块的写入失败、一字符线断路及/或两字符线短路所造成的错误，以及可以在执行所述超级数据区块的写入操作时更正TLC数据区块1052的写入失败、一字符线断路及/或两字符线短路所造成的错误。
此外，如果闪存模块105进行内存垃圾回收(garbage collection)，闪存控制器110通过外部读取，从所述多个SLC数据区块1051A～1051C中读取出数据并重新进行错误更正的编码来执行数据写入(SLC program)，及/或从TLC数据区块1052中读取出数据并重新进行错误更正的编码来执行数据写入(SLC program)。此外，如果写入数据(SLC program)至一个SLC数据区块且突然发生关机时，闪存控制器110从所述SLC数据区块读回数据并重新进行错误更正的编码、写入数据(SLC program)至另一个新的SLC数据区块。此外，如果写入数据(TLC program)至TLC数据区块1052且突然发生关机时，闪存模块105放弃所述TLC数据区块1052中目前所存储的数据，并从所述多个SLC数据区块1051A～1051C，通过内部复制重新将对应的数据执行TLC数据写入(TLC program)至所述TLC数据区块1052。
请参照图2，图2为本发明第一实施例图1所示的闪存控制器110执行SLC数据写入(SLC program)将某一群的数据写入至闪存模块105内的一个SLC数据区块以执行一次SLC数据区块写入操作的示意图。闪存控制器110的错误更正码编码电路1101对数据执行一个类似独立磁盘冗余阵列的里德-所罗门(Reed Solomon，RS)编码操作，产生相对应的校验码，而校验码缓冲器1102用以暂存所产生的相对应的校验码。
闪存模块105内包括有两个信道，并包括两个闪存芯片及每一个芯片的两组区块有两不同平面，为求写入效率，闪存控制器110通过两个信道写入数据至闪存模块105内的两个闪存芯片的两个区块。如图2的实施方式所示，一个SLC数据区块包括有例如128条字符线(分别由WL0至WL127表示)，所述SLC数据区块可以是由一个SLC数据区块或是一组SLC子数据区块所组成，视SLC数据区块的定义而变，为方便描述，在实施例是将包括128条字符线视为一个SLC数据区块的大小，其中每一条字符线包括有例如8个数据页，以所述SLC数据区块的第一条字符线WL0为例，闪存控制器110通过信道CH0及折迭平面PLN0、PLN1将数据页P1、P2写入至闪存芯片CE0，接着通过同一个信道CH0及折迭平面PLN0、PLN1将数据页P3、P4写入至另一个闪存芯片CE1，接着由另一个信道CH1及折迭平面PLN0、PLN1将数据页P5、P6写入至闪存芯片CE0，接着通过信道CH1及折迭平面PLN0、PLN1将数据页P7、P8写入至闪存芯片CE1。其他则依此类推。
闪存控制器110将一个SLC数据区块的多个字符线WL0至WL127依顺序将每M条字符线编类为一组，M为大于或等于2的正整数，M例如为3，例如字符线WL0～WL2为第一组，字符线WL3～WL5为第二组，字符线WL6～WL8为第三组，字符线WL9～WL11为第四组…，字符线WL120～WL122为倒数第三组，字符线WL123～WL125为倒数第二组，最后一组字符线为WL126、WL127，其中第一、第三、第五组…等等的字符线为奇数组字符线，而第二、第四、第六组…等等的字符线为偶数组字符线，闪存控制器110每次写入一组字符线的数据(包括三条字符线的数据)，利用错误更正码编码电路1101对于所述多组字符线的数据执行错误更正编码，并将所产生的对应的部分的校验码(partial parity code)输出至校验码缓冲器1102，以暂存部分的校验码。
校验码缓冲器1102在暂存部分的校验码时将奇数组字符线数据所对应的部分的校验码存储在第一缓冲区1102A，将偶数组字符线数据所对应的部分的校验码存储在第二缓冲区1102B，举例来说，当写入字符线WL0～WL2的数据页P1～P24时，错误更正码编码电路1101对于数据页P1～P24执行错误更正编码，并将所产生的对应的部分的校验码输出至校验码缓冲器1102，暂存在第一缓冲区1102A；接着当写入字符线WL3～WL5的数据页P1～P24，错误更正码编码电路1101对于数据页P1～P24执行错误更正编码，并将所产生的对应的部分的校验码输出至校验码缓冲器1102，暂存在第二缓冲区1102B；接着当写入字符线WL6～WL8的数据页P25～P48，错误更正码编码电路1101对于数据页P25～P48执行错误更正编码，并将所产生的对应的部分的校验码输出至校验码缓冲器1102，暂存在第一缓冲区1102A；后续的数据页写入与编码操作依此类推…；之后，当写入字符线WL120～WL122的数据页，错误更正码编码电路1101对于字符线WL120～WL122的数据页执行编码，并将所产生的对应的部分的校验码输出至校验码缓冲器1102，暂存在第一缓冲区1102A。
接着，闪存控制器110在写入偶数组字符线的最后一组字符线(WL123～WL125)时，除了执行数据写入(SLC program)与对应的错误更正编码外，也将第二缓冲区1102B所暂存的所有偶数组字符线的数据的部分校验码读回，并将偶数组字符线的数据所对应的所有校验码写入至最后一组偶数组字符线的最后一条字符线WL125的数据页，例如最后3个数据页(标记为205)，以存储偶数组字符线的数据所对应的里德-所罗门校验码。
另外，对于写入最后一组奇数组字符线的最后一条字符线WL127时，闪存控制器110除了执行数据写入(SLC program)与对应的错误更正编码外，会将第一缓冲区1102A所暂存的所有奇数组字符线的数据的部分校验码读回，并将奇数组字符线的数据所对应的所有校验码写入至最后一组奇数组字符线的最后一条字符线WL127的数据页，例如最后3个数据页(标记为210)，以存储奇数组字符线的数据所对应的里德-所罗门校验码。如此便完成一次SLC数据区块的写入。因此，就里德-所罗门编码操作来说，奇数组字符线的数据所对应的校验码是存储于最后一组奇数组字符线的最后一条字符线WL127的最后多个数据页的位置，而偶数组字符线的数据所对应的校验码是存储在最后一组偶数组字符线的最后一条字符线WL125的最后多个数据页的位置。
此外，错误更正码编码电路1101在图2所示的实施例所执行的是里德-所罗门编码操作，可更正发生在SLC数据区块的任意三个位置的数据页的出错，举例来说，错误更正码编码电路1101对于字符线WL0～WL2的三条字符线的数据执行错误更正编码并产生相对应的部分校验码，如果同一个信道的相同芯片的同一个折迭平面的三个数据页出错，例如数据页P1、P9、P17出错，错误更正码编码电路1101可利用所产生的相对应的部分校验码，将所述三个数据页的错误更正。
如果在执行所述次SLC数据区块的写入时检测到发生写入失败(program fail)的情况，例如以发生机率来说，例如检测到数据页P9写入失败，错误更正码编码电路1101可利用所产生的相对应的部分校验码，将数据页P9的错误更正。
如果在执行所述次SLC数据区块的写入时检测到发生一字符线断路(one wordline open)而造成例如数据页P9错误，错误更正码编码电路1101可利用所产生的相对应的部分校验码，将数据页P9的错误更正。
如果在执行所述次SLC数据区块的写入时检测到发生两字符线短路(two wordline short)而造成例如数据页P9、P17均错误，错误更正码编码电路1101可利用所产生的相对应的部分校验码，将数据页P9、P17的错误更正。如果发生两字符线短路而造成例如字符线WL2的数据页P17与字符线WL3的数据页P1出错，错误更正码编码电路1101可利用一组字符线WL0～WL2的部分校验码以及另一组字符线WL3～WL5的部分校验码，分别将字符线WL2的数据页P17与字符线WL3的数据页P1的错误更正。如果发生两字符线短路而造成例如字符线WL0的数据页P1、P2错误，错误更正码编码电路1101可利用一组字符线WL0～WL2的部分校验码，分别将字符线WL0的数据页P1、P2的错误更正。
因此，无论是在执行SLC数据区块写入时发生写入失败、一字符线断路或两字符线短路所造成的数据页错误，错误更正码编码电路1101均可对应地更正所述多个错误的数据页。
请参照图3，图3为闪存模块105内的一个SLC数据区块通过内部复制将数据写入至TLC数据区块1052的示意图。如图3所示，一个SLC数据区块的一组三条字符线数据被写入至TLC数据区块1052的一个字符线，对应地形成所述字符线的一个数据页的最低有效位LSB、中间有效位CSB及最高有效位MSB的数据，例如SLC数据区块的字符线数据WL0～WL2写入至TLC数据区块1052，作为所述TLC数据区块1052的字符线WL0的最低有效位LSB、中间有效位CSB及最高有效位MSB的数据；SLC数据区块的字符线数据WL3～WL5写入至TLC数据区块1052，作为所述TLC数据区块1052的字符线WL1的最低有效位LSB、中间有效位CSB及最高有效位MSB的数据；SLC数据区块的字符线数据WL6～WL8写入至TLC数据区块1052，作为所述TLC数据区块1052的字符线WL2的最低有效位LSB、中间有效位CSB及最高有效位MSB的数据；也就是说，闪存模块105的内部复制将SLC数据区块的数据依字符线的顺序搬移并写入填入至TLC数据区块的字符线内。
请参照图4，图4为本发明第一实施例图1所示的闪存控制器110写入三个群组的数据至闪存模块105内的多个SLC数据区块1051A～1051C并通过内部复制将数据搬移写入至TLC数据区块而形成一个超级数据区块的示意图。由于错误更正码编码电路1101在每次执行SLC数据区块的写入时，均把数据分类为奇数组字符线及偶数组字符线两组，并将对应产生的校验码存储在奇数组字符线的最后一字符线的最后3个数据页及偶数组字符线的最后一字符线的最后3个数据页，因此，当执行TLC数据区块的写入时，如图4所示，第一个群组的数据的奇数组字符线的对应的校验码存储在超级区块的字符线WL42的中间有效位CSB的最后三个数据页(标记为401A)，而第一个群组的数据的偶数组字符线的对应的校验码存储在超级区块的字符线WL41的最高有效位MSB的最后三个数据页(标记为401B)；第二个群组的数据的奇数组字符线的对应的校验码存储在超级区块的字符线WL85的最低有效位LSB的最后三个数据页(标记为402A)，而第二个群组的数据的偶数组字符线的对应的校验码存储在超级区块的字符线WL84的最高有效位MSB的最后三个数据页(标记为402B)；第三个群组的数据的奇数组字符线的对应的校验码存储在超级区块的字符线WL127的最高有效位MSB的最后三个数据页(标记为403A)，而第三个群组的数据的偶数组字符线的对应的校验码存储在超级区块的字符线WL127的最低有效位LSB的最后三个数据页(标记为403B)。
如果检测到两字符线短路而造成例如所述超级区块的字符线WL0、WL1的两个数据页(如框线404所标示)发生错误，闪存模块105可利用字符线WL42的中间有效位CSB的最后三个数据页上存储的校验码401A来更正字符线WL0的数据页的错误，以及利用字符线WL41的最高有效位MSB的最后三个数据页上存储的校验码401B来更正字符线WL1的数据页的错误。
相同地，如果检测到两字符线短路而造成例如所述超级区块的字符线WL43、WL44的两个数据页(如框线405所标示)发生错误，闪存模块105可利用字符线WL85的最后三个数据页的最低有效位LSB上存储的校验码402A来更正405所标示的字符线WL43的一个数据页的最低有效位LSB、中间有效位CSB的错误以及字符线WL44的一个数据页的最高有效位MSB的错误，以及利用字符线WL84的最后三个数据页的中间有效位CSB上存储的校验码402B，来更正405所标示的字符线WL43的一个数据页的最高有效位MSB的错误以及字符线WL44的一个数据页的最低有效位LSB、中间有效位CSB的错误。
相同地，如果是检测到两字符线短路而造成例如所述TLC数据区块的字符线WL125、WL126的两个数据页(如框线406所标示)发生错误，闪存模块105可利用字符线WL127的最后三个数据页的最高有效位MSB上存储的校验码403A来更正406所标示的字符线WL125的一个数据页的中间有效位CSB、最高有效位MSB的错误以及字符线WL126的一个数据页的最高有效位MSB的错误，以及利用字符线WL127的最后三个数据页的最低有效位LSB上存储的校验码403B，来更正406所标示的字符线WL125的一个数据页的最低有效位LSB的错误以及406所标示的字符线WL126的一个数据页的中间有效位CSB、最高有效位MSB的错误。
如果是检测到一字符线断路或写入失败而造成超级区块的任一字符线的任一个数据页发生错误(也就是说连续任意三个子数据页出错)，则闪存模块105均可利用对应存储的校验码来更正连续任意三个子数据页的错误。
也就是说，通过闪存控制器110写入三个群组的数据至闪存模块105内的多个SLC数据区块1051A～1051C的校验码的存储位置管理设计，当闪存模块105通过内部复制将所述多个数据从多个SLC数据区块1051A～1051C复制写入至TLC数据区块而形成一个超级数据区块时，如果检测到一字符线断路、两字符线短路或写入失败的错误，均可由多个SLC数据区块1051A～1051C所存储的校验码来进行更正。
再者，请参照图5，图5为本发明第二实施例图1所示的闪存控制器110执行数据写入(SLC program)以写入一个群的数据至闪存模块105内的SLC数据区块以完成一次SLC数据区块写入操作的示意图。闪存控制器110的错误更正码编码电路1101对数据执行一个类似独立磁盘冗余阵列的异或运算的编码操作，产生相对应的校验码，而校验码缓冲器1102用以暂存所产生的相对应的校验码。此外，错误更正码编码电路1101的异或运算包括有三个不同的编码引擎以对SLC数据区块的不同字符线数据进行异或运算；详细操作内容如下所述。
闪存模块105内包括有两个信道，并包括两个闪存芯片，为求写入效率，闪存控制器110通过两个信道写入数据至闪存模块105内的两个闪存芯片，将一个SLC数据区块的数据页分别程序化至不同闪存芯片内，闪存控制器110的一次SLC数据区块写入操作所写入的数据报括128条字符线(分别由WL0至WL127表示的)，每一条字符线包括8个数据页，例如以字符线WL0为例，错误更正码编码电路1101通过信道CH0及PLN0、PLN1将数据页P1、P2写入至闪存芯片CE0，接着通过同一个信道CH0及PLN0、PLN1将数据页P3、P4写入至另一个闪存芯片CE1，接着由另一个信道CH1及PLN0、PLN1将数据页P5、P6写入至闪存芯片CE0，接着通过信道CH1及PLN0、PLN1将数据页P7、P8写入至闪存芯片CE1。
错误更正码编码电路1101将一个SLC数据区块的多个字符线WL0至WL127依顺序将每M条字符线编类为一组，M为大于或等于2的正整数，M例如为3，例如字符线WL0～WL2为第一组，字符线WL3～WL5为第二组，字符线WL6～WL8为第三组，字符线WL9～WL11为第四组…，字符线WL120～WL122为倒数第三组，字符线WL123～WL125为倒数第二组，最后一组字符线为WL126、WL127，其中第一、第三、第五组…等等的字符线为奇数组字符线，而第二、第四、第六组…等等的字符线为偶数组字符线，闪存控制器110每次写入一组字符线的数据(包括三条字符线的数据)，利用错误更正码编码电路1101对于所述多组字符线的数据执行异或运算的错误更正编码，并将所产生的对应的部分的校验码(partial parity code)输出至校验码缓冲器1102，以暂存部分的校验码。
错误更正码编码电路1101每次写入数据至一组三条不同字符线时，采用三个不同的编码引擎对于所写入的数据执行异或运算的编码，并将所产生的对应的部分的校验码输出至校验码缓冲器1102，以暂存部分的校验码，而校验码缓冲器1102在暂存部分的校验码时将奇数组的字符线数据所对应的部分的校验码存储在第一缓冲区，将偶数组的字符线数据所对应的部分的校验码存储在第二缓冲区。
举例来说，错误更正码编码电路1101包括有第一编码引擎、第二编码引擎及第三编码引擎，当写入字符线WL0～WL2的数据页P1～P24，依序利用第一编码引擎对于字符线WL0的数据页P1～P8执行异或运算以产生第一部分校验码、利用第二编码引擎对于字符线WL1的数据页P9～P16进行异或运算以产生第二部分校验码以及利用第三编码引擎对于字符线WL2的数据页P17～P24进行异或运算以产生第三部分校验码，并将所产生的所述多个部分校验码分别输出至校验码缓冲器1102，暂存在第一缓冲区；接着错误更正码编码电路1101写入字符线WL3～WL5的数据页P1～P24，依序利用第一编码引擎对于字符线WL3的数据页P1～P8执行异或运算以产生另一第一部分校验码、利用第二编码引擎对于字符线WL4的数据页P9～P16执行异或运算以产生另一第二部分校验码以及利用第三编码引擎对于字符线WL5的数据页P17～P24执行异或运算以产生另一第三部分校验码，并将所产生的所述多个部分校验码分别输出至校验码缓冲器1102，暂存在第二缓冲区。
后续的数据页写入与编码操作是依此类推…，也就是说，对于一组奇数组字符线的第一条字符线的数据、第二条字符线的数据、第三条字符线的数据以及对于一组偶数组字符线的第一条字符线的数据、第二条字符线的数据、第三条字符线的数据，均分别执行不同次的异或运算，产生相对应的校验码。之后为了写入所述多个对应的校验码于SLC数据区块的适当存储位置，错误更正码编码电路1101在写入最后6条字符线WL122～WL127的数据页时，将所述多个相对应的校验码写入在最后6条字符线WL122～WL127的最后一个数据页(如图5的长方形斜线框所示)，例如，在写入字符线WL122的数据页时，字符线WL122为一组奇数组字符线的第三条字符线，错误更正码编码电路1101在字符线WL122的最后一个数据页中写入所有奇数组字符线中所有第三条字符线的数据所对应的校验码(也就是说奇数组字符线中由第三编码引擎所产生的所有第三部分校验码)，而在写入字符线WL123的数据页时，字符线WL123为最后一组偶数组字符线的第一条字符线，错误更正码编码电路1101在字符线WL123的最后一个数据页中写入所有偶数组字符线中所有第一条字符线的数据所对应的校验码(也就是说偶数组字符线中由第一编码引擎所产生的所有第一部分校验码)，而在写入字符线WL124的数据页时，字符线WL124为最后一组偶数组字符线的第二条字符线，错误更正码编码电路1101在字符线WL124的最后一个数据页中写入所有偶数组字符线中所有第二条字符线的数据所对应的校验码(也就是说偶数组字符线中由第二编码引擎所产生的所有第二部分校验码)，而在写入字符线WL125的数据页时，字符线WL125为最后一组偶数组字符线的第三条字符线，错误更正码编码电路1101在字符线WL125的最后一个数据页中写入所有偶数组字符线中所有第三条字符线的数据所对应的校验码(也就是说偶数组字符线中由第三编码引擎所产生的所有第三部分校验码)，而在写入字符线WL126的数据页时，字符线WL126为最后一组奇数组字符线的第一条字符线，错误更正码编码电路1101在字符线WL126的最后一个数据页中写入所有奇数组字符线中所有第一条字符线的数据所对应的校验码(也就是说奇数组字符线中由第一编码引擎所产生的所有第一部分校验码)，而在写入字符线WL127的数据页时，字符线WL127为最后一组奇数组字符线的第二条字符线，错误更正码编码电路1101在字符线WL127的最后一个数据页中写入所有奇数组字符线中所有第二条字符线的数据所对应的校验码(也就是说奇数组字符线中由第二编码引擎所产生的所有第二部分校验码)。如此便完成一次SLC数据区块的写入。
也就是说，当闪存控制器110写入一群的数据至一个SLC数据区块时，闪存控制器110是将所述SLC数据区块的所有字符线依顺序每M条字符线编类为一组字符线，以产生多组奇数组的字符线及多组偶数组的字符线，以及对一组奇数组的每一条字符线及一组偶数组的每一条字符线，分别执行不同M次的异或运算的编码操作，产生所述多组奇数组的每一条字符线的M个部分校验码以及所述多组偶数组的每一条字符线的M个部分校验码，写入并存储所述多组奇数组的每一条字符线的M个部分校验码在所述多组奇数组字符线中最后M条字符线的最后一个数据页、写入并存储所述多组偶数组的每一条字符线的M个部分校验码在所述多组偶数组字符线中最后M条字符线的最后一个数据页。而以上述实施例，M为3，然此并非是本申请的限制。
错误更正码编码电路1101在图5所示的实施例所执行的是异或运算编码操作，可以更正发生在SLC数据区块的一条字符线的一个位置的数据页错误，举例来说，如果在执行所述次SLC数据区块的写入时检测到发生写入失败的情况，例如检测到字符线WL1的数据页P9写入失败，错误更正码编码电路1101可利用第二编码引擎在处理第一组字符线的字符线WL1时所产生的相对应的部分校验码及同一个字符线WL1的其他正确的数据页P10～P16，更正字符线WL1的数据页P9的错误。
如果在执行所述次SLC数据区块的写入时检测到发生一字符线断路而造成例如字符线WL1的数据页P9错误，错误更正码编码电路1101也可利用第二编码引擎在处理第一组字符线的字符线WL1时所产生的相对应的部分校验码及同一个字符线WL1的其他正确的数据页P10～P16，更正字符线WL1的数据页P9的错误。
如果在执行所述次SLC数据区块的写入时检测到发生两字符线短路而造成例如字符线WL1的数据页P9与字符线WL2的P17均错误，错误更正码编码电路1101可利用第二编码引擎在处理第一组字符线的字符线WL1时所产生的相对应的部分校验码及同一个字符线WL1的其他正确的数据页P10～P16，更正字符线WL1的数据页P9的错误，以及利用第三编码引擎在处理第一组字符线的字符线WL2时所产生的相对应的部分校验码及同一个字符线WL2的其他正确的数据页P18～P24，更正字符线WL2的数据页P17的错误。而如果是字符线WL2的数据页P17与字符线WL3的数据页P1出错，则错误更正码编码电路1101可利用第三编码引擎在处理第一组字符线的字符线WL2时所产生的相对应的部分校验码及同一个字符线WL2的其他正确的数据页P18～P24，更正字符线WL2的数据页P17的错误，以及利用第一编码引擎在处理第二组字符线的字符线WL3时所产生的相对应的部分校验码及同一个字符线WL3的其他正确的数据页P2～P8，更正字符线WL3的数据页P1的错误。因此，无论是在执行SLC数据区块写入时发生写入失败、一字符线断路或两字符线短路所造成的数据页错误，错误更正码编码电路1101均可对应地更正所述多个错误的数据页。闪存模块105通过内部复制将上述SLC数据区块将数据写入至TLC数据区块的操作如同前述图3的内容，不再赘述。
接着请参照图6，图6为本发明第二实施例图1所示的闪存控制器110写入三个群的数据至闪存模块105内的多个SLC数据区块1051A～1051C并通过内部复制将所述多个SLC数据区块1051A～1051C的数据搬移写入至TLC数据区块1052而形成一个超级区块的示意图。错误更正码编码电路1101在每次执行SLC数据区块的写入时，均把数据分类为奇数组字符线与偶数组字符线，并将对应产生的校验码存储在所有奇数组字符线中最后3条字符线的最后每一个数据页以及所有偶数组字符线的最后3条字符线的最后每一个数据页，如图6所示，执行TLC数据区块写入时，依数据写入的顺序，第一群中的字符线数据的对应校验码，如605A所标示，写入并存储在TLC数据区块1052的字符线WL40的最后一个数据页的最高有效位MSB、字符线WL41的最后一个数据页以及字符线WL42的最后一个数据页的最低有效位LSB与中间有效位CSB，其中第一个群中的SLC数据区块的奇数组字符线的校验码存储在字符线WL40的最后一个数据页的最高有效位MSB以及字符线WL42的最后一个数据页的最低有效位LSB与中间有效位CSB，而第一个群中的SLC数据区块的偶数组字符线的校验码存储在字符线WL41的最后一个数据页(包括最低有效位LSB、中间有效位CSB与最高有效位MSB)。
第二个群中的字符线数据的对应校验码，如605B所标示，写入并存储在TLC数据区块1052的字符线WL83的最后一个数据页的中间有效位CSB与最高有效位MSB、字符线WL84的最后一个数据页以及字符线WL85的最后一个数据页的最低有效位LSB，其中对于第二个群中在SLC数据区块的奇数组字符线数据，由第三编码引擎所产生的所有第三部分校验码存储在TLC数据区块1052的字符线WL83的最后一个数据页的中间有效位CSB，由第一编码引擎所产生的所有第一部分校验码存储在TLC数据区块1052的字符线WL84的最后一个数据页的最高有效位MSB，由第二编码引擎所产生的所有第二部分校验码存储在TLC数据区块1052的字符线WL85的最后一个数据页的最低有效位LSB，而对于第二个群中在SLC数据区块的偶数组字符线数据，由第一编码引擎所产生的所有第一部分校验码存储在TLC数据区块1052的字符线WL83的最后一个数据页的最高有效位MSB，由第二编码引擎所产生的所有第二部分校验码存储在TLC数据区块1052的字符线WL84的最后一个数据页的最低有效位LSB，由第三编码引擎所产生的所有第三部分校验码存储在TLC数据区块1052的字符线WL84的最后一个数据页的中间有效位CSB。
第三个群的字符线数据的对应校验码，如605C所标示，写入并存储在TLC数据区块1052的字符线WL126、127的最后一个数据页(包括最低有效位LSB、中间有效位CSB与最高有效位MSB)，其中对于第三个群中在SLC数据区块的奇数组字符线数据，由第三编码引擎所产生的所有第三部分校验码存储在TLC数据区块1052的字符线WL126的最后一个数据页的最低有效位LSB，由第一编码引擎所产生的所有第一部分校验码存储在TLC数据区块1052的字符线WL127的最后一个数据页的中间有效位CSB，由第二编码引擎所产生的所有第二部分校验码存储在TLC数据区块1052的字符线WL127的最后一个数据页的最高有效位MSB，而对于第三个群中在SLC数据区块的偶数组字符线数据，由第一编码引擎所产生的所有第一部分校验码存储在TLC数据区块1052的字符线WL126的最后一个数据页的中间有效位CSB，由第二编码引擎所产生的所有第二部分校验码存储在TLC数据区块1052的字符线WL126的最后一个数据页的最高有效位MSB，由第三编码引擎所产生的所有第三部分校验码存储在TLC数据区块1052的字符线WL127的最后一个数据页的最低有效位LSB。
因此，当闪存模块105通过内部复制操作从所述多个SLC数据区块1051A～1051C搬移写入数据至TLC数据区块1052时，如果检测到两字符线短路而造成例如TLC数据区块1052的字符线WL0、WL1的两个数据页(如框线610所标示)发生错误，闪存模块105可利用存储在TLC数据区块1052的字符线WL42的最后一个数据页的中间有效位CSB的第一部分校验码以及字符线WL0的其他数据页的最低有效位LSB的数据，更正610所标记的字符线WL0的数据页的最低有效位LSB的数据，利用存储在TLC数据区块1052的字符线WL42的最后一个数据页的最高有效位MSB的第二部分校验码以及字符线WL0的其他数据页的中间有效位CSB的数据，来更正610所标记的字符线WL0的数据页的中间有效位CSB的数据，以及利用存储在TLC数据区块1052的字符线WL40的最后一个数据页的最高有效位MSB的第三部分校验码以及字符线WL0的其他数据页的最高有效位MSB的数据，来更正610所标记的字符线WL0的数据页的最高有效位MSB的数据。相同地，闪存模块105可利用存储在TLC数据区块1052的字符线WL41的最后一个数据页的最低有效位LSB的第一部分校验码以及字符线WL1的其他数据页的最低有效位LSB的数据，来更正610所标记的字符线WL1的数据页的最低有效位LSB的数据，利用存储在TLC数据区块1052的字符线WL41的最后一个数据页的中间有效位CSB的第二部分校验码以及字符线WL1的其他数据页的中间有效位CSB的数据，来更正610所标记的字符线WL1的数据页的中间有效位CSB的数据，以及利用存储在TLC数据区块1052的字符线WL41的最后一个数据页的最高有效位MSB的第三部分校验码以及字符线WL1的其他数据页的最高有效位MSB的数据，来更正610所标记的字符线WL1的数据页的最高有效位MSB的数据。
相似地，如果两字符线短路而造成的错误是发生在超级区块的任两个连续字符线的连续数据页(例如如615、620所标示的错误位置)，闪存模块105均可利用每一群组中一个SLC数据区块的最后6条字符线的最后一个数据页所存储的相对应的校验码来更正错误。此外，如果是检测到一字符线断路或写入失败而造成TLC数据区块1052的任一个字符线的任一个数据页发生错误(也就是说同一个数据页的三个有效位均出错或是连续两个不同数据页的不同有效位出错)，则闪存模块105均可利用对应存储的校验码来更正连续任意三个有效位的错误。
也就是说，通过闪存控制器110写入三个群的数据至闪存模块105内的多个SLC数据区块1051A～1051C的校验码存储位置管理设计，当闪存模块105通过内部复制将所述多个数据从多个SLC数据区块1051A～1051C复制搬移写入至TLC数据区块时，如果检测到一字符线断路、两字符线短路或写入失败的错误，均可由多个SLC数据区块1051A～1051C存储的校验码来进行更正。
再者，本申请上述的实施例也适用在MLC数据区块或QLC数据区块等架构，当使用在MLC数据区块时，上述三个群数据改为分类为两个群的数据，而对于如果是执行异或运算的编码操作，则改用两个编码引擎来实现，其他的条件则与前述使用在TLC数据区块时相同；因此，如果是使用在QLC数据区块时，上述三个群数据改为分类为四个群的数据，而对于如果是执行异或运算的编码操作，则改用四个编码引擎来实现，其他的条件则与前述使用在TLC数据区块时相同；其他数据区块的架构则依此类推。
以数据存储的成本(overhead)来看，如果是采用两个信道写入两个内存芯片，且每一个内存芯片具有折迭平面设计使可同时写入两个区块，则以一个SLC数据区块的数据写入来说，128条字符线共有8*128个数据页，而仅需要使用到6个数据页来存储对应的校验码，成本的百分比不到1％(6/(128*8))，也就是说对于SLC数据区块的写入以及TLC数据区块的写入，只需使用低于1％的数据空间作为存储相对应的错误更正校验码之用，数据空间的使用效率极高。而如果是采用4个信道写入4个内存芯片，且每一个内存芯片具有折迭平面设计使可同时写入2个区块，则以一个SLC数据区块的数据写入来说，128条字符线共有4*4*2*128个数据页，而仅需要使用到6个数据页来存储对应的校验码，成本的百分比将可更低，约为0.15％(6/(128*4*4*2))，也就是说对于SLC数据区块的写入以及TLC数据区块的写入，只需使用约为0.15％的数据空间作为存储相对应的错误更正校验码之用，数据空间的使用效率更高。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种闪存装置，其特征在于，包含有：
一闪存模块，包括多个第一数据区块以及一个第二数据区块，所述多个第一数据区块是多个单层单元数据区块，所述第二数据区块是多层单元数据区块；以及
一闪存控制器，具有多条信道分别连接至所述闪存模块，所述闪存控制器是先将一笔欲写入的数据分类为多群的数据，所述多群的数据是多组数据，所述闪存控制器分别执行单层单元数据写入以及执行一个独立磁盘冗余阵列的里德-所罗门码的错误更正编码操作产生对应的校验码，以将所述多群的数据以及所述对应的校验码写入至所述多个第一数据区块；当完成所述多个第一数据区块的写入时，所述闪存模块是执行内部复制，将所述多个第一数据区块所存储的所述多群的数据以及所述对应的校验码，依数据的先后顺序，依序搬移写入至所述第二数据区块；一个第一数据区块的单元所储存的数据量小于一个第二数据区块的单元所储存的数据量。
2.如权利要求1所述的闪存装置，其特征在于，所述多个第一数据区块的单元是用来储存两位的信息，而所述第二数据区块的单元是用来储存具有2N位的信息，N大于等于2并为整数。
3.如权利要求2所述的闪存装置，其特征在于，N等于3，所述第二数据区块为一个三层单元数据区块，所述闪存控制器将所述一笔欲写入的数据分类为三个群的数据，以分别写入至三个单层单元数据区块。
4.如权利要求2所述的闪存装置，其特征在于，当所述闪存控制器写入一群的数据至一个单层单元数据区块时，所述闪存控制器将所述单层单元数据区块的所有字符线依顺序每M条字符线编类为一组字符线，以产生多组奇数组的字符线及多组偶数组的字符线，所述一群的数据是一组数据，M是正整数，以及对所述多组奇数组的字符线及所述多组偶数组的字符线，分别执行不同次的里德-所罗门码的编码操作，产生所述多组奇数组的字符线的一第一校验码与所述多组偶数组的字符线的一第二校验码，写入并储存所述第一校验码于所述多组奇数组字符线中最后一组字符线的最后一条字符线中的多个最后的数据页、写入并储存所述第二校验码于所述多组偶数组字符线中最后一组字符线的最后一条字符线中的多个最后的数据页。
5.如权利要求1所述的闪存装置，其特征在于，当进行内存垃圾回收时，所述闪存控制器从外部读取出所述多个第一数据区块的数据并进行重新编码与写入，或从外部读取出所述第二数据区块并进行重新编码与写入。
6.如权利要求1所述的闪存装置，其特征在于，当写入数据至一个第一数据区块且突然发生关机时，所述闪存控制器从所述第一数据区块读回数据并重新进行编码、写入数据至另一个第一数据区块。
7.如权利要求1所述的闪存装置，其特征在于，当写入数据至所述第二数据区块且突然发生关机时，所述闪存控制器放弃所述第二数据区块所存储的数据，并执行所述内部复制，从所述多个第一数据区块搬移写入数据至所述第二数据区块。
8.如权利要求1所述的闪存装置，其特征在于，当写入数据至所述多个第一数据区块时，所述闪存控制器依据所述第二数据区块的一随机数种子数规则，写入数据至所述多个第一数据区块。
9.如权利要求1所述的闪存装置，其特征在于，所述闪存模块是被控制用以执行所述内部复制，通过从所述多个第一数据区块依序读取出所述多群的数据以及所述对应的校验码，以及接着依照储存所述多群的数据以及所述对应的校验码于所述多个第一数据区块的先后顺序，将从所述多个第一数据区块依序读取出的所述多群的数据以及所述对应的校验码写入至所述第二数据区块。
10.一种闪存存储管理方法，其特征在于，包含有：
提供一闪存模块，所述闪存模块包括多个第一数据区块以及第二数据区块，所述多个第一数据区块是多个单层单元数据区块，所述第二数据区块是多层单元数据区块；
将一笔欲写入的数据分类为多群的数据，所述多群的数据是多组数据；分别执行单层单元数据写入以及执行一个独立磁盘冗余阵列的里德-所罗门码的错误更正编码操作产生对应的校验码，以将所述多群的数据以及所述对应的校验码写入至所述多个第一数据区块；
当完成所述多个第一数据区块的写入时，执行内部复制，将所述多个第一数据区块所存储的所述多群的数据以及所述对应的校验码，依数据的先后顺序，依序搬移写入至所述第二数据区块；一个第一数据区块的单元所储存的数据量小于一个第二数据区块的单元所储存的数据量。
11.如权利要求10所述的闪存存储管理方法，其特征在于，所述多个第一数据区块的单元是用来储存两位的信息，而所述第二数据区块的单元是用来储存具有2N位的信息，N大于等于2并为整数。
12.如权利要求11所述的闪存存储管理方法，其特征在于，N等于3，所述第二数据区块为三层单元数据区块，以及将所述一笔欲写入的数据分类为N个群的数据以分别写入至所述多个单层单元数据区块的步骤包括：将所述一笔欲写入的数据分类为三个群的数据，以分别写入至三个单层单元数据区块。
13.如权利要求11所述的闪存存储管理方法，其特征在于，执行单层单元数据写入的步骤包括：
当写入一群的数据至一个单层单元数据区块时，将所述单层单元数据区块的所有字符线依顺序每M条字符线编类为一组字符线，以产生多组奇数组的字符线及多组偶数组的字符线，所述一群的数据是一组数据；
对所述多组奇数组的字符线及所述多组偶数组的字符线，分别执行不同次的里德-所罗门码的编码操作，产生所述多组奇数组的字符线的一第一校验码与所述多组偶数组的字符线的一第二校验码；
写入并储存所述第一校验码于所述多组奇数组字符线中最后一组字符线的最后一条字符线中的多个最后的数据页；以及
写入并储存所述第二校验码于所述多组偶数组字符线中最后一组字符线的最后一条字符线中的多个最后的数据页。
14.如权利要求10所述的闪存存储管理方法，其特征在于，另包含有：
当进行内存垃圾回收时，从外部读取出所述多个第一数据区块的数据并进行重新编码与写入，或从外部读取出所述第二数据区块并进行重新编码与写入。
15.如权利要求10所述的闪存存储管理方法，其特征在于，另包含有：
当写入数据至一个第一数据区块且突然发生关机时，从所述第一数据区块读回数据并重新进行编码、写入数据至另一个第一数据区块。
16.如权利要求10所述的闪存存储管理方法，其特征在于，另包含有：
当写入数据至所述第二数据区块且突然发生关机时，放弃所述第二数据区块所存储的数据，并执行所述内部复制，从所述多个第一数据区块搬移写入数据至所述第二数据区块。
17.如权利要求10所述的闪存存储管理方法，其特征在于，另包含有：
当写入数据至所述多个第一数据区块时，依据所述第二数据区块的随机数种子数规则，写入数据至所述多个第一数据区块。
18.如权利要求10所述的闪存存储管理方法，其特征在于，执行所述内部复制的步骤包括：
控制所述闪存模块用以通过：
从所述多个第一数据区块依序读取出所述多群的数据以及所述对应的校验码；以及
依照储存所述多群的数据以及所述对应的校验码于所述多个第一数据区块的先后顺序，将从所述多个第一数据区块依序读取出的所述多群的数据以及所述对应的校验码写入至所述第二数据区块。
19.一种耦接于闪存模块的闪存控制器，所述闪存模块包含多个第一数据区块以及一个第二数据区块，所述多个第一数据区块是多个单层单元数据区块，所述第二数据区块是多层单元数据区块，以及所述闪存控制器包含：
多条信道分别连接至所述闪存模块；以及
所述闪存控制器用来：
先将一笔欲写入的数据分类为多群的数据，分别执行单层单元数据写入以及执行一个独立磁盘冗余阵列的里德-所罗门码的错误更正编码操作产生对应的校验码，以将所述多群的数据以及所述对应的校验码写入至所述多个第一数据区块，所述多群的数据是多组数据；以及
当完成所述多个第一数据区块的写入时，所述闪存模块是执行内部复制，将所述多个第一数据区块所存储的所述多群的数据以及所述对应的校验码，依数据的先后顺序，依序搬移写入至所述第二数据区块；一个第一数据区块的单元所储存的数据量小于所述第二数据区块的单元所储存的数据量。
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