KR102653401B1 - 메모리 시스템 및 그의 동작방법 - Google Patents

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Abstract

본 기술은 메모리 시스템 및 그 동작방법에 관한 것으로서, 복수의 메모리 블록들로 구성된 복수의 메모리 어레이들을 포함하는 메모리 장치, 및 상기 메모리 어레이들 중 둘 이상의 메모리 어레이들에 각각 포함되는 메모리 블록들로 구성된 슈퍼 블록들을 설정하고 상기 슈퍼 블록들의 유효 페이지 정보를 바탕으로 가비지 컬렉션 동작을 수행하되, 상기 슈퍼 블록들의 배드 블록 정보를 바탕으로 각각의 슈퍼 블록들의 마모도를 고려하여 상기 가비지 컬렉션 동작을 수행하는 컨트롤러를 제공한다.

Description

메모리 시스템 및 그의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치에 대해 가비지 컬렉션(garbage collection) 동작을 수행하는 메모리 시스템 및 그 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 메모리 장치의 가비지 컬렉션(garbage collection) 동작 수행 시, 메모리 장치 내 영역들의 마모도를 고려하여 웨어-레벨링(wear-leveling)이 이뤄질 수 있도록 하는 메모리 시스템 및 그 동작방법을 제공하고자 한다.
본 발명의 일실시예에 따른 메모리 시스템은, 복수의 메모리 블록들로 구성된 복수의 메모리 어레이들을 포함하는 메모리 장치; 및 상기 메모리 어레이들 중 둘 이상의 메모리 어레이들에 각각 포함되는 메모리 블록들로 구성된 슈퍼 블록들을 설정하고 상기 슈퍼 블록들의 유효 페이지 정보를 바탕으로 가비지 컬렉션 동작을 수행하되, 상기 슈퍼 블록들의 배드 블록 정보를 바탕으로 각각의 슈퍼 블록들의 마모도를 고려하여 상기 가비지 컬렉션 동작을 수행하는 컨트롤러;를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은, 복수의 메모리 블록들로 구성된 복수의 메모리 어레이들을 포함하는 메모리 장치; 및 상기 메모리 어레이들 중 둘 이상의 메모리 어레이들에 각각 포함되는 메모리 블록들로 구성된 슈퍼 블록들에 대해 유효 페이지 정보 및 배드 블록 정보를 생성하고, 상기 생성된 유효 페이지 및 배드 블록 정보를 바탕으로 상기 슈퍼 블록들 중 가비지 컬렉션 동작의 희생 블록을 선정하기 위한 기준값들을 설정하는 컨트롤러;를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 서로 다른 메모리 어레이들에 각각 포함된 메모리 블록들로 이루어진 슈퍼 블록들에 대해 유효 페이지 정보 및 배드 블록 정보를 생성하는 단계; 상기 생성된 유효 페이지 정보 및 배드 블록 정보를 바탕으로 상기 슈퍼 블록들 중 가비지 컬렉션 동작의 희생 블록을 선정하기 위한 기준값들을 설정하는 단계; 및 상기 설정된 기준값들을 바탕으로 상기 슈퍼 블록들에 대해 가비지 컬렉션 동작을 수행하는 단계를 포함할 수 있다.
본 기술은 물리적 위치로 연관된 메모리 블록들을 그룹화하여 슈퍼 블록 단위로 동작하는 메모리 장치에 있어, 유효 페이지뿐 아니라 배드 블록에 대한 정보도 함께 고려하여 가비지 컬렉션 동작을 수행한다. 따라서, 상대적으로 많은 배드 블록을 포함하는, 즉, 마모도가 높은 슈퍼 블록들을 희생 블록 선정에서 제외하고, 슈퍼 블록들 간의 마모도 차이를 줄일 수 있다. 결국, 가비지 컬렉션 동작을 수행하여 메모리 장치의 여유 공간을 확보하면서, 동시에 메모리 장치의 웨어 레벨링(wear-leveling)을 가능하게 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 개략적으로 도시한 도면.
도 2는 도 1에 도시된 메모리 장치에 포함되는 복수의 메모리 블록들을 개략적으로 도시한 도면.
도 3은 도 2에 도시된 복수의 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 도 2에 도시된 복수의 메모리 블록들의 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 실시 예에 따른 메모리 장치를 개략적으로 도시한 도면.
도 6a 및 6b는 도 5에 도시된 메모리 장치에 수행되는 가비지 컬렉션 동작을 설명하기 위한 도면.
도 7은 본 발명의 실시예에 따른 메모리 시스템의 전반적인 동작을 설명하기 위한 순서도.
도 8 내지 도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 어레이(Memory Array)들(150_1 to 150_N)을 포함하고, 각각의 메모리 어레이들은 복수의 메모리 블록(Memory Block)들(BLK0 to BLKN-1)을 포함할 수 있다. 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 메모리 장치(150)에 포함되는 복수의 메모리 블록들(BLK0 to BLKN-1)을 개략적으로 도시한 도면이다. 도 3은 도 2에 도시된 복수의 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 도 2에 도시된 복수의 메모리 블록들의 구조를 개략적으로 도시한 도면이다. 도 4는 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시하고 있다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장할 수 있는 데이터의 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3, 또는 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell), 또는 쿼드 레벨 셀(QLC: Quad Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(150)의 하나의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(1500)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급부(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼(PB: Page Buffer)들(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다. 그러면 이하에서는, 도 5 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템(110)에서, 컨트롤러(130)에 의해 메모리 장치(150)에 수행되는 가비지 컬렉션(garbage collection) 동작에 대해서 보다 구체적으로 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 메모리 장치를 개략적으로 도시한 도면이다. 이하에서는, 설명의 편의를 위해, 도 1의 메모리 장치(150)를 참고하여 나타내기로 한다.
도 1에 도시된 것과 같이, 메모리 장치(150)는 다수의 메모리 어레이들(150_1 to 150_N)을 포함할 수 있다. 물론 메모리 어레이들(150_1 to 150_N) 중 일부는 다른 메모리 장치들, 예를 들어, 다른 메모리 칩들로부터 포함될 수 있다. 그리고, 메모리 어레이들(150_1 to 150_N) 각각은 단일 메모리 다이를 나타낼 수 있다. 하지만, 도 1 및 도 5에 도시된 메모리 장치(150)는 일실시예일 뿐이며, 본 발명이 이에 한정되는 것은 아니다.
메모리 어레이들(150_1 to 150_N) 각각은 메모리 셀들의 물리 블록인 다수의 메모리 블록(MB: memory block)들을 포함할 수 있다. 도 5에서는 8개의 메모리 블록들을 포함하는 것을 일례로 도시하였으며, 각각의 메모리 블록들은 물리 블록 어드레스(physical block address)에 의해 구분될 수 있다. 메모리 블록들은 메모리 어레이들(150_1 to 150_N) 내에서 서로 연관된 블록 위치(BP: block position)들을 가질 수 있다. 예를 들어, 메모리 어레이들(150_1 to 150_N) 내에 첫 번째 배열된 메모리 블록들(MB11 to MBN1)은 서로 연관된 제1 블록 위치(BP1)를 갖는다. 즉, 메모리 블록들(MB11 to MBN1)은 해당 메모리 어레이 내에서 물리적으로 유사한 위치에 배열된 것을 나타낸다. 도 5에서는 일 실시예에 따라 8개의 블록 위치들(BP1 to BP8)을 나타내고 있다. 즉, 메모리 어레이들(150_1 to 150_N) 내에서 8개의 물리적으로 유사한 위치에 메모리 블록들이 배열된 것을 나타낸다.
메모리 시스템(110)의 컨트롤러(130)는 메모리 어레이들(150_1 to 150_N) 사이에서 물리적으로 서로 같은 블록 위치를 갖는 메모리 블록들을 그룹화하여 슈퍼 블록(SP: super block)을 형성할 수 있다. 예를 들어, 메모리 어레이들(150_1 to 150_N) 내에서 각각 제1 블록 위치(BP1)를 갖는 메모리 블록들(MB11 to MBN1)이 제1 슈퍼 블록(SB1)을 형성할 수 있다. 하나의 슈퍼블록에 포함되는 메모리 블록들은 대응하는 메모리 어레이에서 유사한 물리적 위치에 배열되어 있기 때문에, 각각의 특성이 유사할 수 있다. 또한, 슈퍼 블록 단위로 동시에 이레이즈(erase)되거나, 하나의 슈퍼 블록에 포함된 메모리 블록들의 페이지들이 동시에 라이트(write) 및 리드(read)되기 때문에, 각각의 메모리 블록들에 포함되는 메모리 셀의 마모도 역시 유사할 수 있다.
즉, 하나의 슈퍼 블록에 포함되는 메모리 블록들의 메모리 셀들은 열화 가능성이 유사하고, 메모리 블록들에 수행된 동작이나 동작의 횟수가 같기 때문에 비슷한 상태를 나타낼 수 있다. 예를 들어, 메모리 장치(150)에 여러 동작이 수행됨에 따라 제1 슈퍼 블록(SB1) 내에 제1 메모리 블록(MB11)의 마모도가 증가하여 배드 블록(BB: bad block)으로 처리된 경우, 제1 슈퍼 블록(SB1)에 포함된 나머지 메모리 블록들 역시 시간이 지날 수록 배드 블록으로 판정될 가능성이 높다.
따라서, 슈퍼 블록 단위로 동작하는 메모리 장치에 있어, 슈퍼 블록에 포함되는 메모리 블록들의 물리적인 위치나 동작 상태가 유사함으로 인해 갖는 특성을 고려하여 가비지 컬렉션(garbage collection) 동작을 수행할 필요가 있다. 도 6a 및 6b는 슈퍼 블록에 포함되는 메모리 블록들의 이 같은 특성을 반영해 메모리 장치(150)에 수행되는 가비지 컬렉션 동작을 설명하고자 한다.
도 6a 및 도 6b는 도 5에 도시된 메모리 장치(150)에 수행되는 가비지 컬렉션 동작을 설명하기 위한 도면이다. N 개의 메모리 어레이에 포함되는 복수의 메모리 블록들(MB1 to MBN)만을 위주로 간략히 나타내고 있으며, 메모리 블록들(MB1 to MBN)이 그룹화된 슈퍼 블록들(SP)에 대해 가비지 컬렉션 동작이 수행되는 것을 도시하고 있다. 일 실시예에 따라 메모리 블록들(MB1 to MBN)이 해당 메모리 어레이에서 8개의 다른 물리적인 위치에 배열되어 있어, 물리적으로 유사한 위치에 배열된 메모리 블록들(MB1 to MBN)끼리 8개의 슈퍼 블록들(SP1 to SP8)을 형성하는 것을 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 6a를 참조하면, 메모리 시스템(110)의 컨트롤러(130)가 메모리 장치(150)에 포함되는 슈퍼 블록들(SP1 to SP8)의 유효 페이지 정보를 바탕으로 가비지 컬렉션 동작을 수행하는 것을 확인할 수 있다.
유효 페이지 정보는 유효 페이지의 개수, 즉, 유효 페이지 카운트(VPC: valid page count) 값을 포함할 수 있다. 즉, 컨트롤러(130)는 슈퍼 블록 단위로 라이트, 리드, 및 이레이즈 동작을 수행하기 때문에, 슈퍼 블록 단위로 가비지 컬렉션 동작을 수행할 수 있다. 이때, 컨트롤러는 하나의 슈퍼 블록에 포함된 메모리 블록들의 유효 페이지 수를 카운트하고, 이를 합산하여 유효 페이지 정보로 관리할 수 있다.
이후 가비지 컬렉션 동작 시, 컨트롤러(130)는 슈퍼 블록들 사이에 유효 페이지 정보를 비교하고, 가장 적은 값을 갖는 슈퍼 블록을 희생 블록(VB: victim block)으로 선정할 수 있다. 희생 블록으로 선정된 슈퍼 블록의 유효 페이지들에 저장된 데이터를 새로운 슈퍼 블록, 또는, 메모리 블록으로 복사(copy)하고 해당 슈퍼 블록을 이레이즈함으로써, 데이터를 저장할 수 있는 여유 공간을 추가로 확보할 수 있다. 결국, 유효 페이지 수가 가장 적은 슈퍼 블록을 정리하여 효과적으로 여유 공간을 확보할 수 있다.
컨트롤러(130)는 슈퍼 블록을 단위로 기본 동작들을 수행하기 때문에, 하나의 슈퍼 블록에 포함된 메모리 블록들은 유사한 유효 페이지 수를 가질 수 있다. 따라서, 컨트롤러(130)는 각각의 메모리 블록들에 대해 일일이 유효 페이지 수를 카운트할 필요없이, 대표 메모리 블록을 기준으로 유효한 영역에 대한 비율을 유효 페이지 정보로 관리할 수 있다.
도 6a에 도시된 슈퍼 블록들 중 제1 내지 제3 슈퍼 블록들(SP1 to SP3)을 예를 들어 설명하면, 각각의 유효 페이지 정보가 유효한 영역 비율(47%, 50%, 53%)로 관리되는 것을 확인할 수 있다. 이때, 각각의 메모리 블록에 포함되는 최대 페이지 수가 1000개이고, 각각의 슈퍼 블록에 16개의 메모리 블록들이 포함된다고 하면(N=16), 제1 내지 제3 슈퍼 블록들(SP1 to SP3) 각각의 유효 페이지 카운트 값들(VPC1 to VPC3)은 다음과 같다.
여기에서, 제2 및 제3 슈퍼 블록들(SP2 및 SP3)에서 각각 제2 메모리 블록(MB2), 및 제1 및 제3 메모리 블록들(MB1 및 MB3)들이 배드 블록(BB)으로 판별되어, 판별된 배드 블록에 해당하는 페이지 수만큼 유효 페이지 카운트 값에서 차감된 것을 확인할 수 있다. 결국, 배드 블록(BB)으로 판별된 메모리 블록은 더 이상 일반적인 동작이 수행될 수 없기 때문에, 유효한 영역으로부터 배제되는 것이다. 따라서, 유효 페이지 카운트 값들(VPC1 to VPC3)의 계산 결과에 따라, 가비지 컬렉션 동작 시 그 값이 제일 작은 제3 슈퍼 블록(SP3)이 희생 블록(VB)으로 선정되어 저장된 데이터가 복사되고 전체 이레이즈 동작이 수행될 수 있다.
하지만, 앞서 설명한 바와 같이, 슈퍼블록에 포함되는 메모리 블록들은 물리적으로 유사한 위치에 배열된데다 수행된 라이트, 리드, 또는 이레이즈 동작 횟수가 같아 메모리 셀들의 마모(wear-out) 정도 역시 유사할 수 있다. 따라서, 2개의 배드 블록들(제1 및 제3 메모리 블록들(MB1 및 MB3))을 포함하는 제3 슈퍼 블록(SP3)의 경우, 더 적은 수의 배드 블록을 포함하는 제1 또는 제2 슈퍼 블록(SP1 또는 SP2)에 비해, 내부에 포함되는 메모리 블록들의 마모도가 더 심할 수 있다.
결국, 제3 슈퍼 블록(SP3)을 희생 블록(VB)으로 선정하여 복사 및 이레이즈 동작을 수행하게 되면, 내부 메모리 블록들의 마모도가 가속화되어 배드 블록(BB)으로 판별되는 메모리 블록들의 수가 늘어날 수 있다. 이는 제1 및 제2 슈퍼 블록들(SP1 및 SP2)이 희생 블록(VB)으로 선정될 때와 비교해서, 더 빠른 시간 내에 증가할 수 있다. 또한, 동작 효율을 위해 컨트롤러(130)는 기준 개수 이상의 배드 블록들을 포함하는 슈퍼 블록을 비활성화하여 더 이상 접근하지 않을 수 있으며, 이 경우 이미 2개의 배드 블록(BB)을 포함하는 제3 슈퍼 블록(SP3)이 다른 슈퍼 블록들에 비해 동작이 수행될 수록 비활성화될 가능성이 높은 것이 사실이다.
결국, 많은 수의 배드 블록들을 포함한 슈퍼 블록의 경우 그만큼 유효 영역의 비율이 낮아져 희생 블록으로 선정될 가능성이 높아진다. 하지만, 슈퍼 블록 내에 배드 블록으로 판별된 메모리 블록들이 많을수록 그만큼 해당 슈퍼 블록의 마모도가 진행된 상태라는 것이므로 희생 블록으로 선정 시 마모도가 가속화되어 비활성화될 확률 또한 높다. 따라서, 이러한 사실들을 고려한 본 발명의 다른 실시예에 따른 가비지 컬렉션 동작을 아래에 도 6b를 참조하여 설명하고자 한다.
도 6b를 참조하면, 메모리 시스템(110)의 컨트롤러(130)가 메모리 장치(150)에 포함되는 슈퍼 블록들(SP1 to SP8)의 유효 페이지 정보와 배드 블록 정보를 바탕으로 가비지 컬렉션 동작을 수행하는 것을 확인할 수 있다.
앞서 설명한 바와 같이, 유효 페이지 정보는 슈퍼 블록들(SP1 to SP8)의 유효 페이지 카운트(VPC) 값을 포함할 수 있다. 유효 페이지 정보는 또한, 슈퍼 블록들(SP1 to SP8)에 각각 포함되는 메모리 블록의 유효 영역에 대한 비율을 나타낼 수 있다. 그리고, 배드 블록 정보는 슈퍼 블록들(SP1 to SP8) 내에서 배드 블록으로 판별된 메모리 블록에 대한 정보를 포함할 수 있다. 배드 블록 정보는 각각의 슈퍼 블록들(SP1 to SP8)에서 배드 블록으로 판별된 메모리 블록의 수와 그 가중치를 나타낼 수 있다. 이때, 가중치는 각각의 메모리 블록에 포함되는 최대 페이지 수에 대응할 수 있다.
도 6b에 도시된 슈퍼 블록들 중 제1 내지 제3 슈퍼 블록들(SP1 to SP3)을 예를 들어 설명하면, 각각의 유효 페이지 정보가 유효한 영역 비율(47%, 50%, 53%)로 관리되는 것을 확인할 수 있다. 이를 바탕으로 제1 내지 제3 슈퍼 블록들(SP1 to SP3)의 유효 페이지 카운트(VPC) 값을 계산할 수 있고, 여기에 배드 블록으로 판별된 메모리 블록을 고려하여 그에 따른 가중치를 합산해 희생 블록을 선정하는 기준값(RV: reference value)을 계산할 수 있다. 각각의 메모리 블록에 포함되는 최대 페이지 수가 1000개이고, 각각의 슈퍼 블록에 16개의 메모리 블록들이 포함된다고 하면(N=16), 제1 내지 제3 슈퍼 블록들(SP1 to SP3) 각각의 희생 블록을 선정하는 기준값들(RV1 to RV3)은 다음과 같다.
따라서, 기준값들(RV1 to RV3)의 계산 결과에 따라, 가비지 컬렉션 동작 시 그 값이 제일 작은 제1 슈퍼 블록(SP1)이 희생 블록(VB)으로 선정되어 저장된 데이터가 복사되고 전체 이레이즈 동작이 수행될 수 있다. 즉, 본 발명의 일 실시예에 따른 가비지 컬렉션 동작에 따르면, 유효 페이지뿐 아니라 배드 블록에 대한 정보도 함께 고려하여, 배드 블록이 상대적으로 적게 발견된 슈퍼 블록에 대해 복사 및 이레이즈 동작을 수행할 수 있다. 결국, 메모리 셀의 마모도가 상대적으로 덜 진행된 슈퍼 블록을 희생 블록으로 선정할 수 있어, 전체 메모리 장치의 웨어 레벨링(wear-leveling)을 가능하게 한다. 배드 블록을 판별하는 기준이나 판별된 배드 블록에 의해 슈퍼 블록이 비활성화되는 기준에 따라, 기준값 계산 시 배드 블록에 부여되는 가중치 역시 조절될 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템(110)의 전반적인 동작을 설명하기 위한 순서도이다.
1) 유효 페이지 정보 생성(S710).
메모리 시스템(110)의 컨트롤러(130)는 메모리 장치(150)에 복수의 슈퍼 블록들을 설정하고, 각각의 유효 페이지 정보를 생성할 수 있다. 이때, 컨트롤러(130)는 각각의 슈퍼 블록에 포함된 메모리 블록들의 유효 페이지 수를 카운트하거나 각각의 슈퍼 블록에 수행된 동작을 바탕으로 여유 공간에 대한 비율을 계산해서 유효 페이지 정보를 생성할 수 있다.
2) 배드 블록 정보 생성(S720).
컨트롤러(130)는 설정된 슈퍼 블록들에 포함되는 메모리 블록들 중에서 배드 블록을 감지하고, 감지된 배드 블록에 관한 정보를 생성할 수 있다. 컨트롤러(130)는 메모리 블록에서 리드된 페이지에 발생된 에러를 검출하고, 검출된 에러가 컨트롤러(130)에 포함된 ECC 유닛(138)에 의해 보정 가능한 비트를 초과할 때 해당 페이지를 불량으로 처리할 수 있다. 그리고, 기준 개수 이상의 불량 페이지를 포함하는 메모리 블록을 배드 블록으로 감지할 수 있다. 컨트롤러(130)는 각각의 슈퍼 블록들에서 감지된 배드 블록의 개수를 배드 블록 정보로 생성하여 관리할 수 있다.
3) 기준값 설정(S730).
컨트롤러(130)는 유효 페이지 정보 생성 단계(S710)에서 생성된 유효 페이지 정보와 배드 블록 정보 생성 단계(S720)에서 생성된 배드 블록 정보를 바탕으로 가비지 컬렉션 동작 시 희생 블록을 선정하기 위한 기준값(RV)을 계산할 수 있다. 슈퍼 블록들에 각각 대응하는 기준값들(RV)은 해당 유효 페이지 정보에 가중치가 부여된 배드 블록 정보를 합산하여 얻어질 수 있다. 이때, 가중치는 각각의 배드 블록에 포함되는 페이지의 최대값에 대응할 수 있다. 또는, 각각의 배드 블록에 의해 해당 슈퍼 블록이 비활성화되는 기준을 바탕으로 조절될 수 있다.
4) 여유 공간 확인(S740)
컨트롤러(130)는 메모리 장치(150) 내에 새로운 데이터가 저장될 수 있는 여유 공간을 확인하고, 여유 공간이 임계값(threshold value) 미만일 때 가비지 컬렉션을 수행할 수 있다. 메모리 장치(150)의 여유 공간은 새로운 데이터를 저장할 수 있는 프리 메모리 블록(free memory block)의 개수(Nfb)에 대응할 수 있다. 프리 메모리 블록의 개수(Nfb)가 설정된 임계 개수(Nth) 미만일 때, 메모리 시스템(110)의 동작은 'S750' 단계로 진행될 수 있다.
5) 희생 블록 확인(S750) & 가비지 컬렉션(S760)
프리 메모리 블록의 개수(Nfb)가 설정된 임계 개수(Nth) 미만이면, 컨트롤러(130)는 기준값 설정 단계(S730)에서 계산된 슈퍼 블록들의 기준값들(RV)을 설정된 임계값(Vth)과 비교하여 희생 블록을 확인할 수 있다(S750). 또는, 본 발명의 다른 실시예에 따라 슈퍼 블록들의 기준값들(RV)을 서로 비교하여, 최소값을 갖는 슈퍼 블록을 희생 블록으로 확인할 수도 있다. 도 7을 참조하면, 슈퍼 블록들 중 설정된 임계값(Vth) 미만의 기준값(RV)을 갖는 슈퍼 블록을 희생 블록으로 선정하고 가비지 컬렉션 동작을 수행할 수 있다(S760).
앞서 도시된 바와 같이, 본 발명의 실시예에 따라 물리적 위치로 연관된 메모리 블록들을 그룹화하여 슈퍼 블록 단위로 동작하는 메모리 장치에 있어, 유효 페이지뿐 아니라 배드 블록에 대한 정보도 함께 고려하여 가비지 컬렉션 동작을 수행할 수 있다. 따라서, 상대적으로 많은 배드 블록을 포함하는, 즉, 마모도가 높은 슈퍼 블록들을 희생 블록 선정에서 제외하고, 슈퍼 블록들 간의 마모도 차이를 줄일 수 있다. 결국, 가비지 컬렉션 동작을 수행하여 메모리 장치의 여유 공간을 확보하면서, 동시에 메모리 장치의 웨어 레벨링(wear-leveling)을 가능하게 한다.
그러면 이하에서는, 도 8 내지 도 13을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 7에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 8은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 8을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 9를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 9에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(Host Interface)(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(NVM Interface)(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity) 비트를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 10을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(Processor)(6321), 버퍼 메모리(Buffer Memory((6325), ECC 회로(6322), 호스트 인터페이스(Host Interface)(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(NVM Interface)(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 10에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(1240)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 11을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(NAND)(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(6440)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(Core)(6432), 호스트 인터페이스(Host I/F)(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(NAND I/F)(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 12를 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 8에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 13을 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.
아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6630)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 10 내지 도 12에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 메모리 시스템 130: 컨트롤러
150: 메모리 장치 150_1 to 150_N: 메모리 어레이
BLK0 to BLKN-1: 메모리 블록

Claims (20)

  1. 복수의 메모리 블록들로 구성된 복수의 메모리 어레이들을 포함하는 메모리 장치; 및
    상기 메모리 어레이들 중 둘 이상의 메모리 어레이들에 각각 포함되는 메모리 블록들로 구성된 슈퍼 블록들을 설정하고 상기 슈퍼 블록들의 유효 페이지 정보를 바탕으로 가비지 컬렉션 동작을 수행하되, 상기 슈퍼 블록들의 배드 블록 정보를 바탕으로 각각의 슈퍼 블록들의 마모도를 고려하여 상기 가비지 컬렉션 동작을 수행하는 컨트롤러;를 포함하며,
    상기 슈퍼 블록들의 유효 페이지 및 배드 블록 정보는 각각 상기 슈퍼 블록들에 포함되는 유효 페이지들 및 배드 블록들의 수를 나타내는,
    메모리 시스템.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 컨트롤러는, 상기 배드 블록들의 수에 가중치를 부여한 후 상기 유효 페이지들의 수와 합산해서, 합산한 값이 가장 적은 슈퍼 블록을 희생 블록으로 선택해 상기 가비지 컬렉션 동작을 수행하는,
    메모리 시스템.
  5. 제4항에 있어서,
    상기 가중치는 각각의 배드 블록들에 포함되는 최대 페이지 수를 나타내는,
    메모리 시스템.
  6. 제4항에 있어서,
    상기 컨트롤러는 상기 배드 블록들의 수를 바탕으로 기준 개수 이상의 배드 블록들을 포함하는 슈퍼 블록을 비활성화하는,
    메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는, 상기 기준 개수에 따라 상기 가중치를 조절하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 컨트롤러는, 상기 슈퍼 블록들 각각에 포함되는 메모리 블록들의 데이터를 동시에 삭제하고, 상기 메모리 블록들 각각에 포함되는 페이지들에 동시에 데이터를 라이트하거나 상기 페이지들로부터 동시에 데이터를 리드하는,
    메모리 시스템.
  9. 제1항에 있어서,
    상기 슈퍼 블록들은 각각 상기 둘 이상의 서로 다른 메모리 어레이들에서 물리적으로 동일한 블록 위치에 배치된 메모리 블록들을 포함하는,
    메모리 시스템.
  10. 제1항에 있어서,
    상기 복수의 메모리 어레이들은 서로 다른 메모리 칩에 포함된 메모리 다이들에 대응하는,
    메모리 시스템.
  11. 복수의 메모리 블록들로 구성된 복수의 메모리 어레이들을 포함하는 메모리 장치; 및
    상기 메모리 어레이들 중 둘 이상의 메모리 어레이들에 각각 포함되는 메모리 블록들로 구성된 슈퍼 블록들에 대해 유효 페이지 정보 및 배드 블록 정보를 생성하고, 상기 생성된 유효 페이지 및 배드 블록 정보를 바탕으로 상기 슈퍼 블록들 중 가비지 컬렉션 동작의 희생 블록을 선정하기 위한 기준값들을 설정하는 컨트롤러;를 포함하며,
    상기 컨트롤러는, 상기 슈퍼 블록들에 포함되는 유효 페이지들 및 배드 블록들의 수를 카운트하여 상기 유효 페이지 및 배드 블록 정보를 생성하는,
    메모리 시스템.
  12. 삭제
  13. 제11항에 있어서,
    상기 컨트롤러는, 상기 카운트된 배드 블록들의 수에 가중치를 부여하고, 가중치가 부여된 배드 블록들의 수에 상기 카운트된 유효 페이지들의 수를 합산해서 상기 기준값들을 계산하는,
    메모리 시스템.
  14. 제13항에 있어서,
    상기 가중치는 각각의 배드 블록들에 포함되는 최대 페이지 수를 나타내는,
    메모리 시스템.
  15. 제11항에 있어서,
    상기 컨트롤러는, 상기 메모리 장치의 여유 공간을 확인하여 확인된 여유 공간이 임계값 미만일 때, 상기 설정된 기준값들을 비교하고, 최소 기준값을 갖는 슈퍼 블록을 상기 희생 블록으로 선정하여 상기 가비지 컬렉션 동작을 수행하는,
    메모리 시스템.
  16. 제15항에 있어서,
    상기 컨트롤러는, 상기 메모리 장치 내에 새로운 데이터를 저장할 수 있는 프리 메모리 블록들의 개수를 카운트하여 상기 메모리 장치의 여유 공간을 확인하는,
    메모리 시스템.
  17. 제15항에 있어서,
    상기 컨트롤러는, 상기 희생 블록의 유효 페이지들에 저장된 데이터를 상기 메모리 장치 내에 프리 메모리 블록에 카피하여 저장하고, 상기 희생 블록을 이레이즈하여 상기 가비지 컬렉션 동작을 수행하는,
    메모리 시스템
  18. 제11항에 있어서,
    상기 컨트롤러는, 상기 메모리 블록들의 데이터를 리드하고, 리드된 데이터에 발생된 에러를 검출하여, 검출된 에러를 바탕으로 배드 블록을 감지하는,
    메모리 시스템.
  19. 서로 다른 메모리 어레이들에 각각 포함된 메모리 블록들로 이루어진 슈퍼 블록들에 대해 유효 페이지 정보 및 배드 블록 정보를 생성하는 단계;
    상기 생성된 유효 페이지 정보 및 배드 블록 정보를 바탕으로 상기 슈퍼 블록들 중 가비지 컬렉션 동작의 희생 블록을 선정하기 위한 기준값들을 설정하는 단계; 및
    상기 설정된 기준값들을 바탕으로 상기 슈퍼 블록들에 대해 가비지 컬렉션 동작을 수행하는 단계;를 포함하는,
    메모리 시스템의 동작방법.
  20. 제19항에 있어서,
    상기 유효 페이지 정보 및 배드 블록 정보를 생성하는 단계는 상기 슈퍼 블록들에 포함되는 유효 페이지들 및 배드 블록들의 수를 카운트하는 단계를 포함하고,
    상기 기준값들을 설정하는 단계는,
    상기 카운트된 배드 블록들의 수에 가중치를 부여하는 단계; 및
    상기 가중치가 부여된 배드 블록들의 수에 상기 카운트된 유효 페이지들의 수를 합산해서 상기 기준값들을 계산하는 단계;를 포함하는,
    메모리 시스템의 동작방법.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107391026B (zh) 2016-04-27 2020-06-02 慧荣科技股份有限公司 闪存装置及闪存存储管理方法
US9910772B2 (en) * 2016-04-27 2018-03-06 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
US10110255B2 (en) 2016-04-27 2018-10-23 Silicon Motion Inc. Method for accessing flash memory module and associated flash memory controller and memory device
US10025662B2 (en) 2016-04-27 2018-07-17 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN107391296B (zh) 2016-04-27 2020-11-06 慧荣科技股份有限公司 存取闪存模块的方法及相关的闪存控制器与记忆装置
US10289487B2 (en) 2016-04-27 2019-05-14 Silicon Motion Inc. Method for accessing flash memory module and associated flash memory controller and memory device
US10019314B2 (en) 2016-04-27 2018-07-10 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN111679787B (zh) 2016-04-27 2023-07-18 慧荣科技股份有限公司 闪存装置、闪存控制器及闪存存储管理方法
US10223022B2 (en) * 2017-01-27 2019-03-05 Western Digital Technologies, Inc. System and method for implementing super word line zones in a memory device
TWI633428B (zh) * 2017-09-28 2018-08-21 慧榮科技股份有限公司 資料儲存裝置與記憶體裝置之資料處理方法
KR102516106B1 (ko) * 2018-02-14 2023-03-31 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US10540228B2 (en) * 2018-03-07 2020-01-21 Micron Technology, Inc. Providing data of a memory system based on an adjustable error rate
KR102559528B1 (ko) * 2018-03-20 2023-07-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102524432B1 (ko) * 2018-04-09 2023-04-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10482965B1 (en) 2018-04-30 2019-11-19 Micron Technology, Inc. Memory start voltage management
CN110471788B (zh) * 2018-05-08 2024-03-15 美光科技公司 异步功率损耗影响的数据结构
KR102611566B1 (ko) * 2018-07-06 2023-12-07 삼성전자주식회사 솔리드 스테이트 드라이브 및 그의 메모리 할당 방법
KR20200006829A (ko) * 2018-07-11 2020-01-21 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102612918B1 (ko) * 2018-07-27 2023-12-13 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법
KR20200022179A (ko) * 2018-08-22 2020-03-03 에스케이하이닉스 주식회사 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR102592902B1 (ko) * 2018-09-05 2023-10-24 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102660399B1 (ko) * 2018-09-20 2024-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102586786B1 (ko) * 2018-09-28 2023-10-11 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102554418B1 (ko) * 2018-10-01 2023-07-11 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 스토리지 장치
KR20200038812A (ko) * 2018-10-04 2020-04-14 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102674620B1 (ko) * 2018-10-17 2024-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102645142B1 (ko) 2018-10-25 2024-03-07 삼성전자주식회사 예측된 유효 페이지들을 이용하여 가비지 콜렉션을 수행하는 스토리지 장치들, 방법들 및 불휘발성 메모리 장치들
KR102592803B1 (ko) * 2018-10-31 2023-10-24 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102654308B1 (ko) * 2018-11-26 2024-04-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200064499A (ko) * 2018-11-29 2020-06-08 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR20200068259A (ko) * 2018-12-05 2020-06-15 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법
KR20200073017A (ko) 2018-12-13 2020-06-23 에스케이하이닉스 주식회사 데이터 저장 장치와, 그것의 동작 방법
KR20200085513A (ko) * 2019-01-07 2020-07-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR20200114009A (ko) 2019-03-27 2020-10-07 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20200115831A (ko) 2019-03-27 2020-10-08 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR102626058B1 (ko) * 2019-07-08 2024-01-18 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210063764A (ko) * 2019-11-25 2021-06-02 에스케이하이닉스 주식회사 메모리 시스템의 동작 방법 및 장치
KR20210076505A (ko) * 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20210101982A (ko) 2020-02-11 2021-08-19 삼성전자주식회사 스토리지 장치 및 메모리 컨트롤러의 동작 방법
KR20210127026A (ko) * 2020-04-13 2021-10-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20210144249A (ko) * 2020-05-22 2021-11-30 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
KR102569823B1 (ko) * 2021-02-24 2023-08-24 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
US11954350B2 (en) 2021-05-25 2024-04-09 SK Hynix Inc. Storage device and method of operating the same
TW202314510A (zh) * 2021-05-25 2023-04-01 韓商愛思開海力士有限公司 儲存裝置及其操作方法
US11640254B2 (en) * 2021-08-25 2023-05-02 Western Digital Technologies, Inc. Controlled imbalance in super block allocation in ZNS SSD
US11599416B1 (en) 2021-09-01 2023-03-07 Micron Technology, Inc. Memory sub-system using partial superblocks

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8621138B2 (en) * 2007-12-27 2013-12-31 Sandisk Enterprise Ip Llc Flash storage controller execute loop
US8095765B2 (en) * 2009-03-04 2012-01-10 Micron Technology, Inc. Memory block management
US8832507B2 (en) * 2010-08-23 2014-09-09 Apple Inc. Systems and methods for generating dynamic super blocks
US9104614B2 (en) * 2011-09-16 2015-08-11 Apple Inc. Handling unclean shutdowns for a system having non-volatile memory
US9069657B2 (en) 2011-12-12 2015-06-30 Apple Inc. LBA bitmap usage
KR20130078973A (ko) 2012-01-02 2013-07-10 삼성전자주식회사 메모리 장치의 불량 저장 영역 관리 방법 및 이를 이용한 저장 장치
KR20150020385A (ko) * 2013-08-13 2015-02-26 에스케이하이닉스 주식회사 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
JP6331773B2 (ja) * 2014-06-30 2018-05-30 富士通株式会社 ストレージ制御装置、およびストレージ制御プログラム
US20160179401A1 (en) * 2014-12-17 2016-06-23 Sk Hynix Memory Solutions Inc. Memory system and the operation method thereof

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