KR102569823B1 - 스토리지 장치 및 그 동작 방법 - Google Patents

스토리지 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR102569823B1
KR102569823B1 KR1020210024972A KR20210024972A KR102569823B1 KR 102569823 B1 KR102569823 B1 KR 102569823B1 KR 1020210024972 A KR1020210024972 A KR 1020210024972A KR 20210024972 A KR20210024972 A KR 20210024972A KR 102569823 B1 KR102569823 B1 KR 102569823B1
Authority
KR
South Korea
Prior art keywords
block
memory
address
super
super block
Prior art date
Application number
KR1020210024972A
Other languages
English (en)
Other versions
KR20220121051A (ko
Inventor
김광수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210024972A priority Critical patent/KR102569823B1/ko
Priority to US17/399,384 priority patent/US11614897B2/en
Priority to CN202111222625.9A priority patent/CN114968850A/zh
Publication of KR20220121051A publication Critical patent/KR20220121051A/ko
Application granted granted Critical
Publication of KR102569823B1 publication Critical patent/KR102569823B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G06F12/1018—Address translation using page tables, e.g. page table structures involving hashing techniques, e.g. inverted page tables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G11C29/883—Masking faults in memories by using spares or by reconfiguring with partially good memories using a single defective memory device with reduced capacity, e.g. half capacity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7209—Validity control, e.g. using flags, time stamps or sequence numbers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Electrotherapy Devices (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 배드 블록을 반영한 유효 어드레스를 보다 빠르게 획득하는 메모리 컨트롤러 및 메모리 장치를 포함하는 스토리지 장치는 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들, 복수의 메모리 장치들에 포함된 메모리 블록들은 복수의 슈퍼 블록들로 구분되고, 복수의 플레인들 각각에 포함된 배드 블록을 포함하는 슈퍼 블록 번호 및 배드 블록을 대체할 정상 블록을 포함하는 희생 슈퍼 블록을 나타내는 희생 슈퍼 블록 인덱스 번호를 포함하는 플레인 해쉬 테이블들 및 희생 슈퍼 블록 인덱스 번호에 각각 대응되는 희생 슈퍼 블록 번호를 포함하는 희생 슈퍼 블록 테이블을 포함하는 유효 어드레스 정보 저장부 및 동작의 수행을 지시하는 요청 및 요청에 대응되는 논리 어드레스를 외부 호스트로부터 수신하고, 요청에 따라 수행될 커맨드를 생성하고, 논리 어드레스에 대응되고, 커맨드를 수행할 메모리 블록들의 어드레스를 포함하는 가상 어드레스를 획득하고, 가상 어드레스가 나타내는 슈퍼 블록 번호를 해쉬 함수를 이용하여 플레인 해쉬 테이블들로부터 검색하고, 검색 결과에 따라 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 희생 슈퍼 블록들 중 어느 하나의 희생 슈퍼 블록에 포함된 정상 블록의 어드레스로 대체한 유효 어드레스를 획득하고, 커맨드 및 유효 어드레스를 복수의 메모리 장치들에 제공하는 메모리 컨트롤러를 포함할 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 배드 블록을 반영한 유효 어드레스를 보다 빠르게 획득하는 메모리 컨트롤러 및 메모리 장치를 포함하는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러는, 상기 복수의 메모리 장치들에 포함된 메모리 블록들은 복수의 슈퍼 블록들로 구분되고, 상기 복수의 메모리 장치들을 제어하는 커맨드를 생성하고, 상기 커맨드에 대응되는 논리 어드레스를 상기 복수의 슈퍼 블록들 중 어느 하나의 슈퍼 블록을 나타내는 가상 어드레스로 변환하는 동작 제어부, 상기 복수의 슈퍼 블록들 중 배드 블록을 포함하는 슈퍼 블록 번호들 및 상기 배드 블록을 대체할 정상 블록을 포함하는 희생 슈퍼 블록에 관한 정보인 희생 슈퍼 블록 인덱스를 플레인 단위로 저장하는 플레인 해쉬 테이블들, 상기 복수의 슈퍼 블록들 중 희생 슈퍼 블록들 및 상기 희생 슈퍼 블록들에 각각 대응되는 희생 슈퍼 블록 인덱스들을 포함하는 희생 슈퍼 블록 테이블 및 상기 가상 어드레스가 나타내는 슈퍼 블록 번호를 해쉬 함수를 이용하여 상기 플레인 해쉬 테이블들로부터 검색하고, 검색 결과에 따라 상기 가상 어드레스를 배드 블록을 포함하지 않는 물리 어드레스인 유효 어드레스로 변환하고, 상기 커맨드 및 상기 유효 어드레스를 상기 복수의 메모리 장치들에 제공하는 유효 어드레스 변환부를 포함할 수 있다.
본 발명의 실시 예에 따른, 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러는 가상 어드레스에 포함된 상기 복수의 메모리 장치들에 포함된 메모리 블록들 중 배드 블록의 어드레스를 정상 블록으로 대체한 어드레스인 유효 어드레스로 변환하는 유효 어드레스 제어부 및 상기 복수의 메모리 장치들에 포함된 배드 블록들에 관한 정보인 배드 블록 정보를 상기 복수의 메모리 장치들로부터 획득하고, 상기 배드 블록 정보를 이용하여 상기 가상 어드레스를 상기 유효 어드레스로 변환하는데 사용되는 유효 어드레스 정보를 생성하는 유효 어드레스 정보 생성부를 포함할 수 있다.
본 발명의 실시 예에 따른, 스토리지 장치는 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들, 상기 복수의 메모리 장치들에 포함된 메모리 블록들은 복수의 슈퍼 블록들로 구분되고, 상기 복수의 플레인들 각각에 포함된 배드 블록을 포함하는 슈퍼 블록 번호 및 상기 배드 블록을 대체할 정상 블록을 포함하는 희생 슈퍼 블록을 나타내는 희생 슈퍼 블록 인덱스 번호를 포함하는 플레인 해쉬 테이블들 및 상기 희생 슈퍼 블록 인덱스 번호에 각각 대응되는 희생 슈퍼 블록 번호를 포함하는 희생 슈퍼 블록 테이블을 포함하는 유효 어드레스 정보 저장부 및 동작의 수행을 지시하는 요청 및 상기 요청에 대응되는 논리 어드레스를 외부 호스트로부터 수신하고, 상기 요청에 따라 수행될 커맨드를 생성하고, 상기 논리 어드레스에 대응되고, 상기 커맨드를 수행할 메모리 블록들의 어드레스를 포함하는 가상 어드레스를 획득하고, 상기 가상 어드레스가 나타내는 슈퍼 블록 번호를 해쉬 함수를 이용하여 상기 플레인 해쉬 테이블들로부터 검색하고, 검색 결과에 따라 상기 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 상기 희생 슈퍼 블록들 중 어느 하나의 희생 슈퍼 블록에 포함된 정상 블록의 어드레스로 대체한 유효 어드레스를 획득하고, 상기 커맨드 및 상기 유효 어드레스를 상기 복수의 메모리 장치들에 제공하는 메모리 컨트롤러를 포함할 수 있다.
본 기술에 따르면 배드 블록을 반영한 유효 어드레스를 보다 빠르게 획득하는 메모리 컨트롤러 및 메모리 장치를 포함하는 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 복수의 플레인들을 각각 포함하는 복수의 메모리 장치들과 이를 제어하는 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 5는 종래 기술에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 6은 도 4의 복수의 메모리 다이들에 각각 저장된 배드 블록 정보를 설명하기 위한 도면이다.
도 7은 도 5의 슈퍼 블록 정보 테이블을 설명하기 위한 도면이다.
도 8은 도 5의 대체 블록 테이블을 설명하기 위한 도면이다.
도 9는 도 8의 대체 블록 테이블에 따라 배드 블록이 정상 블록으로 대체되는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11은 도 10의 유효 어드레스 변환부와 유효 어드레스 정보 저장부의 동작을 설명하기 위한 도면이다.
도 12는 도 10의 플레인 해쉬 테이블 및 희생 슈퍼 블록 테이블을 설명하기 위한 도면이다.
도 13은 도 10의 유효 어드레스 변환부가 어드레스를 변환하는 동작을 설명하기 위한 도면이다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다. 또는 스토리지 장치(50)는 서버, 데이터 센터 등과 같이 한 곳에 고용량의 데이터를 저장하는 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 복수의 다이들을 포함하는 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 배드 블록 정보(160)를 저장할 수 있다. 배드 블록 정보(160)는 메모리 블록들 중 불량 상태인 메모리 블록인 배드 블록에 관한 정보를 포함할 수 있다. 배드 블록은 메모리 장치(100)의 생산 및 테스트 과정에서 불량 상태로 판단되거나, 메모리 장치(100)의 사용에 따라 불량 상태로 판단된 메모리 블록일 수 있다. 메모리 장치(100)의 생산 및 테스트 과정에서 불량 상태로 판단된 블록은 초기 배드 블록(Initial Bad Block, IBB) 또는 생산과정 배드 블록(Manufacture Bad Block, MBB)이라고 불릴 수 있다. 메모리 장치(100)의 사용에 따라 불량 상태로 판단된 블록은 그로잉 배드 블록(Growing Bad Block, GBB)이라고 불릴 수 있다. 배드 블록은 불량 상태인 블록이므로, 그 사용이 금지되어야 한다. 따라서, 메모리 장치(100)는 전원이 인가되면 배드 블록 정보(160)를 메모리 컨트롤러(200)에 제공하고, 메모리 컨트롤러(200)는 배드 블록 정보(160)에 따라 메모리 장치(100)를 엑세스 할 수 있다.
배드 블록 정보(160)는 메모리 장치(100)에 포함된 메모리 블록들 중 특정 메모리 블록에 저장될 수 있다. 여기서 특정 메모리 블록은 OTP(One Time Programmable) 블록 또는 캠블록(Contents Addressable Memory Block, CAM Block)으로 불릴 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 메모리 장치(100)를 엑세스 할 수 있다. 메모리 장치(100)를 엑세스 한다는 것은 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 것을 포함할 수 있다.
구체적으로, 메모리 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 어드레스를 불휘발성 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 프로그램 동작, 리드 동작 및 소거 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 동작 제어부(210), 유효 어드레스 변환부(220) 및 유효 어드레스 정보 저장부(230)를 포함할 수 있다.
동작 제어부(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 동작 제어부(210)는 호스트(300)로부터 수신한 쓰기 요청 또는 읽기 요청을 처리할 수 있다. 또는 동작 제어부(210)는 호스트(300)의 요청과 무관하게 메모리 장치(100)로부터 데이터를 읽어내거나 메모리 장치(100)에 데이터를 저장하도록 메모리 장치(100)를 제어할 수 있다.
동작 제어부(210)는 쓰기 요청을 처리하는 경우, 프로그램 커맨드를 생성하고, 저장할 데이터에 대응되는 논리 어드레스를 가상 어드레스로 변환할 수 있다. 가상 어드레스는 메모리 장치(100)내에서 데이터를 저장할 위치를 나타내는 물리 어드레스일 수 있다. 가상 어드레스는 메모리 장치(100)의 배드 블록을 고려하지 않은 즉, 메모리 장치(100)의 모든 메모리 블록이 배드 블록이 아닌 경우를 가정하여 할당된 어드레스일 수 있다. 동작 제어부(210)는 생성된 커맨드와 가상 어드레스를 유효 어드레스 변환부(220)에 제공할 수 있다.
동작 제어부(210)는 읽기 요청을 처리하는 경우, 리드 커맨드를 생성하고, 리드할 논리 어드레스에 대응되는 가상 어드레스를 논리-가상 맵핑 테이블(Logical-Virtual mapping table)로부터 획득할 수 있다. 동작 제어부(210)는 생성된 커맨드와 가상 어드레스를 유효 어드레스 변환부(220)에 제공할 수 있다.
유효 어드레스 변환부(220)는 동작 제어부(210)로부터 수신한 가상 어드레스를 유효 어드레스로 변환할 수 있다. 유효 어드레스는 메모리 장치(100)의 배드 블록에 대응되는 가상 어드레스를 정상 블록(대체 블록)의 어드레스로 대체한 물리 어드레스일 수 있다.
구체적으로, 유효 어드레스 변환부(220)는 가상 어드레스에 대응되는 메모리 블록이 배드 블록인 경우, 가상 어드레스를 배드 블록이 아닌 정상 블록(대체 블록)을 나타내는 유효 어드레스로 변환할 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 복수의 메모리 블록들은 슈퍼 블록 단위로 관리될 수 있다. 슈퍼 블록은 복수의 메모리 블록들을 포함할 수 있고, 같은 슈퍼 블록에 포함된 메모리 블록들은 인터리빙 방식이나 멀티 플레인 동작을 통해 동시에 처리될 수 있는 메모리 블록들일 수 있다.
유효 어드레스 변환부(220)는 가상 어드레스에 대응되는 슈퍼 블록에 배드 블록이 포함된 경우, 가상 어드레스를 슈퍼 블록에 포함된 배드 블록을 정상 블록(대체 블록)으로 대체한 유효 어드레스로 변환할 수 있다.
유효 어드레스 변환부(220)는 동작 제어부(210)로부터 전달받은 커맨드와 변환된 유효 어드레스를 메모리 장치(100)에 제공할 수 있다.
유효 어드레스 정보 저장부(230)는 유효 어드레스에 관한 정보를 포함할 수 있다. 실시 예에서, 유효 어드레스 변환부(220)는 유효 어드레스 정보 저장부(230)에 저장된 유효 어드레스에 관한 정보를 이용하여 가상 어드레스를 유효 어드레스로 변환할 수 있다. 유효 어드레스 저장부에 저장된 유효 어드레스 정보에 대해서는 후술하는 도 5 내지 12를 통해 보다 상세하게 설명한다.
동작 제어부(210)는 메모리 컨트롤러(200)의 펌웨어 중 플래시 변환 레이어(Flash Translation Layer, FTL)에 포함될 수 있다. 유효 어드레스 변환부(220) 및 유효 어드레스 정보 저장부(230)는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)에 포함될 수 있다. 실시 예에서, 유효 어드레스 정보 저장부(230)는 메모리 컨트롤러(200)내의 버퍼 메모리에 포함될 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 블록은 복수의 물리 페이지들을 포함할 수 있다. 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 프로그램 될 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 제어 신호들을 생성하여 주변 회로들을 제어할 수 있다.
도 1을 참조하여 설명된 배드 블록 정보(160)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKi) 중 일부 메모리 블록에 저장될 수 있다. 배드 블록 정보(160)가 저장된 메모리 블록은 시스템 블록일 수 있다. 시스템 블록은 캠 블록 또는 OTP블록으로 불리울 수 있다. 제어 로직(150)은 메모리 장치(100)의 부팅 시에, 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 커맨드에 응답하여, 시스템 블록에 저장된 배드 블록 정보(160)를 리드하고, 리드된 배드 블록 정보(160)를 메모리 컨트롤러(200)에 제공할 수 있다.도 2는 메모리 장치(100)에 하나의 플레인이 포함된 경우를 도시한다. 다양한 실시 예에서, 메모리 장치(100)는 복수의 플레인들을 포함할 수 있다. 플레인은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하는 단위일 수 있다. 메모리 장치(100)에 복수의 플레인들이 포함되는 경우, 각 플레인은 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)의 전부 또는 일부를 포함할 수 있다. 실시 예에서, 플레인들의 개수는 2개, 4개 또는 8개 중 어느 하나일 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 3을 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들을 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링(string; ST)들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 각각 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 하나의 물리 페이지(physical page; PG)를 구성할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 복수의 플레인들을 각각 포함하는 복수의 메모리 장치들과 이를 제어하는 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(400)는 메모리 다이0 내지 메모리 다이15(DIE0~DIE15)를 제어할 수 있다. 각 메모리 다이는 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 구성될 수 있다. 도 4에서 각 메모리 다이는 4개의 플레인들을 포함할 수 있다.
각 플레인은 복수의 메모리 블록들을 포함할 수 있다. 하나의 메모리 블록은 도 3을 참조하여 설명된 메모리 블록(BLKi)과 동일하게 구성되고 동작할 수 있다.
메모리 컨트롤러(400)는 복수의 채널들을 이용하여 메모리 다이들과 통신할 수 있다.
예를 들어, 메모리 컨트롤러(400)는 채널0 내지 채널3(CH0~CH3)를 통해 다이0 내지 다이15(DIE0~DIE15)과 통신할 수 있다.
메모리 다이0 내지 메모리 다이3(DIE0~DIE3)은 채널0(CH0)을 통해 메모리 컨트롤러(400)로부터 커맨드, 어드레스 및 데이터를 전달할 수 있다. 메모리 다이0 내지 메모리 다이3(DIE0~DIE3)는 채널0(CH0)을 통해 메모리 컨트롤러(400)에 데이터를 전달할 수 있다.
메모리 다이4 내지 메모리 다이7(DIE4~DIE7)은 채널1(CH1)을 통해 메모리 컨트롤러(400)로부터 커맨드, 어드레스 및 데이터를 전달할 수 있다. 메모리 다이4 내지 메모리 다이7(DIE4~DIE7)는 채널1(CH1)을 통해 메모리 컨트롤러(400)에 데이터를 전달할 수 있다.
메모리 다이8 내지 메모리 다이11(DIE8~DIE11)은 채널2(CH2)를 통해 메모리 컨트롤러(400)로부터 커맨드, 어드레스 및 데이터를 전달할 수 있다. 메모리 다이8 내지 메모리 다이11(DIE8~DIE11)은 채널2(CH2)을 통해 메모리 컨트롤러(400)에 데이터를 전달할 수 있다.
메모리 다이12 내지 메모리 다이15(DIE12~DIE15)는 채널3(CH3)을 통해 메모리 컨트롤러(400)로부터 커맨드, 어드레스 및 데이터를 전달할 수 있다. 메모리 다이12 내지 메모리 다이15(DIE12~DIE15)는 채널3(CH3)을 통해 메모리 컨트롤러(400)에 데이터를 전달할 수 있다.
메모리 다이0 내지 메모리 다이15(DIE0~DIE15)는 복수의 웨이들(WAY0~WAY3)로 구분될 수 있다. 메모리 다이0(DIE0), 메모리 다이4(DIE4), 메모리 다이8(DIE8) 및 메모리 다이12(DIE12)는 웨이0(WAY0)을 구성할 수 있다. 메모리 다이1(DIE1), 메모리 다이5(DIE5), 메모리 다이9(DIE9) 및 메모리 다이13(DIE13)은 웨이1(WAY1)을 구성할 수 있다. 메모리 다이2(DIE2), 메모리 다이6(DIE6), 메모리 다이10(DIE10) 및 메모리 다이14(DIE14)는 웨이2(WAY2)를 구성할 수 있다. 메모리 다이3(DIE3), 메모리 다이7(DIE7), 메모리 다이11(DIE11) 및 메모리 다이15(DIE15)는 웨이3(WAY3)을 구성할 수 있다.
메모리 다이0 내지 메모리 다이15(DIE0~DIE15)는 각각 4개의 플레인들(P0~P3)을 포함할 수 있다. 같은 채널에 연결된 다이들 중 어느 하나의 다이가 메모리 컨트롤러(400)와 통신하는 동안 나머지 다이들은 메모리 컨트롤러(400)와 통신할 수 없다. 또한, 하나의 다이에 포함된 어느 하나의 플레인이 메모리 컨트롤러(400)와 통신하는 동안 같은 채널에 연결된 나머지 다이들 뿐만 아니라, 메모리 컨트롤러(400)와 통신하는 플레인을 포함하는 다이 내의 나머지 플레인들도 메모리 컨트롤러(400)와 통신할 수 없다. 메모리 컨트롤러(400)는 이와 같은 적은 수의 채널들을 이용하여 최고의 통신 성능을 달성하기 위해 인터리빙 방식으로 메모리 다이0 내지 메모리 다이15(DIE0~DIE15)들과 통신할 수 있다.
채널0(CH0)을 예로 들면, 다이0(DIE0)에 커맨드, 어드레스 및 데이터가 제공된 뒤, 다이1(DIE1)에 커맨드, 어드레스 및 데이터가 제공될 수 있다. 다이1(DIE1)에 커맨드, 어드레스 및 데이터가 제공되는 동안 다이0(DIE0)은 이전에 수신한 커맨드에 대응되는 내부 동작을 수행할 수 있다. 이러한 방식으로 채널0(CH0)에 연결된 메모리 다이0 내지 메모리 다이3(DIE0~DIE3) 중 어느 하나의 다이만이 메모리 컨트롤러(400)와 통신이 가능하나, 적어도 내부 동작의 일부 구간은 중첩될 수 있다. 이러한 동작 방식을 다이 인터리빙 방식이라고 한다. 즉, 인터리빙 방식은 같은 채널에 연결된 다이들 및 플레인들의 내부 동작이 적어도 일부 구간에서 동시에 수행되도록 메모리 컨트롤러(400)가 메모리 다이들을 제어하는 동작 방식일 수 있다. 메모리 다이 단위의 인터리빙 방식으로 메모리 다이들을 제어하는 것을 다이 인터리빙 또는 웨이 인터리빙이라고 한다. 인터리빙 방식을 메모리 다이내의 플레인 단위로 확장하면, 플레인 인터리빙 방식으로 메모리 다이들을 제어할 수 있다. 도 4에서는 예를 들어, 채널0(CH0)에 연결된 메모리 다이0 내지 메모리 다이3(DIE0~DIE3)에 각각 포함된 4개의 플레인들은 인터리빙 방식으로 동작할 수 있다. 따라서, 메모리 컨트롤러(400)는 최대 16개의 플레인들이 적어도 일부 구간에서 동시에 내부 동작을 수행하도록 제어할 수 있다.
도 5는 종래 기술에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러(500)는 동작 제어부(510), 유효 어드레스 변환부(520), 슈퍼 블록 정보 테이블(530) 및 대체 블록 테이블(540)을 포함할 수 있다.
동작 제어부(510)는 메모리 컨트롤러(500)의 전반적인 동작을 제어할 수 있다. 동작 제어부(510)는 호스트로부터 요청(request)과 요청(request)에 대응되는 논리 어드레스(Logical Address)를 수신할 수 있다. 도 5에서는 동작 제어부(510)가 호스트로부터 수신한 요청(Request)을 처리하는 것으로 도시되어 있으나, 실시 예에서, 동작 제어부(510)가 처리하는 요청(Request)은 메모리 컨트롤러(200)의 내부동작(예: 가비지 컬렉션, 리드 리클레임, 웨어 레벨링등)에 따라 발생한 요청일 수 있다. 동작 제어부(510)는 수신된 요청(Request)에 대응되는 커맨드를 생성할 수 있다. 수신된 요청(Request)은 쓰기 요청 또는 읽기 요청일 수 있고, 생성된 커맨드는 메모리 장치가 수행할 프로그램 커맨드 또는 리드 커맨드일 수 있다. 동작 제어부(510)는 논리 어드레스(Logical Address)를 가상 어드레스(Virtual Address)로 변환할 수 있다. 가상 어드레스(Virtual Address)는 메모리 장치에 배드 블록을 고려하지 않은 즉, 메모리 장치가 배드 블록을 포함하지 않는 경우를 기준으로 할당된 어드레스일 수 있다.
동작 제어부(510)는 생성된 커맨드(Command)와 가상 어드레스(Virtual Address)를 유효 어드레스 변환부(520)에 제공할 수 있다.
유효 어드레스 변환부(520)는 동작 제어부(510)로부터 커맨드(Command)와 가상 어드레스(Virtual Address)를 수신할 수 있다. 유효 어드레스 변환부(520)는 가상 어드레스(Virtual Address)를 유효 어드레스(Valid Address)로 변환하고, 커맨드(Command)와 유효 어드레스(Valid Address)를 메모리 장치에 제공할 수 있다.
유효 어드레스(Valid Address)는 메모리 장치에 포함된 배드 블록을 반영한 어드레스일 수 있다. 즉, 유효 어드레스(Valid Address)는 가상 어드레스(Virtual Address)에 포함된 배드 블록에 대한 어드레스를 정상 블록(대체 블록)을 나타내는 어드레스로 대체한 어드레스일 수 있다.
도 5의 실시 예에서, 유효 어드레스 변환부(520)는 슈퍼 블록 정보 테이블(530) 및 대체 블록 테이블(540)을 참조하여 가상 어드레스(Virtual Address)를 유효 어드레스(Valid Address)로 변환할 수 있다.
슈퍼 블록 정보 테이블(530)은 슈퍼 블록에 관한 정보를 포함할 수 있다. 슈퍼 블록 정보 테이블(530)은 메모리 장치에 포함된 슈퍼 블록들이 페어드 슈퍼 블록인지 언페어드 슈퍼 블록인지 또는 희생 슈퍼 블록인지에 관한 정보를 포함할 수 있다. 페어드 슈퍼 블록은 슈퍼 블록에 배드 블록이 포함되지 않은 슈퍼 블록일 수 있다. 즉, 페어드 슈퍼 블록은 정상 블록들로만 구성된 슈퍼 블록일 수 있다. 언페어드 슈퍼 블록은 배드 블록을 적어도 하나 이상 포함하는 슈퍼 블록일 수 있다. 희생 슈퍼 블록은 언페어드 슈퍼 블록에 포함된 배드 블록을 대체할 정상 블록들을 포함하는 슈퍼 블록일 수 있다. 실시 예에서, 희생 슈퍼 블록은 적어도 하나 이상의 배드 블록을 포함할 수 있다.
유효 어드레스 변환부(520)는 슈퍼 블록 테이블을 참조하여, 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록이 페어드 슈퍼 블록이면, 가상 어드레스(Virtual Address)를 그대로 유효 어드레스(Valid Address)로 출력할 수 있다.
유효 어드레스 변환부(520)는 슈퍼 블록 테이블을 참조하여, 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록이 언페어드 슈퍼 블록이면, 대체 블록 테이블(540)을 참조하여, 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록에 포함된 배드 블록을 희생 슈퍼 블록에 포함된 정상 블록으로 대체할 수 있다. 즉, 유효 어드레스 변환부(520)는 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 희생 슈퍼 블록에 포함된 정상 블록들인 대체 블록들 중 하나의 어드레스로 대체한 어드레스를 유효 어드레스(Valid Address)로 출력할 수 있다.
도 6은 도 4의 복수의 메모리 다이들에 각각 저장된 배드 블록 정보를 설명하기 위한 도면이다.
도 4 및 도 6을 참조하면, 배드 블록 정보(Bad Block Information)는 채널0(CH0)에 연결된 4개의 메모리 다이들에 포함된 배드 블록들의 위치를 나타낸 정보일 수 있다.
채널0(CH0)에 연결된 각 메모리 다이는 4개의 플레인들(P0~P3)을 포함하는 것으로 가정한다. 슈퍼 블록0(SB0)은 메모리 다이들에 각각 포함된 플레인들(P0~P3)의 0번 메모리 블록들을 포함하는 슈퍼 블록일 수 있다. 슈퍼 블록1(SB1)은 메모리 다이들에 각각 포함된 플레인들(P0~P3)의 1번 메모리 블록들을 포함하는 슈퍼 블록일 수 있다. 같은 방식으로 메모리 컨트롤러(400)는 메모리 다이들에 포함된 메모리 블록들을 슈퍼 블록 단위로 관리하고, 엑세스 할 수 있다.
도 6의 배드 블록 정보(Bad Block Information)을 참조하면, 슈퍼 블록3(SB3)에 포함된 메모리 블록들 중 메모리 다이0(DIE0)의 플레인1(P1)의 3번 메모리 블록, 슈퍼 블록4(SB4)에 포함된 메모리 블록들 중 메모리 다이3(DIE3)의 플레인2(P2)의 4번 메모리 블록, 슈퍼 블록6(SB6)에 포함된 메모리 블록들 중 메모리 다이0(DIE0)의 플레인3(P3)의 6번 메모리 블록, 슈퍼 블록7(SB7)에 포함된 메모리 블록들 중 메모리 다이3(DIE3)의 플레인2(P2)의 7번 메모리 블록, 슈퍼 블록10(SB10)에 포함된 메모리 블록들 중 메모리 다이3(DIE3)의 플레인3(P3)의 10번 메모리 블록, 슈퍼 블록14(SB14)에 포함된 메모리 블록들 중 메모리 다이3(DIE3)의 플레인0(P0)의 14번 메모리 블록, 슈퍼 블록16(SB16)에 포함된 메모리 블록들 중 메모리 다이0(DIE0)의 플레인1(P1)의 16번 메모리 블록, 슈퍼 블록17(SB17)에 포함된 메모리 블록들 중 메모리 다이1(DIE1)의 플레인0(P0)의 17번 메모리 블록, 슈퍼 블록20(SB20)에 포함된 메모리 블록들 중 메모리 다이0(DIE0)의 플레인0(P0)의 20번 메모리 블록, 슈퍼 블록21(SB21)에 포함된 메모리 블록들 중 메모리 다이3(DIE3)의 플레인3(P3)의 21번 메모리 블록, 슈퍼 블록22(SB22)에 포함된 메모리 블록들 중 메모리 다이1(DIE1)의 플레인2(P2)의 22번 메모리 블록, 슈퍼 블록24(SB24)에 포함된 메모리 블록들 중 메모리 다이0(DIE0)의 플레인1(P1)의 24번 메모리 블록, 그리고 슈퍼 블록26(SB26)에 포함된 메모리 블록들 중 메모리 다이0(DIE0)의 플레인1(P1)의 26번 메모리 블록과 메모리 다이3(DIE3)의 플레인1(P1)의 26번 메모리 블록은 배드 블록일 수 있다.
희생 슈퍼 블록은 메모리 다이들에 포함된 플레인 별로 가장 많은 개수의 배드 블록을 포함하는 플레인을 기초로 결정될 수 있다. 구체적으로, 희생 슈퍼 블록은 가장 많은 개수의 배드 블록을 포함하는 플레인 내에서 배드 블록이 포함된 슈퍼 블록일 수 있다. 도 6에서 가장 많은 배드 블록을 포함하는 플레인은 메모리 다이0(DIE0)의 플레인1(P1)이고, 메모리 다이0(DIE0)의 플레인1(P1)에 포함된 배드 블록인 3번, 16번 24번 26번이 각각 속하는 슈퍼 블록들이 희생 슈퍼 블록들일 수 있다.
도 7은 도 5의 슈퍼 블록 정보 테이블을 설명하기 위한 도면이다.
도 5 내지 도 7을 참조하면, 슈퍼 블록 정보 테이블은 슈퍼 블록들의 번호와 각 슈퍼 블록의 상태 정보(Status INFO)를 포함할 수 있다. 슈퍼 블록의 상태 정보(Status INFO)는 슈퍼 블록들이 페어드 슈퍼 블록(Paired)인지, 언페어드 슈퍼 블록(Unpaired)인지 또는 희생 슈퍼 블록(Victim)인지를 나타내는 정보일 수 있다. 도 6의 배드 블록 정보(Bad Block Information)를 참조하면, 슈퍼 블록3, 16, 24, 26은 희생 슈퍼 블록(Victim)이고, 희생 슈퍼 블록을 제외한 슈퍼 블록들 중 배드 블록을 포함하는 슈퍼 블록인 슈퍼 블록4, 6, 7, 10, 14, 17, 20, 21, 22는 언페어드 슈퍼 블록(Unpaired)이다. 슈퍼 블록들 중 희생 슈퍼 블록(Victim)과 언페어드 슈퍼 블록(Unpaired)을 제외한 나머지 슈퍼 블록들은 페어드 슈퍼 블록(Paired)이다.
도 5를 참조하여 설명된 유효 어드레스 변환부(520)는 슈퍼 블록 정보 테이블에 따라 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록의 상태 정보에 따라 가상 어드레스(Virtual Address)를 유효 어드레스(Valid Address)로 변환할 수 있다. 예를 들어, 유효 어드레스 변환부(520)는 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록이 페어드 슈퍼 블록(Paired)이면, 가상 어드레스(Virtual Address)와 동일한 어드레스를 유효 어드레스(Valid Address)로써 출력할 수 있다. 또는 유효 어드레스 변환부(520)는 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록이 언페어드 슈퍼 블록(Unpaired)이면, 도 8을 통해 설명되는 대체 블록 테이블을 참조하여 가상 어드레스(Virtual Address)를 유효 어드레스(Valid Address)로 변환할 수 있다.
도 8은 도 5의 대체 블록 테이블을 설명하기 위한 도면이다.
도 5 내지 도 8을 참조하면, 대체 블록 테이블은 희생 슈퍼 블록과 각 메모리 다이에 포함된 언페어드 슈퍼 블록에 관한 정보를 포함할 수 있다. 유효 어드레스 변환부(520)는 슈퍼 블록 정보 테이블을 참조하여 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록이 언페어드 슈퍼 블록(Unpaired)이면 대체 블록 테이블을 참조하여 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 희생 슈퍼 블록에 포함된 정상 블록의 어드레스로 대체할 수 있다.
예를 들어, 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록이 슈퍼 블록20이라고 가정하면, 유효 어드레스 변환부(520)는 슈퍼 블록 정보 테이블을 참조하여 슈퍼 블록20이 언페어드 슈퍼 블록임을 알 수 있고, 대체 블록 테이블 내에서 슈퍼 블록20에 포함된 배드 블록을 검색하고, 해당 배드 블록을 대체할 희생 슈퍼 블록을 획득할 수 있다. 그러나, 이러한 방식은 언페어드 슈퍼 블록에 대한 동작을 수행할 때마다 대체 블록 테이블을 모두 검색해야 하므로 동작의 빠른 처리에 불리할 수 있다.
도 9는 도 8의 대체 블록 테이블에 따라 배드 블록이 정상 블록으로 대체되는 방법을 설명하기 위한 도면이다.
도 8 및 9를 참조하면, 슈퍼 블록20에 포함된 배드 블록인 메모리 다이0(DIE0)의 플레인0(P0)의 20번 메모리 블록은 희생 슈퍼 블록 중 슈퍼 블록3에 포함된 정상 블록인 메모리 다이0(DIE0)의 플레인0(P0)의 3번 메모리 블록으로 대체될 수 있다.
동일한 방식으로, 슈퍼 블록6에 포함된 배드 블록인 메모리 다이0(DIE0)의 플레인3(P3)의 6번 메모리 블록은 희생 슈퍼 블록 중 슈퍼 블록3에 포함된 정상 블록인 메모리 다이0(DIE0)의 플레인3(P3)의 3번 메모리 블록으로 대체될 수 있다. 즉, 언페어드 슈퍼 블록에 포함된 배드 블록은 이를 대체할 희생 슈퍼 블록 내에서 같은 메모리 다이 및 같은 플레인에 포함된 정상 블록으로 대체될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 컨트롤러(200)는 동작 제어부(210), 유효 어드레스 변환부(220), 유효 어드레스 정보 저장부(230)를 포함할 수 있다.
동작 제어부(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 동작 제어부(210)는 호스트로부터 요청(request)과 요청(request)에 대응되는 논리 어드레스(Logical Address)를 수신할 수 있다. 도 10에서는 동작 제어부(210)가 호스트로부터 수신한 요청(Request)을 처리하는 것으로 도시되어 있으나, 실시 예에서, 동작 제어부(210)가 처리하는 요청(Request)은 메모리 컨트롤러(200)의 내부동작(예: 가비지 컬렉션, 리드 리클레임, 웨어 레벨링등)에 따라 발생한 요청일 수 있다. 동작 제어부(210)는 수신된 요청(Request)에 대응되는 커맨드를 생성할 수 있다. 수신된 요청(Request)은 쓰기 요청 또는 읽기 요청일 수 있고, 생성된 커맨드는 메모리 장치가 수행할 프로그램 커맨드 또는 리드 커맨드일 수 있다. 동작 제어부(210)는 논리 어드레스(Logical Address)를 가상 어드레스(Virtual Address)로 변환할 수 있다. 가상 어드레스(Virtual Address)는 메모리 장치에 배드 블록을 고려하지 않은 즉, 메모리 장치가 배드 블록을 포함하지 않는 경우를 기준으로 할당된 어드레스일 수 있다.
동작 제어부(210)는 생성된 커맨드(Command)와 가상 어드레스(Virtual Address)를 유효 어드레스 변환부(220)에 제공할 수 있다.
유효 어드레스 변환부(220)는 동작 제어부(210)로부터 커맨드(Command)와 가상 어드레스(Virtual Address)를 수신할 수 있다. 유효 어드레스 변환부(220)는 가상 어드레스(Virtual Address)를 유효 어드레스(Valid Address)로 변환하고, 커맨드(Command)와 유효 어드레스(Valid Address)를 메모리 장치에 제공할 수 있다.
유효 어드레스(Valid Address)는 메모리 장치에 포함된 배드 블록을 반영한 어드레스일 수 있다. 즉, 유효 어드레스(Valid Address)는 가상 어드레스(Virtual Address)에 포함된 배드 블록에 대한 어드레스를 정상 블록(대체 블록)을 나타내는 어드레스로 대체한 어드레스일 수 있다.
유효 어드레스 변환부(220)는 유효 어드레스 정보 저장부(230)에 저장된 플레인 해쉬 테이블(231) 및 희생 슈퍼 블록 테이블(232)을 참조하여 가상 어드레스(Virtual Address)를 유효 어드레스(Valid Address)로 변환할 수 있다.
실시 예에서, 유효 어드레스 변환부(220)는 메모리 컨트롤러(200)와 메모리 장치에 전원이 입력되면, 메모리 장치로부터 배드 블록 정보를 수신할 수 있다. 유효 어드레스 변환부(220)는 수신한 배드 블록 정보를 이용하여 플레인 해쉬 테이블(231) 및 희생 슈퍼 블록 테이블(232)을 생성할 수 있다. 유효 어드레스 변환부(220)는 생성한 플레인 해쉬 테이블(231) 및 희생 슈퍼 블록 테이블(232)을 유효 어드레스 정보 저장부(230)에 저장할 수 있다.
다양한 실시 예에서, 유효 어드레스 정보 저장부(230)는 도 7을 참조하여 설명된 슈퍼 블록 정보 테이블(530)을 더 포함할 수 있다.
도 11은 도 10의 유효 어드레스 변환부와 유효 어드레스 정보 저장부의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 유효 어드레스 변환부(220)는 유효 어드레스 정보 생성부(221) 및 유효 어드레스 제어부(222)를 포함할 수 있다.
유효 어드레스 정보 생성부(221)는 메모리 컨트롤러(200)의 부팅시에 메모리 장치로부터 배드 블록 정보(Bad Block Information)를 수신하고, 배드 블록 정보(Bad Block Information)를 기초로 유효 어드레스 정보를 생성할 수 있다.
유효 어드레스 정보 생성부(221)는 플레인 해쉬 테이블 생성부(221_1) 및 희생 슈퍼 블록 테이블 생성부(221_2)를 포함할 수 있다.
플레인 해쉬 테이블 생성부(221_1)는 배드 블록 정보를 기초로 메모리 다이들에 포함된 복수의 플레인들 별로 각 플레인에 포함된 언페어드 슈퍼 블록들을 포함하는 플레인 해쉬 테이블(231)을 생성할 수 있다. 플레인 해쉬 테이블(231)은 플레인들의 개수만큼 생성될 수 있다. 플레인 해쉬 테이블(231)은 해당 플레인에 포함된 언페어드 슈퍼 블록들의 번호와 언페어드 슈퍼 블록에 대응되는 희생 슈퍼 블록의 인덱스 번호를 포함할 수 있다. 플레인 해쉬 테이블(231)은 미리 정해진 해쉬 함수를 이용하여 생성될 수 있다. 해쉬 함수를 이용하여 플레인 해쉬 테이블(231)을 생성하면, 슈퍼 블록의 번호들이 해쉬 테이블에 포함된 값들에 맵핑될 수 있다.
희생 슈퍼 블록 테이블 생성부(221_2)는 배드 블록 정보(Bad Block Information)를 기초로 희생 슈퍼 블록들을 결정하고, 희생 슈퍼 블록들에 희생 슈퍼 블록 인덱스를 할당한 희생 슈퍼 블록 테이블(232)을 생성할 수 있다. 희생 슈퍼 블록 인덱스는 언페어드 슈퍼 블록에 포함된 배드 블록을 대체할 희생 슈퍼 블록에 따라 할당될 수 있다.
희생 슈퍼 블록 테이블(232)은 플레인 해쉬 테이블(231)에 포함된 언페어드 슈퍼 블록들의 번호와 희생 슈퍼 블록 인덱스 번호에 의해 참조될 수 있다.
유효 어드레스 제어부(222)는 유효 어드레스 정보 생성부(221)가 생성한 유효 어드레스 정보를 기초로 가상 어드레스를 유효 어드레스로 변환하고, 변환된 유효 어드레스를 메모리 장치에 전달 할 수 있다.
도 12는 도 10의 플레인 해쉬 테이블 및 희생 슈퍼 블록 테이블을 설명하기 위한 도면이다.
도 12를 참조하면, 배드 블록 정보를 기초로 결정된 대체 블록 테이블의 일부가 도시된다. 도 12의 대체 블록 테이블에 따르면, 희생 슈퍼 블록은 슈퍼 블록 3, 5, 10, 12이고, 각 플레인에 포함된 배드 블록들은 플레인0(P0)의 30번, 40번, 50번 및 60번 메모리 블록, 플레인1(P1)의 20번, 30번, 40번 및 80번 메모리 블록, 플레인2(P2)의 10번, 20번, 30번 및 40번 메모리 블록, 그리고 플레인3(P3)의 40번, 50번 60번 및 70번 메모리 블록일 수 있다. 도 12에서는 대체 블록 테이블을 이용해서 플레인 해쉬 테이블(231) 및 희생 슈퍼 블록 테이블(232)이 설명되나 이는 설명의 편의를 위한 것이고, 플레인 해쉬 테이블(231) 및 희생 슈퍼 블록 테이블(232)은 도 11을 참조하여 설명된 바와 같이 배드 블록 정보(Bad Block Information)를 기초로 생성될 수 있다.
도 12를 참조하면, 슈퍼 블록30에 포함된 플레인 0의 메모리 블록은 슈퍼 블록3의 플레인 0의 메모리 블록으로 대체될 수 있다. 슈퍼 블록40에 포함된 플레인 0의 메모리 블록은 슈퍼 블록5의 플레인 0의 메모리 블록으로 대체될 수 있다.
도 13은 도 10의 유효 어드레스 변환부가 어드레스를 변환하는 동작을 설명하기 위한 도면이다.
도 10 및 13을 참조하면, 유효 어드레스 변환부(220)는 해쉬 함수를 이용해서 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록의 번호가 플레인 해쉬 테이블(231)에 포함되어 있는지를 판단할 수 있다. 유효 어드레스 변환부(220)는 해쉬 함수의 연산결과 플레인 해쉬 테이블(231)에 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록의 번호 존재하면, 대체가 필요한 슈퍼 블록임을 알 수 있다. 유효 어드레스 변환부(220)는 플레인 해쉬 테이블(231)에 존재하는 슈퍼 블록의 번호에 대응되는 희생 슈퍼 블록 인덱스(Victim SB Index)를 획득할 수 있다. 이후, 유효 어드레스 변환부(220)는 희생 슈퍼 블록 인덱스(Victim SB Index)에 따라 희생 슈퍼 블록 테이블(Victim SB Table)을 참조하여, 배드 블록을 대체할 희생 슈퍼 블록에 관한 정보를 획득할 수 있다. 유효 어드레스 변환부(220)는 플레인 단위로 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록에 포함된 배드 블록의 어드레스를 희생 슈퍼 블록에 포함된 정상 블록인 대체 블록의 어드레스로 대체할 수 있다.
이하에서는, 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록이 슈퍼 블록30인 경우를 가정하여 설명한다.
유효 어드레스 변환부(220)는 해쉬 함수를 이용하여 변환할 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록의 어드레스가 플레인 해쉬 테이블(231)에 존재하는지를 판단할 수 있다. 유효 어드레스 변환부(220)는 해쉬 함수를 이용하여 플레인0의 해쉬 테이블(Plane0 Hash Table)에서 슈퍼 블록30을 검색할 수 있고, 슈퍼 블록30이 플레인 해쉬 테이블(231)에 존재함을 알 수 있다. 슈퍼 블록30이 플레인 해쉬 테이블(231)에 존재한다는 것을 통해 유효 어드레스 변환부(220)는 슈퍼 블록30이 언페어드 슈퍼 블록이라는 것과 슈퍼 블록30의 플레인0에 속하는 메모리 블록이 배드 블록이라는 것을 알 수 있다. 유효 어드레스 변환부(220)는 플레인0의 해쉬 테이블(Plane0 Hash Table)의 슈퍼 블록30에 대응되는 희생 슈퍼 블록 인덱스인 인덱스0을 획득할 수 있다. 유효 어드레스 변환부(220)는 인덱스0에 대응되는 희생 슈퍼 블록 번호인 슈퍼 블록3을 희생 슈퍼 블록 테이블(Victim SB Table)로부터 획득할 수 있다. 유효 어드레스 변환부(220)는 슈퍼 블록30의 플레인0에 포함된 30번 메모리 블록을 희생 슈퍼 블록인 슈퍼 블록3의 3번 메모리 블록으로 대체할 수 있다. 즉, 유효 어드레스 변환부(220)는 가상 어드레스(Virtual Address)의 플레인0에 포함된 30번 메모리 블록의 어드레스를 희생 슈퍼 블록인 슈퍼 블록3의 3번 메모리 블록의 어드레스로 대체한 유효 어드레스(Valid Address)로 변환할 수 있다.
만일 가상 어드레스(Virtual Address)가 플레인0에 포함된 30번, 40번, 50번 및 60번 메모리 블록을 포함하는 슈퍼 블록이 아닌 다른 슈퍼 블록 번호인 경우, 이를 플레인0의 해쉬 테이블(Plane0 Hash Table)에서 검색하면, 0xFFFF값을 획득할 수 있다. 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록의 번호가 이는 해쉬 플레인0의 해쉬 테이블(Plane0 Hash Table)에 부존재한다는 것은 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록에 포함된 메모리 블록들 중 플레인0에 속한 배드 블록이 부존재함을 나타낸다. 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록의 번호가 모든 플레인 해쉬 테이블(231)에서 발견되지 않으면, 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록은 페어드 슈퍼 블록일 수 있다.
유효 어드레스 변환부(220)는 슈퍼 블록30을 해쉬 함수를 이용하여 플레인1의 해쉬 테이블(Plane1 Hash Table)상에 존재하는지 검색할 수 있다. 유효 어드레스 변환부(220)는 플레인1의 해쉬 테이블(Plane1 Hash Table)을 참조하여 플레인1에 30번 메모리 블록 또한 배드 블록이고, 희생 슈퍼 블록 인덱스인 인덱스1을 획득할 수 있다. 유효 어드레스 변환부(220)는 가상 어드레스(Virtual Address)의 플레인1에 포함된 30번 메모리 블록의 어드레스를 희생 슈퍼 블록인 슈퍼 블록5의 5번 메모리 블록의 어드레스로 대체한(변환한) 유효 어드레스(Valid Address)를 획득할 수 있다.
해쉬 함수를 이용하여 가상 어드레스(Virtual Address)가 나타내는 슈퍼 블록 번호를 플레인 해쉬 테이블(231)에서 검색하는 과정을 보다 상세하게 설명한다.
해쉬 함수의 키(key)값은 가상 어드레스의 슈퍼 블록 번호일 수 있다. 해쉬 함수에 따라 획득되는 키(key)값에 대응되는 인덱스는 플레인 해쉬 테이블(231)의 슈퍼 블록 번호이고, 맵핑된 데이터는 희생 슈퍼 블록 인덱스일 수 있다.
해쉬 테이블상 서로 다른 키 값도 동일한 인덱스 값을 가질 수 있다. 이를 해쉬 충돌(Hash Collision)이라고 한다. 유효 어드레스 변환부(220)는 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록 번호을 해쉬 함수의 키(key)값으로 해쉬 테이블을 검색한 결과, 검색된 인덱스 값이 0xFFFF값이 아니고, 자신의 슈퍼 블록 번호와 일치하지 않으면, 선형 탐사(linear probing) 방식을 통해 다음 인덱스 값으로 이동하여 가상 어드레스(Virtual Address)에 대응하는 슈퍼 블록 번호를 검색할 수 있다. 예를 들어, 슈퍼 블록40과 슈퍼 블록50은 플레인0의 해쉬 테이블(Plane0 Hash Table)상에서 모두 동일한 인덱스인 슈퍼 블록40에 맵핑될 수 있다. 만일 슈퍼 블록50이 가상 어드레스(Virtual Address)가 가리키는 슈퍼 블록이라면, 검색된 인덱스 값이 0xFFFF값이 아니고, 자신의 슈퍼 블록 번호와 일치하지 않으므로 다음 인덱스 값으로 이동할 수 있다. 유효 어드레스 변환부(220)는 위와 같은 방식을 통해 슈퍼 블록50의 플레인0에 포함된 50번 메모리 블록이 배드 블록이며 대응되는 희생 슈퍼 블록 인덱스가 2임을 알 수 있다.
도 11을 참조하여 설명된 플레인 해쉬 테이블 생성부(221_1)는 플레인 해쉬 테이블을 생성할 때, 하나의 플레인 해쉬 테이블에 포함된 유효한 인덱스 값의 개수를 증가시킴으로써 해쉬 충돌(Hash Collision)을 최소화 할 수 있다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 1 및 도 14를 참조하면, 메모리 컨트롤러(1300)는 프로세서(1310), RAM(1320), 에러 정정 회로(1330), ROM(1360), 호스트 인터페이스(1370), 및 플래시 인터페이스(1380)를 포함할 수 있다.
프로세서(1310)는 메모리 컨트롤러(1300)의 제반 동작을 제어할 수 있다. RAM(1320)은 메모리 컨트롤러(1300)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
ROM(1360)은 메모리 컨트롤러(1300)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1300)는 호스트 인터페이스(1370)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(1300)는 플래시 인터페이스(1380)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1300)는 플래시 인터페이스(1380)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1380)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
160: 배드 블록 정보
200: 메모리 컨트롤러
210: 동작 제어부
220: 유효 어드레스 변환부
230: 유효 어드레스 정보 저장부

Claims (20)

  1. 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 메모리 장치들에 포함된 메모리 블록들은 복수의 슈퍼 블록들로 구분되고,
    상기 복수의 메모리 장치들을 제어하는 커맨드를 생성하고, 상기 커맨드에 대응되는 논리 어드레스를 상기 복수의 슈퍼 블록들 중 어느 하나의 슈퍼 블록을 나타내는 가상 어드레스로 변환하는 동작 제어부;
    상기 복수의 슈퍼 블록들 중 배드 블록을 포함하는 슈퍼 블록 번호들 및 상기 배드 블록을 대체할 정상 블록을 포함하는 희생 슈퍼 블록에 관한 정보인 희생 슈퍼 블록 인덱스를 플레인 단위로 저장하는 플레인 해쉬 테이블들;
    상기 복수의 슈퍼 블록들 중 희생 슈퍼 블록들 및 상기 희생 슈퍼 블록들에 각각 대응되는 희생 슈퍼 블록 인덱스들을 포함하는 희생 슈퍼 블록 테이블; 및
    상기 가상 어드레스가 나타내는 슈퍼 블록 번호를 해쉬 함수를 이용하여 상기 플레인 해쉬 테이블들로부터 검색하고, 검색 결과에 따라 상기 가상 어드레스를 배드 블록을 포함하지 않는 물리 어드레스인 유효 어드레스로 변환하고, 상기 커맨드 및 상기 유효 어드레스를 상기 복수의 메모리 장치들에 제공하는 유효 어드레스 변환부를 포함하는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 희생 슈퍼 블록들은,
    상기 복수의 플레인들 중 가장 많은 개수의 배드 블록을 포함하는 플레인에 포함된 배드 블록들을 포함하는 슈퍼 블록들인 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 유효 어드레스는,
    상기 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록을 상기 희생 슈퍼 블록들 중 어느 하나의 희생 슈퍼 블록에 포함된 정상 블록으로 대체한 어드레스인 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록의 번호를 해쉬 함수의 키 값으로 이용하여 상기 플레인 해쉬 테이블들에 상기 가상 어드레스가 나타내는 슈퍼 블록의 번호가 포함되어 있는지를 검색하고, 검색결과에 따라 상기 가상 어드레스를 상기 유효 어드레스로 변환하는 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록의 번호가 상기 플레인 해쉬 테이블들에 존재하면, 상기 플레인 해쉬 테이블들로부터 상기 가상 어드레스가 나타내는 슈퍼 블록의 번호에 대응되는 희생 슈퍼 블록 인덱스를 획득하는 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 상기 플레인 해쉬 테이블들로부터 획득한 희생 슈퍼 블록 인덱스가 가리키는 희생 슈퍼 블록에 포함된 메모리 블록들 중 어느 하나의 메모리 블록의 어드레스로 대체한 어드레스를 상기 유효 어드레스로 결정하는 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록의 번호가 상기 플레인 해쉬 테이블들에 부존재하면, 상기 가상 어드레스와 동일한 어드레스를 상기 유효 어드레스로 생성하는 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 메모리 장치들을 제어하는 커맨드는,
    프로그램 커맨드 또는 리드 커맨드 중 어느 하나인 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 희생 슈퍼 블록들은,
    적어도 하나 이상의 배드 블록을 포함하는 메모리 컨트롤러.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 플레인 해쉬 테이블들 및 상기 희생 슈퍼 블록 테이블은 상기 메모리 컨트롤러의 부팅시 상기 메모리 장치들로부터 획득된 배드 블록 정보를 기초로 생성되는 메모리 컨트롤러.
  11. 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 메모리 블록들 중 배드 블록에 대한 배드 블록 정보를 이용하여 생성된, 희생 슈퍼 블록 테이블 및 상기 복수의 플레인들에 대한 복수의 플레인 해쉬 테이블들을 저장하는 버퍼 메모리; 및
    상기 배드 블록의 가상 어드레스가 수신되면, 상기 복수의 플레인 해쉬 테이블들 중 상기 가상 어드레스에 대응되는 플레인에 대한 플레인 해쉬 테이블 및 상기 희생 슈퍼 블록 테이블을 이용하여, 희생 슈퍼 블록에 포함된 정상 블록을 결정하고, 상기 배드 블록의 가상 어드레스를 상기 정상 블록의 유효 어드레스로 변환하는 유효 어드레스 변환부;를 포함하는 메모리 컨트롤러.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 복수의 메모리 블록들 각각은 복수의 슈퍼 블록들 중 어느 하나로 구분되고,
    상기 유효 어드레스 변환부는,
    상기 배드 블록 정보에 따라 상기 복수의 플레인 해쉬 테이블들을 생성하는 플레인 해쉬 테이블 생성부를 포함하고,
    상기 복수의 플레인 해쉬 테이블들 각각은,
    상기 복수의 슈퍼 블록들 중 상기 배드 블록을 포함하는 슈퍼 블록의 번호 및 상기 배드 블록을 대체할 상기 정상 블록을 포함하는 희생 슈퍼 블록에 관한 정보인 희생 슈퍼 블록 인덱스를 플레인 단위로 저장하는, 메모리 컨트롤러.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 유효 어드레스 변환부는,
    상기 희생 슈퍼 블록 인덱스에 대응되는 상기 희생 슈퍼 블록의 번호를 포함하는 희생 슈퍼 블록 테이블을 생성하는 희생 슈퍼 블록 테이블을 생성하는 희생 슈퍼 블록 테이블 생성부를 더 포함하는 메모리 컨트롤러.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록의 번호를 해쉬 함수의 키 값으로 이용하여 상기 복수의 플레인 해쉬 테이블들에 상기 가상 어드레스가 나타내는 슈퍼 블록의 번호가 포함되어 있는지를 검색하고, 검색결과에 따라 상기 가상 어드레스를 상기 유효 어드레스로 변환하는 메모리 컨트롤러.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록의 번호가 상기 복수의 플레인 해쉬 테이블들에 존재하면, 상기 복수의 플레인 해쉬 테이블들에 포함된 상기 가상 어드레스가 나타내는 슈퍼 블록의 번호에 대응되는 희생 슈퍼 블록의 인덱스를 획득하고, 상기 희생 슈퍼 블록 테이블로부터 상기 가상 어드레스가 나타내는 슈퍼 블록의 번호에 대응되는 희생 슈퍼 블록의 인덱스가 나타내는 희생 슈퍼 블록 번호를 획득하고, 상기 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 상기 희생 슈퍼 블록의 인덱스가 나타내는 희생 슈퍼 블록에 포함된 정상 블록의 어드레스로 대체하는 메모리 컨트롤러.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 유효 어드레스 변환부는,
    상기 가상 어드레스가 나타내는 슈퍼 블록의 번호가 상기 복수의 플레인 해쉬 테이블들에 부존재하면, 상기 가상 어드레스와 동일한 어드레스를 상기 유효 어드레스로 생성하는 메모리 컨트롤러.
  18. 복수의 플레인들에 각각 포함된 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 장치들, 상기 복수의 메모리 장치들에 포함된 메모리 블록들은 복수의 슈퍼 블록들로 구분되고;
    상기 복수의 플레인들 각각에 포함된 배드 블록을 포함하는 슈퍼 블록 번호 및 상기 배드 블록을 대체할 정상 블록을 포함하는 희생 슈퍼 블록을 나타내는 희생 슈퍼 블록 인덱스 번호를 포함하는 플레인 해쉬 테이블들 및 상기 희생 슈퍼 블록 인덱스 번호에 각각 대응되는 희생 슈퍼 블록 번호를 포함하는 희생 슈퍼 블록 테이블을 포함하는 유효 어드레스 정보 저장부; 및
    동작의 수행을 지시하는 요청 및 상기 요청에 대응되는 논리 어드레스를 외부 호스트로부터 수신하고, 상기 요청에 따라 수행될 커맨드를 생성하고, 상기 논리 어드레스에 대응되고, 상기 커맨드를 수행할 메모리 블록들의 어드레스를 포함하는 가상 어드레스를 획득하고, 상기 가상 어드레스가 나타내는 슈퍼 블록 번호를 해쉬 함수를 이용하여 상기 플레인 해쉬 테이블들로부터 검색하고, 검색 결과에 따라 상기 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록의 어드레스를 상기 희생 슈퍼 블록들 중 어느 하나의 희생 슈퍼 블록에 포함된 정상 블록의 어드레스로 대체한 유효 어드레스를 획득하고, 상기 커맨드 및 상기 유효 어드레스를 상기 복수의 메모리 장치들에 제공하는 메모리 컨트롤러;를 포함하는 스토리지 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 희생 슈퍼 블록들은,
    상기 복수의 플레인들 중 가장 많은 개수의 배드 블록을 포함하는 플레인에 포함된 배드 블록들을 포함하는 슈퍼 블록들인 스토리지 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 유효 어드레스는,
    상기 가상 어드레스가 나타내는 슈퍼 블록에 포함된 배드 블록을 상기 희생 슈퍼 블록들 중 어느 하나의 희생 슈퍼 블록에 포함된 정상 블록으로 대체한 어드레스인 스토리지 장치.
KR1020210024972A 2021-02-24 2021-02-24 스토리지 장치 및 그 동작 방법 KR102569823B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210024972A KR102569823B1 (ko) 2021-02-24 2021-02-24 스토리지 장치 및 그 동작 방법
US17/399,384 US11614897B2 (en) 2021-02-24 2021-08-11 Storage device and operating method thereof
CN202111222625.9A CN114968850A (zh) 2021-02-24 2021-10-20 存储装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210024972A KR102569823B1 (ko) 2021-02-24 2021-02-24 스토리지 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20220121051A KR20220121051A (ko) 2022-08-31
KR102569823B1 true KR102569823B1 (ko) 2023-08-24

Family

ID=82899656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210024972A KR102569823B1 (ko) 2021-02-24 2021-02-24 스토리지 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11614897B2 (ko)
KR (1) KR102569823B1 (ko)
CN (1) CN114968850A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11941290B2 (en) * 2021-09-01 2024-03-26 Micron Technology, Inc. Managing distribution of page addresses and partition numbers in a memory sub-system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012051600A2 (en) * 2010-10-15 2012-04-19 Kyquang Son File system-aware solid-state storage management system
KR20120098068A (ko) 2011-02-28 2012-09-05 서울대학교산학협력단 플래시 메모리 배드 블록 관리 장치 및 방법
US10210041B2 (en) * 2015-11-05 2019-02-19 SK Hynix Inc. Systems and methods for low latency copy operations in non-volatile memory
KR102596400B1 (ko) * 2016-03-07 2023-11-01 에스케이하이닉스 주식회사 데이터 저장 장치 및 데이터 저장 장치의 동작 방법
KR102653401B1 (ko) * 2016-07-18 2024-04-03 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
KR20180026876A (ko) * 2016-09-05 2018-03-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102645572B1 (ko) * 2016-11-29 2024-03-11 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
KR102420025B1 (ko) 2017-06-19 2022-07-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10445230B2 (en) * 2017-12-08 2019-10-15 Macronix International Co., Ltd. Managing block arrangement of super blocks
US10387243B2 (en) * 2017-12-08 2019-08-20 Macronix International Co., Ltd. Managing data arrangement in a super block
KR20200066906A (ko) * 2018-12-03 2020-06-11 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작방법 및 컨트롤러
US11561870B2 (en) * 2020-03-30 2023-01-24 Kioxia Corporation SSD with compressed superblock mapping table

Also Published As

Publication number Publication date
CN114968850A (zh) 2022-08-30
US11614897B2 (en) 2023-03-28
US20220269441A1 (en) 2022-08-25
KR20220121051A (ko) 2022-08-31

Similar Documents

Publication Publication Date Title
US11467768B2 (en) Data storage device for storing boot partition data read from memory device in buffer memory and method of operating the same
KR102495910B1 (ko) 스토리지 장치 및 그 동작 방법
US11853202B2 (en) Memory system performing garbage collection operation by exchanging information related to garbage collection with host and method of operating the memory system
US11543986B2 (en) Electronic system including host, memory controller and memory device and method of operating the same
US11726706B2 (en) Storage device and method of operating the same
US11693589B2 (en) Storage device using cache buffer and method of operating the same
US11481146B2 (en) Storage device including a buffer memory having a common buffer for storing over-sized write data, and operating method thereof
KR20220048871A (ko) 스토리지 장치 및 그 동작 방법
KR102569823B1 (ko) 스토리지 장치 및 그 동작 방법
US11960733B2 (en) Memory controller and method of operating the same
US11625178B2 (en) Storage device and method of operating the same
US11561712B2 (en) Storage device and method of operating the same
US11544184B2 (en) Storage device and method of operating the same for processing a trim request of host
US11775211B2 (en) Memory controller and method of operating the same
US11537515B2 (en) Reordering a descriptor queue while searching the queue of descriptors corresponding to map segments
US11789650B2 (en) Storage device and method of operating the same
US11500768B2 (en) Storage device performing garbage collection and method of operating the same
KR20230011214A (ko) 스토리지 장치 및 이의 동작 방법
KR20220133693A (ko) 스토리지 장치 및 그 동작 방법
KR20230048769A (ko) 메모리 컨트롤러 및 그 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right