KR20180026876A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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KR20180026876A
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Abstract

본 기술은 다수의 메모리 블록들을 포함하는 메모리 장치; 및 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼 메모리 블록(super memory block)들로 관리하고, 슈퍼 메모리 블록들 중 배드(bad) 메모리 블록이 포함된 슈퍼 메모리 블록들을 배드 슈퍼 메모리 블록들로 설정하여 비트맵(bitmap) 및 인덱스(index) 형태의 배드 블록 풀(pool)로 관리하며, 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 배드 블록 풀을 통해 확인한 뒤 설정된 조건에 대응하는 형태로 그룹화하여 재생 슈퍼 메모리 블록들로 관리하는 컨트롤러를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 메모리 장치로 데이터를 처리하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 메모리 장치에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록(super memory block) 단위로 관리 할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 메모리 블록들을 포함하는 메모리 장치; 및 상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼 메모리 블록(super memory block)들로 관리하고, 상기 슈퍼 메모리 블록들 중 배드(bad) 메모리 블록이 포함된 슈퍼 메모리 블록들을 배드 슈퍼 메모리 블록들로 설정하여 비트맵(bitmap) 및 인덱스(index) 형태의 배드 블록 풀(pool)로 관리하며, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀을 통해 확인한 뒤 상기 설정된 조건에 대응하는 형태로 그룹화하여 재생 슈퍼 메모리 블록들로 관리하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는, 상기 배드 슈퍼 메모리 블록들 각각을 가리키는 슈퍼 블록 주소정보들에 대응하는 인덱스 형태의 설정값들을 상기 배드 블록 풀에 포함시킬 수 있다.
또한, 상기 컨트롤러는, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들로 치환한 뒤 상기 설정값들 각각에 대응시켜 상기 배드 블록 풀에 포함시킬 수 있다.
또한, 상기 컨트롤러는, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록의 위치를 상기 배드 블록 풀에 포함된 상기 위치정보들을 통해 확인한 뒤, 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 그룹화하여 다수의 설정값 테이블들을 생성하고, 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리할 수 있다.
또한, 상기 컨트롤러는, 상기 설정값 테이블들을 생성한 후, 상기 배드 블록 풀에 포함된 상기 위치정보들을 삭제할 수 있다.
또한, 상기 컨트롤러는, 상기 설정값 테이블들을 생성한 후에도 상기 배드 블록 풀에 포함된 상기 위치정보들을 유지시키며, 상기 슈퍼 메모리 블록들 중 추가로 상기 배드 슈퍼 메모리 블록들에 포함되어야 하는 슈퍼 메모리 블록이 존재하는 경우, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀의 상기 위치정보들을 통해 다시 확인한 뒤, 다시 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 다시 그룹화하여 상기 설정값 테이블들을 다시 생성하고, 다시 생성된 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리할 수 있다.
또한, 상기 메모리 장치는, 하나의 채널(channel)을 공유하여 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 경로(way)들에 각각 대응하며 상기 메모리 블록들을 각각 포함하는 다수의 플래인(plane)들을 더 포함하고, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 채널(channel)들에 각각 대응하며 상기 플래인들을 각각 포함하는 다수의 메모리 다이(memory die)들을 더 포함할 수 있다.
또한, 상기 컨트롤러는, 상기 메모리 다이들 중 어느 하나의 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 상기 설정된 조건에 포함시킬 수 있다.
또한, 상기 컨트롤러는, 상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것과, 상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 상기 설정된 조건에 포함시킬 수 있다.
또한, 상기 컨트롤러는, 상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록, 및 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 상기 설정된 조건에 포함시킬 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 메모리 블록들을 포함하는 메모리 장치가 포함된 메모리 시스템의 동작방법에 있어서, 상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화화여 다수의 슈퍼 메모리 블록(super memory block)들로 관리하는 단계; 상기 슈퍼 메모리 블록들 중 배드 메모리 블록이 포함된 슈퍼 메모리 블록들을 배드 슈퍼 메모리 블록들로 설정하여 비트맵(bitmap) 및 인덱스(index) 형태의 배드 블록 풀(pool)로 관리하는 단계; 및 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀을 통해 확인한 뒤 상기 설정된 조건에 대응하는 형태로 그룹화하여 재생 슈퍼 메모리 블록들로 관리하는 단계를 포함할 수 있다.
또한, 상기 배드 블록 풀로 관리하는 단계는, 상기 배드 슈퍼 메모리 블록들 각각을 가리키는 슈퍼 블록 주소정보들에 대응하는 인덱스 형태의 설정값들을 상기 배드 블록 풀에 포함시키는 단계; 및 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들로 치환한 뒤 상기 설정값들 각각에 대응시켜 상기 배드 블록 풀에 포함시키는 단계를 포함할 수 있다.
또한, 상기 재생 슈퍼 메모리 블록들로 관리하는 단계는, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록의 위치를 상기 배드 블록 풀에 포함된 상기 위치정보들을 통해 확인하는 단계; 및 상기 확인하는 단계에서 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 그룹화하여 다수의 설정값 테이블들을 생성하고, 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리하는 단계를 포함할 수 있다.
또한, 상기 재생 슈퍼 메모리 블록들로 관리하는 단계에서 상기 설정값 테이블들을 생성한 후, 상기 배드 블록 풀에 포함된 상기 위치정보들을 삭제하는 단계를 더 포함할 수 있다.
또한, 상기 재생 슈퍼 메모리 블록들로 관리하는 단계에서 상기 설정값 테이블들을 생성한 후, 상기 배드 블록 풀에 포함된 상기 위치정보들을 유지시키는 단계를 더 포함할 수 있다.
또한, 상기 재생 슈퍼 메모리 블록들로 관리하는 단계는, 상기 유지시키는 단계 이후 상기 슈퍼 메모리 블록들 중 추가로 상기 배드 슈퍼 메모리 블록들에 포함되어야 하는 슈퍼 메모리 블록이 존재하는 경우, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀의 상기 위치정보들을 통해 다시 확인하는 단계; 및 상기 다시 확인하는 단계에서 다시 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 다시 그룹화하여 상기 설정값 테이블들을 다시 생성하고, 다시 생성된 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리하는 단계를 더 포함할 수 있다.
또한, 하나의 채널(channel)을 공유하여 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 경로(way)들에 각각 대응하며 상기 메모리 블록들을 각각 포함하는 다수의 플래인(plane)들; 및 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 채널(channel)들에 각각 대응하며 상기 플래인들을 각각 포함하는 다수의 메모리 다이(memory die)들이 상기 메모리 장치에 더 포함될 수 있다.
또한, 상기 설정된 조건은, 상기 메모리 다이들 중 어느 하나의 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 포함할 수 있다.
또한, 상기 설정된 조건은, 상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것과, 상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 포함할 수 있다.
또한, 상기 설정된 조건은, 상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록, 및 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 포함할 수 있다.
본 기술은 메모리 장치에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록 단위로 관리할 때, 배드(bad) 메모리 블록이 포함된 배드 슈퍼 메모리 블록들의 정보를 비트맵(bitmap) 및 인텍스(index) 형태의 배드 블록 풀(pool)로 관리한다.
이를 통해 배드 슈퍼 메모리 블록들의 정보를 관리하기 위해 필요한 관리영역의 크기를 최소화하는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면.
도 6은 본 발명의 실시예에 따른 메모리 시스템에서 슈퍼 메모리 블록 단위로 관리하는 동작을 설명하기 위해 도시한 도면.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 내부에 일부 불량 메모리 블록이 포함된 슈퍼 메모리 블록을 재생하는 방법의 일예를 설명하기 위해 도시한 도면.
도 8은 본 발명의 실시예에 따른 메모리 시스템에서 내부에 일부 불량 메모리 블록이 포함된 슈퍼 메모리 블록을 재생하는 방법의 다른 예를 설명하기 위해 도시한 도면.
도 9는 본 발명의 실시예에 따른 메모리 시스템에서 내부에 일부 불량 메모리 블록이 포함된 슈퍼 메모리 블록을 재생하는 방법의 또 다른 예를 설명하기 위해 도시한 도면.
도 10 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하며, 복수의 메모리 블록들(152,154,156)을 각각 포함하는 복수의 플래인들, 복수의 플래인들을 각각 포함하는 복수의 메모리 다이들, 및 복수의 메모리 다이들을 포함하는 메모리 장치(150)에 대해서는, 이하 도 5에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 여기서, NFC(142)는, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 낸드 플래시 인터페이스의 동작을 수행하며 수행하며, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작, 예컨대 라이트 커맨드에 해당하는 프로그램 동작 또는 리드 커맨드에 리드 동작을, 메모리 장치(150)와 수행하며, 아울러 메모리 장치(150)의 동작 상태, 다시 말해 메모리 장치(150)에서 커맨드 동작의 수행 완료 여부를 확인할 수 있다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 5를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 5에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템에서 슈퍼 메모리 블록 단위로 관리하는 동작을 설명하기 위해 도시한 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록들로 구분하여 관리할 때, 슈퍼 메모리 블록들 각각을 선택하는 방식을 알 수 있다.
먼저, 메모리 장치(150)는, 8개의 메모리 다이(DIE<0:7>)를 포함하고, 8개의 메모리 다이(DIE<0:7>) 각각이 4개의 플래인(PLANE<0:3>)을 포함하여 총 32개의 플래인(PLANE<0:3> * 8)을 포함하며, 총 32개의 플래인(PLANE<0:3> * 8) 각각이 1024개의 메모리 블록(BLOCK<0:1023>)을 포함하는 것을 예시하고 있다. 즉, 메모리 장치(150)는, 총 32768개의 메모리 블록(BLOCK<0:1023> * 32)을 포함하는 것을 예시하고 있다.
또한, 메모리 장치(150)는, 8개의 메모리 다이(DIE<0:7>)에 포함된 총 32개의 플래인(PLANE<0:3> * 8)이 2개의 채널(CH<0:1>) 및 8개의 경로(WAY<0:7>)를 통해 데이터를 입/출력하는 것을 예시하고 있다. 즉, 메모리 장치(150)는, 1개의 채널(CH0 or CH1)을 4개의 경로(WAY<0:3> or WAY<4:7>)가 공유하고, 1개의 경로(WAY0 or WAY1 or WAY2 or WAY3 or WAY4 or WAY5 or WAY6 or WAY7)를 4개의 플래인(PLANE<0:4>)이 공유하는 것을 예시하고 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템(110)의 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록 단위로 구분하여 관리하는 방식을 사용한다. 특히, 도 6에 도시된 본 발명의 실시예에서는 앞선 도 5에서 설명한 컨트롤러(130)에서 슈퍼 메모리 블록들을 구분하는 방식 중 세 번째 방식을 사용하는 것을 알 수 있다.
즉, 도 6에서는 컨트롤러(130)가 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 임의의 하나의 메모리 블록을 선택하여 하나의 슈퍼 메모리 블록(SUPER BLOCK<0:1023>)으로 관리한다. 따라서, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 각각에는 32개의 메모리 블록이 포함된다.
한편, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 각각에 포함된 32개의 메모리 블록들을 동시에 선택하므로, 도 6과 같이 슈퍼 메모리 블록 단위로 관리하는 구성에서는 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 각각을 선택하기 위한 슈퍼 메모리 블록 어드레스만을 사용한다.
즉, 슈퍼 메모리 블록 단위로 관리하는 구성에서는 메모리 장치(150)에 포함된 32768개의 메모리 블록(BLOCK<0:1023> * 32) 각각을 선택하기 위한 메모리 블록 어드레스(미도시)를 사용하는 대신 1024개의 슈퍼 메모리 블록(SUPER BLOCK<0:1023>) 각각을 선택하기 위한 슈퍼 메모리 블록 어드레스만(미도시)을 사용한다.
이렇게, 슈퍼 메모리 블록 어드레스(미도시)만을 사용하기 위해서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 동일한 위치의 메모리 블록들끼리 그룹화하여 슈퍼 메모리 블록으로서 관리하는 방식을 사용한다.
예컨대, 컨트롤러(130)는, 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 제0 메모리 블록(BLOCK0) 32개를 그룹화하여 제0 슈퍼 메모리 블록(SUPER BLOCK0)으로 관리하고, 32개의 플래인(PLANE<0:4> * 8) 각각에서 제1 메모리 블록(BLOCK1) 32개를 그룹화하여 제1 슈퍼 메모리 블록(SUPER BLOCK1)으로 관리하며, 32개의 플래인(PLANE<0:4> * 8) 각각에서 제2 메모리 블록(BLOCK2) 32개를 그룹화하여 제2 슈퍼 메모리 블록(SUPER BLOCK2)으로 관리한다. 이와 같은 방식으로 컨트롤러(130)는, 메모리 장치(150)에 포함된 32768개의 메모리 블록(BLOCK<0:1023> * 32)을 총 1024개의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)로 구분하여 관리하게 된다.
한편, 메모리 장치(150)에 포함된 모든 메모리 블록이 정상적으로 동작하는 것을 것의 실질적으로 불가능하다. 즉, 메모리 장치(150)에 포함된 다수의 메모리 블록 중에는 정상적으로 동작하지 않는 배드(bad) 메모리 블록이 어느 정도 존재하는 것이 일반적이다. 예컨대, 도 6에서와 같이 메모리 장치(150)에 32768개의 메모리 블록(BLOCK<0:1023> * 32)이 포함되는 것을 가정할 때, 약 2%에 해당하는 약 650개의 메모리 블록은 불량 메모리 블록일 수 있다.
그런데, 전술한 설명과 같이 컨트롤러(130)에서 슈퍼 메모리 블록 어드레스(미도시)만을 사용하기 위해 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 동일한 위치의 메모리 블록들끼리 그룹화하여 슈퍼 메모리 블록으로서 관리하는 방식을 사용하는 경우, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 배드 메모리 블록이 포함된 슈퍼 메모리 블록은 정상적으로 동작할 수 없다. 즉, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 각각에 포함된 32개의 메모리 블록 중 하나의 메모리 블록이라도 배드 메모리 블록으로 판정되면, 해당 슈퍼 메모리 블록은 정상적으로 동작할 수 없다.
이렇게, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 어느 하나의 슈퍼 메모리 블록에 포함된 32개의 메모리 블록 중 1개의 메모리 블록만 배드 메모리 블록, 나머지 31개의 메모리 블록은 모두 정상인데도 불구하고 해당 슈퍼 메모리 블록을 정상적으로 사용하지 못하는 것은 매우 비효율적이다.
때문에, 본 발명의 실시예에 따른 메모리 시스템(110)에서는, 도 7에 도시된 것과 같은 재생 슈퍼 블록 테이블(700)을 사용하여 내부에 포함된 일부 메모리 블록이 배드 메모리 블록인 슈퍼 메모리 블록을 재사용하게 된다.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 내부에 일부 불량 메모리 블록이 포함된 슈퍼 메모리 블록을 재생하는 방법의 일예를 설명하기 위해 도시한 도면이다.
도 7을 참조하면, 도 6에서 예시된 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과, 820번 슈퍼 메모리 블록(SUPER BLOCK 820), 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각 32개씩 포함된 메모리 블록 들 중 일부 메모리 블록이 배드 메모리 블록으로 판정된 것을 알 수 있다.
구체적으로, 도 6에서 예시된 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 31개의 메모리 블록은 정상 메모리 블록인 것을 알 수 있다.
또한, 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 30개의 메모리 블록은 정상 메모리 블록인 것을 알 수 있다.
또한, 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 31개의 메모리 블록은 정상 메모리 블록인 것을 알 수 있다.
이와 같은 상태에서 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 배드 슈퍼 메모리 블록으로 판정된 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과 820번 슈퍼 메모리 블록(SUPER BLOCK 820) 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각에 포함된 배드 메모리 블록들을 정상 메모리 블록들로 치환시켜 재생 슈퍼 메모리 블록들로서 정상적으로 동작시키기 위한 재생 슈퍼 블록 테이블(700)을 생성한다.
구체적으로, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 재사용하기 위해, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 메모리 블록을 검색해야 한다.
이를 위해, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 적어도 한 개의 배드 메모리 블록이 포함된 슈퍼 메모리 블록을 검색한다. 물론, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 모두 정상 메모리 블록만 포함된 슈퍼 메모리 블록을 검색 대상에서 제외한다.
이와 같은 검색결과 컨트롤러(130)는, 2개의 배드 메모리 블록을 포함하는 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색할 수 있다. 이 상태에서 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치가 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치와 동일한 위치인지 여부를 확인한다.
만약, 동일한 위치라면, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상에서 제외하고 다른 슈퍼 메모리 블록을 다시 검색한다. 반대로, 동일하지 않은 위치라면, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상 슈퍼 메모리 블록으로 확정한다.
도면에 도시된 것처럼, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)의 배드 메모리 블록은 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 위치하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)의 배드 메모리 블록은 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 위치한다. 즉, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치에 겹쳐지지 않는 위치이다.
따라서, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상으로 확정하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에서 사용할 수 있도록 재생 슈퍼 블록 테이블(700)을 생성한다.
즉, 컨트롤러(130)는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위해 재생 슈퍼 블록 테이블(700)의 첫 행을 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)으로 설정하고, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위한 32개 메모리 블록 각각의 블록 어드레스 값을 저장한다.
따라서, 재생 슈퍼 블록 테이블(700)의 첫 행에 저장된 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)의 값은, 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 블록 어드레스만 820번 블록 어드레스이고, 나머지 31개의 블록 어드레스는 모두 718번 블록 어드레스가 된다.
이렇게, 재생 슈퍼 블록 테이블(700)이 생성되었기 때문에, 컨트롤러(130)에서 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 접근할 때에는 재생 슈퍼 블록 테이블(700)의 첫 행에 저장된 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)의 값을 참조할 수 있다.
이어서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재사용하기 위해, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 메모리 블록을 검색해야 한다.
이때, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 배드 메모리 블록은 2개인데, 컨트롤러(130)가 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3개의 메모리 블록을 대신할 수 있는 메모리 블록을 검색하는 이유는, 앞선 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 재생 슈퍼 메모리 블록으로서 정상 동작시키기 위해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에서 1개의 메모리 블록을 사용하였기 때문이다. 즉, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함된 것으로 인해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 사용하도록 재생 슈퍼 블록 테이블(700)을 생성하였기 때문이다.
따라서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재사용하기 위해, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 적어도 한 개의 배드 메모리 블록이 포함된 슈퍼 메모리 블록을 검색한다. 물론, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 모두 정상 메모리 블록만 포함된 슈퍼 메모리 블록을 검색 대상에서 제외한다.
이와 같은 검색결과 컨트롤러(130)는, 1개의 배드 메모리 블록을 포함하는 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색할 수 있다. 이 상태에서 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 배드 메모리 블록의 위치가 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치 및 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치와 동일한 위치인지 여부를 확인한다.
만약, 동일한 위치라면, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상에서 제외하고 다른 슈퍼 메모리 블록을 다시 검색한다. 반대로, 동일하지 않은 위치라면, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상 슈퍼 메모리 블록으로 확정한다.
도면에 도시된 것처럼, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)의 배드 메모리 블록은 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 위치하고, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)의 배드 메모리 블록은 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 위치하며, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)의 배드 메모리 블록은 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 위치한다. 즉, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)의 배드 메모리 블록의 위치는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 배드 메모리 블록의 위치 및 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 배드 메모리 블록의 위치에 겹쳐지지 않는 위치이다.
따라서, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상으로 확정하고, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에서 사용할 수 있도록 재생 슈퍼 블록 테이블(700)을 생성한다.
즉, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위해 재생 슈퍼 블록 테이블(700)의 두 번째 행을 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)으로 설정하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위한 32개 메모리 블록 각각의 블록 어드레스 값을 저장한다.
따라서, 재생 슈퍼 블록 테이블(700)의 두 번째 행에 저장된 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)의 값은, 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 블록 어드레스만 829번 블록 어드레스이고, 나머지 29개의 블록 어드레스는 모두 820번 블록 어드레스가 된다.
이렇게, 재생 슈퍼 블록 테이블(700)이 생성되었기 때문에, 컨트롤러(130)에서 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 접근할 때에는 재생 슈퍼 블록 테이블(700)의 두 번째 행에 저장된 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)의 값을 참조할 수 있다.
이어서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하기 위해, 829번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 메모리 블록을 검색해야 한다.
이때, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 배드 메모리 블록은 1개인데, 컨트롤러(130)가 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 4개의 메모리 블록을 대신할 수 있는 메모리 블록을 검색하는 이유는, 앞선 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재생 슈퍼 메모리 블록으로서 정상 동작시키기 위해 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에서 3개의 메모리 블록을 사용하였기 때문이다. 즉, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함되고 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1) 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함된 것으로 인해 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1) 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 사용하도록 재생 슈퍼 블록 테이블(700)을 생성하였기 때문이다.
따라서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하기 위해, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 적어도 한 개의 배드 메모리 블록이 포함된 슈퍼 메모리 블록을 검색한다. 물론, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 내부에 모두 정상 메모리 블록만 포함된 슈퍼 메모리 블록을 검색 대상에서 제외한다.
이와 같은 검색결과 컨트롤러(130)는, 배드 메모리 블록을 포함하는 슈퍼 메모리 블록을 검색할 수 없다. 따라서, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하지 않는다.
한편, 도 7을 통해 설명된 재생 슈퍼 블록 테이블(700)에는, 재사용하기 위한 슈퍼 메모리 블록들 각각에 포함된 32개의 메모리 블록을 가리키기 위한 32개의 메모리 블록 어드레스가 포함된다. 예컨대, 도 7에서는, 2개의 슈퍼 메모리 블록(SUPER BLOCK 718, SUPER BLOCK 820)을 재사용하기 위해 64개의 메모리 블록을 가리키기 위한 블록 어드레스가 재생 슈퍼 블록 테이블(700)에 포함된다.
이렇게, 재생 슈퍼 블록 테이블(700)에 블록 어드레스를 직접 포함시키는 방식을 사용하는 경우, 블록 어드레스가 상대적으로 큰 공간을 차지하기 때문에 재사용하기 위한 슈퍼 메모리 블록의 개수가 늘어나면 늘어날수록 재생 슈퍼 블록 테이블(700)을 저장하기 위해 사용하는 공간이 큰 폭으로 증가하게 된다.
예컨대, 1개의 블록 어드레스를 저장하기 위해 필요한 저장공간의 크기가 2Byte라고 가정하면, 1개의 슈퍼 메모리 블록을 재사용하기 위해 재생 슈퍼 블록 테이블(700)에 저장되는 블록 어드레스의 크기는 64Byte가 된다. 하지만, 100개의 슈퍼 메모리 블록을 재사용하기 위해 재생 슈퍼 블록 테이블(700)에 저장되는 블록 어드레스의 크기는 6400Byte가 되고, 250개의 슈퍼 메모리 블록을 재사용하기 위해 재생 슈퍼 블록 테이블(700)에 저장되는 블록 어드레스의 크기는 16000Byte가 된다.
이때, 재생 슈퍼 블록 테이블(700)이 저장되는 영역은, 일반적으로 도 1에서 설명한 바와 같이 컨트롤러(130) 내부의 메모리(144), 즉, 휘발성 메모리 영역이다. 따라서, 재생 슈퍼 블록 테이블(700)이 저장되는 영역의 크기를 최소한으로 유지시키는 것이 메모리 시스템(110)의 효율적인 동작을 위해 꼭 필요하다는 것을 의미하며, 본 발명의 실시예에서는 도 8에 도시된 것과 같은 방식을 사용하여 재생 슈퍼 블록 테이블(700)이 저장되는 영역의 크기를 최소한으로 유지시킨다.
도 8은 본 발명의 실시예에 따른 메모리 시스템에서 내부에 일부 불량 메모리 블록이 포함된 슈퍼 메모리 블록을 재생하는 방법의 다른 예를 설명하기 위해 도시한 도면이다.
먼저, 도 8에는 메모리 장치(150)의 상세한 구성이 도시되어 있지 않은데, 이는 도 6 및 도 7을 그대로 참조하기 때문이다. 즉, 도 8에도 도 6에 도시된 것과 같이 메모리 장치(150)에 다수의 메모리 블록들을 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)로 관리하는 것을 가정한다. 또한, 도 8에서도 도 7에 도시된 것과 같이 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과, 820번 슈퍼 메모리 블록(SUPER BLOCK 820), 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각 32개씩 포함된 메모리 블록 들 중 일부 메모리 블록이 배드 메모리 블록으로 판정된 상태인 것을 가정한다.
구체적으로, 도 7에서 설명되었던 것과 같이 도 6에서 예시된 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 31개의 메모리 블록은 정상 메모리 블록인 것을 가정한다.
또한, 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 30개의 메모리 블록은 정상 메모리 블록인 것을 가정한다.
또한, 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 포함된 메모리 블록이 배드 메모리 블록으로 판정되었고, 나머지 31개의 메모리 블록은 정상 메모리 블록인 것을 가정한다.
이와 같은 상태에서 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 배드 메모리 블록이 포함된 슈퍼 메모리 블록들을 배드 슈퍼 메모리 블록들(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829)로 설정하여 비트맵(bitmap) 및 인덱스(index) 형태의 배드 블록 풀(pool, 820)로 관리하고, 배드 슈퍼 메모리 블록들(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829) 각각에 포함된 정상 메모리 블록을 배드 블록 풀(820)을 통해 확인한 뒤, 확인된 정상 메모리 블록을 슈퍼 메모리 블록 단위로 그룹화하여 재생 슈퍼 메모리 블록들(RE SUPER BLOCK [0:2])로 관리하기 위해 재생 슈퍼 블록 테이블(800)에 저장한다.
즉, 컨트롤러(130)는, 배드 슈퍼 메모리 블록들(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829) 각각을 가리키는 슈퍼 블록 주소정보들(XADD : 718, 820, 829)에 대응하는 인덱스 형태의 설정값들(POOL[0:2])을 배드 블록 풀(820)에 포함시킨다. 또한, 컨트롤러(130)는, 배드 슈퍼 메모리 블록들(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829) 각각에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들(BITMAP[0:2])로 치환한 뒤, 설정값들(POOL[0:2]) 각각에 대응시켜 배드 블록 풀(820)에 포함시킨다. 또한, 컨트롤러(130)는, 배드 슈퍼 메모리 블록들(SUPER BLOCK 718, SUPER BLOCK 820, SUPER BLOCK 829) 각각에 포함된 정상 메모리 블록의 위치를 배드 블록 풀(820)에 포함된 위치정보들(BITMAP[0:2])을 통해 확인한 뒤, 확인된 위치정보들(BITMAP[0:2]) 각각에 대응하는 설정값들(POOL[0:2])을 슈퍼 메모리 블록 단위로 그룹화하여 다수의 설정값 테이블들(POOL_TB[0:2])을 생성하고, 설정값 테이블들(POOL_TB[0:2]) 각각을 재생 슈퍼 메모리 블록들(RE SUPER BLOCK [0:2])로 관리하기 위해 재생 슈퍼 블록 테이블(800)에 저장한다.
구체적으로, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 배드 슈퍼 메모리 블록으로 판정된 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과 820번 슈퍼 메모리 블록(SUPER BLOCK 820) 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각을 가리키는 슈퍼 블록 주소정보들(XADD : 718, 820, 829)에 대응하는 인덱스 형태의 설정값들(POOL[0:2])을 생성하여 배드 블록 풀(820)에 포함시킨다.
예컨대, 컨트롤러(130)는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 가리키는 슈퍼 블록 주소정보(XADD : 718)를 인덱스 형태의 설정값들(POOL[0:2]) 중 첫 번째 설정값(POOL[0])에 대응시켜 생성하고, 첫 번째 설정값(POOL[0])을 배드 블록 풀(820)에 저장한다.
이어서, 컨트롤러(130)는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들(BITMAP[0:2]) 중 첫 번째 위치정보(BITMAP[0])로 치환한 뒤, 첫 번째 설정값(POOL[0])에 대응시켜 배드 블록 풀(820)에 저장한다.
이때, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록만 배드 메모리 블록이고 나머지 31개의 메모리 블록은 모두 정상 메모리 블록이므로, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 대응하는 첫 번째 위치정보(BITMAP[0])의 값은 '0000 0100 0000 0000 0000 0000 0000 0000'이 될 것이다. 여기서, 비트맵 형태인 첫 번째 위치정보(BITMAP[0])의 값은, 정상 메모리 블록을 '0'으로 표시하고 배드 메모리 블록을 '1'로 표시하는 것을 가정한 상태이다. 또한, 도면에서는 '00... 01... 00... 00...'으로 표시되어 있는데, 이는, 도면의 간략화를 위해 앞선 첫 번째 위치정보(BITMAP[0])의 값에서 밑줄친 부분을 생략하였기 때문이다.
그리고, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 가리키는 슈퍼 블록 주소정보(XADD : 820)을 인덱스 형태의 설정값들(POOL[0:2]) 중 두 번째 설정값(POOL[1])에 대응시켜 생성하고, 두 번째 설정값(POOL[1])을 배드 블록 풀(820)에 저장한다.
이어서, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들(BITMAP[0:2]) 중 두 번째 위치정보(BITMAP[1])로 치환한 뒤, 두 번째 설정값(POOL[1])에 대응시켜 배드 블록 풀(820)에 저장한다.
이때, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록과 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록만 배드 메모리 블록이고 나머지 30개의 메모리 블록은 모두 정상 메모리 블록이므로, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 대응하는 두 번째 위치정보(BITMAP[1])의 값은 '0000 0000 0100 0100 0000 0000 0000 0000'이 될 것이다. 여기서, 비트맵 형태인 두 번째 위치정보(BITMAP[1])의 값은, 정상 메모리 블록을 '0'으로 표시하고 배드 메모리 블록을 '1'로 표시하는 것을 가정한 상태이다. 또한, 도면에서는 '00... 00... 01... 01...'으로 표시되어 있는데, 이는, 도면의 간략화를 위해 앞선 두 번째 위치정보(BITMAP[1])의 값에서 밑줄친 부분을 생략하였기 때문이다.
그리고, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)를 가리키는 슈퍼 블록 주소정보(XADD : 829)를 인덱스 형태의 설정값들(POOL[0:2]) 중 세 번째 설정값(POOL[2])에 대응시켜 생성하고, 세 번째 설정값(POOL[2])을 배드 블록 풀(829)에 저장한다.
이어서, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들(BITMAP[0:2]) 중 세 번째 위치정보(BITMAP[2])로 치환한 뒤, 세 번째 설정값(POOL[2])에 대응시켜 배드 블록 풀(829)에 저장한다.
이때, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 0번 메모리 다이(DIE0)의 1번 플래인(PLANE1)에 포함된 메모리 블록만 배드 메모리 블록이고 나머지 31개의 메모리 블록은 모두 정상 메모리 블록이므로, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 대응하는 세 번째 위치정보(BITMAP[2])의 값은 '0100 0000 0000 0000 0000 0000 0000 0000'이 될 것이다. 여기서, 비트맵 형태인 세 번째 위치정보(BITMAP[2])의 값은, 정상 메모리 블록을 '0'으로 표시하고 배드 메모리 블록을 '1'로 표시하는 것을 가정한 상태이다. 또한, 도면에서는 '01... 00... 00... 00...'으로 표시되어 있는데, 이는, 도면의 간략화를 위해 앞선 세 번째 위치정보(BITMAP[2])의 값에서 밑줄친 부분을 생략하였기 때문이다.
전술한 것과 같이, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 배드 슈퍼 메모리 블록들로 판정된 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과, 820번 슈퍼 메모리 블록(SUPER BLOCK 820), 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각에 대응하는 인덱스 형태의 설정값(POOL[0:2])을 모두 생성하여 배드 블록 풀(820)에 저장시킨다. 또한, 컨트롤러(130)는, 배드 슈퍼 메모리 블록들로 판정된 718번 슈퍼 메모리 블록(SUPER BLOCK 718)과, 820번 슈퍼 메모리 블록(SUPER BLOCK 820), 및 829번 슈퍼 메모리 블록(SUPER BLOCK 829) 각각에 포함된 32개 메모리 블록 중 정상 메모리 블록의 위치와 배드 메모리 블록의 위치를 비트맵 형태로 치환한 위치정보들(BITMAP[0:2])을 인덱스 형태의 설정값들(POOL[0:2])에 각각 대응시켜 배드 블록 풀(820)에 저장시킨다.
이렇게, 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 배드 슈퍼 메모리 블록들에 대응하는 인덱스 형태의 설정값들(POOL[0:2]) 및 비트맵 형태의 위치정보들(BITMAP[0:2])이 배드 블록 풀(820)에 모두 저장된 이후, 컨트롤러(130)는, 배드 블록 풀(820)을 참조하여 재생 슈퍼 블록 테이블(800)을 생성한다.
구체적으로, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>)중 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 재사용하기 위해, 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 첫 번째 설정값(POOL[0])에 대응하는 첫 번째 위치정보(BITMAP[0])를 기준으로 나머지 설정값들(POOL[1:2])에 대응하는 나머지 위치정보들(BITMAP[1:2])을 검색한다.
즉, 컨트롤러(130)는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 배드 슈퍼 메모리 블록이 존재하는지 여부를 검색한다.
이와 같은 검색결과 컨트롤러(130)는, 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 첫 번째 설정값(POOL[0])에 대응하는 첫 번째 위치정보(BITMAP[0])와 두 번째 설정값(POOL[1])에 대응하는 두 번째 위치정보(BITMAP[1])에서 배드 메모리 블록을 나타내는 '1'의 위치가 서로 겹쳐지지 않는 다는 것을 확인할 수 있다.
따라서, 컨트롤러(130)는, 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 두 번째 설정값(POOL[1])에 대응하는 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 검색대상으로 확정하고, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에서 사용할 수 있도록 재생 슈퍼 블록 테이블(800)을 생성한다.
이때, 컨트롤러(130)는, 재생 슈퍼 블록 테이블(800)에 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위한 32개 메모리 블록 각각의 블록 어드레스 값을 저장하지 않고, 대신 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 대응하는 첫 번째 설정값(POOL[0])과 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 대응하는 두 번째 설정값(POOL[1])을 슈퍼 메모리 블록 단위로 그룹화하여 첫 번째 설정값 테이블(POOL_TB[0])을 생성하고, 이렇게 생성된 첫 번째 설정값 테이블(POOL_TB[0])을 재생 슈퍼 블록 테이블(800)의 첫 행으로 저장한다. 동시에 컨트롤러(130)는, 재생 슈퍼 블록 테이블(800)의 첫 행을 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위한 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)으로 설정한다.
따라서, 재생 슈퍼 블록 테이블(800)의 첫 행에는, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 대신하기 위한 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)이 설정되고, 그 값으로 첫 번째 설정값 테이블(POOL_TB[0])이 저장된다.
이때, 재생 슈퍼 블록 테이블(800)의 첫 행에 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)으로서 저장된 첫 번째 설정값 테이블(POOL_TB[0])의 값은, '0000 0100 0000 0000 0000 0000 0000'이 된다. 이와 같이 저장되는 이유는, 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 설정값만 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 대응하는 두 번째 설정값(POOL[1])을 나타내는 '1'이 포함되고, 나머지 31개의 메모리 블록을 가리키기 위한 설정값은 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 대응하는 첫 번째 설정값(POOL[0])을 나타내는 '0'이 포함되기 때문이다. 또한, 도면에서는 '00... 01... 00... 00...'으로 표시되어 있는데, 이는, 도면의 간략화를 위해 앞선 첫 번째 설정값 테이블(POOL_TB[0])의 값에서 밑줄친 부분을 생략하였기 때문이다.
이렇게, 재생 슈퍼 블록 테이블(800)이 생성되었기 때문에, 컨트롤러(130)에서 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 접근할 때에는 재생 슈퍼 블록 테이블(800)의 첫 행에 저장된 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)의 값, 즉, 첫 번째 설정값 테이블(POOL_TB[0])을 참조하면, 첫 번째 설정값(POOL[0]) 및 두 번째 설정값(POOL[1])을 찾을 수 있다. 이는, 첫 번째 설정값(POOL[0])에 포함된 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 가리키는 718번 블록 어드레스와 두 번째 설정값(POOL[1])에 포함된 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 가리키는 820번 블록 어드레스를 찾을 수 있다는 것을 의미한다.
즉, 재생 슈퍼 블록 테이블(800)의 첫 행에 저장된 0번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 0)의 값, 즉, 첫 번째 설정값 테이블(POOL_TB[0])을 참조하면, 배드 블록 풀(820)을 통해 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 각각에 대응하는 32개의 블록 어드레스를 찾을 수 있다.
이어서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재사용하기 위해, 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 첫 번째 설정값(POOL[0])에 대응하는 첫 번째 위치정보(BITMAP[0]) 및 두 번째 설정값(POOL[1])에 대응하는 두 번째 위치정보(BITMAP[1])를 결합한 위치정보들(BITMAP[0:1])을 기준으로 나머지 설정값들(POOL[2])에 대응하는 나머지 위치정보들(BITMAP[2])을 검색한다.
즉, 컨트롤러(130)는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 배드 메모리 블록을 대신할 수 있는 배드 슈퍼 메모리 블록이 존재하는지 여부를 검색한다.
이때, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 배드 메모리 블록은 2개인데, 컨트롤러(130)가 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 3개의 메모리 블록을 대신할 수 있는 배드 슈퍼 메모리 블록이 존재하는지 여부를 검색하는 이유는, 앞선 718번 슈퍼 메모리 블록(SUPER BLOCK 718)을 재생 슈퍼 메모리 블록으로서 정상 동작시키기 위해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에서 1개의 메모리 블록을 사용하였기 때문이다. 즉, 718번 슈퍼 메모리 블록(SUPER BLOCK 718)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 배드 메모리 블록이 포함된 것으로 인해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 사용하도록 재생 슈퍼 블록 테이블(800)을 생성하였기 때문이다.
이와 같은 검색결과 컨트롤러(130)는, 배드 블록 풀(820)에 저장된 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 첫 번째 설정값(POOL[0])에 대응하는 첫 번째 위치정보(BITMAP[0]) 및 두 번째 설정값(POOL[1])에 대응하는 두 번째 위치정보(BITMAP[1])를 결합한 위치정보들(BITMAP[0:1])과 세 번째 설정값(POOL[2])에 대응하는 세 번째 위치정보(BITMAP[2])에서 배드 메모리 블록을 나타내는 '1'의 위치가 서로 겹쳐지지 않는 다는 것을 확인할 수 있다.
따라서, 컨트롤러(130)는, 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 세 번째 설정값(POOL[2])에 대응하는 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 검색대상으로 확정하고, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 포함된 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록과, 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록, 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에서 사용할 수 있도록 재생 슈퍼 블록 테이블(800)을 생성한다.
이때, 컨트롤러(130)는, 재생 슈퍼 블록 테이블(800)에 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위한 32개 메모리 블록 각각의 블록 어드레스 값을 저장하지 않고, 대신 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 대응하는 두 번째 설정값(POOL[1])과 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 대응하는 세 번째 설정값(POOL[2])을 슈퍼 메모리 블록 단위로 그룹화하여 두 번째 설정값 테이블(POOL_TB[1])을 생성하고, 이렇게 생성된 두 번째 설정값 테이블(POOL_TB[1])을 재생 슈퍼 블록 테이블(800)의 두 번째 행으로 저장한다. 동시에 컨트롤러(130)는, 재생 슈퍼 블록 테이블(800)의 두 번째 행을 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위한 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)으로 설정한다.
따라서, 재생 슈퍼 블록 테이블(800)의 두 번째 행에는, 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 대신하기 위한 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)이 설정되고, 그 값으로 두 번째 설정값 테이블(POOL_TB[1])이 저장된다.
이때, 재생 슈퍼 블록 테이블(800)의 두 번째 행에 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)으로서 저장된 두 번째 설정값 테이블(POOL_TB[1])의 값은, '1111 1211 1211 1211 1111 1111 1111 1111'이 된다. 이와 같이 저장되는 이유는, 32개의 메모리 블록 중 1번 메모리 다이(DIE1)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 설정값과 3번 메모리 다이(DIE3)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 설정값 및 4번 메모리 다이(DIE4)의 1번 플래인(PLANE1)에 포함된 메모리 블록을 가리키기 위한 설정값만 829번 슈퍼 메모리 블록(SUPER BLOCK 829)에 대응하는 두 번째 설정값(POOL[2])을 나타내는 '2'가 포함되고, 나머지 29개의 메모리 블록을 가리키기 위한 설정값은 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 대응하는 첫 번째 설정값(POOL[1])을 나타내는 '1'이 포함되기 때문이다. 또한, 도면에서는 '11... 12... 12... 12...'으로 표시되어 있는데, 이는, 도면의 간략화를 위해 앞선 두 번째 설정값 테이블(POOL_TB[1])의 값에서 밑줄친 부분을 생략하였기 때문이다.
이렇게, 재생 슈퍼 블록 테이블(800)이 생성되었기 때문에, 컨트롤러(130)에서 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 접근할 때에는 재생 슈퍼 블록 테이블(800)의 두 번째 행에 저장된 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)의 값, 즉, 두 번째 설정값 테이블(POOL_TB[1])을 참조하면, 두 번째 설정값(POOL[1]) 및 세 번째 설정값(POOL[2])을 찾을 수 있다. 이는, 두 번째 설정값(POOL[1])에 포함된 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 가리키는 820번 블록 어드레스와 세 번째 설정값(POOL[2])에 포함된 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 가리키는 829번 블록 어드레스를 찾을 수 있다는 것을 의미한다.
즉, 재생 슈퍼 블록 테이블(800)의 두 번째 행에 저장된 1번 재생 슈퍼 메모리 블록(RE SUPER BLOCK 1)의 값, 즉, 두 번째 설정값 테이블(POOL_TB[1])을 참조하면, 배드 블록 풀(820)을 통해 820번 슈퍼 메모리 블록(SUPER BLOCK 820)에 포함된 32개의 메모리 블록 각각에 대응하는 32개의 블록 어드레스를 찾을 수 있다.
이어서, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 820번 슈퍼 메모리 블록(SUPER BLOCK 820)을 재사용하기 위해, 배드 블록 풀(820)에 저장된 설정값들(POOL[0:2]) 중 첫 번째 설정값(POOL[0])에 대응하는 첫 번째 위치정보(BITMAP[0])와 두 번째 설정값(POOL[1])에 대응하는 두 번째 위치정보(BITMAP[1]) 및 세 번째 설정값(POOL[2])에 대응하는 세 번째 위치정보(BITMAP[2])를 결합한 위치정보들(BITMAP[0:2])을 기준으로 나머지 설정값들(없음)에 대응하는 나머지 위치정보들(없음)을 검색해야 하지만, 도 8에 예시된 실시예에서는 세 번째 설정값(POOL[2])이 마지막 설정값이므로, 검색 대상이되는 나머지 설정값들이 존재하지 않는 것을 알 수 있다.
따라서, 컨트롤러(130)는, 829번 슈퍼 메모리 블록(SUPER BLOCK 829)을 재사용하지 않는다.
전술한 바와 같이 도 8을 통해 설정된 재생 슈퍼 블록 테이블(800)에는, 재사용하기 위한 슈퍼 메모리 블록들 각각에 포함된 32개의 메모리 블록을 가리키기 위한 32개의 설정값이 테이블 형태로 포함된다. 이때, 32개의 설정값 각각은 배드 블록 풀(820)을 참조하여 메모리 블록 어드레스로 치환될 수 있다. 예컨대, 도 8에서는, 2개의 슈퍼 메모리 블록(SUPER BLOCK 718, SUPER BLOCK 820)을 재사용하기 위해 64개의 설정값이 포함되고, 64개의 설정값 각각은 배드 블록 풀(820)을 통해 64개의 메모리 블록을 가리키기 위한 블록 어드레스로 치환될 수 있다.
이는, 전술한 도 7에서 설명했던 재생 슈퍼 블록 테이블(700)에 재사용하기 위한 슈퍼 메모리 블록들 각각에 포함된 32개의 메모리 블록을 가리키기 위한 32개의 블록 어드레스를 직접 저장하여 32개의 블록 어드레스를 검색하는 것과 동일한 효과를 기대할 수 있다는 것을 의미한다.
그리고, 도 8과 같이 재생 슈퍼 블록 테이블(800)에 설정값들을 포함시키고, 포함된 설정값들을 배드 블록 풀(820)을 통해 블록 어드레스로 치환시키는 방식을 사용하는 경우, 설정값의 크기가 블록 어드레스의 크기보다 상대적으로 더 작은 공간을 차지하기 때문에 재사용하기 위한 슈퍼 메모리 블록의 개수가 늘어나더라도 도 7에서 설명했던 재생 슈퍼 블록 테이블(700)을 사용하는 것보다 더 작은 공간을 더 작은 공간을 사용하는 것이 가능하다.
예컨대, 1개의 설정값을 저장하기 위해 필요한 저장공간의 크기가 1Byte이고 1개의 블록 어드레스를 저장하기 위해 필요한 저장공간의 크기가 2Byte라고 가정하면, 1개의 슈퍼 메모리 블록을 재사용하기 위해 슈퍼 블록 테이블(800)에 저장되는 설정값들의 크기는 32Byte이고, 1개의 슈퍼 메모리 블록을 재사용하기 위해 배드 블록 풀(820)에 저장되는 1개의 설정값에 대응하는 1개의 위치정보가 32bit(4Byte)이며 1개의 블록 어드레스의 크기가 2Byte이므로, 총 38Byte이다. 이는, 도 7에서 설명하였던 방식에서 64Byte가 필요했던 것에 비하면 큰 폭으로 줄어든 수치임을 알 수 있다.
또한, 100개의 슈퍼 메모리 블록을 재사용하기 위해 슈퍼 블록 테이블(800)에 저장되는 설정값들의 크기는 3200Byte이고, 100개의 슈퍼 메모리 블록을 재사용하기 위해 배드 블록 풀(820)에 저장되는 100개의 설정값에 대응하는 100개의 위치정보가 3200bit(400Byte)이며 100개의 블록 어드레스의 크기가 200Byte이므로, 총 3800Byte이다. 이는, 도 7에서 설명하였던 방식에서 6400Byte가 필요했던 것에 비하면 큰 폭으로 줄어든 수치임을 알 수 있다.
마찬가지로, 250개의 슈퍼 메모리 블록을 재사용하기 위해 슈퍼 블록 테이블(800)에 저장되는 설정값들의 크기는 8000Byte이고, 250개의 슈퍼 메모리 블록을 재사용하기 위해 배드 블록 풀(820)에 저장되는 250개의 설정값에 대응하는 250개의 위치정보가 8000bit(1000Byte)이며 250개의 블록 어드레스의 크기가 500Byte이므로, 총 9500Byte이다. 이는, 도 7에서 설명하였던 방식에서 16000Byte가 필요했던 것에 비하면 큰 폭으로 줄어든 수치임을 알 수 있다.
참고로, 설정값의 크기가 블록 어드레스의 크기보다 상대적으로 작은 이유는, 배드 블록 풀(820)에 인덱스 형태로 저장되는 설정값들의 개수는 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록 중 배드 슈퍼 메모리 블록으로 판단된 슈퍼 메모리 블록의 개수에 대응하는 반면, 블록 어드레스의 크기는 메모리 장치(150)에 포함된 다수의 슈퍼 메모리 블록의 총 개수에 대응하기 때문이다.
한편, 배드 블록 풀(820)에 인덱스 형태로 저장된 설정값들(POOL[0:2])에는 주소정보들(XADD : 718, 820, 829)과 비트맵 형태의 위치정보들(BITMAP[0:2])이 포함된다. 즉, 하나의 설정값(POOL[0] or POOL[1] or POOL2])에는 하나의 주소정보(718 or 820 or 829)와 하나의 위치정보(BITMAP[0] or BITMAP[1] or BITMAP[2])가 포함된 형태이다.
여기서, 설정값들(POOL[0:2])에 포함된 주소정보들(XADD : 718, 820, 829)은, 재생 슈퍼 블록 테이블(800)을 생성하는 과정, 즉, 설정값 테이블들(POOL_TB[0:2])의 값을 결정하는 과정에서도 사용되고, 재생 슈퍼 블록 테이블(800)을 생성한 후, 즉, 설정값 테이블들(POOL_TB[0:2])의 값이 모두 결정된 이후에도 사용된다.
하지만, 설정값(POOL[0:2])들에 포함된 비트맵 형태의 위치정보들(BITMAP[0:2])은, 재생 슈퍼 블록 테이블(800)을 생성하는 과정, 즉, 설정값 테이블들(POOL_TB[0:2])의 값을 결정하는 과정에서만 사용되고, 재생 슈퍼 블록 테이블(800)을 생성한 후, 즉, 설정값 테이블들(POOL_TB[0:2])의 값이 모두 결정된 이후에는 더 이상 사용되지 않는다.
따라서, 컨트롤러(130)는, 재생 슈퍼 블록 테이블(800)을 생성한 후, 즉, 설정값 테이블들(POOL_TB[0:2])의 값이 모두 결정된 이후에는 설정값들(POOL[0:2])에서 주소정보들(XADD : 718, 820, 829)만 남기고, 비트맵 형태의 위치정보들(BITMAP[0:2])은 삭제할 수 있다.
물론, 재생 슈퍼 블록 테이블(800)을 생성한 후, 즉, 설정값 테이블들(POOL_TB[0:2])의 값이 모두 결정된 이후에 설정값(POOL[0:2])들에 포함된 비트맵 형태의 위치정보들(BITMAP[0:2])이 다시 사용될 수 있는 경우가 존재할 수 있다. 예컨대, 메모리 시스템(110)을 실장에서 어느 정도 사용하면서 메모리 장치(150) 내부에 새로운 배드 메모리 블록이 발생할 수 있는데, 즉, 재생 슈퍼 블록 테이블(800)을 생성하는 과정, 즉, 설정값 테이블들(POOL_TB[0:2])의 값을 결정하는 과정에서는 정상 메모리 블록으로 판단되었던 메모리 블록이 실장에서 사용되면서 배드 메모리 블록으로 바뀔 수 있는데, 컨트롤러(130)에서 이를 확인하고 재생 슈퍼 블록 테이블(800)을 다시 생성하는 동작을 수행하는 경우가 있을 수 있다.
즉, 메모리 시스템(110)이 실장에서 사용되는 도중에도 컨트롤러(130)가 주기적으로 메모리 장치(150) 내부에서 배드 메모리 블록이 발생하는지 여부를 확인하는 동작을 수행하고, 배드 메모리 블록이 발생한 것에 따라서 재생 슈퍼 블록 테이블(800)을 다시 생성하는 동작을 수행하는 경우가 있을 수 있다.
이와 같은 경우에 따른 컨트롤러(130)는, 재생 슈퍼 블록 테이블(800)을 생성한 후, 즉, 설정값 테이블들(POOL_TB[0:2])의 값이 모두 결정된 이후에도 설정값들(POOL[0:2])에 주소정보들(XADD : 718, 820, 829)과 비트맵 형태의 위치정보들(BITMAP[0:2])이 모두 유지되도록 한다.
이 상태에서 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 추가로 배드 슈퍼 메모리 블록들에 포함되어야 하는 슈퍼 메모리 블록이 존재하는지 여부를 확인한다. 즉, 메모리 장치(150)에 포함된 다수의 메모리 블록(BLK<0:13>) 중 이전에 정상 메모리 블록이었다가 새롭게 배드 메모리 블록으로 바뀐 메모리 블록이 존재하는지 여부를 확인한다.
확인결과, 슈퍼 메모리 블록들(SUPER BLOCK<0:1203>) 중 추가로 배드 슈퍼 메모리 블록들에 포함되어야 하는 슈퍼 메모리 블록이 존재하는 경우, 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 배드 블록 풀(820)의 위치정보들(BITMAP[0:2])을 통해 다시 확인한 뒤, 다시 확인된 위치정보들(BITMAP[0:2]) 각각에 대응하는 설정값들(POOL[0:2])을 다시 슈퍼 메모리 블록 단위로 그룹화하여 설정값 테이블들(POOL_TB[0:2])을 다시 생성하고, 다시 생성된 설정값 테이블들(POOL_TB[0:2])을 재생 슈퍼 메모리 블록들(RE SUPER BLOCK [0:2])로 관리하기 위해 재생 슈퍼 블록 테이블(800)에 다시 저장한다.
한편, 전술한 실시예에서 1개의 설정값을 저장하기 위해 필요한 저장공간의 크기를 1Byte로 가정하였는데, 이는, 배드 블록 풀(820)에 저장되는 설정값들의 개수가 최대 256개(2^8개)임을 가정한 것이다.
만약, 배드 블록 풀(820)에 저장되는 설정값들의 개수를 256개 이상으로 가져가고 싶으면, 1개의 설정값을 저장하기 위해 필요한 저장공간의 크기를 1비트씩 늘리는 방법도 있지만, 1개의 설정값을 저장하기 위해 필요한 저장공간의 크기를 늘리지 않고 도 9에 도시된 것과 같이 배드 블록 풀(820)을 그룹으로 구분하여 관리하는 방법도 있을 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템에서 내부에 일부 불량 메모리 블록이 포함된 슈퍼 메모리 블록을 재생하는 방법의 또 다른 예를 설명하기 위해 도시한 도면이다.
먼저, 도 9에 도시된 배드 블록 풀(920)과 재생 슈퍼 블록 테이블(900)의 기본적인 구성은 도 8에 도시된 배드 블록 풀(820)과 재생 슈퍼 블록 테이블(800)의 구성과 동일하다.
즉, 도 8과 같이 재생 슈퍼 블록 테이블(800)에 설정값들을 포함시키고, 포함된 설정값들을 배드 블록 풀(820)을 통해 블록 어드레스로 치환시키는 방식을 사용하는 것과 같이 도 9에서도 재생 슈퍼 블록 테이블(900)에 설정값들을 포함시키고, 포함된 설정값들을 배드 블록 풀(920)을 통해 블록 어드레스로 치환시키는 방식을 사용한다.
차이점은, 도 9에서는 배드 블록 풀(920)에 저장되는 설정값들의 총 개수가 512개이고, 이를 256개씩 분리하여 1번째부터 256번째 설정값들은 제1 배드 블록 풀(922)로 구분하고, 257번째부터 512번째 설정값들은 제2 배드 블록 풀(924)로 구분하는 것이 있다.
또다른 차이점은, 도 9에서는 재생 슈퍼 블록 테이블(900)에서 총 512개의 행을 통해 총 512개의 설정값 테이블이 저장된다. 즉, 도 9에서는 재생 슈퍼 블록 테이블(900)에서 총 512개의 재생 슈퍼 메모리 블록을 관리할 수 있다.
즉, 도 9는 배드 슈퍼 메모리 블록의 절대적인 개수가 상대적으로 매우 많은 경우에 재생 슈퍼 블록 테이블(900)과 배드 블록 풀(920)을 어떻게 관리하는지를 설명하기 위한 도면이다.
구체적으로, 배드 블록 풀(920)에 저장되는 설정값들의 총 개수가 512개이지만, 256개의 설정값들을 기준으로 동일한 값을 반복하여 사용하되, 서로 겹쳐지지 않도록 저장공간을 분리한다.
즉, 1번째부터 256번째 설정값들은 제1 배드 블록 풀(922)로 구분하여 저장하고, 257번째부터 512번째 설정값들은 제2 배드 블록 풀(924)로 구분하여 저장한다. 이때, 제1 배드 블록 풀(922)에 저장되는 256개의 설정값들과 제2 배드 블록 풀(924)에 저장되는 256개의 설정값들은 모두 'POOL[0:255]'라는 값을 갖는 것을 알 수 있다.
이와 같은 상태에서, 재생 슈퍼 블록 테이블(900)에 저장된 512개의 설정값 테이블 중 1번째부터 256번째까지의 설정값 테이블에 포함된 설정값들은 제1 배드 블록 풀(922)을 참조하여 블록 어드레스를 치환시킨다.
마찬가지로, 재생 슈퍼 블록 테이블(900)에 저장된 512개의 설정값 테이블 중 257번째부터 512번째까지의 설정값 테이블에 포함된 설정값들은 제2 배드 블록 풀(924)를 참조하여 블록 어드레스를 치환시킨다.
전술한 바와 같이 배드 블록 풀(920)에 저장되는 설정값들을 256개를 기준으로 분리하여 저장한 뒤, 재생 슈퍼 블록 테이블(900)에 저장된 설정값들이 저장된 순서에 따라 찾아가는 저장공간을 서로 다르게 하도록 설정하면, 1개의 설정값을 저장하기 위해 필요한 저장공간의 크기를 늘리지 않고도 도 8에서 설명한 것과 같은 설정값을 블록 어드레스로 치환시키는 방식을 사용하는 것이 얼마든지 가능하다.
그러면 이하에서는, 도 10 내지 도 18을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 8에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 10을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 11을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 11에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 12를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 12에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 13을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 14 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 14 내지 도 17을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 11 내지 도 13에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 10에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 14에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 15에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 16에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 17에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 18을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 12 내지 도 17에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
150 : 메모리 장치 820 : 배드 블록 풀
800 : 재생 슈퍼 블록 테이블

Claims (20)

  1. 다수의 메모리 블록들을 포함하는 메모리 장치; 및
    상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화하여 다수의 슈퍼 메모리 블록(super memory block)들로 관리하고, 상기 슈퍼 메모리 블록들 중 배드(bad) 메모리 블록이 포함된 슈퍼 메모리 블록들을 배드 슈퍼 메모리 블록들로 설정하여 비트맵(bitmap) 및 인덱스(index) 형태의 배드 블록 풀(pool)로 관리하며, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀을 통해 확인한 뒤 상기 설정된 조건에 대응하는 형태로 그룹화하여 재생 슈퍼 메모리 블록들로 관리하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 배드 슈퍼 메모리 블록들 각각을 가리키는 슈퍼 블록 주소정보들에 대응하는 인덱스 형태의 설정값들을 상기 배드 블록 풀에 포함시키는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들로 치환한 뒤 상기 설정값들 각각에 대응시켜 상기 배드 블록 풀에 포함시키는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록의 위치를 상기 배드 블록 풀에 포함된 상기 위치정보들을 통해 확인한 뒤, 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 그룹화하여 다수의 설정값 테이블들을 생성하고, 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    상기 설정값 테이블들을 생성한 후, 상기 배드 블록 풀에 포함된 상기 위치정보들을 삭제하는 메모리 시스템.
  6. 제4항에 있어서,
    상기 컨트롤러는,
    상기 설정값 테이블들을 생성한 후에도 상기 배드 블록 풀에 포함된 상기 위치정보들을 유지시키며,
    상기 슈퍼 메모리 블록들 중 추가로 상기 배드 슈퍼 메모리 블록들에 포함되어야 하는 슈퍼 메모리 블록이 존재하는 경우, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀의 상기 위치정보들을 통해 다시 확인한 뒤, 다시 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 다시 그룹화하여 상기 설정값 테이블들을 다시 생성하고, 다시 생성된 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 장치는,
    하나의 채널(channel)을 공유하여 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 경로(way)들에 각각 대응하며 상기 메모리 블록들을 각각 포함하는 다수의 플래인(plane)들을 더 포함하고,
    인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 채널(channel)들에 각각 대응하며 상기 플래인들을 각각 포함하는 다수의 메모리 다이(memory die)들을 더 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는,
    상기 메모리 다이들 중 어느 하나의 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키는 메모리 시스템.
  9. 제7항에 있어서,
    상기 컨트롤러는,
    상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것과,
    상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키는 메모리 시스템.
  10. 제7항에 있어서,
    상기 컨트롤러는,
    상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록, 및 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 상기 설정된 조건에 포함시키는 메모리 시스템.
  11. 다수의 메모리 블록들을 포함하는 메모리 장치가 포함된 메모리 시스템의 동작방법에 있어서,
    상기 메모리 블록들을 설정된 조건에 대응하는 형태로 그룹화화여 다수의 슈퍼 메모리 블록(super memory block)들로 관리하는 단계;
    상기 슈퍼 메모리 블록들 중 배드 메모리 블록이 포함된 슈퍼 메모리 블록들을 배드 슈퍼 메모리 블록들로 설정하여 비트맵(bitmap) 및 인덱스(index) 형태의 배드 블록 풀(pool)로 관리하는 단계; 및
    상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀을 통해 확인한 뒤 상기 설정된 조건에 대응하는 형태로 그룹화하여 재생 슈퍼 메모리 블록들로 관리하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 배드 블록 풀로 관리하는 단계는,
    상기 배드 슈퍼 메모리 블록들 각각을 가리키는 슈퍼 블록 주소정보들에 대응하는 인덱스 형태의 설정값들을 상기 배드 블록 풀에 포함시키는 단계; 및
    상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록 및 배드 메모리 블록의 위치를 비트맵 형태의 위치정보들로 치환한 뒤 상기 설정값들 각각에 대응시켜 상기 배드 블록 풀에 포함시키는 단계를 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 재생 슈퍼 메모리 블록들로 관리하는 단계는,
    상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록의 위치를 상기 배드 블록 풀에 포함된 상기 위치정보들을 통해 확인하는 단계; 및
    상기 확인하는 단계에서 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 그룹화하여 다수의 설정값 테이블들을 생성하고, 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리하는 단계를 포함하는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 재생 슈퍼 메모리 블록들로 관리하는 단계에서 상기 설정값 테이블들을 생성한 후, 상기 배드 블록 풀에 포함된 상기 위치정보들을 삭제하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  15. 제13항에 있어서,
    상기 재생 슈퍼 메모리 블록들로 관리하는 단계에서 상기 설정값 테이블들을 생성한 후, 상기 배드 블록 풀에 포함된 상기 위치정보들을 유지시키는 단계를 더 포함하는 메모리 시스템의 동작방법.
  16. 제15항에 있어서,
    상기 재생 슈퍼 메모리 블록들로 관리하는 단계는,
    상기 유지시키는 단계 이후 상기 슈퍼 메모리 블록들 중 추가로 상기 배드 슈퍼 메모리 블록들에 포함되어야 하는 슈퍼 메모리 블록이 존재하는 경우, 상기 배드 슈퍼 메모리 블록들 각각에 포함된 정상 메모리 블록을 상기 배드 블록 풀의 상기 위치정보들을 통해 다시 확인하는 단계; 및
    상기 다시 확인하는 단계에서 다시 확인된 상기 위치정보들 각각에 대응하는 상기 설정값들을 상기 설정된 조건에 대응하는 형태로 다시 그룹화하여 상기 설정값 테이블들을 다시 생성하고, 다시 생성된 상기 설정값 테이블들 각각을 상기 재생 슈퍼 메모리 블록들로 관리하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  17. 제11항에 있어서,
    하나의 채널(channel)을 공유하여 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 경로(way)들에 각각 대응하며 상기 메모리 블록들을 각각 포함하는 다수의 플래인(plane)들; 및 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있는 다수의 채널(channel)들에 각각 대응하며 상기 플래인들을 각각 포함하는 다수의 메모리 다이(memory die)들이 상기 메모리 장치에 더 포함되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  18. 제17항에 있어서,
    상기 설정된 조건은,
    상기 메모리 다이들 중 어느 하나의 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 포함하는 메모리 시스템의 동작방법.
  19. 제17항에 있어서,
    상기 설정된 조건은,
    상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것과,
    상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 포함하는 메모리 시스템의 동작방법.
  20. 제17항에 있어서,
    상기 설정된 조건은,
    상기 메모리 다이들 중 제1 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록과, 상기 제1 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록과, 제2 메모리 다이의 제1 플래인에 포함된 임의의 하나의 메모리 블록, 및 상기 제2 메모리 다이의 제2 플래인에 포함된 임의의 하나의 메모리 블록을 그룹화하는 것을 포함하는 메모리 시스템의 동작방법.
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