KR20200042791A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 시퀀셜 프로그램이 가능한 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다. 본 발명의 일 측면에 따르면, 채널이 인터리빙이 가능한 복수의 다이를 포함하되, 다이는 각각 웨이 인터리빙이 가능한 복수의 플레인을 포함하고, 플레인은 각각 복수의 메모리 블록을 포함하는 메모리 장치 및 메모리 장치의 동작을 제어하는 컨트롤러를 포함하되, 컨트롤러는 복수의 메모리 블록 중 인터리빙 가능한 블록을 적어도 2이상을 포함하는 슈퍼 블록을 생성하고, 생성된 슈퍼 블록의 배드 블록 발생시 웨이 인터리빙 가능한 대체 블록 유무를 하여, 웨이 인터리빙 가능한 대체 블록이 없으면 채널 인터리빙 가능한 대체 블록으로 배드 블록을 대체하여 슈퍼 블록을 재 생성하며, 채널 인터리빙이 가능한 데이터 저장시 재 생성된 슈퍼 블록을 할당하여, 재 생성된 슈퍼 블록에 데이터를 저장하도록 메모리 장치를 제어하는 데이터 저장 장치가 제공된다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시예는 배드 블록이 발생하여 웨이 인터리빙이 불가한 상황에서도 데이터 저장 장치의 성능 저하를 경감할 수 있다.
본 발명의 일 측면에 따르면, 채널이 인터리빙이 가능한 복수의 다이를 포함하되, 다이는 각각 웨이 인터리빙이 가능한 복수의 플레인을 포함하고, 플레인은 각각 복수의 메모리 블록을 포함하는 메모리 장치 및 메모리 장치의 동작을 제어하는 컨트롤러를 포함하되, 컨트롤러는 복수의 메모리 블록 중 인터리빙 가능한 블록을 적어도 2이상을 포함하는 슈퍼 블록을 생성하고, 생성된 슈퍼 블록의 배드 블록 발생시 웨이 인터리빙 가능한 대체 블록 유무를 하여, 웨이 인터리빙 가능한 대체 블록이 없으면 채널 인터리빙 가능한 대체 블록으로 배드 블록을 대체하여 슈퍼 블록을 재 생성하며, 채널 인터리빙이 가능한 데이터 저장시 재 생성된 슈퍼 블록을 할당하여, 재 생성된 슈퍼 블록에 데이터를 저장하도록 메모리 장치를 제어하는 데이터 저장 장치가 제공된다.
본 발명의 일 측면에 따르면, 복수의 메모리 블록을 포함하는 메모리 장치와, 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법에 있어서, 컨트롤러가, 복수의 메모리 블록 중 인터리빙 가능한 블록을 적어도 2이상을 포함하는 슈퍼 블록을 생성하는 단계, 생성된 슈퍼 블록의 배드 블록 발생 여부를 확인하는 단계, 배드 블록 발생시 웨이 인터리빙 가능한 대체 블록 유무를 확인하는 단계, 웨이 인터리빙 가능한 대체 블록이 없으면, 채널 인터리빙 가능한 대체 블록으로 상기 배드 블록을 대체하여 슈퍼 블록을 재 생성하는 단계, 채널 인터리빙이 가능한 데이터 저장시 재 생성된 슈퍼 블록을 할당하는 단계 및 재 생성된 슈퍼 블록에 데이터를 저장하도록 메모리 장치를 제어하는 단계를 포함하는 데이터 처리 장치 동작 방법이 제공된다.
본 발명의 일 측면에 따르면, 웨이 인터리빙이 불가한 상황에서도 채널 인터리빙을 통해 데이터 저장 장치의 성능 저하를 경감시키는 것이 가능하게 된다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 예시적으로 나타낸 도면.
도 2는 도 1의 메모리를 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함된 데이터 저장 영역을 설명하기 위한 도면.
도 4는 본 발명의 일 실시예에 따른 FTL의 블록도를 도시한 도면.
도 5는 본 발명의 일 실시예에 따른 데이터 저장 장치 동작 방법의 흐름도.
도 6은 도 5에 도시된 방법의 구체적 예를 도시한 도면.
도 7은 본 발명의 일 실시예에 따른 채널 인터리빙이 가능한 데이터를 설명하기 위한 도면.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 9는 도 8의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(20)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드러플 레벨 셀(quadruple level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
메모리 셀 어레이는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트 장치로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치(20)의 프로토콜에 대응하여 호스트 장치(20)와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치(20)로부터 전송된 요청을 처리할 수 있다. 호스트 장치(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트 장치(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
도 2는 도 1의 메모리를 나타낸 도면이다.
도 2를 참조하면, 본 실시 예에 따른 메모리(230)는 플래시 변환 계층(flash translation layer, FTL)이 저장되는 제1 영역(R1), 호스트 장치(20)로부터 제공된 요청에 대응하는 커맨드를 큐잉하기 위한 커맨드 큐(CMDQ)로 사용되는 제2 영역(R2) 등을 포함할 수 있다. 그러나, 메모리(230)는 도 2에 도시된 영역들 외에 쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer)로 사용되는 영역, 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer)로 사용되는 영역, 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer)로 사용되는 영역 등과 같이 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
또한, 메모리(230)는 시스템 데이터 또는 메타 데이터 등이 저장되는 영역(도시하지 않음)을 포함할 수 있다. 도 1의 워크로드 패턴 정보(workload pattern information)(WLPI)는 메모리(230)의 시스템 데이터 또는 메타 데이터 등이 저장되는 영역 내에 저장될 수 있다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치(20)에 장치 호환성을 제공하기 위해서 플래시 변환 계층(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치(20)는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
메모리(230)의 제1 영역(R1)에 저장된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 각 모듈의 구동에 필요한 메타 데이터를 포함할 수 있다. 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 데이터 저장 장치(10)가 파워-온 되면 불휘발성 메모리 장치(100)의 시스템 영역으로부터 독출되어 메모리(230)의 제1 영역(R1)에 로드될 수 있다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함된 데이터 저장 영역을 설명하기 위한 도면이다.
도 3을 참조하면, 불휘발성 메모리 장치(100)는 컨트롤러(200)와 연결되는 채널을 공유하는 복수의 다이(Die)(310a, 310b)를 포함할 수 있으며, 각 다이는 채널과 연결되는 웨이(way)(311)를 공유하는 다수의 플레인(plain)(312a, 312b)를 포함할 수 있고, 각 플레인은 복수의 페이지를 포함할 수 있다. 여기서, 페이지는 데이터를 읽거나 쓰는 최소 단위의 저장 영역을 의미할 수 있다. 또한, 소거 동작이 일괄적으로 이뤄지는 복수의 페이지 단위를 블록이라 하며, 하나로 관리되는 복수의 블록 단위를 슈퍼 블록이라고 한다. 따라서, 불휘발성 메모리 장치(100)에서 데이터 저장 영역은, 다이, 플레인, 슈퍼 블록, 블록, 페이지 등을 의미할 수 있으나, 이하 별도의 언급이 없는 한 데이터 저장 영역은 페이지를 의미하는 것을 예시로 설명한다.
도 4는 본 발명의 일 실시예에 따른 FTL의 블록도이다.
도 4를 참조하고, 일 실시예에 따른 FTL은 대체 블록 관리 모듈(410), 슈퍼 블록 관리 모듈(420), 인터리빙 데이터 판단 모듈(430) 및 제어 신호 생성 모듈(440)을 포함할 수 있다.
대체 블록 관리 모듈(410)은 대체 블록을 관리한다. 구체적 예로, 대체 블록 관리 모듈(410)은 배드 블록으로 판단된 메모리 블록을 대체하기 위한 메모리 블록인 대체 블록을 관리할 수 있다. 여기서, 대체 블록은 각 플레인 마다 존재할 수 있으며, 사용자의 접근이 제한될 수 있다.
일 실시예에, 대체 블록 관리 모듈(410)은 대체 블록의 주소 리스트를 저장할 수 있다.
슈퍼 블록 관리 모듈(420)은, 복수의 메모리 블록을 포함하는 슈퍼 블록을 관리할 수 있다. 구체적 예로, 슈퍼 블록 관리 모듈(420)은 메모리 장치(100)에 포함된 복수의 메모리 블록 중 적어도 2이상의 메모리 블록을 그룹으로 관리하기 위한 슈퍼 블록을 생성할 수 있다. 여기서, 슈퍼 블록은 메모리 장치(100) 내에서 읽기 동작이 수행되는 단위를 의미할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(420)은 적어도 2이상의 메모리 블록의 주소를 맵핑함으로써, 슈퍼 블록을 생성할 수 있다.
또한, 슈퍼 블록 관리 모듈(420)은 슈퍼 블록을 재 생성할 수 있다. 구체적 예로, 슈퍼 블록 관리 모듈(420)은 슈퍼 블록에 포함된 메모리 블록이 배드 블록인지 여부를 확인할 수 있다. 슈퍼 블록 관리 모듈(420)은 배드 블록이 확인되면, 해당 메모리 블록을 대체하기 위한 대체 블록을 대체 블록 관리 모듈(410)에 요청할 수 있다. 슈퍼 블록 관리 모듈(420)은 배드 블록으로 확인된 메모리 블록이 포함된 플레인에 가용한 대체 블록이 존재하는 경우, 해당 대체 블록으로 배드 블록으로 확인된 메모리 블록을 대체하여 슈퍼 블록을 재 생성할 수 있다. 또한, 슈퍼 블록 관리 모듈(420)은, 배드 블록으로 확인된 메모리 블록이 포함된 플레인에 대체 블록이 존재하지 않으면, 다른 플레인에 포함된 대체 블록으로 배드 블록으로 확인된 메모리 블록을 대체하여 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(420)은 웨이 인터리빙이 가능한 대체 블록이 존재하지 않는 경우에 한하여, 채널 인터리빙이 가능한 대체 블록으로 배드 블록으로 확인된 메모리 블록을 대체하여 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(420)은 배드 블록으로 확인된 메모리 블록의 주소를 대체 블록의 주소로 대체함으로써, 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 슈퍼 블록 관리 모듈(420)은 채널 인터리빙이 가능한 대체 블록으로 배드 블록으로 확인된 메모리 블록을 대체하는 경우, 배드 블록으로 확인된 메모리 블록이 존재하는 다이와 상이한 다이에 존재하는 대체 블록을 우선 적용하여 슈퍼 블록을 재 생성할 수 있다.
인터리빙 데이터 판단 모듈(430)은 재 생성된 슈퍼 블록의 할당 여부를 판단할 수 있다. 구체적 예로, 인터리빙 데이터 판단 모듈(430)은, 웨이 인터리빙이 가능한 대체 블록이 존재하지 않아 채널 인터리빙이 가능한 대체블록으로 슈퍼 블록을 재 생성한 경우, 채널 인터리빙을 통해 웨이 인터리빙의 효과를 얻을 수 있는 크기의 데이터 저장시, 재 생성된 슈퍼 블록을 할당할 수 있다.
일 실시예에서, 재 생성된 슈퍼 블록이 N개의 메모리 블록을 포함하고, 이중 M개의 메모리 블록이 채널 인터리빙만 가능한 메모리 블록인 경우, N-M개의 메모리 블록에 저장될 수 있는 크기의 데이터를 메모리 장치(100)에 저장하고자 하는 경우, 인터리빙 데이터 판단 모듈(430)은 재 생성된 슈퍼 블록을 할당할 수 있다.
제어 신호 생성 모듈(440)은 데이터를 할당된 재 생성 슈퍼 블록에 저장하도록 데이터 저장 장치(10)를 제어하는 제어 신호를 생성할 수 있다. 이때, 컨트롤러, 메모리 장치(100) 등은 생성된 제어 신호에 따라 데이터를 할당된 재 생성 슈퍼 블록에 저장하는 동작을 수행할 수 있다.
상기 FTL의 블록도는 펌웨어을 기능적으로 표현한 것이나, 별도의 회로 등의 하드웨어로 구성될 수 있음은 자명히다.
도 5는 본 발명의 일 실시예에 따른 데이터 저장 장치(10) 동작 방법의 흐름도이다.
이하, 상기 방법은 도 1에 도시된 데이터 저장 장치(10)에 의해 수행되는 것을 예시로 설명하는 바, 데이터 저장 장치(10)에 관한 설명이 상기 방법에 까지 확장됨은 자명하다.
도 5를 참조하면, 단계 S510에서 슈퍼 블록이 생성된다. 구체적 예로, 데이터 저장 장치(10)는 메모리 장치(100)에 포함된 복수의 메모리 블록 중 적어도 2이상의 블록을 포함하는 슈퍼 블록을 생성할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 웨이 인터리빙이 가능하도록 슈퍼 블록을 생성할 수 있다. 예를 들어, 데이터 저장 장치(10)는 각각 상이한 플레인에 포함된 메모리 블록을 적어도 2이상 포함하는 슈퍼 블록을 생성할 수 있다.
단계 S520에서, 배드 블록이 발생한다. 구체적 예로, 데이터 저장 장치(10)는 슈퍼 블록에 포함된 메모리 블록에 대한 쓰기 동작을 모니터링하고, 쓰기 동작 페일이 발생하는 메모리 블록을 배드 블록으로 판단할 수 있다.
단계 S530에서, 슈퍼 블록이 재 생성된다. 구체적 예로, 데이터 저장 장치(10)는 슈퍼 블록에 포함된 메모리 블록 중 배드 블록으로 판단된 메모리 블록을 대체 블록으로 대체함으로써, 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 대체 블록 중 인터리빙이 가능한 메모리 블록이 존재하면, 인터리빙 가능한 대체 블록을 우선적으로 적용하여 슈퍼 블록을 재 생성할 수 있다. 예를 들어, 데이터 저장 장치(10)는 배드 블록으로 판단된 메모리 블록이 포함된 플레인에 대체 블록이 존재하면, 해당 대체 블록으로 배드 블록으로 판단된 메모리 블록을 대체함으로써, 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 인터리빙이 가능한 대체 블록이 존재하지 않는 경우, 채널 인터리빙이 가능한 대체 블록으로 배드 블록으로 판단된 메모리 블록을 대체함으로써, 슈퍼 블록을 재 생성할 수 있다. 예를 들어, 데이터 저장 장치(10)는 배드 블록으로 판단됨 메모리 블록이 포함된 플레인에 대체 블록이 존재하지 않고, 다른 플레인에 대체 블록이 존재하는 경우 해당 대체 블록으로 배드 블록으로 판단된 메모리 블록을 대체함으로써, 슈퍼 블록을 재 생성할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 채널 인터리빙만 가능한 대체 블록이 존재하는 경우, 배드 블록으로 판단된 메모리 블록이 포함된 다이와 상이한 다이에 존재하는 대체 블록을 우선적으로 적용하여, 슈퍼 블록을 재 생성할 수 있다.
단계 S540에서, 재 생성된 슈퍼 블록에 데이터가 저장된다. 구체적 예로, 데이터 저장 장치(10)는 재 생성된 슈퍼 블록이 N 개의 메모리 블록을 포함하고, 이중 M 개의 메모리 블록이 웨이 인터리빙이 불가한 경우, N-M개의 메모리 블록에 저장될 있는 크기를 갖는 데이터를 재 생성된 슈퍼 블록에 저장할 수 있다.
도 6은 도 5에 도시된 데이터 저장 장치(10) 동작 방법의 구체적 예를 도시한 도면이다.
도 6을 참조하면, 단계 S610에서 슈퍼 블록이 생성된다. 구체적 예로, 데이터 저장 장치(10)는 웨이 인터리빙이 가능하도록 메모리 장치(100)에 포함된 복수의 메모리 블록 중 적어도 2 이상의 메모리 블록을 포함하는 슈퍼 블록을 생성할 수 있다.
단계 S620에서, 배드 블록이 발생한다. 구체적 예로, 데이터 저장 장치(10)는 생성된 슈퍼 블록에 포함된 메모리 블록에 대한 쓰기 동작을 모니터링하여, 쓰기 동작 페일이 발생하는 메모리 블록을 배드 블록으로 판단할 수 있다.
단계 S630에서, 웨이 인터리빙 가능 대체 블록 존부가 확인된다. 구체적 예로, 데이터 저장 장치(10)는 배드 블록으로 판단된 메모리 블록을 대체하기 위한 대체 블록 중 웨이 인터리빙이 가능한 대체 블록, 채널 인터리빙이 가능한 블록 등의 존부를 확인할 수 있다.
단계 S640에서, 채널 인터리빙이 가능한 슈퍼 블록이 재 생성된다. 구체적 예로, 데이터 저장 장치(10)는 웨이 인터리빙이 가능한 대체 블록이 존재하지 않으면, 채널 인터리빙이 가능한 대체 블록으로 배드 블록으로 판단된 메모리 블록을 대체함으로써, 슈퍼 블록을 재 생성할 수 있다.
단계 S650에서, 쓰기 커맨드가 수신된다. 구체적 예로, 데이터 저장 장치(10)는 호스트로부터 쓰기 커맨드 및 데이터를 수신할 수 있다.
단계 S660에서, 채널 인터리빙 가능 데이터 여부가 판단된다. 구체적 예로, 데이터 저장 장치(10)는 호스트로부터 수신된 데이터가 재 생성된 슈퍼 블록에 저장시 채널 인터리빙이 가능한지 여부를 확인할 수 있다.
단계 S670에서, 데이터가 저장된다. 구체적 예로, 데이터 저장 장치(10)는 호스트로부터 수신된 데이터를 재 생성된 슈퍼 블록에 저장할 수 있다.
단계 S680에서, 웨이 인터리빙이 가능한 슈퍼 블록이 재 생성된다. 구체적 예로, 데이터 저장 장치(10)는 웨이 인터리빙이 가능한 대체 블록이 존재하는 경우, 웨이 인터리빙이 가능한 대체 블록으로 배드 블록으로 판단된 메모리 블록을 대체함으로써, 슈퍼 블록을 재 생성할 수 있다.
단계 S690에서, 쓰기 데이터가 수신된다. 구체적 예로, 데이터 저장 장치(10)는 호스트로부터 쓰기 커맨드 및 데이터를 수신할 수 있다. 이후, 단계 S670에 따라 수신된 데이터를 재 생성된 슈퍼 블록에 저장할 수 있다.
도 7은 본 발명의 일 실시예에 따른 채널 인터리빙이 가능한 데이터를 설명하기 위한 도면이다.
도 7을 참조하면, 채널 인터리빙이 가능한 두 개의 다이(Die_0, Die_1)이 도시되어 있으며, 각 다이는 각각 4개의 블록(BLK_0~3)을 포함하는 2개의 플레인(Plane_0~1)을 포하며, 각 플레인은 웨이 인터리빙이 가능하다. 또한, 각각 웨이 인터리빙이 가능한 메모리 블록으로 구성되는 3개의 슈퍼 블록(Super BLK_0~2) 및 4개의 대체 블록(각 플레인의 BLK_3)이 도시되어 있으며, 다이 0(Die_0)의 플레인 1(Plane_1)에 포함된 메모리 블록 1(BLK_1) 및 메모리 블록 3(BLK_3)은 배드 블록으로 판단된 것을 가정한다.
데이터 저장 장치(10)는 슈퍼 블록 1(Super Block_1)에 포함된 메모리 블록 중 배드 블록으로 판단된 다이 0(Die_0)의 플레인 1(Plane_1)에 포함된 메모리 블록 1(BLK_1)을 다이 1(Die_1)의 플레인 0(Plane_0)에 포함된 블록 3(BLk_3)으로 대체함으로써, 슈퍼 블록을 재 생성할 수 있다. 이때, 슈퍼 블록 1(Super Block_0)에 데이터를 저장하는 경우, 다이 0(Die_0)의 플레인 1(Plane_1)에 포함된 블록1(BLK_1)과 다이 1(Die_1)의 플레인 0(Plane_0)에 포함된 블록 3(BLK_3)은 웨이를 공유하진 않으나 채널을 공유하므로 채널 인터리빙이 가능하게 된다. 따라서, 두 개의 블록에 저장될 수 있는 데이터를 슈퍼 블록 1(Super Block_1)에 저장하는 경우에는 채널 인터리빙을 통해, 웨이 인터리빙에 따른 효과와 유사한 효과를 얻는 것이 가능하게 된다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 9는 도 8의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 9의 데이터 저장 장치(2200), 도 10의 데이터 저장 장치(3200) 및 도 111의 데이터 저장 장치(4200)로 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 12을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
0: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (15)

  1. 채널이 인터리빙이 가능한 복수의 다이를 포함하되, 상기 다이는 각각 웨이 인터리빙이 가능한 복수의 플레인을 포함하고, 상기 플레인은 각각 복수의 메모리 블록을 포함하는 메모리 장치 및
    상기 메모리 장치의 동작을 제어하는 컨트롤러를 포함하되,
    상기 컨트롤러는,
    상기 복수의 메모리 블록 중 인터리빙 가능한 블록을 적어도 2이상을 포함하는 슈퍼 블록을 생성하고, 생성된 슈퍼 블록의 배드 블록 발생시 웨이 인터리빙 가능한 대체 블록 유무를 하여, 웨이 인터리빙 가능한 대체 블록이 없으면 채널 인터리빙 가능한 대체 블록으로 상기 배드 블록을 대체하여 상기 슈퍼 블록을 재 생성하며,
    채널 인터리빙이 가능한 데이터 저장시 재 생성된 슈퍼 블록을 할당하여, 상기 재 생성된 슈퍼 블록에 상기 데이터를 저장하도록 상기 메모리 장치를 제어하는
    데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는,
    서로 상이한 플레인에 포함된 메모리 블록을 기반으로 상기 슈퍼 블록을 생성하는 것을 특징으로 하는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 생성된 슈퍼 블록에 포함된 메모리 블록 중 쓰기 동작 실패가 발생하는 메모리 블록이 발생한 경우, 상기 배드 블록이 발생한 것으로 판단하는 것을 특징으로 하는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 배드 블록인 메모리 블록이 포함된 플레인에 대체 블록이 존재하면, 웨이 인터리빙이 가능한 블록이 존재하는 것으로 판단하는 것을 특징으로 하는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 생성된 슈퍼 블록에 포함된 메모리 블록 중 배드 블록으로 확인되지 않은 메모리 블록이 포함된 플레인에 대체 블록이 존재하면, 채널 인터리빙이 가능한 블록이 존재하는 것으로 판단하는 것을 특징으로 하는 데이터 저장 장치.
  6. 제 5 항에 있어서,
    상기 컨트롤러는,
    상기 채널 인터리빙이 가능한 블록 중 상기 배드 블록으로 확인된 메모리 블록이 포함된 다이와 상이한 다이에 존재하는 대체 블록을 우선적으로 적용하여 상기 슈퍼 블록을 재 설정하는 것을 특징으로 하는 데이터 저장 장치.
  7. 제 2 항에 있어서,
    상기 컨트롤러는,
    상기 재 생성된 슈퍼 블록이 N 개의 메모리 블록을 포함하고, 상기 N 개의 메모리 블록 중 M 개의 메모리 블록이 채널 인터리빙이 가능한 메모리 블록인 경우,
    N-M개의 메모리 블록에 저장될 수 있는 크기의 데이터 저장시 상기 재 생성된 슈퍼 블록을 할당하는 것을 특징으로 하는 데이터 저장 장치.
  8. 복수의 메모리 블록을 포함하는 메모리 장치와, 상기 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법에 있어서,
    상기 컨트롤러가, 상기 복수의 메모리 블록 중 인터리빙 가능한 블록을 적어도 2이상을 포함하는 슈퍼 블록을 생성하는 단계;
    상기 컨트롤러가, 생성된 슈퍼 블록의 배드 블록 발생 여부를 확인하는 단계;
    상기 컨트롤러가, 배드 블록 발생시 웨이 인터리빙 가능한 대체 블록 유무를 확인하는 단계;
    상기 컨트롤러가, 웨이 인터리빙 가능한 대체 블록이 없으면, 채널 인터리빙 가능한 대체 블록으로 상기 배드 블록을 대체하여 상기 슈퍼 블록을 재 생성하는 단계;
    상기 컨트롤러가, 채널 인터리빙이 가능한 데이터 저장시 재 생성된 슈퍼 블록을 할당하는 단계 및
    상기 컨트롤러가, 상기 재 생성된 슈퍼 블록에 상기 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계
    를 포함하는 데이터 처리 장치 동작 방법.
  9. 제 8 항에 있어서,
    상기 메모리 장치는,
    상기 컨트롤러와 연결된 채널을 공유하는 복수의 다이를 포함하고,
    상기 각 다이는,
    상기 채널과 연결되는 웨이를 공유하는 복수의 플레인을 포함하되,
    상기 각 플레인은,
    사용자의 접근이 제한된 메모리 블록인 대체 블록을 적어도 하나 포함하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  10. 제 9항에 있어서,
    상기 슈퍼 블록을 생성하는 단계는,
    상기 생성된 슈퍼 블록에 포함된 각 메모리 블록이 서로 상이한 플레인에 위치하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  11. 제 9 항에 있어서,
    상기 배드 블록 발생 여부를 확인하는 단계는,
    상기 생성된 슈퍼 블록에 포함된 메모리 블록 중 쓰기 동작 실패가 발생하는 메모리 블록을 배드 블록으로 판단하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  12. 제 9 항에 있어서,
    상기 대체 블록 유무를 확인하는 단계는,
    상기 배드 블록으로 확인된 메모리 블록이 포함된 플레인에 대체 블록이 존재하면, 웨이 인터리빙이 가능한 블록이 존재하는 것으로 판단하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  13. 제 9 항에 있어서,
    상기 대체 블록 유무를 확인하는 단계는,
    상기 생성된 슈퍼 블록에 포함된 메모리 블록 중 배드 블록으로 확인되지 않은 메모리 블록이 포함된 플레인에 대체 블록이 존재하면, 채널 인터리빙이 가능한 블록이 존재하는 것으로 판단하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  14. 제 13 항에 있어서,
    상기 슈퍼 블록을 재 생성하는 단계는,
    상기 채널 인터리빙이 가능한 블록 중 상기 배드 블록으로 확인된 메모리 블록이 포함된 다이와 상이한 다이에 존재하는 대체 블록을 우선적으로 적용하여 상기 슈퍼 블록을 재 생성하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
  15. 제 9 항에 있어서,
    상기 재 생성된 슈퍼 블록을 할당하는 단계는,
    상기 재 생성된 슈퍼 블록이 N 개의 메모리 블록을 포함하고, 상기 N 개의 메모리 블록 중 M 개의 메모리 블록이 채널 인터리빙이 가능한 메모리 블록인 경우,
    N-M개의 메모리 블록에 저장될 수 있는 크기의 데이터 저장시 상기 재 생성된 슈퍼 블록을 할당하는 것을 특징으로 하는 데이터 저장 장치 동작 방법.
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* Cited by examiner, † Cited by third party
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KR20210017481A (ko) * 2019-08-08 2021-02-17 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법
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US20210055878A1 (en) * 2019-08-20 2021-02-25 Micron Technology, Inc. Data compaction within the same plane of a memory component
US11281578B2 (en) 2019-08-20 2022-03-22 Micron Technology, Inc. Garbage collection in a memory sub-system during a low battery state
US11281392B2 (en) 2019-08-28 2022-03-22 Micron Technology, Inc. Garbage collection in a memory component using an adjusted parameter

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050144516A1 (en) * 2003-12-30 2005-06-30 Gonzalez Carlos J. Adaptive deterministic grouping of blocks into multi-block units
JP5404483B2 (ja) * 2010-03-17 2014-01-29 株式会社東芝 メモリシステム
JP2016042401A (ja) * 2014-08-19 2016-03-31 ソニー株式会社 情報処理装置および方法、記録媒体、並びにプログラム
KR20180026876A (ko) * 2016-09-05 2018-03-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법

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