KR20190023196A - 데이터 저장 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 제1 데이터 버퍼들에 대한 제1 인덱스 정보들이 저장된 제1 인덱스 저장부 및 제2 데이터 버퍼들에 대한 제2 인덱스 정보들이 저장된 제2 인덱스 저장부를 포함하는 휘발성 메모리; 상기 휘발성 메모리의 상기 제1 인덱스 저장부에 액세스하여 상기 제1 데이터 버퍼들에 대한 할당 및 해제를 수행하는 제1 CPU; 및 상기 휘발성 메모리의 상기 제2 인덱스 저장부에 액세스하여 상기 제2 데이터 버퍼들에 대한 할당 및 해제를 수행하는 제2 CPU를 포함한다.

Description

데이터 저장 장치 {Data storage device}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 동작 속도가 향상된 데이터 저장 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 제1 데이터 버퍼들에 대한 제1 인덱스 정보들이 저장된 제1 인덱스 저장부 및 제2 데이터 버퍼들에 대한 제2 인덱스 정보들이 저장된 제2 인덱스 저장부를 포함하는 휘발성 메모리; 상기 휘발성 메모리의 상기 제1 인덱스 저장부에 액세스하여 상기 제1 데이터 버퍼들에 대한 할당 및 해제를 수행하는 제1 CPU; 및 상기 휘발성 메모리의 상기 제2 인덱스 저장부에 액세스하여 상기 제2 데이터 버퍼들에 대한 할당 및 해제를 수행하는 제2 CPU를 포함한다.
본 실시 예들에 따르면, 컨트롤러 내의 복수의 CPU들이 버퍼 메모리에 대한 할당 및 할당 해제를 동시에 수행할 수 있다.
이에 따라, 호스트 장치로부터 요청된 동작에 대한 처리 속도가 향상되어 결과적으로 데이터 저장 장치의 성능이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 예시적으로 도시한 블록도이다.
도 3은 도 1의 램의 구성을 예시적으로 도시한 도면이다.
도 4는 램에 저장된 인덱스 정보들과 버퍼 메모리의 데이터 버퍼들과의 관계를 예시적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따라 컨트롤러에서 라이트 동작 시 버퍼를 할당하고 해제하는 과정을 도시한 도면이다.
도 6은 본 발명의 실시 예에 따라 컨트롤러에서 리드 동작 시 버퍼를 할당하고 해제하는 과정을 도시한 도면이다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이고, 도 2는 도 1의 컨트롤러의 구성을 예시적으로 도시한 블록도이고, 도 3은 도 1의 램의 구성을 예시적으로 도시한 도면이고, 도 4는 램에 저장된 인덱스 정보들과 버퍼 메모리의 데이터 버퍼들과의 관계를 예시적으로 도시한 도면이다.
본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음) 로부터의 액세스 요청에 응답하여 데이터를 기록하거나 독출하는 메모리 동작을 수행할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
도 2를 참조하면, 컨트롤러(200)는 호스트 인터페이스(210), 호스트 CPU(220), 버퍼 메모리(230), 휘발성 메모리(240), 플래시 변환 계층(FTL) CPU(250), 및 메모리 인터페이스(260)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치(host)의 프로토콜에 대응하여 호스트 장치(host)와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치(host)와 통신할 수 있다.
호스트 CPU(220)는 호스트 장치(host)와의 인터페이스에 관련된 제반 동작들을 처리하도록 구성될 수 있다. 예를 들어, 호스트 CPU(220)는 호스트 인터페이스(210)를 통해 호스트 장치(host)로부터 수신된 라이트 요청 또는 리드 요청과 같은 요청(request, RQ)들 및 논리 어드레스(logical block address, LBA)를 FTL CPU(250)로 제공할 수 있다.
호스트 CPU(220)는 버퍼 메모리(230)의 데이터 버퍼를 할당하고, 할당된 데이터 버퍼에 호스트 장치(host)로부터 수신된 데이터(DATA)를 임시 저장할 수 있다. 불휘발성 메모리 장치(100)에 호스트 장치(host)로부터 수신된 데이터(DATA)의 저장되면, 호스트 CPU(220)는 할당된 데이터 버퍼를 해제할 수 있다. 또한, 호스트 CPU(220)는 FTL CPU(250)로부터 제공된 인덱스 정보에 대응하는 데이터 버퍼에 임시 저장된 리드 데이터를 호스트 장치(host)로 전달할 수 있다.
버퍼 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 라이트 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 리드 데이터를 임시 저장하도록 구성될 수 있다. 버퍼 메모리(230)는 캐시, ROM, PROM, EPROM, EEPROM, PRAM, 플래시 메모리, SRAM, 또는 DRAM 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 버퍼 메모리(230)는 도 4에 도시된 바와 같이 복수의 데이터 버퍼들(DBH11 ~ DBHmn 및 DBF11 ~ DBFmn)을 포함할 수 있다.
휘발성 메모리(240)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 휘발성 메모리(240)는 호스트 CPU(220) 및 FTL CPU(250)에 의해 액세스될 수 있다.
도 3을 참조하면, 본 실시 예에서 휘발성 메모리(240)는 버퍼 메모리(230)의 데이터 버퍼들에 대한 인덱스 정보들이 저장된 인덱스 저장부(241) 및 호스트 CPU(220)와 FTL CPU(250)로부터 전송되는 동작 완료 신호(operation done signal, ODS)가 큐잉되는 버퍼 해제 큐(buffer release queue)(245)를 포함할 수 있다. 도 3에서는 휘발성 메모리(240)에 인덱스 저장부(241) 및 버퍼 해제 큐(245)만이 포함되는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니다.
휘발성 메모리(240)는 호스트 CPU(220)의 전용 액세스 영역 및 FTL CPU(250)의 전용 액세스 영역으로 분리될 수 있다. 예를 들어, 휘발성 메모리(240)의 인덱스 저장부(241)는 호스트 CPU(220)가 액세스할 수 있는 제1 인덱스 저장부(HR) 및 FTL CPU(250)가 액세스할 수 있는 제2 인덱스 저장부(FR)를 포함할 수 있다. 호스트 CPU(220)는 휘발성 메모리(240)의 제1 인덱스 저장부(HR)만을 액세스할 수 있고, FTL CPU(250)는 휘발성 메모리(240)의 제2 인덱스 저장부(FR)만을 액세스할 수 있다. 제1 인덱스 저장부(HR)와 제2 인덱스 저장부(FR)는 논리적으로 분리된 것이며, 물리적으로 분리된 것은 아니다.
도 4에 도시된 바와 같이, 제1 인덱스 저장부(HR) 및 제2 인덱스 저장부(FR)에는 각각 대응하는 버퍼 메모리(230)의 데이터 버퍼를 나타내는 인덱스 정보들(IH11 ~ IHmn 및 IF11 ~ IFmn)이 저장될 수 있다. 예를 들어, 제1 인덱스 저장부(HR)에 저장된 인덱스 정보들(IH11 ~ IHmn) 중 ‘IH11’는 버퍼 메모리(230)에 포함된 복수의 데이터 버퍼들(DBH11 ~ DBHmn 및 DBF11 ~ DBFmn) 중 데이터 버퍼‘DBH11’를 나타내는 인덱스 정보일 수 있다.
버퍼 메모리(230)에 포함된 복수의 데이터 버퍼들(DBH11 ~ DBHmn 및 DBF11 ~ DBFmn)은 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송되는 라이트 데이터들이 임시 저장되는 라이트 데이터 버퍼들(DBH11 ~ DBHmn) 및 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송되는 리드 데이터들이 임시 저장되는 리드 데이터 버퍼들(DBF11 ~ DBFmn)로 분리되도록 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다. 이때, 라이트 데이터 버퍼들(DBH11 ~ DBHmn)과 리드 데이터 버퍼들(DBF11 ~ DBFmn) 역시 논리적으로 분리된 것이며, 물리적으로 분리된 것은 아니다.
도 4에서는 제1 인덱스 저장부(HR)에 저장된 제1 인덱스 정보들(IH11 ~ IHmn)이 버퍼 메모리(230)의 라이트 데이터 버퍼들(DBH11 ~ DBHmn)과 일대일로 매칭되고, 제2 인덱스 저장부(FR)에 저장된 제2 인덱스 정보들(IF11 ~ IFmn)이 버퍼 메모리(230)의 리드 데이터 버퍼들(DBF11 ~ DBFmn)과 일대일로 매칭되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 제1 및 제2 인덱스 정보들(IH11 ~ IHmn 및 IF11 ~ IFmn)과 라이트 및 리드 데이터 버퍼들(DBH11 ~ DBHmn 및 DBF11 ~ DBFmn)이 일대일로 매칭되지 않을 수 있음은 물론이다.
휘발성 메모리(240)의 버퍼 해제 큐(245)는 호스트 버퍼 해제 큐(HBRQ) 및 FLT 버퍼 해제 큐(FBRQ)를 포함할 수 있다.
호스트 버퍼 해제 큐(HBRQ)는 FTL CPU(250)로부터 전송되는 동작 완료 신호(operation done signal, ODS)를 큐잉하고, 큐잉된 동작 완료 신호(ODS)를 호스트 CPU(220)로 제공하도록 구성될 수 있다. FLT 버퍼 해제 큐(FBRQ)는 호스트 CPU(220)로부터 전송되는 동작 완료 신호(operation done signal, ODS)를 큐잉하고, 큐잉된 동작 완료 신호(ODS)를 FTL CPU(250)로 제공하도록 구성될 수 있다. 호스트 버퍼 해제 큐(HBRQ) 및 FLT 버퍼 해제 큐(FBRQ)는 링 큐(ring queue)로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다. 링 큐(ring queue)의 구체적인 구조 및 동작은 당 기술 분야에서 공지된 기술에 해당하므로, 이에 대한 상세한 설명은 생략한다.
본 실시 예에서, 동작 완료 신호(ODS)는 호스트 CPU(220)(또는 FTL CPU(250))로부터 제공된 인덱스 정보에 대응하는 데이터 버퍼에 저장된 라이트 데이터(또는 리드 데이터)를 불휘발성 메모리 장치(100)(또는 호스트 장치)로 전달하는 동작을 완료하였음을 알리는 상태 정보일 수 있다. 즉, 호스트 CPU(220)(또는 FTL CPU(250))가 FLT 버퍼 해제 큐(FBRQ)(또는 호스트 버퍼 해제 큐(HBRQ))에 동작 완료 신호(ODS)를 전송하는 것은 FTL CPU(250)(또는 호스트 CPU(220))에 의해 할당된 데이터 버퍼의 할당 해제를 요청하는 신호를 전송하는 것으로 이해될 수 있다.
호스트 장치로부터의 라이트 요청 및 리드 요청을 처리할 때 호스트 CPU(220) 및 FTL CPU(250)가 버퍼 메모리(230)의 데이터 버퍼를 할당 및 할당 해제하는 동작에 대해서는 이후 도 5 및 도 6을 참조하여 상세하게 설명할 것이다.
플래시 변환 계층(FTL) CPU(250)는 불휘발성 메모리 장치(100)와의 인터페이스에 관련된 제반 동작들을 처리하도록 구성될 수 있다. 예를 들어, 플래시 변환 계층(FTL) CPU(250)는 호스트 CPU(220)로부터 제공된 라이트 요청 및 리드 요청과 같은 요청(RQ)들에 근거하여 라이트 커맨드 및 리드 커맨드와 같은 커맨드(CMD)를 생성하고, 생성된 커맨드(CMD)를 불휘발성 메모리 장치(100)로 제공할 수 있다. 또한, FTL CPU(250)는 호스트 CPU(220)로부터 제공된 논리 어드레스(LBA)를 대응하는 물리 어드레스(physical block address, PBA)로 변환하고, 변환된 물리 어드레스(PBA)를 불휘발성 메모리 장치(100)로 제공할 수 있다.
FTL CPU(250)는 버퍼 메모리(230)의 데이터 버퍼를 할당 받고, 해당 데이터 버퍼에 불휘발성 메모리 장치(100)로부터 독출된 데이터(DATA)를 임시 저장할 수 있다. 호스트 CPU(220)에 의해 해당 데이터(DATA)가 호스트 장치로 전달되면 FTL CPU(250)는 할당된 데이터 버퍼를 해제할 수 있다. 또한, FTL CPU(250)는 호스트 CPU(220)로부터 제공된 인덱스 정보에 대응하는 데이터 버퍼에 임시 저장된 라이트 데이터를 불휘발성 메모리 장치(100)로 전달할 수 있다.
메모리 인터페이스(260)은 컨트롤러(200)와 불휘발성 메모리 장치(100) 사이의 물리적 연결을 제공할 수 있다. 예를 들어, 커맨드, 어드레스 및 데이터 등이 메모리 인터페이스(260)를 통해 컨트롤러(200)와 불휘발성 메모리 장치(100) 사이에서 송수신될 수 있다.
도 5는 라이트 동작 시 버퍼를 할당하고 해제하는 과정을 도시한 도면이다.
도 5를 참조하면, 호스트 장치로부터 라이트 요청(WRQ), 라이트할 논리 어드레스(LBA) 및 라이트 데이터(DATA)가 수신되면(①), 호스트 CPU(220)는 휘발성 메모리(240)의 인덱스 저장부(241)의 제1 인덱스 저장부(HR)에 액세스하여 버퍼 메모리(230)에서 라이트 데이터(DATA)를 임시 저장할 제1 데이터 버퍼(DBH)를 할당할 수 있다(②). 이후, 호스트 CPU(220)는 할당된 제1 데이터 버퍼(DBH)에 라이트 데이터(DATA)를 임시 저장하고(③), 아울러 호스트 장치로부터 수신된 라이트 요청(WRQ), 라이트할 논리 어드레스(LBA), 및 할당된 제1 데이터 버퍼(DBH)에 대응하는 제1 인덱스 정보(Index)를 FTL CPU(250)로 전송할 수 있다(③).
FTL CPU(250)는 라이트 요청(WRQ)에 근거하여 불휘발성 메모리 장치(100)로 제공할 라이트 커맨드(WCMD)를 생성하고, 라이트할 논리 어드레스(LBA)를 대응하는 물리 어드레스(PBA)로 변환하고, 제1 인덱스 정보(Index)에 대응하는 제1 데이터 버퍼(DBH)로부터 라이트 데이터(DATA)를 페치할 수 있다(④). 이후, FTL CPU(250)는 라이트 커맨드(WCMD), 물리 어드레스(PBA) 및 라이트 데이터(DATA)를 불휘발성 메모리 장치(100)로 제공할 수 있다(⑤).
FTL CPU(250)는 불휘발성 메모리 장치(100)로부터 라이트 동작이 완료되었음을 나타내는 상태 정보가 수신되면, 휘발성 메모리(240)의 호스트 버퍼 해제 큐(HBRQ)로 동작 완료 신호(ODS)를 전송할 수 있다(⑥).
호스트 버퍼 해제 큐(HBRQ)로부터 동작 완료 신호(ODS)가 제공되면(⑦), 호스트 CPU(220)는 앞서 할당된 제1 데이터 버퍼(DBH)에 대한 할당 해제를 수행할 수 있다(⑧).
도 6은 리드 동작 시 버퍼를 할당하고 해제하는 과정을 도시한 도면이다.
도 6을 참조하면, 호스트 장치로부터 리드 요청(RRQ) 및 리드할 논리 어드레스(LBA)가 수신되면(①), 호스트 CPU(220)는 호스트 장치로부터 수신된 리드 요청(RRQ) 및 리드할 논리 어드레스(LBA)를 FTL CPU(250)로 전송할 수 있다(②).
FTL CPU(250)는 리드 요청(RRQ)에 근거하여 불휘발성 메모리 장치(100)로 제공할 리드 커맨드(RCMD)를 생성하고, 리드할 논리 어드레스(LBA)를 대응하는 물리 어드레스(PBA)로 변환하고, 리드 커맨드(RCMD) 및 리드할 물리 어드레스(PBA)를 불휘발성 메모리 장치(100)로 제공함과 동시에 휘발성 메모리(240)의 인덱스 저장부(241)의 제2 인덱스 저장부(FR)에 액세스하여 버퍼 메모리(230)에서 리드 데이터(DATA)를 임시 저장할 제1 데이터 버퍼(DBH)를 할당할 수 있다(③).
이후, FTL CPU(250)는 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터(DATA)를 할당된 제1 데이터 버퍼(DBH)에 임시 저장하고(④), 아울러 할당된 제1 데이터 버퍼(DBH)에 대응하는 제1 인덱스 정보(Index)를 호스트 CPU(220)로 전송할 수 있다(④).
호스트 CPU(220)는 제1 인덱스 정보(Index)에 대응하는 제1 데이터 버퍼(DBH)로부터 리드 데이터(DATA)를 페치하여(⑤) 호스트 장치로 전달할 수 있다(⑥). 이후, 호스트 CPU(220)는 휘발성 메모리(240)의 FTL 버퍼 해제 큐(FBRQ)로 동작 완료 신호(ODS)를 전송할 수 있다(⑦).
FTL 버퍼 해제 큐(FBRQ)로부터 동작 완료 신호(ODS)가 제공되면(⑧), FTL CPU(250)는 앞서 할당된 제1 데이터 버퍼(DBH)에 대한 할당 해제를 수행할 수 있다(⑨).
이와 같이, 본 실시 예에서는 호스트 CPU(220) 및 FTL CPU(250) 각각에 대한 전용 버퍼 영역 및 전용 버퍼 해제 큐를 구비함으로써, 호스트 CPU(220) 및 FTL CPU(250)가 자신의 전용 버퍼 영역에 대한 할당 및 할당 해제를 동시에 수행할 수 있으므로, 호스트 장치로부터 전송되는 요청에 대한 처리 속도가 향상될 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 8은 도 7에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 8에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 8에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 7의 데이터 저장 장치(2200), 도 9의 데이터 저장 장치(3200), 도 10의 데이터 저장 장치(4200)로 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 호스트 CPU 230: 버퍼 메모리
240: 휘발성 메모리 250: 플래시 변환 계층(FTL) CPU
260: 메모리 인터페이스

Claims (12)

  1. 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    제1 데이터 버퍼들에 대한 제1 인덱스 정보들이 저장된 제1 인덱스 저장부 및 제2 데이터 버퍼들에 대한 제2 인덱스 정보들이 저장된 제2 인덱스 저장부를 포함하는 휘발성 메모리;
    상기 휘발성 메모리의 상기 제1 인덱스 저장부에 액세스하여 상기 제1 데이터 버퍼들에 대한 할당 및 해제를 수행하는 제1 CPU; 및
    상기 휘발성 메모리의 상기 제2 인덱스 저장부에 액세스하여 상기 제2 데이터 버퍼들에 대한 할당 및 해제를 수행하는 제2 CPU
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 제1 CPU는 호스트 장치와의 인터페이스에 관련된 제반 동작들을 처리하기 위한 호스트 CPU이고, 상기 제2 CPU는 상기 불휘발성 메모리 장치와의 인터페이스에 관련된 제반 동작들을 처리하기 위한 플래시 변환 계층(flash translation layer, FTL) CPU인 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 휘발성 메모리는,
    상기 제2 CPU로부터 제공된 제1 동작 완료 신호를 큐잉하고, 큐잉된 상기 제1 동작 완료 신호를 상기 제1 CPU로 제공하는 제1 버퍼 해제 큐; 및
    상기 제1 CPU로부터 제공된 제2 동작 완료 신호를 큐잉하고, 큐잉된 상기 제2 동작 완료 신호를 상기 제2 CPU로 제공하는 제2 버퍼 해제 큐
    를 더 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 제1 동작 완료 신호는 호스트 장치로부터의 라이트 요청에 응답하여 상기 불휘발성 메모리 장치에 라이트 데이터를 저장하는 동작이 완료되었음을 나타내는 신호이고, 및
    상기 제2 동작 완료 신호는 호스트 장치로부터의 리드 요청에 응답하여 상기 불휘발성 메모리 장치로부터 독출된 리드 데이터를 상기 호스트 장치로 전달하는 동작이 완료되었음을 나타내는 신호인 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 호스트 장치로부터 라이트 요청 및 라이트 데이터가 전송되면 상기 제1 CPU는 상기 휘발성 메모리의 상기 제1 인덱스 저장부에 액세스하여 상기 제1 데이터 버퍼들 중 적어도 하나의 제1 데이터 버퍼를 할당하여 상기 라이트 데이터를 저장하고, 상기 제2 CPU로 상기 할당된 제1 데이터 버퍼에 대응하는 제1 인덱스 정보를 제공하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 제2 CPU는 상기 제1 CPU로부터 제공된 상기 제1 인덱스 정보에 대응하는 제1 데이터 버퍼에 저장된 상기 라이트 데이터를 상기 불휘발성 메모리 장치로 제공하고, 상기 불휘발성 메모리 장치에 상기 라이트 데이터가 저장되면 상기 제1 버퍼 해제 큐로 상기 제1 동작 완료 신호를 전송하는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 제1 버퍼 해제 큐로부터 상기 제1 동작 완료 신호가 제공되면 상기 제1 CPU는 상기 할당된 제1 데이터 버퍼에 대한 해제를 수행하는 데이터 저장 장치.
  8. 제4항에 있어서,
    상기 호스트 장치로부터 리드 요청이 전송되면 상기 제2 CPU는 상기 리드 요청에 응답하여 상기 불휘발성 메모리 장치로부터 독출된 리드 데이터를 수신하고, 상기 휘발성 메모리의 상기 제2 인덱스 저장부에 액세스하여 상기 제2 데이터 버퍼들 중 적어도 하나의 제2 데이터 버퍼를 할당하여 상기 리드 데이터를 저장하고, 상기 제1 CPU로 상기 할당된 제2 데이터 버퍼에 대응하는 제2 인덱스 정보를 제공하는 데이터 저장 장치.
  9. 제8항에 있어서,
    상기 제1 CPU는 상기 제2 CPU로부터 제공된 상기 제2 인덱스 정보에 대응하는 제2 데이터 버퍼에 저장된 상기 리드 데이터를 상기 호스트 장치로 전달하고, 상기 제2 버퍼 해제 큐로 상기 제2 동작 완료 신호를 전송하는 데이터 저장 장치.
  10. 제9항에 있어서,
    상기 제2 버퍼 해제 큐로부터 상기 제2 동작 완료 신호가 제공되면 상기 제2 CPU는 상기 할당된 제2 데이터 버퍼에 대한 해제를 수행하는 데이터 저장 장치.
  11. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 데이터 버퍼들 및 상기 제2 데이터 버퍼들을 포함하는 버퍼 메모리를 더 포함하는 데이터 저장 장치.
  12. 제11항에 있어서,
    상기 제1 데이터 버퍼들은 호스트 장치로부터 상기 불휘발성 메모리 장치로 전송되는 라이트 데이터들을 임시 저장하고, 및 상기 제2 데이터 버퍼들은 상기 불휘발성 메모리 장치로부터 독출되어 상기 호스트 장치로 전송되는 리드 데이터들을 임시 저장하는 데이터 저장 장치.
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