KR100725100B1 - 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 - Google Patents

포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 Download PDF

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Abstract

비디오 메모리 등과 같은 멀티포트 메모리 장치와는 달리, 디램 메모리 셀 어레이 내에서 복수의 프로세서들에 의해 랜덤 억세스될 수 있는 멀티패쓰 억세스블 반도체 메모리 장치가 개시되어 있다. 그러한 멀티패쓰 억세스블 반도체 메모리 장치는, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 임의의 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하는 데이터 전송 제어부를 구비함에 의해, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 됨은 물론 프리차아지 및 액티브 코멘드의 인가없이 리드동작이 수행되기 때문에 프로세서간 데이터 전송속도가 빨라질 수 있다.
멀티 프로세서, 멀티포트 메모리, 공유 영역, 액티브, 멀티패쓰 억세스블

Description

포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체 메모리 장치{Multi-path accessible semiconductor memory device having data transfer mode between ports}
도 1은 휴대용 통신 디바이스에 채용된 통상적인 멀티 프로세서 시스템의 블록도
도 2는 본 발명에 적용되는 메모리를 채용한 멀티 프로세서 시스템의 블록도
도 3은 전형적인 DRAM 메모리의 메모리 셀 어레이의 내부 구조를 보여주는 블록도
도 4는 종래기술에 따른 멀티 프로세서 시스템의 메모리 어레이 포션들을 보여주는 블록도
도 5는 본 발명의 일 실시예에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 플로세서 시스템의 블록도
도 6은 도 5에서의 멀티패쓰 억세스블 DRAM의 메모리 영역들과 포트들의 배치관계를 보인 블록도
도 7은 도 6의 라이트와 리드동작에 대한 개략적 동작 타이밍도
도 8은 도 6중 데이터 전송 제어부의 세부 블록도
도 9는 도 8의 데이터 전송 제어부의 구체적 구현 예를 보인 회로도
도 10는 본 발명의 실시예에 따라 프로세서들에 채용되는 코멘드 발생기들의 개략적 구현 예를 보인 회로도
도 11 내지 도 13은 도 10에 관련된 신호발생의 타이밍도
도 14는 본 발명에 적용되는 프로세서들에 채용될 수 있는 어드레스 비교기의 구체적 구현 예시도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 휴대용 통신 시스템에 채용하기 적합한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이 트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 발명에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 휴대용 전자 시스템 예를 들어 핸드 헬드 폰이나 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
도 1을 참조하면, 제1 프로세서(10)와 제2 프로세서(12)는 접속라인(L10)을 통해 서로 연결되어 있고, NOR 메모리(14)와 DRAM(16)은 설정된 버스들(B1-B3)을 통해 상기 제1 프로세서(10)에 버싱되고, DRAM(18)과 NAND 메모리(20)는 설정된 버스들(B4-B6)을 통해 상기 제2 프로세서(12)에 버싱되어 있다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 베이스 밴드 처리기능을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 오락 등의 수행을 위한 어플리케이션 기능을 가질 수 있다. 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 메모리(14)와 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 메모리(20) 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위해 탑재되며, 상기 DRAM들(16,18)은 프로세서들(10,12)의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 또한, 프로세서들(10,12)간에 서로 필요한 데이터를 데이터 전송채널(L12)을 통해 수수하게 되므로, 데이터의 전송이 지연되는 문제점이 있다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.
도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(17)이 제1 및 제2 프로세서(12)에 버스들(B1,B2)을 통해 연결되어 있는 것이 특이하게 보여진다. 도 2의 멀티 프로세서 시스템의 구조와 같이 2개의 패쓰를 통하여 하나의 DRAM(17)을 각각의 프로세서가 억세스 하는 것이 가능하게 되려면, 2개의 포트가 상기 버스들(B1,B2)에 대응적으로 연결될 것이 요구된다. 그렇지만, 통상의 DRAM 은 도 3에서 보여지는 바와 같이 단일 포트(PO)를 갖는 메모리(1)이다.
통상의 DRAM 구조를 보여주는 도 3을 참조하면, 메모리 셀 어레이는 로우 디코더(8)와 컬럼 디코더(7)를 각기 갖는 제1-4뱅크(3,4,5,6)로 구성된다. 상부 입출력 센스앰프 및 드라이버(13)는 멀티플렉서들(11,12)을 통해 상기 제1 뱅크(3) 또는 제3 뱅크(5)와 동작적으로 연결되고, 하부 입출력 센스앰프 및 드라이버(15)는 멀티플렉서들(13,14)을 통해 상기 제2 뱅크(4) 또는 제4 뱅크(6)와 동작적으로 연결된다. 예를 들어, 제1 뱅크(3)내의 메모리 셀이 선택되고 그 선택된 메모리 셀에 저장된 데이터가 리드되는 경우라고 하면 리드되는 데이터의 출력 과정은 다음과 같다. 먼저, 선택된 워드라인이 활성화 된 후 내부의 비트라인 센스앰프에 의해 감지 및 증폭되어진 메모리 셀의 데이터는 해당 컬럼 선택 라인(CSL)의 활성화에 따라 로컬 입출력 라인쌍(9)에 전달된다. 상기 로컬 입출력 라인쌍(9)에 전달된 데이터는 제1 멀티플렉서(21)의 스위칭 동작에 의해 글로벌 입출력 라인쌍(10)으로 전달되고, 글로벌 입출력 라인쌍(10)에 연결된 제2 멀티플렉서(11)는 상기 글로벌 입출력 라인쌍(10)의 데이터를 상부 입출력 센스앰프 및 드라이버(13)로 전달한다. 상기 입출력 센스앰프 및 드라이버(13)에 의해 재차로 감지 및 증폭된 데이터는 패쓰부(16)를 통해 데이터 출력라인(L5)으로 출력된다. 한편, 제4 뱅크(6)내의 메모리 셀에 저장된 데이터가 리드되는 경우에 멀티플렉서(24)-멀티플렉서(14)-하부 입출력 센스앰프 및 드라이버(15)-패쓰부(16)-데이터 출력라인(L5)을 차례로 거쳐 데이터가 출력단(DQ)으로 출력된다. 이와 같이, 도 3의 DRAM(1)은 두 뱅크가 입출력 센스앰프 및 드라이버를 공유하는 구조를 가지며 데이터의 입출력이 하나의 포트(PO)를 통해 수행되는 단일 포트 메모리임을 알 수 있다. 결국, 도 3의 DRAM(1)은 도 1의 시스템에 적용이 가능할 뿐이고 도 2와 같은 멀티 프로세서 시스템에는 메모리 뱅크의 구조나 포트의 구조에 기인하여 적용이 어렵게 된다.
도 2와 같은 멀티 프로세서 시스템에 적합한 메모리를 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 도 4의 구성을 갖는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
도 4를 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 억세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 억세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 억세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)을 메모리 어레이(35)내에 구현하기 위해서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 메모리 어레이(35)내의 메모리 영역들 및 입출력 센스앰프의 배치와 각 포트에 대한 적절한 리드/라이트 패쓰(경로)제어 테크닉은 매우 중요한 과제이다. 또한, 각 포트들을 통하여 라이트와 리드를 행하는 경우에 포트의 사용허락과 데이터 전송의 고속화를 위한 동작 타임 구간의 단축이 필요해지는 실정이다.
따라서, 따라서 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유할 경우에 포트간의 데이터 전송을 행하기 위한 보다 적절한 해결책이 요망된다.
따라서, 본 발명의 목적은 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 원활히 억세스할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 다른 목적은 하나이상의 프로세서들에 의해 공유되는 메모리 영역을 메모리 셀 어레이 내에 갖는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 구비한 메모리 셀 어레이 내의 메모리 영역이 서로 다른 패쓰를 통해 억세스되어질 수 있게 하는 멀티패쓰 억세스블 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 디램 메모리 셀 어레이 영역에서 선택된 메모리 셀의 데이터를 두 패쓰 이상의 패쓰들 중 원하는 패쓰를 통해 신속히 리드아웃 할 수 있는 디램의 리드 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 두 패쓰 이상의 패쓰들 중 선택된 하나의 패쓰를 통해 제공되는 라이트 데이터를 디램 메모리 셀 어레이 영역 내에서 선택된 메모리 셀에 라이트한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 됨은 프로세서간 데이터 전송속도가 빨라지고 시스템 사이즈가 콤팩트하게 될 수 있는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 어레이내의 전용 및 공유 메모리 영역들 의 배치와 각 포트에 대한 적절한 라이트/리드 패쓰 제어를 고속의 데이터 프로세싱에 맞도록 구현한 개선 또는 신규한 모바일 오리엔티드 메모리 구조 및 방법을 제공함에 있다.
본 발명의 여전히 또 다른 목적은 임의의 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 할 수 있는 멀티패쓰 억세스블 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 구체화(embodiment)에 따른 반도체 메모리 장치는:
복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 임의의 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하는 데이 터 전송 제어부를 구비한다.
바람직하기로, 상기 데이터 전송 제어부는, 상기 외부신호들을 논리 조합하여 포트 디코딩 신호를 생성하는 코멘드 디코더와; 상기 포트 디코딩 신호에 응답하여 포트 허용 신호를 생성하는 포트 허용 신호 생성부를 구비할 수 있다.
본 발명의 다른 구체화에 따라, 휴대용 통신 시스템은,
제1 설정 타스크를 수행하는 제1 프로세서;
제2 설정 타스크를 수행하는 제2 프로세서; 및
상기 제1,2 프로세서에 의해 억세스되는 제1 메모리 영역과 상기 제2 프로세서에 의해 억세스되는 제2 메모리 영역을 가지는 메모리 셀 어레이와, 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트와, 상기 제1,2 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에 입출력 관련회로를 제어하고, 상기 포트들 중 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 나머지 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하는 데이터 전송 제어부를 포함하는 다이나믹 랜덤 억세스 메모리를 구비한다.
바람직하기로, 상기 입출력 관련회로는,
글로벌 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어진 데이터 입력 패쓰 회로를 포함할 수 있다.
바람직하기로, 상기 제1 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀일 수 있다.
바람직하기로, 상기 제1,2 프로세서들은,
상기 제1 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 포트들을 통하여 공유할 수 있다.
본 발명의 또 다른 구체화에 따라, 반도체 메모리 장치의 데이터 억세스를 제어하는 방법은,
상기 장치의 메모리 셀 어레이 내에 적어도 하나이상의 공유 메모리 영역과 서로 독립적인 적어도 2개 이상의 입출력 포트를 준비하는 단계와;
인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰를 동작적으로 연결하여 데이터 라이트 동작을 제어하는 단계와;
상기 선택된 하나의 포트 외에 또 다른 포트를 통해 동일 로우 어드레스로써 상기 공유 메모리 영역에 대한 억세스가 시도되고 리드 동작 모드가 요구된 경우에, 상기 데이터 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이 데이터 리드가 수행되도록 하기 위해, 리드 코멘드를 상기 또 다른 포트를 통해 곧바로 인가하는 단계를 구비한다.
바람직하기로, 상기 선택된 하나의 포트를 통해 제1 프로세서가 상기 공유 메모리 영역을 억세스할 경우에 실질적으로 동시에 제2 프로세서가 또 다른 포트를 통하여 상기 공유 메모리 영역 이외의 영역을 억세스할 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성들에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 됨은 물론 프리차아지 및 액티브 코멘드의 인가없이 리드동작이 수행되기 때문에 프로세서간 데이터 전송속도가 빨라지고 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 대폭 줄어드는 이점이 있다. 그러므로 보다 개선되고 바람직한 멀티 프로세서 시스템이 제공된다.
이하에서는 본 발명에 따라, 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체 메모리 장치에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명의 일 실시예에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 플로세서 시스템의 블록도이다. 도 5를 참조하면, 휴대용 통신 시스템은, 제1 설정 타스크를 수행하는 제1 프로세서(10)와, 제2 설정 타스크를 수행하는 제2 프로세서(12)와, 상기 제1,2 프로세서들(10,20)에 의해 억세스되는 공유 메모리 영역을 메모리 셀 어레이 내에 가지는 DRAM(17)을 구비한다. 또한, 상기 휴대용 통신 시스템은 연결라인(L14)을 통해 상기 제2 프로세서(12)와 연결되는 액정 디스플레이부(13)를 포함할 수 있다.
한정되는 것은 아니지만, 도 5에서 보여지는 상기 DRAM(17)은 서로 독립적인 포트들(A,B)을 갖는다. 편의상 상기 포트(A)를 제1 포트라고 하면 이는 시스템 버스(B1)를 통하여 상기 제1 프로세서(10)와 연결된다. 상기 포트(B)를 제2 포트라고 하면 이는 시스템 버스(B2)를 통하여 상기 제2 프로세서(12)와 연결된다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능이나 베이 스 밴드 처리 기능을 프로세싱 타스크로서 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 동영상, 오락 등의 수행을 위한 어플리케이션 기능을 프로세싱 타스크로서 가질 수 있다. 또한, 상기 시스템 버스(B1)가 16비트일 경우에 상기 시스템 버스(B2)는 16비트 또는 32비트(x16,x32)로서 설정될 수 있다.
도 5에서 보여지는 바와 같이 듀얼 포트를 갖는 상기 DRAM(17)은, 데이터와 프로세서들(10,12)에 실행되어질 수 있는 명령들을 저장하기 위해 사용될 수 있으며, 상기 프로세서들(10,12)의 프로세싱 타스크가 보다 원활히 되도록 하기 위하여 각 포트별로 서로 독립적인 입출력 패쓰를 가질 수 있다. 결국, 도 5의 휴대용 통신 시스템에서는 공유 메모리 영역을 내부에 갖는 메모리 셀 어레이를 채용하기 때문에 도 1에서 보여지는 바와 같은 프로세서들(10,12)간에 설치되는 데이터 전송채널(L12)이 제거된다.
상기 도 5의 시스템은 이동통신 디바이스(예 셀룰러 폰), 양방향 라디오 통신 시스템, 단방향 페이저, 양방향 페이저, 개인용 통신 시스템, 또는 휴대용 컴퓨터, 등과 같은 휴대용 컴퓨팅 디바이스 또는 휴대용 통신 디바이스가 될 수 있다.본 발명의 스코프와 응용이 이들에 한정되는 것이 아님은 이해되어야 한다.
상기 도 5의 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서 들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
이제부터는 상기 도 5의 DRAM(17)내의 공유 메모리 영역의 배치관계와 프로세서들에 의한 억세스 동작의 상세가 메모리 장치의 내부를 보여주는 도면들을 참조로 본 발명의 이해를 돕기 위한 의도로서만 설명될 것이다.
도 6에는 도 5에서의 멀티패쓰 억세스블 DRAM의 메모리 영역들과 포트들의 배치관계가 블록도로서 보여진다.
도면에서 3개의 메모리 영역들(101-103)이 메모리 셀 어레이(100)의 내부에 배치되고, 제1 메모리 영역(101)은 제1 포트(POA)를 통하여 제1 프로세서(10)에 의해 억세스되고, 제3 메모리 영역(103)은 제2 포트(POB)를 통하여 제2 프로세서(12)에 의해 억세스되며, 제2 메모리 영역(102)은 제1,2 포트들(POA,POB)을 각기 통하여 상기 제1,2 프로세서들(10,12) 모두에 의해 억세스 되어지는 배치 구조가 나타나 있다.
결국, 상기 제2 메모리 영역(102)은 공유 메모리 영역이고, 제1,3 메모리 영역들(101,103)은 상기 제1,2 프로세서(12)에 의해서 각기 억세스되는 전용 메모리 영역이다. 3개의 메모리 영역들(101-103)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mbit, 128Mbit, 256Mbit, 512Mbit, 또는 1024Mbit 의 스토리지 용량을 가질 수 있다. 상기 공유 메모리 영역(102)내에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀들 각각은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀일 수 있다.
도 6에서 예를 들어, 상기 제1 프로세서(10)가 상기 제1포트(POA)를 통하여 상기 제2 메모리 영역(102)을 억세스할 때 상기 제2 프로세서(12)는 실질적으로 동시에 상기 제2 포트(POB)를 통하여 상기 제1,3메모리 영역들(101,103)중의 하나의 메모리 영역을 억세스할 수 있는데, 이러한 멀티패쓰 억세스 동작은 상기 포트들을 통하여 입출력 패쓰를 적절히 제어하는 것에 의해 구현될 수 있다.
도 6에서 하나의 공유 메모리 영역(102)과 두 개의 포트들이 배치되는 것이 나타나 있지만, 본 발명의 이에 한정됨이 없이, 복수의 프로세서들의 수에 대응하는 수만큼 포트들을 설치할 수 있으며, 복수의 프로세서들에 의해 공통으로 억세스되는 공유 메모리의 개수도 복수개로 증가 배치 할 수 있음은 물론이다.
이와 같이, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있는 경우에 도 1에서의 데이터 전송채널(L12)이 제거되고, 공유 메모리 영역(102)을 통하여 프로세서들 간의 데이터 전송이 이루어진다. 예를 들어, 제2 메모리 영역(102)에 대하여 제1 프로세서(10)의 억세스 요청(예컨대 데이터 라이트 요구)이 제1 포트(POA)를 통해 들어오고, 이어서 제2 메모리 영역(102)에 대하여 제2 프로세서(12)의 억세스 요청(예컨대 데이터 리드 요구)이 제2 포트(POB)를 통해 들어오는 경우라고 가정하자. 이 경우에는 먼저 억세스를 시도한 프로세서가 포트의 점유권을 당연히 가져야 할 필요성이 있으므로, 상기 제1 프로세서(10)가 포트의 점유 우선권을 갖게 된다. 상기 제1 프로세서(10)의 억세스 요청에 의해 제2 메모리 영역(102)의 특정 메모리 셀에 대한 라이트 관련 동작이 모두 끝나고 나면 비로서, 상기 제2 프로세서(12)가 제2 포트를 점유하고 상기 제2 메모리 영역(102)의 특정 메모리 셀로부터 데이터를 리드 아웃하는 리드동작이 실행되어야 한다. 여기서, 라이트 동작 모드를 세부적으로 구분해 보면 라이트를 위한 액티브 타임 구간, 실질적인 데이터 라이트 타임 구간, 라이트 이후의 프리차아지 타임 구간이 있고, 리드 동작 모드는 리드를 위한 액티브 타임 구간, 실질적인 데이터 리드 타임 구간, 리드 이후의 프리 차아지 타임 구간으로 대별된다.
여기서, 임의의 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 상기한 바와 같은 타임 구간을 줄일 수 있다면 이는 데이터 전송에 소요되는 타임을 단축할 것임에 틀림없다. 예를 들어, 상기한 경우에, 점유된 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 라이트 동작 이후의 프리차아지 및 리드 동작 이전의 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하면 데이터 전송타임이 대폭적으로 단축된다.
도 6에서 데이터 전송 제어부(120)는 임의의 프로세서들(10,12)이 서로 다른 포트(POA,POB)를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 하나의 포트(POA)를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트(POB)를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 한다. 도 6에서 화살 부호(AW1)는 제1 포트(POA)에서의 액티브 및 라이트를 가리키고, 화살부호(AW2)는 제2 포트(POB)에서의 리드 및 프리차아지를 가리킨다. 따라 서, 데이터 전송 제어부(120)의 제어기능에 의해 프리차아지 및 액티브 코멘드의 타임 구간이 도 7에서 보여지는 바와 같이 생략된다.
도 7은 도 6의 라이트와 리드동작에 대한 개략적 동작 타이밍도이다 코멘드(CMD)의 신호파형 A-A는 제1 포트(POA)에서의 액티브 코멘드 인가구간을, 신호파형 A-W는 제1 포트(POA)에서의 라이트 코멘트 인가구간을, 신호파형 B-R은 제2 포트(POB)에서의 리드 코멘드 인가구간을, 신호파형 B-PRE는 제2 포트(POB)에서의 프리차아지 인가구간을 각기 가리킨다. 결국, 타임 구간(T1)에서 제1 포트에서의 프리차아지 코멘드 인가구간 및 제2 포트에서의 액티브 코멘드의 인가 구간이 제거됨을 알 수 있다.
이와 같이, 몇 가지의 코멘드 인가 타임 구간이 제거되고 리드 동작이 수행되는 경우에 프로세서간 데이터 전송속도가 빨라진다. 또한, 하나의 메모리가 시스템에 탑재되므로 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 대폭 줄어든다.
도 8은 도 6중 데이터 전송 제어부(120)의 세부 블록도로서, 상기 외부신호들(MRSET_AP, MRSET_BP, GRANT_TRANS)을 논리 조합하여 포트 디코딩 신호(NDA, NDB)를 생성하는 코멘드 디코더(122)와, 상기 포트 디코딩 신호에 응답하여 포트 허용 신호(GRANT_A,GRANT_B)를 생성하는 포트 허용 신호 생성부(124)를 포함한다.
여기서, 상기 신호 MRSET_AP 및 MRSET_BP는 프로세서들로부터 인가되는 코멘드에 의해 생성되는 포트 점유요청 신호들이고, 상기 신호 GRANT_TRANS는 프로세서들에 의해 주어지는 액티브 마스터 신호(PMAS)와 디램의 내부에서 라이트 종료를 알리는 라이트 종료신호(PWRB)를 게이팅부(121)가 논리 조합함으로써 생성된다. 결국, 포트 허용 신호(GRANT_A)가 활성화된 경우에 포트들 중 선택된 하나의 포트(POA)와 상기 공유 메모리 영역(102)간의 데이터 억세스 패쓰(도 6에서 B1-2)가 형성된다. 유사하게 포트 허용 신호(GRANT_B)가 활성화된 경우에 포트들 중 선택된 하나의 포트(POB)와 상기 공유 메모리 영역(102)간의 데이터 억세스 패쓰(도 6에서 B2-2)가 형성된다.
여기서, 데이터 억세스 패쓰는, 각 포트별로 입출력 관련회로가 독립적으로 형성되고, 스위칭에 의해 선택된 하나의 입출력 관련회로가 활성화된다. 상기 입출력 관련회로는 크게 데이터 출력 패쓰 회로와 데이터 입력 패쓰 회로로 나뉘어진다. 상기 데이터 출력 패쓰 회로는 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어질 수 있다. 상기 데이터 입력 패쓰 회로는 입출력 패드에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어질 수 있다.
상기 복수의 프로세서들은, 상기 공유 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 대응되는 포트들을 통하여 공유할 수 있다.
도 9는 도 8의 데이터 전송 제어부의 구체적 구현 예를 보인 회로도이다. 회로소자들(90,91-101)은 도면을 기준으로 좌측에서 보여지는 바와 같은 와이어링 구조를 가짐에 의해 코멘드 디코더(122)를 구성한다. 또한, 회로소자들(102-116)은 도면을 기준으로 우측에서 보여지는 바와 같은 와이어링 구조를 가짐에 의해 포트 허용신호 생성부(124)를 구성한다. 포트 허용신호 생성부(124)내의 낸드 게이트(106)에 인가되는 신호들(PSELF_AP, PSELF_BP)은 포트 허용을 요구할 때 시스템의 프로세서로부터 제공될 수 있는 신호들이다.
도 10은 본 발명의 실시예에 따라 프로세서들에 채용되는 코멘드 발생기들의 개략적 구현 예를 보인 회로도로서, 상기 제1,2 프로세서들이 서로 다른 포트를 통해 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 제1 프로세서(10)의 코멘드 발생기(10-1)의 회로와, 제2 프로세서(12)의 코멘드 발생기(12-1)의 구현 회로가 보여진다.
상기 제1 프로세서(10)의 코멘드 발생기(10-1)는 제1 포트의 프리차아지 코멘드의 생성을 위한 낸드 게이트(100) 및 인버터(111)를 포함할 수 있다. 상기 제2 프로세서(12)의 코멘드 발생기(12-1)는, 액티브 코멘드의 생성을 위한 낸드 게이트(120) 및 인버터(121)와, 리드 코멘드의 생성을 위한 멀티플렉서(123) 및 인버터들(124,125)과, 프리차아지 코멘드의 생성을 위한 회로 소자들(126-130)을 포함할 수 있다.
도 11 내지 도 13은 도 10에 관련된 신호발생의 타이밍도이다. 먼저, 도 11을 참조하면, 노말 케이스와 트랜스퍼 케이스에서 코멘드 발생기(10-1)의 코멘드 발생 동작의 타이밍이 보여진다. 여기서, 노말 케이스는 상기 제1,2 프로세서들이 서로 다른 포트를 통해 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우라 하더라도, 억세스하려는 로우 어드레스가 다른 경우이다. 결국, 트랜스퍼 케이스는 데이터 전송의 패쓰 단축을 위해 존재하는 것으로서 동일 로우 어드레스 인 경우에 적용되는 것이다. 트랜스퍼 케이스에서 상기 제1 프로세서(10)의 코멘드 발생기(10-1)는 프리차아지의 논리를 로우 상태를 출력하므로 상기한 경우에 라이트 동작 이후의 프리차아지 동작은 일어나지 않는다.
도 12를 참조하면, 노말 케이스에서 코멘드 발생기(12-1)의 코멘드 발생 동작의 타이밍이 보여진다. 여기서, 노말 케이스는 상기 제1,2 프로세서들이 서로 다른 포트를 통해 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우라 하더라도, 억세스하려는 로우 어드레스가 다른 경우이다. 노말 케이스에서 상기 제2 프로세서(12)의 코멘드 발생기(12-1)는 액티브의 논리를 하이 상태로 출력하므로 상기한 경우에 리드 동작 이전의 액티브 동작이 일어남을 알 수 있다.
도 13을 참조하면, 트랜스퍼 케이스에서 코멘드 발생기(12-1)의 코멘드 발생 동작의 타이밍이 보여진다. 여기서, 트랜스퍼 케이스는 상기 제1,2 프로세서들이 서로 다른 포트를 통해 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 억세스 하려는 로우 어드레스가 같은 경우이다. 트랜스터 케이스에서 상기 제2 프로세서(12)의 코멘드 발생기(12-1)는 액티브의 논리를 로우상태로 출력하므로 상기한 경우에 리드 동작 이전의 액티브 동작이 생략된다. 그리고, 리드 코멘드가 곧 바로 제2 포트를 통해 인가되고 도 7에서 보여지는 바와 같이 리드 동작이 실행되어 프로세서간 데이터 전송이 신속히 수행된다. 이와 같이, 트랜스퍼 케이스는 데이터 전송의 패쓰 단축을 위해 존재하는 것으로서 동일 로우 어드레스인 경우에 적용된다.
도 14는 본 발명에 적용되는 프로세서들에 채용될 수 있는 어드레스 비교기의 구체적 구현 예시도로서, 복수의 익스크루시브 노아 게이트(ENOR1-ENORn)와 낸드 게이트(NAND)로 구성된다. 각 프로세서의 로우 어드레스를 동일 웨이트의 비트끼리 비교하여 게이팅을 행함에 의해, 두 포트에서 억세스 하려는 메모리 셀의 로우 어드레스가 동일한 것인지 아닌 지가 판별된다.
이와 같이, 점유된 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 라이트 동작 이후의 프리차아지 및 리드 동작 이전의 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하면 데이터 전송타임이 대폭적으로 단축되는 이점이 있다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 뱅 크 구성이나 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 3개의 메모리 영역중 2개를 공유 메모리 영역으로 나머지 1개를 전용 메모리 영역으로 지정하거나, 3개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 듀얼 프로세서인 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 됨은 물론, 특별한 데이터 전송 모드의 경우에 프리차아지 및 액티브 코멘드의 인가없이 리드동작이 수행되기 때문에 프로세서간 데이터 전송속도가 빨라지고 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 대폭 줄어드는 이점이 있다. 그러므로 보다 개선되고 바람직한 멀티 프로세서 시스템이 경쟁력 있게 제공되는 장점이 있다.

Claims (11)

  1. 반도체 메모리 장치에 있어서:
    복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과;
    임의의 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에, 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하는 데이터 전송 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 전송 제어부는,
    상기 외부신호들을 논리 조합하여 포트 디코딩 신호를 생성하는 코멘드 디코더와;
    상기 포트 디코딩 신호에 응답하여 포트 허용 신호를 생성하는 포트 허용 신호 생성부를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 휴대용 통신 시스템에 있어서:
    제1 설정 타스크를 수행하는 제1 프로세서;
    제2 설정 타스크를 수행하는 제2 프로세서; 및
    상기 제1,2 프로세서에 의해 억세스되는 제1 메모리 영역과 상기 제2 프로세서에 의해 억세스되는 제2 메모리 영역을 가지는 메모리 셀 어레이와, 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트와, 상기 제1,2 프로세서들이 서로 다른 포트를 통해 동일 로우 어드레스로써 억세스를 시도하고 라이트 동작 모드와 리드 동작 모드가 차례로 요구된 경우에 입출력 관련회로를 제어하고, 상기 포트들 중 하나의 포트를 통해 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이, 리드 코멘드가 나머지 다른 하나의 포트를 통해 곧바로 인가되도록 하여 데이터 리드가 수행되도록 하는 데이터 전송 제어부를 포함하는 다이나믹 랜덤 억세스 메모리를 구비함을 특징으로 하는 휴대용 통신 시스템.
  4. 삭제
  5. 제3항에 있어서, 상기 제1 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀임을 특징으로 하는 휴대용 통신 시스템.
  6. 제3항에 있어서, 상기 제1,2 프로세서들은,
    상기 제1 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하기 위한 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 포트들을 통하여 공유함을 특징으로 하는 휴대용 통신 시스템.
  7. 제6항에 있어서, 상기 제1 프로세서가 상기 제1포트를 통하여 상기 제1 메모리 영역을 억세스할 때 상기 제2 프로세서는 상기 제2 포트를 통하여 상기 제2 메모리 영역을 억세스함을 특징으로 하는 휴대용 통신 시스템.
  8. 반도체 메모리 장치의 데이터 억세스를 제어하는 방법에 있어서:
    상기 장치의 메모리 셀 어레이 내에 적어도 하나이상의 공유 메모리 영역과 서로 독립적인 적어도 2개 이상의 입출력 포트를 준비하는 단계와;
    인가되는 외부신호들에 응답하여 상기 포트들 중 선택된 하나의 포트와 상기 공유 메모리 영역간의 데이터 억세스 패쓰를 동작적으로 연결하여 데이터 라이트 동작을 제어하는 단계와;
    상기 선택된 하나의 포트 외에 또 다른 포트를 통해 동일 로우 어드레스로써 상기 공유 메모리 영역에 대한 억세스가 시도되고 리드 동작 모드가 요구된 경우에, 상기 데이터 라이트 동작이 수행되도록 한 후, 프리차아지 및 액티브 코멘드의 인가 없이 데이터 리드가 수행되도록 하기 위해, 리드 코멘드를 상기 또 다른 포트를 통해 곧바로 인가하는 단계를 구비함을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 선택된 하나의 포트를 통해 제1 프로세서가 상기 공유 메모리 영역을 억세스할 경우에 실질적으로 동시에 제2 프로세서가 또 다른 포트를 통하여 상기 공유 메모리 영역 이외의 영역을 억세스할 수 있음을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 데이터 억세스 패쓰를 동작적으로 연결하는 단계는 포트 공용의 글로벌 입출력 라인쌍을 두 개의 입출력 센스앰프 및 드라이버중의 하나에 스위칭 하는 것에 의해 달성됨을 특징으로 하는 방법.
  11. 메모리 셀 어레이를 활성화하기 위한 제1 명령어 및 입출력 수단과 이에 대응되는 메모리 영역을 구비하고, 제2 명령어 및 입출력 수단과 이에 대응 되는 메모리 영역을 구비하고, 제1 및 제2 명령어 및 입출력 수단 모두에 의해 활성화될 수 있는 공통 메모리 영역을 갖는 메모리 장치에 있어서:
    명령어 및 입출력 수단간 데이터 전송 시, 제1 명령어 및 입출력 수단에서 데이터 라이트 후 프리차아지와 제2 명령어 및 입출력 수단에서의 액티브 명령어 없이 리드 명령어 만으로 상기 명령어 및 입출력 수단간에 데이터 전송이 행해지도록 하는 전송수단을 가짐을 특징으로 하는 반도체 메모리 장치.
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