KR100781974B1 - 레지스터 억세스회로를 가지는 멀티패스 억세스블 반도체메모리 장치 - Google Patents

레지스터 억세스회로를 가지는 멀티패스 억세스블 반도체메모리 장치 Download PDF

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Abstract

본 발명은 워드라인 레지스터 억세스 회로를 가지는 멀티패스 억세스블 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들 중 선택된 하나의 포트와의 데이터 억세스 패스가 형성되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들 간의 통신 시 인터페이스 기능의 제공을 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스되는 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들을 갖는 인터페이스 부와; 상기 특정 어드레스에 대응하는 메모리 셀들의 억세스를 방지하고 상기 인터페이스부를 인에이블 하기 위한 레지스터 억세스 회로를 구비한다. 본 발명에 따르면, 특정어드레스에 대응되는 워드라인의 디세이블 및 DRAM인터페이스부의 인에이블이 가능해진다.
인터페이스, 디램, 멀티 포트, 체크, 레지스터, 워드라인

Description

레지스터 억세스회로를 가지는 멀티패스 억세스블 반도체 메모리 장치{Multi-path accessible semiconductor memory device having register access circuit}
도 1은 휴대용 통신 디바이스에 채용된 통상적인 멀티 프로세서 시스템의 블록도이고,
도 2는 본 발명에 적용되는 메모리를 채용한 멀티 프로세서 시스템의 블록도이고,
도 3은 종래기술에 따른 멀티 프로세서 시스템의 메모리 어레이 포션을 보여주는 블록도이고,
도 4는 본 발명의 일 실시예에 따른 멀티패스 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도이고,
도 5는 도 4의 DRAM의 메모리 영역들과 포트들 및 내부 버퍼의 배치관계를 보인 블록도이고,
도 6은 도 4의 DRAM의 레지스터 억세스 회로의 블록도이다.
본 발명은 프로세서들 간 호스트 인터페이싱 기능을 갖는 멀티패스 억세스블 반도체 메모리 장치에 관한 것으로, 특히 특정 로우 어드레스 입력시에 워드라인 디세이블시키고 인터페이스부의 인에이블을 위한 레지스터 억세스 회로를 가지는 멀티패스 억세스블 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 발명에서 멀티패스 억세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 휴대용 전자 시스템 예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자 기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
도 1을 참조하면, 제1 프로세서(10)와 제2 프로세서(12)는 접속라인(L10)을 통해 서로 연결되어 있고, NOR 메모리(14)와 DRAM(16)은 설정된 버스들(B1-B3)을 통해 상기 제1 프로세서(10)에 버싱되고, DRAM(18)과 NAND 메모리(20)는 설정된 버스들(B4-B6)을 통해 상기 제2 프로세서(12)에 버싱되어 있다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 오락 등의 수행을 위한 어플리케이션 기능을 가질 수 있다. 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 메모리(14)와 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 메모리(20) 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위해 탑재되며, DRAM들(16,18)은 프로세서의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 DRAM 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.
도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(17)이 제1 및 제2 프로세서(12)에 버스들(B1,B2)을 통해 연결되어있는 것이 특이하게 보여진다. 도 2의 멀티 프로세서 시스템의 구조와 같이 2개의 패스를 통하여 하나의 DRAM(17)을 각각의 프로세서가 억세스 하는 것이 가능하게 되려면, 2개의 포트가 상기 버스들(B1,B2)에 대응적으로 연결될 것이 요구된다. 그렇지만, 통상의 DRAM 은 잘 알려진 바와 같이 단일 포트(port)를 갖는 메모리이다.
따라서, 도 2와 같은 멀티 프로세서 시스템에는 메모리 뱅크의 구조나 포트의 구조에 기인하여 통상의 DRAM에는 적용이 어렵게 된다.
도 2와 같은 멀티 프로세서 시스템에 적합한 메모리를 기본적으로 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 도 3의 구성을 갖는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
도 3을 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 억세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 억세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 억세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)을 메모리 어레이(35)내에 구현하기 위해서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 메모리 어레이(35)내의 메모리 영역들 및 입출력 센스앰프의 배치와 각 포트에 대한 적절한 리드/라이트 패스(경로)제어 테크닉은 매우 중요한 과제이다.
또한, 종래의 프로세서들 예를 들어 모뎀과 애플리케이션 프로세서(혹은 멀티미디어 코프로세서)간의 통신을 위해서는 UART,SPI,혹은 SRAM 인터페이스가 사용되어 왔는데, 그러한 인터페이스는 속도의 제한, 핀 개수의 증가 등의 문제점이 수반된다. 특히, 3차원 게임이나 화상통신, HDPDA, 와이브로(wibro)등의 원활한 구현을 제공하기 위해서는 모뎀과 프로세서 간의 데이터 트래픽이 크게 늘어나야 하기 때문에, 프로세서들 간의 고속의 인터페이스의 필요성이 증가되는 실정이다.
따라서, 따라서 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유하면서, 메모리 외부의 저속 인터페이싱에 따른 문제까지도 제거할 수 있는 보다 적절한 해결책이 요망된다. 이러한 문제점을 해결하기 위해 본 출원인에 의해 2006년 07월 28일자로 출원된 국내 특허출원 제2006-0071455호에 DRAM 인터페이싱에 대한 발명이 기재되어 있다.
상기 국내특허출원 제2006-0071455호와 같은 구조를 가지는 장치에서 특정 어드레스 입력시에 이에 대응되는 워드라인은 디세이블되고, DRAM 인터페이스 부를 인에이블 시켜야 한다. 그러나 이러한 역할을 할 수 있는 회로에 대해서는 알려진 바가 없다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 레지스터 억세스 회로를 가지는 멀티패스 억세스블 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 특정 어드레스 입력시에 대응되는 워드라인을 디세이블 시키고 DRAM 인터페이스 부를 인에이블 시키는 레지스터 억세스 회로를 가지는 멀티패스 억세스블 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 전력소비를 줄일 수 있는 레지스터 억세스 회로를 가지는 멀티패스 억세스블 반도체 메모리 장치를 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들 중 선택된 하나의 포트와의 데이터 억세스 패스가 형성되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들 간의 통신 시 인터페이스 기능의 제공을 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스되는 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들을 갖는 인터페이스 부와; 상기 특정 어드레스에 대응하는 메모리 셀들의 억세스를 방지하고 상기 인터페이스부를 인에이블 하기 위한 레지스터 억세스 회로를 구비한다.
상기 공유 메모리 영역에 행과 열의 매트릭스형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀일 수 있다. 그리고, 상기 레지스터 억세스 회로는, 인가되는 어드레스가 상기 인터페이스 부를 억세스 하기 위한 어드레스 인지 여부를 판단하여, 인가되는 어드레스가 상기 특정어드레스 인 경우에 제1인에이블 신호를 발생하는 레지스터 어드레스 판단부와; 메모리 영역들 중 어느 하나의 메모리 영역을 선택하기 위한 메모리 어드레스가 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스 인지 여부를 판단하여, 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스가 인가되는 경우에 제2인에이블 신호를 발생시키는 공유메모리 영역 어드레스 판단부와; 상기 제1인에이블 신호 및 상기 제2인에이블 신호에 응답하여 레지스터 억세스 신호를 발생하는 레지스터 억세스 신호 발생부를 구비할 수 있다.
상기 인터페이스부는 특정 로우 어드레스가 인가되는 경우에 상기 레지스터 억세스 신호에 응답하여 공통 인에이블되며, 개별적으로 인가되는 컬럼어드레스에 따라 상기 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들이 억세스되는 구조를 가질 수 있으며, 상기 레지스터 억세스 신호는, 상기 특정 로우 어드레스에 대응되는 워드라인의 인에이블을 위한 회로들을 포함하는 워드라인 구동부를 디세이블시키며, 상기 워드라인에 연결된 메모리 셀들의 데이터를 리드하기 위한 센스 앰프를 포함하는 리드 관련 회로들을 구비하는 센싱 패스부를 디세이블 시키며, 데이터 라이팅 관련회로 및 데이터 입출력을 위한 입출력 라인들을 포함하는 데이터 패스부는 인에이블 시킬 수 있다.
그리고, 상기 워드라인 구동부는 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, 워드라인 선택신호(PXI) 발생회로를 포함할 수 있으며, 상기 레지스터 억세스 신호는 상기 워드라인 구동부를 인에이블 시키기 위한 인에이블 신호들의 발생을 방지하는 역할을 수행하도록 할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역을 구비하고, 상기 복수의 프로세서들 간의 통신 시 인터페이스 기능의 제공을 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스되는 세맵퍼 영역, 메일박스 영역들을 갖는 인터페이스 부를 구비하는 반도체 메모리장치는, 상기 특정 어드레스에 대응하는 메모리 셀들의 억세스를 방지하고 상기 인터페이스부를 인에이블 하기 위한 레지스터 억세스 회로를 구비한다.
상기 레지스터 억세스 회로는, 인가되는 어드레스가 상기 인터페이스 부를 억세스 하기 위한 어드레스 인지 여부를 판단하여, 인가되는 어드레스가 상기 특정어드레스 인 경우에 제1인에이블 신호를 발생하는 레지스터 어드레스 판단부와; 메모리 영역들 중 어느 하나의 메모리 영역을 선택하기 위한 메모리 어드레스가 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스 인지 여부를 판단하여, 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스가 인가되는 경우에 제2인에이블 신호를 발생시키는 공유메모리 영역 어드레스 판단부와; 상기 제1인에이블 신호 및 상기 제2인에이블 신호에 응답하여 레지스터 억세스 신호를 발생하는 레지스터 억세스 신호 발생부를 구비할 수 있다.
그리고, 상기 인터페이스부는 특정 로우 어드레스가 인가되는 경우에 상기 레지스터 억세스 신호에 응답하여 공통 인에이블되며, 개별적으로 인가되는 컬럼어드레스에 따라 상기 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들이 억세스될 수 있으며, 상기 레지스터 억세스 신호는, 상기 특정 로우 어드레스에 대응되는 워드라인의 인에이블을 위한 회로들을 포함하는 워드라인 구동부를 디세이블시키며, 상기 워드라인에 연결된 메모리 셀들의 데이터를 리드하기 위한 센스 앰프 등 리드 관련 회로들을 포함하는 센싱 패스부를 디세이블 시키며, 데이터 입출력을 위한 입출력 라인들을 포함하는 데이터 패스부는 인에이블 시키는 구조를 가질 수 있다.
상기한 구성에 따르면, 특정어드레스에 대응되는 워드라인의 디세이블 및 DRAM인터페이스부의 인에이블이 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. 다만, 본 발명이 이들 특정한 실시예들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 4는 본 발명의 일 실시예에 따라 멀티패스 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도이다. 도면을 참조하면, 휴대용 통신 시스템은, 제1 설정 타스크를 수행하는 제1 프로세서(10)와, 제2 설정 타스크를 수행하는 제2 프로세서(12)와, 상기 제1,2 프로세서들(10,20)에 의해 억세스되는 메모리 영역들을 메모리 셀 어레이 내에 가지는 DRAM(17)을 구비한다. 또한, 상기 휴대용 통신 시스템은 각각의 버스를 통해 제1,2 프로세서(10,12)와 연결되는 플래시 메모리들(101,102)을 포함한다.
한정되는 것은 아니지만, 도 4에 도시된 상기 DRAM(17)은 서로 독립적인 2개의 포트를 갖는다. 편의상 신호(INTa)가 출력되는 포트(A)를 제1 포트라고 하면 이는 범용입출력(GIPO)라인을 통하여 상기 제1 프로세서(10)와 연결된다. 신호(INTb)가 출력되는 포트(B)를 제2 포트라고 하면 이는 범용입출력(GIPO)라인을 통하여 상기 제2 프로세서(12)와 연결된다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능이나 베이스 밴드 처리 기능을 프로세싱 타스크로서 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 동영상, 오락 등의 수행을 위한 애플리케이션 기능을 프로세싱 타스크로서 가질 수 있다. 필요한 경우에 상기 제2 프로세서(12)는 멀티미디어 코프로세서 일 수 있다.
또한, 상기 플래시 메모리들(101,102)은 메모리 셀 어레이의 셀 연결구성 이 NOR 구조 또는 NAND 구조로 되어 있고 메모리 셀이 플로팅 게이트를 갖는 모오스 트랜지스터로 되어 있는 불휘발성 메모리이다. 상기 플래시 메모리들(101,102)은 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위한 메모리로서 탑재된다.
도 4에 도시된 바와 같이, 듀얼 포트를 갖는 상기 DRAM(17)은, 프로세서들(10,12)에 실행되어질 수 있는 명령들과 데이터를 저장하기 위해 사용될 수 있다. 또한, 상기 DRAM(17)은 상기 제1,2 프로세서들(10,12)간의 인터페이싱 기능을 담당한다. 보다 상세한 것은 후술될 것이지만, 프로세서들(10,12) 간의 통신 시 외부 인터페이스 대신에 디램 인터페이스가 사용된다. 세맵퍼 영역과 메일박스 영역들을 갖는 디램 내의 인터페이스 부를 활용함에 의해 상기 프로세서들(10,12)은 공통으로 억세스 가능한 공유 메모리 영역을 통해 데이터 통신을 수행한다. 프로세서들 간 호스트 인터페이싱이 메모리 내부를 통해 제공될 경우에 할당된 공유 메모리 영역을 복수의 프로세서들이 고속으로 억세스할 수 있게 되어, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 된다.
상기 도 4의 시스템은 이동통신 디바이스(예 셀룰러 폰), 양방향 라디오 통신 시스템, 단방향 페이저, 양방향 페이저, 개인용 통신 시스템, 또는 휴대용 컴퓨터, 등과 같은 휴대용 컴퓨팅 디바이스 또는 휴대용 통신 디바이스가 될 수 있다. 본 발명의 스코프와 응용이 이들에 한정되는 것이 아님은 이해되어야 한다.
상기 도 4의 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마 이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
이제부터는 상기 도 4의 DRAM(17)내의 인터페이스 부와 공유 메모리 영역의 배치관계 및 프로세서들 간의 데이터 통신 동작의 상세가 메모리 장치의 내부 일부를 보여주는 도면들을 참조로 본 발명의 이해를 돕기 위한 의도로서만 설명될 것이다.
도 5는 도 4에서의 멀티패스 억세스블 DRAM의 메모리 영역들과 포트들 및 내부 버퍼의 배치관계를 보인 블록도이다.
도 4에 도시된 바와 같이, 4개의 메모리 영역들(B1-B4)이 메모리 셀 어레이 내에 배치되어 있다. 우선, A 뱅크 메모리 영역(B1)은 제1 포트(A)를 통하여 제1 프로세서(10)에 의해 억세스 되고, C 및 D 뱅크 메모리 영역(B3,B4)은 제2 포트(B)를 통하여 제2 프로세서(12)에 의해 억세스 되며, B 뱅크 메모리 영역(B2)은 제1,2 포트(A,B)를 통하여 제1,2프로세서들(10,12) 모두에 의해 억세스 된다. 결국, 상기 B 뱅크 메모리 영역(B2)은 공유 메모리 영역이고, A,C,D 뱅크 메모리 영역들(B1,B3,B4)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역이다. 상기 4개의 메모리 영역들(B1-B4)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64MB, 128MB, 256MB, 512MB, 또는 1024MB 의 메모리 스토리지를 가질 수 있다.
도 5에 도시된 바와 같이, 프로세스들 간의 인터페이스를 DRAM을 통해 제공하기 위해, DRAM 내부에는 레지스터나 버퍼 등과 같은 인터페이스 부가 마련된다. 상기 인터페이스 부는 프로세싱 시스템 개발자에게 익숙한 개념의 세맵퍼(semaphore) 영역과 메일박스(mail box)영역들 및 체크 영역들을 갖는다.
여기서, DRAM 내의 공유 메모리 영역의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh, 2KB 사이즈 = 1 로우 사이즈)가 상기 인터페이스 부로서의 내부 레지스터에 변경적으로 할당된다. 이에 따라, 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역의 대응되는 특정워드라인은 디세이블되며, 대신에 상기 인터페이스 부가 인에이블된다.
결국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 상기 인터페이스 부의 세맵퍼 영역과 메일박스 영역들 및 체크 영역들이 억세스되도록 하는 것이고, 디램 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령어를 해석하여 디램 내부의 레지스터로 매핑을 시키는 것이다. 따라서, 칩셋의 메모리 콘트롤러는 이 영역을 다른 메모리의 셀과 동일한 방법으로 코멘드를 발생시키게 된다.
도 5에서 상기 내부 레지스터 내에 4비트로서 할당된 세맵퍼(semaphore)영역, 32비트로서 할당된 mail box A to B 영역, 32비트로서 할당된 mail box B to A 영역, 1비트로써 할당된 check A to B 영역, 1비트로서 할당된 check B to A 영역, 및 예비 영역(Rvd)들은 상기 특정 로우 어드레스에 의해 공통 인에이블 되며, 인가되는 컬럼 어드레스에 따라 개별적으로 억세스(매핑)된다. 여기서 상기 check A to B 영역 및 check B to A 영역은 각각 2비트로 할당하고 1비트는 정보를 저장하고 나머지 1비트는 예비영역으로 활용할 수 있다. 다른 예로, 상기 세맵퍼(semaphore)영역, mail box A to B 영역, mail box B to A 영역 각각은 16비트로서 할당될 수 있다.
결국, 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역의 대응되는 일부 영역(A2)은 디세이블되며, 대신에 상기 디램내의 레지스터가 인에이블되어, 프로세서들에게 디램 인터페이스가 제공된다. 상기 mail box A to B 영역은 제1프로세서(10)에서는 리드 및 라이트가 가능하지만 제2프로세서(12)에서는 리드만 가능하고 라이트 동작은 금지되어 있으며, 상기 mail box B to A 영역은 이와 반대로 제2프로세서(12)에서는 리드 및 라이트가 가능하지만 제1프로세서(10)에서는 리드만 가능하고 라이트 동작은 금지된다.
상기 레지스터에 할당된 세맵퍼(semaphore) 영역에는 공유 메모리 영역에 대한 제어 권한이 표시되고, 메일박스 영역인 mail box A to B 영역, mail box B to A 영역에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한요청, 데이터 전달, 명령어 전송 등)가 쓰여진다. 특히, 메일 박스 영역을 통해 상대 프로세서에게 메시지를 전달하고자 할 경우에는 메일박스 라이트 명령어가 사용된다. 상기 라이트 명령어가 발생되면 미리 정해진 방향으로 해당 프로세서의 인터럽트 처리 서비스를 실행하도록 디램은 출력신호인 인터럽트 신호들(INTa,INTb)을 생성하고, 이 출력신호는 하드웨어적으로 해당 프로세서의 GPIO, 혹은 UART 등으로 연결된다.
상기 체크 영역은 상기 메일 박스 영역에 상대 프로세서에게 전하는 메시지를 저장한 경우에 상대 프로세서에서 상기 메시지를 리드하였는지 여부를 알 수 있도록 하는 내용의 체크정보를 저장하는 영역이다.
공유메모리 영역에 대한 리드 또는 라이트 동작 및 세맵퍼 영역 및 메일 박스 영역에 대한 동작에 관해서는 상술한 국내 특허출원 제2006-0071455호에 기재되어 있으므로 별도의 설명을 생략한다.
상술한 바와 같이, 인터페이스 부의 동작을 위해서는 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역의 대응되는 특정워드라인은 디세이블되며, 대신에 상기 인터페이스 부가 인에이블되도록 하는 별도의 회로가 필요하다. 여기서는 이를 '레지스터 억세스 회로'라고 칭하기로 한다.
상기 레지스터 억세스 회로의 블록도가 도 6에 나타나 있다.
도 6에 도시된 바와 같이, 상기 레지스터 억세스 회로(100)는, 레지스터 어드레스 판단부(110), 공유 메모리 영역 어드레스 판단부(120), 및 레지스터 억세스 신호 발생부(130)를 구비한다. 상기 레지스터 억세스 회로(100)는 상기 특정 어드레스에 대응하는 메모리 셀들의 억세스를 방지하고 상기 DRAM 인터페이스부를 인에이블 하기 위한 회로이다.
상기 레지스터 어드레스 여부 판단부(110)는 인가되는 어드레스가 상기 인터페이스 부를 억세스 하기 위한 어드레스 인지 여부를 판단하여, 인가되는 어드레스가 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh) 인 경우에 제1인에이블 신호(REG_ADD)를 발생(인에이블)시킨다. 즉 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)를 제외한 로우 어드레스가 인가되는 경우에는 상기 제1인에이블 신호(REG_ADD)는 발생되지 않는다.
상기 공유 메모리 영역 어드레스 판단부(120)는 상기 메모리 영역들(B1-B4) 중 어느 하나의 메모리 영역을 선택하기 위해 인가되는 메모리 어드레스가 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스 인지 여부를 판단한다. 즉 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스가 인가되는 경우에 제2인에이블 신호(SB)를 발생(인에이블)시킨다.
상기 공유 메모리 영역이 뱅크 메모리 영역으로 구성되는 경우에, 예를 들어, B 뱅크로 구성되는 경우에 상기 B 뱅크(B2) 선택을 위한 뱅크 어드레스가 상기 공유메모리 영역을 선택하기 위한 메모리 어드레스 일 수 있다.
상기 공유 메모리 영역에 대한 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)를 여기서는 '레지스터 어드레스'로 칭한다
상기 제2인에이블 신호(SB)가 필요한 이유는 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)는 뱅크 메모리마다 존재하기 때문에 상기 인터페이스부에 대한 레지스터 어드레스를 특정하기 위해서는 공유 메모리 영역에 대한 어드레스 인지 확인할 필요가 있기 때문이다.
상기 레지스터 억세스 신호 발생부(130)는 상기 제1인에이블 신호(REG_ADD) 및 상기 제2인에이블 신호(SB)에 응답하여 레지스터 억세스신호(REG_ACCESS)를 발생시킨다. 상기 레지스터 억세스신호(REG_ACCESS)는 상기 제1인에이블 신호(REG_ADD) 및 상기 제2인에이블 신호(SB)가 모두 인에이블 된 경우에 만 발생(인에이블)되며, 어느 하나라도 인에이블 되지 않으면 발생(인에이블)되지 않는다.
상기 레지스터 억세스신호(REG_ACCESS)는 우선적으로 상기 인터페이스부(170)를 인에이블 시킨다. 상기 인터페이스부(170)를 구성하는 레지스터들이 인에이블되게 된다.
그리고, 상기 레지스터 억세스신호(REG_ACCESS)는 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)에 대응되는 워드라인이 인에이블 되지 않도록 제어한다. 즉 워드라인 구동부(140)에서 워드라인 인에이블을 위한 신호들이 발생되지 않도록 한다. 이는 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)에 대응되는 워드라인에 연결되는 메모리 셀들에 대한 억세스를 방지하기 위한 것이다.
상기 워드라인 구동부(140)를 구성하는 회로들에는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려져 있는 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, 및 워드라인 선택신호(PXI)발생회로 등이 포함될 수 있다.
상기 레지스터 억세스 신호(REG_ACCESS)는 상술한 바와 같은 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, 및 워드라인 선택신호(PXI)발생회로 등의 동작을 제어할 수 있다. 즉 상기 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, 및 워드라인 선택신호(PXI)발생회로 등이 동작을 수행하지 않도록 제어할 수 있다. 다시 말하면, 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, 및 워드라인 선택신호(PXI)발생 회로 들을 인에이블 시키기 위한 인에이블 신호가 발생되지 않도록 제어할 수 있다.
다음으로, 상기 레지스터 억세스 신호(REG_ACCESS)는 데이터 리드동작을 위한 센싱패스부(150)를 디세이블 시킨다. 상기 센싱 패스부(150)는 메모리 셀에서 데이터를 리드하기 위하여 동작되는 센스앰프를 포함하는 리드관련회로들을 포함한다. 이는 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가되는 경우에는 이에 대응되는 메모리 셀의 데이터 센싱을 위해서 리드와 관련된 센싱패스부(150)를 인에이블하기 위한 신호들이 발생되기 때문에 이들의 인에이블을 방지하기 위한 것이다.
상기 레지스터 억세스 신호(REG_ACCESS)는 리드동작과 관련된 상기 센싱패스부(150)는 디세이블 시키지만 라이트 동작이나 데이터 입출력과 관련된 데이터 패스부(160)는 디세이블 시키지 않고 인에이블 시킨다. 이는 상기 인터페이스부(170)를 구성하는 레지스터들에 정보를 저장하기 위해서는 상기 데이터 패스부(160)가 디세이블 되어서는 아니되기 때문이다.
상기 DRAM이 상기 센싱 패스부(150)와 상기 데이터 패스부(160)를 동시에 인에이블 또는 디세이블하도록 제어되는 구조를 가지는 경우에는 상기 레지스터 억세스 신호(REG_ACCESS)는 이들의 인에이블을 동시에 제어하는 제어신호가 인에이블되지 않고 디세이블 상태를 유지하도록 하고 상기 데이터 패스부(160)의 인에이블을 위한 신호가 별도로 발생되도록 제어한다.
요약하면 상기 레지스터 억세스 신호(REG_ACCESS)는 상기 인터페이스부의 동작과 관련된 회로들은 인에이블 시키고, 이와 관련되지 않고 상기 특정 로우 어드레스에 대응되는 워드라인이 인에이블 된 경우에 필요한 회로들은 디세이블시키게 되는 것이다.
상술한 바와 같이, DRAM 내에 인터페이스부를 구비하는 멀티 패스 억세스블 반도체 메모리 장치에서, 상기 인터페이스부를 인에이블시키기 위한 레지스터 어드레스가 입력되는 경우에 이에 대응되는 워드라인을 디세이블 시킬 수 있게 된다. 또한 상기 인터페이스 동작과 관련없는 센싱패스부를 디세이블 시킴에 의해 전력소비를 줄일 수 있는 장점도 있다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 레지스터 구성이나 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있으며, 상기 레지스터 억세스회로의 구성을 다양하게 변경 가능함은 물론이다.
예를 들어, 4개의 메모리 영역 중 1개를 공유 메모리 영역으로 나머지 3개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 레지스터 억세스 회로를 구비함에 의하여, DRAM 내에 인터페이스부를 구비하는 멀티 패스 억세스블 반도체 메모리 장치에서, 상기 인터페이스부를 인에이블시키기 위한 레지스터 어드레스가 입력되는 경우에 이에 대응되는 워드라인을 디세이블 시킬 수 있게 된다. 또한 상기 인터페이스 동작과 관련없는 센싱패스부를 디세이블 시킴에 의해 전력소비를 줄일 수 있는 장점도 있다.

Claims (13)

  1. 반도체 메모리 장치에 있어서:
    복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들 중 선택된 하나의 포트와의 데이터 억세스 패스가 형성되어 상기 복수의 프로세서들에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과;
    상기 복수의 프로세서들 간의 통신 시 인터페이스 기능의 제공을 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스되는 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들을 갖는 인터페이스 부와;
    상기 특정 어드레스에 대응하는 메모리 셀들의 억세스를 방지하고 상기 인터페이스부를 인에이블 하기 위한 레지스터 억세스 회로를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 공유 메모리 영역에 행과 열의 매트릭스형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀임을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 레지스터 억세스 회로는,
    인가되는 어드레스가 상기 인터페이스 부를 억세스 하기 위한 어드레스 인지 여부를 판단하여, 인가되는 어드레스가 상기 특정어드레스 인 경우에 제1인에이블 신호를 발생하는 레지스터 어드레스 판단부와;
    메모리 영역들 중 어느 하나의 메모리 영역을 선택하기 위한 메모리 어드레스가 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스 인지 여부를 판단하여, 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스가 인가되는 경우에 제2인에이블 신호를 발생시키는 공유메모리 영역 어드레스 판단부와;
    상기 제1인에이블 신호 및 상기 제2인에이블 신호에 응답하여 레지스터 억세스 신호를 발생하는 레지스터 억세스 신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 인터페이스부는 특정 로우 어드레스가 인가되는 경우에 상기 레지스터 억세스 신호에 응답하여 공통 인에이블되며, 개별적으로 인가되는 컬럼어드레스에 따라 상기 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들이 억세스됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 레지스터 억세스 신호는, 상기 특정 로우 어드레스에 대응되는 워드라인의 인에이블을 위한 회로들을 포함하는 워드라인 구동부를 디세이블시키며, 상기 워드라인에 연결된 메모리 셀들의 데이터를 리드하기 위한 센스 앰프를 포함하는 리드 관련 회로들을 구비하는 센싱 패스부를 디세이블 시키며, 데이터 라이팅 관련회로 및 데이터 입출력을 위한 입출력 라인들을 포함하는 데이터 패스부는 인에이블 시킴을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 워드라인 구동부는 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, 워드라인 선택신호(PXI) 발생회로를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 레지스터 억세스 신호는 상기 워드라인 구동부를 인에이블 시키기 위한 인에이블 신호들의 발생을 방지함을 특징으로 하는 반도체 메모리 장치.
  8. 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역을 구비하고, 상기 복수의 프로세서들 간의 통신 시 인터페이스 기능의 제공을 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스되는 세맵퍼 영역, 메일박스 영역들을 갖는 인터페이스 부를 구비하는 반도체 메모리장치에 있어서:
    상기 특정 어드레스에 대응하는 메모리 셀들의 억세스를 방지하고 상기 인터페이스부를 인에이블 하기 위한 레지스터 억세스 회로를 구비함을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 레지스터 억세스 회로는,
    인가되는 어드레스가 상기 인터페이스 부를 억세스 하기 위한 어드레스 인지 여부를 판단하여, 인가되는 어드레스가 상기 특정어드레스 인 경우에 제1인에이블 신호를 발생하는 레지스터 어드레스 판단부와;
    메모리 영역들 중 어느 하나의 메모리 영역을 선택하기 위한 메모리 어드레스가 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스 인지 여부를 판단하여, 상기 공유 메모리 영역을 선택하기 위한 메모리 어드레스가 인가되는 경우에 제2인에이블 신호를 발생시키는 공유메모리 영역 어드레스 판단부와;
    상기 제1인에이블 신호 및 상기 제2인에이블 신호에 응답하여 레지스터 억세스 신호를 발생하는 레지스터 억세스 신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 인터페이스부는 특정 로우 어드레스가 인가되는 경우에 상기 레지스터 억세스 신호에 응답하여 공통 인에이블되며, 개별적으로 인가되는 컬럼어드레스에 따라 상기 세맵퍼 영역, 메일박스 영역들, 및 체크 영역들이 억세스됨을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 레지스터 억세스 신호는, 상기 특정 로우 어드레스에 대응되는 워드라인의 인에이블을 위한 회로들을 포함하는 워드라인 구동부를 디세이블시키며, 상기 워드라인에 연결된 메모리 셀들의 데이터를 리드하기 위한 센스 앰프 등 리드 관련 회로들을 포함하는 센싱 패스부를 디세이블 시키며, 데이터 입출력을 위한 입출력 라인들을 포함하는 데이터 패스부는 인에이블 시킴을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 워드라인 구동부는, 서브 워드라인 드라이버, 노멀 워드라인 인에이블 신호(NWE) 발생회로, PXID 신호 발생회로 등을 포함함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 레지스터 억세스 신호는 상기 워드라인 구동부를 인에이블 시키기 위한 인에이블 신호의 발생을 방지함을 특징으로 하는 반도체 메모리 장치.
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