KR100850277B1 - 멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크어드레스 할당방법 - Google Patents

멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크어드레스 할당방법 Download PDF

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Abstract

본 발명은 멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크 어드레스 할당방법을 개시한다. 그러한 뱅크 어드레스 할당 방법들의 예 가운데, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들에 대응되어 전용으로 억세스 되는 전용 메모리 영역들을 상기 메모리 셀 어레이 내에 구비한 멀티패쓰 억세스블 반도체 메모리 장치에서의, 뱅크 어드레스 할당방법은, 상기 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 동일하게 되도록 뱅크 어드레스를 할당하는 것에 의해, 프로세서들에 의해 수행되는 오퍼레이팅 시스템이나 펌웨어의 어드레스 맵핑을 자유롭게 하는 효과가 있다. 또한, 그러한 반도체 메모리 장치를 채용한 데이터 처리 시스템에서는 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 줄어드는 이점이 있다.
Figure R1020060112555
멀티 프로세서, 공유 메모리 영역, 멀티패쓰 억세스블, 뱅크 어드레스

Description

멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크 어드레스 할당방법{Bank addresses assign method for use in multi-path accessible semiconductor memory device}
도 1은 휴대용 통신 디바이스에 채용된 통상적인 멀티 프로세서 시스템의 블록도
도 2는 본 발명에 적용되는 반도체 메모리를 채용한 멀티 프로세서 시스템의 블록도
도 3은 전형적인 DRAM 메모리의 입출력 패쓰 구조를 보여주는 블록도
도 4는 종래기술에 따른 멀티 프로세서 시스템의 메모리 어레이 포션들을 보여주는 블록도
도 5는 본 발명에 적용되는 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도
도 6은 본 발명에 따른 멀티패쓰 억세스블 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 영역들과 프로세서들 간의 배치관계를 보여주는 시스템 블록도
도 7 내지 도 12는 도 6의 메모리 영역들 중 하나의 뱅크를 선택하기 위한 뱅크 어드레스 할당방법을 보인 다양한 예시도
도 13은 도 7 내지 도 12의 뱅크 어드레스 할당들을 요약하여 보여주는 테이블도
도 14는 도 6의 반도체 메모리 장치에서의 공유 메모리 영역이 포트별로 억세스 되는 것을 설명하기 위해 제시된 도면
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크 어드레스 할당에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저 히 구별하기 위하여 본 발명에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 휴대용 전자 시스템 예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 노트북 컴퓨터, 또는 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
도 1을 참조하면, 제1 프로세서(10)와 제2 프로세서(12)는 접속라인(L10)을 통해 서로 연결되어 있고, NOR 메모리(14)와 DRAM(16)은 설정된 버스들(B1-B3)을 통해 상기 제1 프로세서(10)에 버싱되고, DRAM(18)과 NAND 메모리(20)는 설정된 버스들(B4-B6)을 통해 상기 제2 프로세서(12)에 버싱되어 있다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 오락 등의 수행을 위한 어플리케이션 기능을 가질 수 있다. 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 메모리(14)와 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 메모리(20) 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위해 탑재되며, DRAM들(16、18)은 프로세서의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 배치되고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 DRAM 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.
도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(17)이 제1 및 제2 프로세서(12)에 버스들(B1,B2)을 통해 연결되어 있는 것이 특이하게 보여진다. 도 2의 멀티 프로세서 시스템의 구조와 같이, 각 프로세서(10,12)가 각각의 패쓰를 통해 DRAM(17)을 억세스 하는 것이 가능하게 될려면, DRAM(17)내에 2개의 포트가 설치되고 상기 버스들(B1,B2)에 대응적으로 연결될 것이 요구된다. 그렇지만, 통상의 DRAM은 도 3에서 보여지는 바와 같이 단일 포트(PO)를 갖는 메모리(1)이다.
통상의 DRAM 구조를 보여주는 도 3을 참조하면, 메모리 셀 어레이는 로우 디코더(8)와 컬럼 디코더(7)에 각기 대응적으로 연결된 제1-4뱅크(3,4,5,6)로 구성된다. 상부 입출력 센스앰프 및 드라이버(13)는 멀티플렉서들(11,12)을 통해 상기 제1 뱅크(3) 또는 제3 뱅크(5)와 동작적으로 연결되고, 하부 입출력 센스앰프 및 드라이버(15)는 멀티플렉서들(13,14)을 통해 상기 제2 뱅크(4) 또는 제4 뱅크(6)와 동작적으로 연결된다. 예를 들어, 제1 뱅크(3)내의 메모리 셀이 선택되고 그 선택된 메모리 셀에 저장된 데이터가 리드되는 경우라고 하면 리드되는 데이터의 출력 과정은 다음과 같다. 먼저, 선택된 워드라인이 활성화 된 후 비트라인 센스앰프에 의해 감지 및 증폭되어진 메모리 셀의 데이터는 해당 컬럼 선택 라인(CSL)의 활성화에 따라 로컬 입출력 라인(9)에 전달된다. 상기 로컬 입출력 라인(9)에 전달된 데이터는 제1 멀티플렉서(21)의 스위칭 동작에 의해 글로벌 입출력 라인(GIO)으로 전달되고, 글로벌 입출력 라인(GIO)에 연결된 제2 멀티플렉서(11)는 상기 글로벌 입출력 라인(GIO)의 데이터를 상부 입출력 센스앰프 및 드라이버(13)로 전달한다. 상기 입출력 센스앰프 및 드라이버(13)에 의해 재차로 감지 및 증폭된 데이터는 패쓰부(16)를 통해 데이터 출력라인(L5)으로 출력된다. 한편, 제4 뱅크(6)내의 메모리 셀에 저장된 데이터가 리드되는 경우에 멀티플렉서(24)-멀티플렉서(14)-하부 입출력 센스앰프 및 드라이버(15)-패쓰부(16)-데이터 출력라인(L5)을 차례로 거쳐 데이터가 출력단(DQ)으로 출력된다. 이와 같이, 도 3의 DRAM(1)은 두 뱅크가 하나의 입출력 센스앰프 및 드라이버를 공유하는 구조를 가지며 데이터의 입출력이 하나의 포트(PO)를 통해 수행되는 단일 포트 메모리임을 알 수 있다. 결국, 도 3의 DRAM(1)은 도 1의 시스템에 적용이 가능할 뿐이고 도 2와 같은 멀티 프로세서 시스템에는 메모리 뱅크의 구조나 포트의 구조에 기인하여 적용이 어렵게 된다.
도 2와 같은 멀티 프로세서 시스템에 적합한 메모리를 기본적으로 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 도 4의 구성을 갖는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
도 4를 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상 기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 억세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 억세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 억세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)과 각기 독립적으로 억세스되는 제1,2 포션(33,31)을 메모리 어레이(35)내에 구현하기 위해서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 각 포트에 대한 적절한 리드/라이트 패쓰(경로)제어와 뱅크 어드레스 할당 테크닉은 매우 중요한 과제이다. 상기 뱅크 어드레스는 메모리 셀 어레이가 복수의 뱅크로 나누어져 있을 경우에 특정한 뱅크를 선택하는 어드레스를 말하며, 매트릭스 형태로 배치된 복수의 메모리 셀들 중 특정한 메모리 셀을 선택하는 메모리 셀 어드레스와는 구별된다. 예를 들어 4개의 메모리 뱅크가 존재할 경우에 4가지 종류 즉, 00,01,10,11 의 뱅크 어드레스를 사용하면, 4개의 메모리 뱅크 중에서 원하는 하나의 메모리 뱅크를 선택할 수 있게 된다.
뱅크 어드레스 할당에 있어서, 설치된 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 동일하게 되도록 뱅크 어드레스를 할당하는 것은 프로세서들에 의해 수행되는 오퍼레이팅 시스템이나 펌웨어의 어드레스 맵 핑을 자유롭게 한다.
3차원 게임이나 화상통신, HDPDA, 와이브로(wibro)등의 원활한 구현을 제공하기 위해서는 모뎀과 프로세서 간의 데이터 트래픽이 크게 늘어나야 한다. 그러므로, 프로세서들 간의 고속의 인터페이스의 필요성이 더욱 증가되고 있는 실정인데, 이에 따라 뱅크 어드레스를 최적으로 할당하는 방안도 아울러 강구되어야 한다.
따라서, 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서 멀티 패쓰 억세스블 반도체 메모리 장치에 대한 뱅크 어드레스 할당 기법이 강력히 요망되는 실정이다.
따라서, 본 발명의 목적은 멀티 패쓰 억세스블 반도체 메모리 장치 내의 공유 메모리 영역과 전용 메모리 영역을 원활히 억세스할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 다른 목적은 멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크 어드레스 할당방법을 제공함에 있다.
본 발명의 또 다른 목적은 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와, 제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와, 상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 보다 효율적으로 선택할 수 있는 뱅크 어드레스 할당 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들에 대응되어 전용으로 억세스 되는 전용 메모리 영역들을 상기 메모리 셀 어레이 내에 구비한 멀티패쓰 억세스블 반도체 메모리 장치에서의, 뱅크 어드레스 할당방법을 제공함에 있다.
본 발명의 또 다른 목적은 제1 포트를 통해 상기 제1 프로세서에 접속되는 제1 메모리 뱅크와, 제2 포트를 통해 상기 제2 프로세서에 접속되는 제2 메모리 뱅크와, 상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 휘발성 반도체 메모리 장치에 대하여 뱅크 어드레스를 인가할 수 있는 데이터 처리 시스템을 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 양상(aspect)에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
상기 제1,2 메모리 뱅크들을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 각기 별도의 뱅크 어드레스로서 할당하고;
상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 한다.
본 발명의 다른 양상에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고;
상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하는 것을 특징으로 한다.
바람직하기로, 상기 스타팅 어드레스는 스타팅 뱅크 어드레스 또는 스타팅 메모리 셀 어드레스일 수 있다.
본 발명의 또 다른 양상에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅 크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
상기 제1,2 메모리 뱅크들을 각기 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하고;
상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고;
상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
상기 제1,2 메모리 뱅크들을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 각기 별도의 뱅크 어드레스로서 할당하고;
부팅 시에 상기 제3 메모리 뱅크에 대한 스타팅 어드레스가 상기 제1,2 포트에서 서로 동일하게 될 수 있도록 하기 위해, 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
상기 제1,2 메모리 뱅크들을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 각기 별도의 뱅크 어드레스로서 할당하고;
부팅 시에 상기 제3 메모리 뱅크에 대한 메모리 셀 어드레스가 상기 제1,2 포트에서 서로 동일하게 될 수 있도록 하기 위해, 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라,
제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
제2 포트를 통해 제2 프로세서에 접속되는 제2,4 메모리 뱅크와,
상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법은:
부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고;
상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하고;
상기 제4 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제2 포트를 통해, 상기 제1 포트가 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스와 동일한 뱅크 어드레스로서 할당하여, 미사용 뱅크 어드레스가 존재하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 데이터 통신 시스템은,
제1,2 프로세서들과;
제1 포트를 통해 상기 제1 프로세서에 접속되는 제1 메모리 뱅크와, 제2 포트를 통해 상기 제2 프로세서에 접속되는 제2 메모리 뱅크와, 상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 휘발성 반도체 메모리 장치와;
상기 제1,2 프로세서들과 상기 휘발성 반도체 메모리 장치간에 동작적으로 연결되며, 부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하는 뱅크 어드레스 할당부를 구비함을 특징으로 한다.
본 발명의 또 다른 양상에 따른 데이터 처리 시스템은,
제1,2 프로세서들과;
제1 포트를 통해 상기 제1 프로세서에 접속되는 제1 메모리 뱅크와, 제2 포트를 통해 상기 제2 프로세서에 접속되는 제2,4 메모리 뱅크와, 상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 다이나믹 랜덤 억세스 메모리와;
부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하고, 상기 제4 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제2 포트를 통해, 상기 제1 포트가 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스와 동일한 뱅크 어드레스로서 할당하는 뱅크 어드레스 할당부를 구비함 을 특징으로 한다.
본 발명의 또 다른 양상에 따라,
복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들에 대응되어 전용으로 억세스 되는 전용 메모리 영역들을 상기 메모리 셀 어레이 내에 구비한 멀티패쓰 억세스블 반도체 메모리 장치에서의, 뱅크 어드레스 할당방법은:
상기 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 동일하게 되도록 뱅크 어드레스를 할당하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라,
복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들에 대응되어 전용으로 억세스 되는 전용 메모리 영역들을 상기 메모리 셀 어레이 내에 구비한 멀티패쓰 억세스블 반도체 메모리 장치에서의, 뱅크 어드레스 할당방법은:
상기 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 서로 다르게 되도록 뱅크 어드레스를 할당하는 것을 특징으로 한다.
따라서, 상기한 바와 같은 뱅크 어드레스 할당 테크닉에 따르면, 프로세서들 에 의해 수행되는 오퍼레이팅 시스템이나 펌웨어의 어드레스 맵핑이 소프트웨어의 부담없이 자유로워진다. 또한, 그러한 반도체 메모리 장치를 채용한 데이터 처리 시스템에서는 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 줄어든다.
이하에서는 본 발명에 따라, 멀티패쓰 억세스블 반도체 메모리 장치에서의 뱅크 어드레스 할당에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 어드레스의 디코딩, 억세스 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명에 적용되는 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도이다. 도면을 참조하면, 데이터 처리 시스템 또는 휴대용 통신 시스템 등과 같은 멀티 프로세서 시스템은, 제1 설정 타스크를 수행하는 제1 프로세서(10)와, 제2 설정 타스크를 수행하는 제2 프로세서(12)와, 상기 제1,2 프로세서 들(10,20)에 의해 억세스되는 메모리 영역들을 메모리 셀 어레이 내에 가지는 DRAM(17)을 구비한다. 또한, 상기 시스템은 각각의 버스를 통해 제1,2 프로세서(10,12)와 연결되는 플래시 메모리들(101,102)을 포함한다.
한정되는 것은 아니지만, 도 5에서 보여지는 상기 DRAM(17)은 서로 독립적인 2개의 포트를 갖는다. 편의상 신호(INTa)가 출력되는 포트(A)를 제1 포트라고 하면 이는 범용입출력(GIPO)라인을 통하여 상기 제1 프로세서(10)와 연결된다. 신호(INTb)가 출력되는 포트(B)를 제2 포트라고 하면 이는 범용입출력(GIPO)라인을 통하여 상기 제2 프로세서(12)와 연결된다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능이나 베이스 밴드 처리 기능을 프로세싱 타스크로서 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 동영상, 오락 등의 수행을 위한 애플리케이션 기능을 프로세싱 타스크로서 가질 수 있다. 필요한 경우에 상기 제2 프로세서(12)는 멀티미디어 코프로세서일 수 있다.
또한, 상기 플래시 메모리들(101,102)은 메모리 셀 어레이의 셀 연결구성이 NOR 구조 또는 NAND 구조로 되어 있고 메모리 셀이 플로팅 게이트를 갖는 모오스 트랜지스터로 되어 있는 불휘발성 메모리이다. 상기 플래시 메모리들(101,102)은 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위한 메모리로서 탑재된다.
도 5에서 보여지는 바와 같이 2개의 포트를 갖는 상기 DRAM(17)은, 프로세서들(10,12)에 실행되어질 수 있는 명령들과 데이터를 저장하기 위해 사용될 수 있다. 또한, 상기 DRAM(17)은 상기 제1,2 프로세서들(10,12)간의 인터페이싱 기능을 자체적으로 담당할 수 있다. 즉, 세맵퍼 영역과 메일박스 영역들을 갖는 디램 내의 인터페이스 부를 활용함에 의해 상기 프로세서들(10,12)은 공통으로 억세스 가능한 공유 메모리 영역을 통해 데이터 통신을 수행한다. 프로세서들 간 호스트 인터페이싱이 메모리 내부를 통해 제공될 경우에 할당된 공유 메모리 영역을 복수의 프로세서들이 고속으로 억세스할 수 있게 되어, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 된다. 이에 대한 보다 상세한 것은 본원출원인에 의해2006년 7월 28일자로 대한민국에 선출원된 출원번호 10-2006-71455호에 개시되어 있다.
상기 도 5의 시스템은 이동통신 디바이스(예 셀룰러 폰), 양방향 라디오 통신 시스템, 단방향 페이저, 양방향 페이저, 개인용 통신 시스템, 또는 휴대용 컴퓨터, 등과 같은 휴대용 컴퓨팅 디바이스 또는 휴대용 통신 디바이스가 될 수 있다.그렇지만, 본 발명의 스코프와 응용이 이들에 한정되는 것이 아님은 이해되어야 한다.
상기 도 5의 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
이제부터는 상기 도 5의 DRAM(17)내의 복수의 메모리 뱅크들에 대한 배치관계 및 프로세서들의 뱅크 어드레스 할당에 대한 상세가, 반도체 메모리 장치의 내부 일부를 보여주는 도면들을 참조로 본 발명의 이해를 돕기 위한 의도로서만 설명될 것이다.
도 6은 본 발명에 따른 멀티패쓰 억세스블 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 영역들과 프로세서들 간의 배치관계를 보여주는 시스템 블록도이다. 도면에서 4개의 메모리 뱅크들(3,4,5,6)이 메모리 셀 어레이(17) 내에 배치되어 있다. 우선, 메모리 뱅크 A (3)는 제1 포트(A포트:PO1)를 통하여 제1 프로세서(10)에 의해 억세스 되고, 메모리 뱅크 C 및 D (5,6)은 제2 포트(B포트:PO2)를 통하여 제2 프로세서(12)에 의해 억세스 되며, 메모리 뱅크 B(4)는 상기 제1,2 포트(PO1,PO2) 통하여 제1,2프로세서들(10,12) 모두에 의해 억세스 된다. 결국, 상기 메모리 뱅크 B(4)는 공유(shared) 메모리 영역이고, 메모리 뱅크 A,C,D(3,5,6)는 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역이다. 상기 4개의 메모리 영역들(3,4,5,6)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mbit, 128Mbit, 256Mbit, 512Mbit, 또는 1024Mbit 의 메모리 스토리지를 가질 수 있다
도 6에서, 제1 포트(PO1)를 통해 제1 프로세서(10)에 접속되는 제1 메모리 뱅크(3)와, 제2 포트(PO2)를 통해 제2 프로세서(12)에 접속되는 제2 및 제4 메모리 뱅크(5,6)와, 상기 제1,2 포트(PO1,PO2)를 통해 상기 제1,2 프로세서들(10,12)에 공유적으로 접속되는 제3 메모리 뱅크(4)를 포함하는 메모리 셀 어레이(17)를 구비 한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 예들은 도 7 내지 도 12를 통하여 나타나 있다.
도 7 내지 도 12는 도 6의 메모리 영역들(3,4,5,6) 중 하나의 뱅크를 선택하기 위한 뱅크 어드레스 할당방법을 보인 다양한 예시도이다.
먼저, 도 7에서 보여지는 뱅크 어드레스 할당의 예는, 상기 제1,2 메모리 뱅크들(3,5)을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 각기 별도의 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크(4)를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,P02)를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 나타내고 있다. 여기서, 상기 제4 메모리 뱅크(6)를 선택하기 위한 뱅크 어드레스는 상기 제2 포트(P02)를 통해 인가되며, 상기 제2 메모리 뱅크(5)의 뱅크 어드레스 보다 상위의 뱅크 어드레스로서 할당된다.
따라서, 메모리 뱅크 A(3)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해 00으로서 할당되고, 메모리 뱅크 C,D(5,6)에 대한 뱅크 어드레스는 제2 포트(PO2)를 통해 10,11로서 각기 할당되며, 메모리 뱅크 B(4)에 대한 뱅크 어드레스는 제1,2 포트(PO1,PO2)를 통해 01로서 각기 동일하게 할당된다. 여기서, 00,01,10,11은 4개의 메모리 뱅크를 선택하기 위해 2비트를 할당할 경우에 주어지는 비트 논리를 의미한다. 도 7에서 보여지는 뱅크 어드레스 할당은, 제1 프로세서(10)의 초기 부팅 뱅크 어드레스를 00이 아닌 01로서 설정해 둔 경우에, 제1 프로세서(10)와 제2 프로세서(12)가 모두, 초기 부팅 시에 공유 메모리 뱅크인 메모리 뱅크 B(4)를 억세스 할 수 있는 조건을 제공한다. 물론, 이 경우에 우선권을 갖는 프로세서가 메모리 뱅크 B(4)와 접속된다. 한편, 도 7의 경우에 B 포트인 제2 포트(PO2)를 통해서는 뱅크 어드레스 "00"이 인가되지 않음을 주목하라.
이제 도 8을 참조하면, 각각의 프로세서가 각기 대응되는 전용 메모리 뱅크를 초기부팅 시에 각기 독립적으로 억세스 할 수 있는 뱅크 어드레스 할당방법이 나타나 있다. 즉, 도 8에서의 뱅크 어드레스 할당의 예는, 시스템의 초기부팅 시에 상기 제1,2 메모리 뱅크(3,5)에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들(3,5)을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 서로 동일한 뱅크 어드레스로서 할당하고, 상기 공유 메모리 뱅크인 제3 메모리 뱅크(4)를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 서로 다른 뱅크 어드레스로서 할당하는 것을 보여주고 있다. 여기서, 상기 제4 메모리 뱅크(6)를 선택하기 위한 뱅크 어드레스는 상기 제2 포트(P02)를 통해 인가되며, 상기 제2 메모리 뱅크(5)의 뱅크 어드레스 보다 상위의 뱅크 어드레스로서 할당된다. 상기 스타팅 어드레스는 스타팅 뱅크 어드레스 또는 스타팅 메모리 셀 어드레스일 수 있으며, 상기 스타팅 메모리 셀 어드레스인 경우에 0x000000h로서 설정될 수 있다.
따라서, 메모리 뱅크 A(3)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해 00으로서 할당되고, 메모리 뱅크 C,D(5,6)에 대한 뱅크 어드레스는 제2 포트(PO2)를 통해 00,01 로서 각기 할당된다. 또한, 메모리 뱅크 B(4)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해서는 01로서, 제2 포트(PO2)를 통해서는 10으로, 각기 다르게 할당된다. 도 8에서 보여지는 뱅크 어드레스 할당은, 제1 프로세서(10)와 제2 프로세서(12)가 초기 부팅 시에 전용 메모리 뱅크인 메모리 뱅크 A(3)와 메모리 뱅크 C(5)를 각기 억세스 할 수 있는 조건을 제공한다. 도 8의 경우에 제1,2 포트(PO1,PO2)를 통해 뱅크 어드레스 "11"이 인가되지 않음을 주목하라.
도 8의 경우와 같이 설치된 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 동일하게 되도록 뱅크 어드레스를 할당하는 것은 프로세서들에 의해 수행되는 오퍼레이팅 시스템이나 펌웨어의 어드레스 맵핑을 자유롭게 하는 이점을 제공한다.
이제 도 9를 참조한다. 도 9에서의 뱅크 어드레스 할당의 예는, 상기 제1,2 메모리 뱅크들(3,5)을 각기 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 서로 다른 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크(4)를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 서로 다른 뱅크 어드레스로서 할당하는 것을 보여준다. 여기서, 상기 제4 메모리 뱅크(6)를 선택하기 위한 뱅크 어드레스는 상기 제2 포트(P02)를 통해 인가되며, 상기 제2 메모리 뱅크(5)의 뱅크 어드레스 보다 상위의 뱅크 어드레스로서 할당된다.
따라서, 메모리 뱅크 A(3)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해 00으로서 할당되고, 메모리 뱅크 C,D(5,6)에 대한 뱅크 어드레스는 제2 포트(PO2)를 통해 01,10 으로서 각기 할당된다. 또한, 공유 메모리 뱅크인 메모리 뱅크 B(4)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해서는 11로서, 제2 포트(PO2)를 통해서는 00으로, 서로 다르게 할당된다. 도 9의 경우에 제2 포트(PO1)와 연결된 프로세서에게 초기 부팅시 억세스 우선권이 주어질 수 있다.
도 10을 참조하면, 부팅 시에 상기 제1,2 메모리 뱅크(3,5)에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들(3,5)을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 서로 동일한 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크(4)를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 나타낸 뱅크 어드레스 할당방법의 예가 보여진다. 여기서, 상기 제4 메모리 뱅크(6)를 선택하기 위한 뱅크 어드레스는 상기 제2 포트(P02)를 통해 인가되며, 상기 제2 메모리 뱅크(5)의 뱅크 어드레스 보다 상위의 뱅크 어드레스로서 할당된다.
따라서, 메모리 뱅크 A(3)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해 00으로서 할당되고, 메모리 뱅크 C,D(5,6)에 대한 뱅크 어드레스는 제2 포트(PO2)를 통해 00,01 로서 각기 할당된다. 또한, 메모리 뱅크 B(4)에 대한 뱅크 어드레스는 제1,2 포트(PO1,PO2)를 통해 11로서 각기 주어져 서로 동일하게 할당된다. 도 10에서 보여지는 뱅크 어드레스 할당은, 제1 프로세서(10)와 제2 프로세서(12)가 초기 부팅 시에 전용 메모리 뱅크인 메모리 뱅크 A(3)와 메모리 뱅크 C(5)를 각기 억세스 할 수 있는 조건을 제공한다. 도 10의 경우에 제1,2 포트(PO1,PO2)를 통해 뱅크 어드레스 "10"이 인가되지 않음을 주목하라.
도 11에서 보여지는 뱅크 어드레스 할당의 예는, 상기 제1,2 메모리 뱅크들(3,5)을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,PO2)를 통해 각기 별도의 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크(4)를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트(PO1,P02)를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 나타내고 있다. 여기서, 상기 제4 메모리 뱅크(6)를 선택하기 위한 뱅크 어드레스는 상기 제2 포트(P02)를 통해 인가되며, 상기 제2 메모리 뱅크(5)의 뱅크 어드레스 보다 상위의 뱅크 어드레스로서 할당된다.
따라서, 메모리 뱅크 A(3)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해 01로서 할당되고, 메모리 뱅크 C,D(5,6)에 대한 뱅크 어드레스는 제2 포트(PO2)를 통해 10,11로서 각기 할당되며, 메모리 뱅크 B(4)에 대한 뱅크 어드레스는 제1,2 포트(PO1,PO2)를 통해 00으로서 각기 동일하게 할당된다. 한편, 도 11의 경우에 각 프로세서 공히 공유 메모리 뱅크를 스타트 어드레스로 설정하고 있음을 주목하라.
도 12를 참조하면, 메모리 뱅크 A(3)에 대한 뱅크 어드레스는 제1 포트(PO1)를 통해 00으로서 할당되고, 메모리 뱅크 C,D(5,6)에 대한 뱅크 어드레스는 제2 포트(PO2)를 통해 01,10 으로서 각기 할당되며, 메모리 뱅크 B(4)에 대한 뱅크 어드레스는 제1,2 포트(PO1,PO2)를 통해 11로서 각기 동일하게 할당된다. 한편, 도 12의 경우에 각 프로세서 공히 공유 메모리 뱅크를 최상위 어드레스로 설정하고 있음을 주목하라.
도 13은 도 7 내지 도 12의 뱅크 어드레스 할당들을 요약하여 보여주는 테이블이다. 도 13에서, 케이스 1은 도 7의 경우를, 케이스 2는 도 8의 경우를, 케이스 3은 도 9의 경우를, 케이스 4는 도 10의 경우를, 케이스 5는 도 11의 경우를, 케이스 6은 도 12의 경우를 각기 나타낸다. 케이스 2의 경우에 공유 메모리 뱅크에 대한 뱅크 어드레스는 각기 01,10으로 되어 있어 서로 같지 않으며(≠), 전용 메모리 뱅크에 대한 스타트 뱅크 어드레스는 모두 00으로 되어 있어 서로 같음(=)을 기호 사인으로서 알 수 있다.
도 14는 도 6의 반도체 메모리 장치에서의 공유 메모리 뱅크(4)가 포트별로 억세스 되는 것을 예를 들어 설명하기 위해 제시된 도면이다.
프로세스들 간의 인터페이스를 DRAM을 통해 제공하기 위한 방법 중의 하나로서, DRAM 내부에 레지스터나 버퍼 등과 같은 인터페이스 부를 설치할 수 있다. 상기 인터페이스 부는 프로세싱 시스템 개발자에게 익숙한 개념의 세맵퍼(semaphore) 영역과 메일박스(mail box)영역들을 가질 수 있다. 여기서, DRAM 내의 공유 메모리 영역의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh, 2KB 사이즈 = 1 로우 사이즈)가 상기 인터페이스 부로서의 내부 레지스터에 변경적으로 할당될 수 있다. 이에 따라, 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역의 대응되는 특정 워드라인은 디세이블되며, 대신에 상기 인터페이스 부가 인에이블된다.
이제부터 도 14를 참조하여 멀티 패쓰 억세스블 디램의 멀티패쓰 억세스 동작에 대하여 설명한다.
도 14에서 예를 들어, 제1 포트(500)를 통하여 제1 프로세서(10)가 상기 공유 메모리 뱅크(A1)를 억세스할 때 상기 제2 프로세서(12)는 실질적으로 동시에 상기 제2 포트(510)를 통하여 또 다른 메모리 영역을 억세스할 수 있는데, 이러한 멀티패쓰 억세스 동작은 도 14의 패쓰 결정부(200)를 기본적으로 포함하는 억세스 패쓰 형성부에 의해 구현된다.
상기 제1,2 프로세서(10,12) 모두에 의해서 억세스될 수 있는 공유 메모리 뱅크(A1)의 경우를 예를 들면, 공유 메모리 영역(A1)내의 글로벌 입출력 라인(GIO)은 상기 제1,2 프로세서들(10,12)에 각기 대응적으로 연결되는 제1,2 포트(500,510)중의 하나에 선택적으로 연결될 수 있다. 그러한 선택적 연결은 패쓰 결정부(200)의 제어 동작에 의해 실현된다.
상기 억세스 패쓰 형성부에 포함되는 상기 패쓰 결정부(200)는 상기 제1,2 프로세서들(10,12)로부터 인가되는 외부신호들(IN_A,IN_B)에 응답하여 상기 포트들 (A,B)중 선택된 하나의 포트와 상기 공유 메모리 영역(A1)간의 데이터 억세스 패쓰가 형성되도록 하는 패쓰 결정신호(MA,MB)를 생성한다. 여기서, 상기 외부신호들은 상기 제1,2 포트(500,510)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다.
상기 억세스 패쓰 형성부는 또한, 상기 패쓰 결정신호(MA,MB)에 응답하여 상기 제1,2 포트(500,510)를 통해 각기 인가되는 로우 및 컬럼 어드레스들(A_ADD,B_ADD,A_CADD,B_CADD)중에서 하나의 로우 및 컬럼 어드레스(A_ADD,A_CADD)를 선택하고 이를 상기 공유 메모리 영역(A1)과 연결되어 있는 로우 디코더(30) 및 컬럼 디코더(40)에 각기 인가하기 위한 로우 및 컬럼 어드레스 멀티플렉서(28,38)와,
상기 패쓰 결정신호(MA,MB)에 응답하여 상기 공유 메모리 영역(A1)의 글로벌 입출력 라인(GIO)을 제1 또는 제2 포트로 연결하기 위한 글로벌 제1,2 멀티플렉서(120,121)와,
상기 글로벌 제1 멀티플렉서(120)와 상기 제1 포트(500)간에 설치된 제1 입출력 관련회로(130,300)와 상기 글로벌 제2 멀티플렉서(121)와 상기 제2 포트(510)간에 설치된 제2 입출력 관련회로(131,310)를 포함하는 입출력 관련 패쓰부를 포함한다.
상기 제1 입출력 관련회로는, 상기 글로벌 제1 멀티플렉서(120)와 동작적으로 연결된 입출력 센스앰프와, 데이터 입출력 드라이버를 포함할 수 있다.
상기 공유 메모리 영역(A1)에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀일 수 있다.
도 14에서 보여지는 상기 공유 메모리 영역(A1) 하나에는 입출력 센스앰프 및 라이트 드라이버가 2개(130,131)로 배치되며, 상기 글로벌 제1,2 멀티 플렉서(120,121)는 서로 상보적 스위칭 동작을 가진다.
제1,2 프로세서들(10,12)은, 억세스 동작시에 글로벌 입출력 라인(GIO)과 메모리 셀간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 글로벌 멀티플렉서(120,121)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다.
보다 구체적으로, 상기 공유 메모리 영역(A1)의 글로벌 입출력 라인(GIO)과, 상기 글로벌 입출력 라인과 동작적으로 연결되는 로컬 입출력 라인(LIO)과, 상기 로컬 입출력 라인과는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 (BL)과, 상기 비트라인에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인에 메모리 셀을 형성하는 억세스 트랜지스터(AT)가 연결된 메모리 셀은 상기 제1,2 포트를 통하여 각기 상기 제1,2 프로세서들(10,12)에 의해 공유됨을 주목하여야 한다.
상기 패쓰 결정부(200)는 복수의 논리 게이트들로 구성되어 있고 상기 제1,2 포트(500,510)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB_A,B)와 라이트 인에이블 신호(WEB_A,B)및 뱅크 선택 어드레스(BA_A,B)를 수신한다. 상기 패쓰 결정부(200)는 포트들 중 하나의 포트에서 로우 어드레스 스트로브 신호(RASB)가 먼저 들어오게 되면, 그 들어온 포트에 상기 공유 메모리 영역(A1)이 어랜지되도록 패쓰 결정신호(MA,MB)를 생성한다. 만약, 동시에 로우 어드레스 스트로브 신호(RASB)가 인가될 경우는 시스템의 스펙시피케이션으로써 차단하여 우선권을 부여 받은 프로세서가 상기 공유 메모리 영역(A1)을 억세스할 수 있도록 하는 것이 바람직하다.
상기 제1 프로세서(10)가 공유 뱅크인 상기 공유 메모리 영역(A1)을 억세하는 경우라고 가정하고, 그 때의 동작 모드를 리드동작이라고 가정하면, 도 14의 패쓰 결정부(200)는 제1 프로세서(10)로부터 인가되는 외부신호들을 논리 조합하여 패쓰 결정신호(MA)를 활성화하고, 패쓰 결정신호(MB)를 비활성화한다. 로우 어드레스 멀티플렉서(28)는 제1 포트(A)를 통해 인가되는 로우(row) 어드레스(A_ADD)를 선택하고 이를 로우 디코더(30)에 인가한다. 로우 디코더(30)는 상기 제1 프로세서(10)가 억세스하기를 원하는 상기 공유 메모리 영역(A1)내의 워드라인(WLi)이 활성화되도록 한다. 상기 워드라인(WLi)이 활성화되면 동일 워드라인에 억세스 트랜 지스터의 게이트가 연결된 메모리 셀들의 데이터는 대응되는 비트라인에 디벨롭된다. 비트라인 센스앰프는 상기 디벨롭을 감지 및 증폭하여 출력하고, 이 비트라인 데이터는 컬럼 선택 신호(CSL)의 활성화에 응답하는 컬럼 게이트가 턴온될 때, 대응되는 로컬 입출력라인(LIO)에 비로서 전달된다. 상기 컬럼 게이트의 턴온과정은 다음과 같다. 상기 워드라인(WLi)이 활성화되어 상기 비트라인에 메모리 셀의 데이터가 하이 또는 로우 레벨의 포텐셜로서 나타난 이후에, 상기 컬럼 어드레스 멀티플렉서(38)는 제1 포트(A)의 컬럼 어드레스(A_CADD)를 선택하고 이를 컬럼 디코더(40)에 출력한다. 컬럼 디코더(40)는 결국 상기 제1 프로세서(10)가 억세스하기를 원하는 컬럼을 선택하는 컬럼 선택 신호를 활성화한다.
전위레벨로써 나타나는 상기 로컬 입출력 라인(LIO)의 데이터는, 제1멀티플렉서(20:LIO MUX))를 구성하는 트랜지스터들이 턴온될 때, 글로벌 입출력 라인(GIO)으로 전달된다. 여기서, 상기 트랜지스터들의 게이트에 공통으로 인가되는 스위칭 신호는 상기 로우 디코더(30)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다.
이 경우에는 패쓰 결정신호(MA)가 활성화 상태로 출력되는 경우이므로, 상기 글로벌 입출력 라인(GIO)으로 전달된 데이터는 상기 제2 멀티플렉서(120)를 통해 입출력 센스앰프 및 드라이버(130)로 전달된다. 입출력 센스앰프는, 지금까지의 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭하여 멀티플렉서 및 드라이버(300)를 통해 제1 포트(500)로 전달한다.
한편, 이 경우에 상기 제2 멀티플렉서(121)는 디세이블되므로 상기 공유 메 모리 영역(A1)에 대한 제2 프로세서(12)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 제2 프로세서(12)는 제2포트(510)를 통해 상기 공유 메모리 영역(A1)이외의 전용 메모리 영역들을 억세스 할 수 있다. 여기서, 상기 메모리 영역들의 사이즈나 개수의 설정은 상기 제1,2 프로세서의 동작 부하에 의존하여 변경될 수 있음은 물론이다.
위의 도 14의 설명을 통하여 공유 메모리 영역을 갖는 원칩 반도체 메모리 장치를 2개의 프로세서가 공통적으로 억세스할 수 있다는 것이 보다 명확히 이해되었을 것이다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 뱅크 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 4개의 메모리 영역중 1개를 공유 메모리 영역으로 나머지 3개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
상술한 바와 같이, 본 발명의 뱅크 어드레스 할당에 따르면, 프로세서들에 의해 수행되는 오퍼레이팅 시스템이나 펌웨어의 어드레스 맵핑을 자유롭게 하는 효과가 있다. 또한, 그러한 반도체 메모리 장치를 채용한 데이터 처리 시스템에서는 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 되며 시스템에서 차지하는 메모리의 코스트가 줄어드는 장점이 있다.

Claims (12)

  1. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    상기 제1,2 메모리 뱅크들을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 각기 별도의 뱅크 어드레스로서 할당하고;
    상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  2. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    상기 반도체 메모리 장치의 부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고;
    상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  3. 제2항에 있어서, 상기 스타팅 어드레스는 스타팅 뱅크 어드레스 또는 스타팅 메모리 셀 어드레스임을 특징으로 하는 뱅크 어드레스 할당방법.
  4. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    상기 제1,2 메모리 뱅크들을 각기 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하고;
    상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하는 것을 특징으로 하는 뱅크 어드레스 할 당방법.
  5. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고;
    상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  6. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅 크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    상기 제1,2 메모리 뱅크들을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 각기 별도의 뱅크 어드레스로서 할당하고;
    부팅 시에 상기 제3 메모리 뱅크에 대한 스타팅 어드레스가 상기 제1,2 포트에서 서로 동일하게 될 수 있도록 하기 위해, 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  7. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    상기 제1,2 메모리 뱅크들을 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 각기 별도의 뱅크 어드레스로서 할당하고;
    부팅 시에 상기 제3 메모리 뱅크에 대한 메모리 셀 어드레스가 상기 제1,2 포트에서 서로 동일하게 될 수 있도록 하기 위해, 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  8. 제1 포트를 통해 제1 프로세서에 접속되는 제1 메모리 뱅크와,
    제2 포트를 통해 제2 프로세서에 접속되는 제2,4 메모리 뱅크와,
    상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 반도체 메모리 장치에서, 상기 뱅크들을 선택하기 위한 뱅크 어드레스 할당 방법에 있어서:
    부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고;
    상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하고;
    상기 제4 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제2 포트를 통해, 상기 제1 포트가 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스와 동일한 뱅크 어드레스로서 할당하여, 미사용 뱅크 어드레스가 존재하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  9. 제1,2 프로세서들과;
    제1 포트를 통해 상기 제1 프로세서에 접속되는 제1 메모리 뱅크와, 제2 포 트를 통해 상기 제2 프로세서에 접속되는 제2 메모리 뱅크와, 상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 휘발성 반도체 메모리 장치와;
    상기 제1,2 프로세서들과 상기 휘발성 반도체 메모리 장치간에 동작적으로 연결되며, 부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하는 뱅크 어드레스 할당부를 구비함을 특징으로 하는 데이터 통신 시스템.
  10. 제1,2 프로세서들과;
    제1 포트를 통해 상기 제1 프로세서에 접속되는 제1 메모리 뱅크와, 제2 포트를 통해 상기 제2 프로세서에 접속되는 제2,4 메모리 뱅크와, 상기 제1,2 포트를 통해 상기 제1,2 프로세서들에 공유적으로 접속되는 제3 메모리 뱅크를 갖는 메모리 셀 어레이를 구비한 다이나믹 랜덤 억세스 메모리와;
    부팅 시에 상기 제1,2 메모리 뱅크에 대한 스타팅 어드레스가 서로 동일하게 될 수 있도록 하기 위해, 상기 제1,2 메모리 뱅크들을 각기 선택하는 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 동일한 뱅크 어드레스로서 할당하고, 상기 제3 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제1,2 포트를 통해 서로 다른 뱅크 어드레스로서 할당하고, 상기 제4 메모리 뱅크를 선택하기 위한 뱅크 어드레스를 상기 제2 포트를 통해, 상기 제1 포트가 상기 제3 메모리 뱅크를 선택하는 뱅크 어드레스와 동일한 뱅크 어드레스로서 할당하는 뱅크 어드레스 할당부를 구비함을 특징으로 하는 데이터 처리 시스템.
  11. 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들에 대응되어 전용으로 억세스 되는 전용 메모리 영역들을 상기 메모리 셀 어레이 내에 구비한 멀티패쓰 억세스블 반도체 메모리 장치에서의, 뱅크 어드레스 할당방법에 있어서:
    상기 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 동일하게 되도록 뱅크 어드레스를 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
  12. 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들에 대응되어 전용으로 억세스 되는 전용 메모리 영역들을 상기 메모리 셀 어레이 내에 구비한 멀티패쓰 억세스블 반도체 메모리 장치에서의, 뱅크 어드레스 할당방법에 있어서:
    상기 포트들에 각기 대응되어진 전용 메모리 영역의 스타트 뱅크 어드레스가 모두 서로 다르게 되도록 뱅크 어드레스를 할당하는 것을 특징으로 하는 뱅크 어드레스 할당방법.
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