JP2007157150A - メモリシステム及びそれを含むメモリ処理方法 - Google Patents

Abstract

【課題】メモリシステム及びそれを含むメモリ処理方法を提供する。
【解決手段】マルチプロセッサシステムは第１プロセッサ、第１プロセッサと通信する第２プロセッサ、第１プロセッサ及び第２プロセッサをそれぞれブーティングするための第１コード及び第２コードが貯蔵され、第１プロセッサと通信する第１メモリ、第１プロセッサに指定された第２メモリ、第２プロセッサに指定された第３メモリ、及び第１プロセッサ及び第２プロセッサが共有する第４メモリを含む。
【選択図】図３Ａ

Description

本発明はメモリシステムに係り、より具体的には、メモリシステム及びそれを含むメモリの数を減らすメモリ処理方法に関する。

モバイルマルチメディア時代になるに従って、携帯用マルチメディア装置はより多くのマイクロプロセッサを含み、装置の小型化及び経済性を維持しながら、マルチメディアデータを処理することができる高速かつ大容量の貯蔵能力が求められている。例えば、マルチメディアシステムは応用プロセッサ及びモデムのような二つ以上のマイクロプロセッサを含むことができる。

一般的に、それぞれのマイクロプロセッサは電源が遮断されても、プログラムコード及びデータを失わないように、プログラムコード及びデータ、ブートコードなどが内蔵されている独自の不揮発性記憶装置を必要とする。また、それぞれのマイクロプロセッサはプロセッシングメモリ空間を提供するための追加メモリを要する。一般的に、プロセッシングメモリは製造費用を節減するために不揮発性メモリを用いる

したがって、一般的に、マルチメディアシステムはシステム内の各マイクロプロセッサのための不揮発性メモリを一つと揮発性メモリを一つ含む。特に、マイクロプロセッサの数が増加するに従ってメモリの数も増加し、より多い配置領域と高い消費電力とを要する。

図７は一般的なマルチプロセッサシステムを示す概略図である。図７に示したように、マルチプロセッサシステムは応用プロセッサ１（ＡＰ）とモデムプロセッサ２（ＭＯＤＥＭ）のような少なくとも二つのプロセッサを含む。それぞれの応用プロセッサ１とモデムプロセッサ２とはそれぞれの処理情報を残すために不揮発性メモリを要する。

特に、モデムプロセッサ２は第１フラッシュメモリ３に直接接続される。さらに、モデムプロセッサ２は第１揮発性メモリ４に接続される。また、応用プロセッサ１は第２揮発性メモリ５と接続され、第２フラッシュメモリ６に接続される。第１及び２揮発性メモリ４、５はそれぞれ応用プロセッサ１及びモデムプロセッサ２のための処理メモリ空間を提供し、モバイルＤＲＡＭ（ＭＤＲＡＭ）やＵｔＲＡＭ^ＴＭのようなランダムアクセスＤＲＡＭのうちの一つであり得る。第１及び第２フラッシュメモリ３、６はそれぞれ応用プロセッサ１及びモデムプロセッサ２のためのプログラムコード及びデータを残し、ＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ及びＯｎｅＮＡＮＤ^ＴＭフラッシュメモリのうちの一つであり得る。それはＮＯＲフラッシュメモリの超高速データ読み出し機能とＮＡＮＤフラッシュメモリの高度のデータ貯蔵機能で有利である。

図８は一般的なマルチプロセッサシステムを示す概略図であり、図９は図８に示したデュアルポートメモリを示す概略図である。図８に示したように、それぞれの応用プロセッサ１及びモデムプロセッサ２はそれぞれのプログラムコード及びデータ、例えば、ブートコードを、残すために不揮発性メモリを要する。さらに、応用プロセッサ１及びモデムプロセッサ２はデュアルポートＲＡＭメモリのような従来のデュアルポート揮発性メモリ７を共有する。

図９に示したように、従来のデュアルポート揮発性メモリは第１ポートＰＯＲＴ１及び第２ポートＰＯＲＴ２を有し、第１及び第２ポートＰＯＲＴ１、ＰＯＲＴ２は応用プロセッサ１及びモデムプロセッサ２のような外部の装置とそれぞれ接続されている。デュアルポート揮発性メモリ７のメモリセルは第１ポートＰＯＲＴ１及び第２ポートＰＯＲＴ２を介して同時にアクセスすることが容易である。例えば、第１ポートＰＯＲＴ１を介して受信された第１メモリアドレス信号及び第２ポートＰＯＲＴ２を介して受信された第２メモリアドレス信号が同一であれば、すなわち、外部装置がデュアルポートメモリの同一のメモリセルにアクセスすれば、アクセス衝突が発生する恐れがある。

本発明は従来技術の限界及び不利な条件による問題を十分に除去するメモリシステム及びそれを含むメモリ処理方法に関する。

本発明の目的は、メモリシステムの内のメモリ数を減らし、マイクロプロセッサの間に増加したデータ速度を供給するメモリシステム及びそれを含むメモリ処理方法を提供することにある。

本発明のまた他の目的は、一つの不揮発性メモリ構成要素だけでデータの流れを単純化させるメモリシステム及びそれを含むメモリ処理方法を提供することにある。

本発明のまた他の目的は、マイクロプロセッサの間で標準化されたインターフェースを変えることなしにアクセス保護を有するＤＰＲＡＭまたは類似のＰＤＰ ＲＡＭを介してマイクロプロセッサの間でデータ処理量を更新するメモリシステム及びそれを含むメモリ処理方法を提供することにある。

前記本発明のまた他の目的は、必要なメモリ構成要素の数を減らし、メモリ構成要素のための必要な領域を最小化し、システム費用を減らすメモリシステム及びそれを含むメモリ処理方法を提供することにある。

本発明の目的を達成するために、このシステムは第１プロセッサ、第１プロセッサと通信する第２プロセッサ、第１プロセッサ及び第２プロセッサをそれぞれブーティングするための第１コード及び第２コードが貯蔵され、第１プロセッサと通信する第１メモリ、第１プロセッサに指定された第２メモリ、第２プロセッサに指定された第３メモリ、及び第１プロセッサ及び第２プロセッサが共有する第４メモリを含む。

本発明によるメモリシステムのさらに他の一面において、システムは第１プロセッサ、第２プロセッサ、第１コードと第２コードを貯蔵して第１及び第２プロセッサをそれぞれブーティングするための第１プロセッサと接続された第１メモリ及び第１及び第２プロセッサと接続された構成要素を含み、構成要素は第１プロセッサに指定された第１メモリ領域、第２プロセッサに指定された第２メモリ領域、第１及び第２プロセッサによって共有された第３メモリ領域を有する。

本発明によるメモリシステムのさらに他の一面において、第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法では第１メモリで第１プロセッサをブーティングするために第１コードを呼び出す段階、第１メモリで前記第１プロセッサによって第２コード及び第３コードを呼び出す段階、第１プロセッサで呼び出した第２コードを貯蔵する段階、第２メモリで呼び出した第３コードを貯蔵する段階及び第２及び第３コードに基づいて第２プロセッサをブーティングする方法を含む。

本発明によるメモリシステムのさらに他の一面において、第１プロセッサ及び第２プロセッサを含むシステムをブーティングするための方法では第１メモリに貯蔵された第１コードに基づいて第１プロセッサをブーティングする段階、第１プロセッサによって第１メモリにアクセスして第１メモリから第２コードを呼び出す段階、構成要素を初期化する段階、第１プロセッサによって第１メモリにアクセスして第１メモリから第３コードを呼び出す段階、第１プロセッサによって構成要素にアクセスして構成要素から呼び出した第３コードを貯蔵する段階、及び第２プロセッサによって構成要素にアクセスして貯蔵された第３コードに基づいて第２プロセッサをブーティングする方法を含む。

本発明によるメモリシステムのさらに他の一面において、第１プロセッサ及び第２プロセッサの間でメモリを共有するための方法では第１プロセッサから第２プロセッサまで信号を伝達する段階、信号が伝達されれば、第２プロセッサによって第１メモリにアクセスする段階、第１メモリにアクセスした後、同時に第１及び第２プロセッサのうちの一つによってアクセス可能な第１メモリ、信号を第２プロセッサから第１プロセッサに伝達する段階、及び信号が伝達されれば、第１プロセッサによって第１メモリにアクセスする段階を含む。

本発明によれば、メモリの数を減らすことができ、マイクロプロセッサの間のデータ伝送速度を増加させることができる。

添付の図面は本発明に対してより多くの知識を提供し、詳細な説明の一部を構成するために添付され、本発明の特徴を説明するために提供する説明及び本発明の実施形態を例示する。

図１Ａは本発明の実施形態によるメモリシステムを示す概略図である。図１Ａにおいて、マルチプロセッサシステム１０は第１プロセッサ１２、第２プロセッサ１４、第１メモリ１６、及び第２メモリ１８を含む。第１及び第２プロセッサ１２、１４は互いに通信するように接続されている。さらに、第１プロセッサ１２は第１メモリ１６と接続されており、それぞれの第１及び第２プロセッサ１２、１４は個別的なポートを介して第２メモリ１８と接続される。

図１Ｂから図１Ｄはそれぞれさらに他の実施形態によるメモリシステムを示す概略図である。図１Ｂに示したように、第１及び第２メモリ１６、１８はマルチプロセッサシステム２０ではマルチポートハイブリッドチップに集積することができる。

また、図１Ｃに示したように、第１及び第２メモリ１６、１８は選択的にマルチプロセッサシステム３０で互いに接続されることができる。また、図１Ｄに示したように、一つのデュアルポート不揮発性メモリ４５はマルチプロセッサシステム４０においては統合することができ、このようなデュアルポートメモリは複数個のメモリバンクで構成されたメモリ空間を含む。これは以下、詳細に説明する

システム１０、２０、３０、及び４０は携帯用装置、二つ以上のプロセッサを含む携帯電話、携帯用メディアプレーヤ（ＰＭＰ）及び個人情報端末機（ＰＤＡ）の一部分とすることができる。例えば、第１プロセッサ１２はシステムのメイン応用プロセッサとすることができ、第２プロセッサ１４はシステムのモデムとすることができる。第１メモリ１６は第１及び第２プロセッサ１２、１４でブーティングコードのようなシステム処理情報を残す不揮発性メモリとすることができ、第２メモリ１８は第１及び第２プロセッサ１２、１４のための処理メモリ空間を提供する揮発性メモリとすることができる。なお、図１Ｄに示したように、デュアルポート不揮発性メモリ４５はメモリバンクで組織された処理メモリ空間を提供するのと同様にシステム処理情報を残すために統合することができる。

図２Ａから図２Ｃは本発明の他の実施形態による図１Ａから図１Ｃに示したメモリシステムのためのデュアルポートメモリをそれぞれ示す詳細な概略図である。図２Ａに示したように、デュアルポートメモリは複数個のメモリバンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３で組織された複数個のメモリ空間を含む。

それぞれのメモリバンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３はＩ／ＯポートＰＯＲＴ１、ＰＯＲＴ２によって潜在的にアクセスすることができるように構成できるが、各バンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３のアクセス権は特に割り当てられてアクセス衝突を防止する。

例えば、少なくとも一つの第１排他的なバンクＢＡＮＫ２は第１ポートＰＯＲＴ１を介して排他的にアクセスすることができるように割り当てられ、少なくとも一つの第２排他的なバンクＢＡＮＫ０はポートＰＯＲＴ２を介して排他的にアクセスすることができるように割り当てられる。さらに、少なくとも一つのバンクＢＡＮＫ１は第１及び第２ポートＰＯＲＴ１、ＰＯＲＴ２によって共有されるように割り当てられるが、共有されたバンクＢＡＮＫ１は与えられた時間において第１及び第２ポートＰＯＲＴ１、ＰＯＲＴ２の中の一つを介してアクセスすることができるように割り当てられる。

図２Ｂに示したように、デュアルポートメモリは特定動作モードを有することができる。正規モードにおいて、バンクへのアクセス権は図２Ａに示した。特定モードにおいては、普通、排他的なバンクはさらに他のポートによってアクセスされることができる。例えば、正規モードにおいて、第２排他的なバンクＢＡＮＫ０は第２ポートＰＯＲＴ２を介して排他的にアクセスするように割り当てられる。特定モードにおいて、第２排他的なバンクＢＡＮＫ０も第１ポートＰＯＲＴ１によってアクセスすることができる。

図２Ｃに示したように、デュアルポートメモリはデータ処理のための複数個の多重化器（ＭＵＸ）をさらに含み、それによってデータＩ／Ｏポートの数を減らすことができる。図２Ａから図２Ｃに示したデュアルポートメモリは同期式動的ランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＤＲＡＭ）であり得る。また、デュアルポートメモリはいずれかの適当な揮発性メモリ装置、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＡＭ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びこれらの組合わせを利用することができる。

図３Ａは本発明の実施形態によるメモリシステムの通信経路を示す概略図であり、図３Ｂは本発明の実施形態によるフラッグビットを用いる図３Ａに示したシステムにおいてスタート通信経路を示す概略図である。

図３Ａにおいて、システム１００は不揮発性メモリ１０１、第１プロセッサ１２０、第２プロセッサ１３０、及びデュアルポートメモリ１４０を含むことができる。不揮発性メモリ１０１は第１プロセッサ１２０と接続されている。第１及び第２プロセッサ１２０、１３０は通信チャンネル１６０を介して互いに接続されている。通信チャンネル１６０は第１及び第２プロセッサ１２０、１３０の間を接続するためにＳＲＡＭ、ＵＡＲＴ、及びＵＳＢインターフェースのような標準化するインターフェースを用いることができる。

尚、それぞれの第１及び第２プロセッサ１２０、１３０はデュアルポートメモリ１４０に接続されている。例えば、第１プロセッサ１２０はデュアルポートメモリ１４０の第１ポート１４１に接続されており、第２プロセッサ１３０はデュアルポートメモリ１４０の第２ポート１４２に接続されている。

不揮発性メモリ１０１はＡＰブートコード、モデムブートコード、及びモデム作動ソフトウエア（Ｏ／Ｗ）コードを含むシステム処理情報を残す。特に、不揮発性メモリ１０１のメモリセルは複数個のブロック（１１０・・・１１ｎ：ｎは陽の定数）で構成することができ、それぞれのブロック（１１０・・・１１ｎ）はそれぞれのシステム処理情報を貯蔵することができる。例えば、第１メモリブロック１１０はＡＰブートコードを貯蔵することができ、第２メモリブロック１１１はモデムブートコードを貯蔵し、第３メモリブロック１１２はモデムＯ／Ｓコードを貯蔵し、ｎ番目のメモリブロック（１１ｎ）はシステムデータを集めることができる。不揮発性メモリ１０１はフラッシュメモリとすることが出来る。

デュアルポートメモリ１４０は第１及び第２プロセッサ１２０、１３０に処理メモリ空間を提供する。特に、デュアルポートメモリ１４０のメモリセルは複数個のバンク１５０、１５１、１５２、１５３で構成される。少なくとも一つのバンク（１５２あるいは１５３）は第１ポート１４１を介して排他的にアクセスするように割り当てることができる。少なくとも一つのバンク１５０は第２ポート１４２を介して排他的にアクセスするように割り当てることができ、少なくとも一つのバンク１５１は第１及び第２ポート１４１、１４２を介してアクセスするように割り当てることができる。

図３Ｂに示したように、システム１００のスタート動作の間、第１プロセッサ１２０は不揮発性メモリ１０１に貯蔵されたＡＰブートコードに応じてブーティングされる。ＡＰブートコードは不揮発性メモリ１０１の第１メモリブロック１１０に貯蔵することができ、第１プロセッサ１２０は第１メモリブロック１１０にアクセスして受けられたＡＰブートコードに応じてブーティングされる。

第１プロセッサ１２０がブーティングされた後、第１プロセッサ１２０は第２プロセッサ１３０のためにスタート情報を呼び出す。例えば、モデムブートコードは不揮発性メモリ１０１の第２メモリブロック１１１に貯蔵することができ、モデムＯ／Ｓコードは不揮発性メモリ１１１の第３メモリブロック１１２に貯蔵することができる。その次に、第１プロセッサ１２０は第２メモリブロック１１１にアクセスしてモデムブートコードを呼び出し、呼び出したモデムブートコードを第１プロセッサ１２０のＲＡＭメモリ空間１２１に貯蔵する。また、第１プロセッサ１２０は第３メモリブロック１１２にアクセスしてモデムＯ／Ｓコードを呼び出し、呼び出したモデムＯ／Ｓコードをデュアルポートメモリ１４０の共有されたバンク１５１に貯蔵する。

デュアルポートメモリ１４０に呼び出したモデムＯ／Ｓコードを貯蔵する前に、第１プロセッサ１２０は全体デュアルポートメモリ１４０を初期化することができる。初期化において、デュアルポートメモリ１４０のレジスタは共有されたバンク１５１のアクセスフラッグを第１プロセッサ１２０に伝送することができる。アクセスフラッグを受信した後に、第１プロセッサ１２０はアクセス権を共有されたバンク１５１に残し、第１ポート１４１を経て共有されたバンク１５１に呼び出したモデムＯ／Ｓコードを記録することを開始できる。

続いて、第１プロセッサ１２０は第２プロセッサ１３０にモデムリセット信号を放出する。モデムリセット信号はリセット信号または第１及び第２プロセッサ１２０、１３０の間の通信チャンネル１６０を介して放出することができる。リセット信号は共有されたバンク１５１に対するアクセスフラッグを含むことができ、第２プロセッサ１３０は共有バンク１５１にアクセスする権利を残してモデムＯ／Ｓ信号を呼び出す。選択的に、アクセスフラッグは第１プロセッサ１２０から第２プロセッサ１３０まで個別的に呼び出すことができる。

モデムリセット信号が放出された後、第２プロセッサ１３０は第１プロセッサ１２０のＲＡＭメモリ空間１２１にアクセスしてモデムブート信号を呼び出す。さらに、第２プロセッサ１３０は共有されたバンク１５１にアクセスして第２ポート１４２を介してモデムＯ／Ｓコードを呼び出す。特に、第２プロセッサ１３０は共有されたバンク１５１から第２排他的なバンク１５０までモデムＯ／Ｓコードをコピーする。第２排他的なバンク１５０でモデムＯ／Ｓコードをコピーした後、第２プロセッサ１３０はモデムブートコード及びモデムＯ／Ｓコードによってブーティングすることをスタートする。

さらに、システム１００の作動の間、デュアルポートメモリ１４０は第１及び第２プロセッサ１２０、１３０によってアクセスされる。特に、第１プロセッサ１２０は第１排他的なバンク１５２にアクセスすると同時に第２プロセッサ１３０が第２排他的なバンク１５０にアクセスすることができる。

さらに、信号はデュアルポートメモリ１４０でそれぞれ共有されたメモリバンク用として生成される。例えば、信号と共有されたバンク１５１に対応するポインタは通信チャンネル１６０を介して第１及び第２プロセッサ１２０、１３０の間で伝送することができる。

デュアルポートメモリ１４０で共有されたバンク１５１にアクセスする前に、第１及び第２プロセッサ１２０、１３０は信号の占有を検証する。例えば、第２プロセッサ１３０によって共有されたバンク１５１にデータを記録するために、第２プロセッサ１３０は共有されたバンク１５１のための信号が伝達されたか否かを確認する。もし、共有されたバンク１５１のための信号が第２プロセッサ１３０に伝送されれば、第２プロセッサ１３０は共有されたバンク１５１にアクセスしてデータ書き込み動作を実行する。データ書き込み動作の後、第２プロセッサ１３０は信号を第１プロセッサ１２０に放出する。

この信号に応答して、第１プロセッサ１２０は共有されたバンク１５１にアクセスすることができる。信号に応答して、第１プロセッサ１２０は共有されたバンク１５１にあるデータを呼び出す以前に第１排他的なバンク１５２にコピーする。

さらに、第１及び第２プロセッサ１２０、１３０の中の一つがパワーダウン／スリープ動作の間、第１及び第２プロセッサ１２０、１３０の中の他の一つは共有されたバンク１５１のための信号の所有を検証する。例えば、第１プロセッサ１２０をパワーダウンする前に、共有されたバンク１５１のための信号は第２プロセッサ１３０に伝送され、その次に第２プロセッサ１３０は確認信号を第１プロセッサ１２０に伝送することができる。確認信号に応答して、第１プロセッサ１２０はパワーダウン／スリープ動作を初期化することができる。

しかし、共有されたバンク１５１のための信号が第２プロセッサ１３０に伝送されなければ、第２プロセッサ１３０は信号のための要請を第１プロセッサ１２０に伝送する。ほぼ同時に、第２プロセッサ１３０はタイマをスタートする。もし、第１プロセッサ１２０が動作モードであれば、要請に応答して第１プロセッサ１２０は共有されたバンク１５１のための信号を第２プロセッサ１３０に放出する。

しかし、もし、タイマが信号が第２プロセッサ１３０に伝送される前に終了すれば、システムは第１プロセッサ１２０の動作が中断され、または信号が伝送中に消滅したと推定する。タイマの終結で、第２プロセッサ１３０は共有されたバンク１５１のための代理信号を発生する。

追加的に、システム１００の動作のいずれかの時間の間、信号のための要請を第１及び第２プロセッサ１２０、１３０の中の一つによって他の一つに伝送することができる。例えば、第１プロセッサ１２０が共有されたバンク１５１にアクセスする必要があり、信号を所有しないように検証すれば、第１プロセッサ１２０はこの信号のための要請を第２プロセッサに伝送することができる。信号のための要請に応答して、第２プロセッサ１３０は第１プロセッサ１２０に信号を放出することができる。第２プロセッサ１３０が要請に応じる時、共有されたバンク１５１にアクセスすれば、第２プロセッサ１３０は承認信号を第１プロセッサ１２０に伝送することができ、その場合、第１プロセッサ１２０は代理信号を発生せず、第２プロセッサ１３０から伝送された信号を受けるように待機する。

図３Ｃに示したように、デュアルポートメモリ１４０はフラッグビットを有するレジスタを含んで共有されたバンク１５１のための信号を追跡する。例えば、それぞれの第１及び第２プロセッサ１２０、１３０はフラッグビットを確認して信号の所有を検証し、信号を要請する。追加的に、レジスタは共有されたバンク１５１のアクセスが完了した後、自動的にフラッグビットを処理することができる。さらに、パワーダウン／スリープ動作を初期化する前に、プロセッサ（１２０あるいは１３０）はレジスタが信号のためのフラッグビットを処理する前に共有されたバンク１５１でそれのアクセスを完了することができる。

図４Ａは本発明のさらに他の実施形態によるメモリシステムの通信経路を示す概略図であり、図４Ｂは図４Ａに示したシステムでスタート通信経路を示す概略図である。追加的に、図４Ｃは本発明のさらに他の実施形態によるフラッグビットを用い、図４Ａに示したシステムで通信経路を示す概略図である。

図４において、システム２００は不揮発性メモリ２０１、第１プロセッサ２２０、第２プロセッサ２３０、及びデュアルポートメモリ２４０を含む。第１及び第２プロセッサ２２０、２３０は通信チャンネル２６０を介して互いに接続されている。通信チャンネル２６０は第１及び第２プロセッサ２２０、２３０を接続するためのＳＲＡＭ、ＵＡＲＴ、及びＵＳＢインターフェースのような標準化されたインターフェースで用いることができる。

さらに、デュアルポートメモリ２４０は図２Ｂに示したメモリと類似である特別な動作モードを有する。また、不揮発性メモリ２０１はＡＰブートコード、モデムブートコード及びモデムＯ／Ｓコードを含むシステム処理情報を残す。特に、不揮発性メモリ２０１のメモリセルは複数個のブロック（２１０・・・２１ｎ：ｎは正の定数）で構成することができ、それぞれのブロック（２１０・・・２１ｎ）はそれぞれのシステム処理情報を貯蔵することができる。例えば、第１メモリブロック２１０はＡＰブートコードを貯蔵し、第２メモリブロック２１１はモデムブートコードを貯蔵し、第３メモリブロック２１２はモデムＯ／Ｓコードを貯蔵し、ｎ番目のメモリブロック２１ｎはシステムデータを貯蔵する。不揮発性メモリ２０１はフラッシュメモリとすることができる。

図４Ａに示したように、システム２００のスタート動作の間、第１プロセッサ２２０は不揮発性メモリ２０１に貯蔵されたＡＰブートコードに応じてブーティングされる。ＡＰブートコードは不揮発性メモリ２０１の第１メモリブロック２１０に貯蔵され、第１プロセッサ２２０は第１メモリブロック２１０にアクセスして受けたＡＰブートコードによってブーティングされる。

第１プロセッサ２２０がブーティングされた後、第１プロセッサ２２０は第２プロセッサ２３０のためのスタート情報を呼び出す。例えば、モデムブートコードは不揮発性メモリ２０１の第２メモリブロック２１１に貯蔵され、モデムＯ／Ｓコードは不揮発性メモリ２０１の第３メモリブロック２１２に貯蔵される。このように、第１プロセッサ２２０は第２メモリブロック２１１にアクセスしてモデムブートコードを呼び出し、呼び出したモデムブートコードを第１プロセッサ２２０のＲＡＭメモリ空間２２１に貯蔵する。さらに、第１プロセッサ２２０は第３メモリブロック２１２にアクセスしてモデムＯ／Ｓコードを呼び出し、呼び出したモデムＯ／Ｓコードをデュアルポートメモリ２４０に貯蔵する。

呼び出したモデムＯ／Ｓコードをデュアルポートメモリ２４０に貯蔵する前に、第１プロセッサ２２０は全体デュアルポートメモリ２４０を初期化することができる。初期化して、デュアルポートメモリ２４０は特定モードにおいてセッティングされる。正規モードにおいて、デュアルポートメモリ２４０のそれぞれのバンクのアクセス権は太い矢印で示した。追加的に、特定モードにおいて、普通の排他的なバンクは追加的なポートによってアクセスされることができる。

例えば、正規モードにおいて、第２排他的なバンク２５０は第２ポート２４２を介して排他的にアクセスすることができるように割り当てられ、特定モードにおいて、第２排他的なバンク２５０はまた破線の矢印で示したように第１ポート２４１を介してアクセスすることができる。特定モードにおいて、デュアルポートメモリ２４０のレジスタは第２排他的なバンク２５０の特別なアクセスフラッグを第１プロセッサ２２０に伝送することができる。特別なアクセスフラッグが伝送された後、第１プロセッサ２２０は特別なアクセス権を第２排他的なバンク２５０に残し、第１ポート２４１を介して第２排他的なバンク２５０に呼び出したモデムＯ／Ｓコードを直接的に記録することができる。第１プロセッサ２５０によって第２排他的なバンク２５０にモデムＯ／Ｓコードを記録した後、第１プロセッサ２２０は特別なアクセスフラッグをデュアルポートメモリ２４０に放出し、デュアルポートメモリ２４０は正規モードに設定される。

さらに、第１プロセッサ２２０はモデムリセット信号を第２プロセッサ２３０に放出する。モデムリセット信号はリセット信号または第１及び第２プロセッサ２２０、２３０の間に通信チャンネル２６０によって放出することができる。

モデムリセット信号が伝送された後、第２プロセッサ２３０は第１プロセッサ２２０のＲＡＭメモリ空間２２１にアクセスしてモデムブートコードを呼び出す。また、第２プロセッサ２３０は第２排他的なバンク２５０にアクセスして第２ポート２４２を介してモデムＯ／Ｓコードを呼び出す。続いて、第２プロセッサ２３０はモデムブートコードとモデムＯ／Ｓコードとに応じてブーティングを開始する。

システム２００の動作の間、デュアルポートメモリ２４０は第１及び第２プロセッサ２２０、２３０によってアクセスされることができる。特に、第１プロセッサ２２０は第１排他的なバンク２５２にアクセスし、同時に第２プロセッサ２３０は第２排他的なバンク２５０にアクセスする。

また、信号はデュアルポートメモリ２４０でそれぞれの共有されたメモリバンクで生成される。例えば、共有されたバンク２５１のための信号と対応するポインタは通信チャンネル２６０を介して第１及び第２プロセッサ２２０、２３０の間に伝送することができる。さらに他の面において、信号とポインタとはデュアルポートメモリ２４０のレジスタ（図示しない）を介して伝送することができる。

デュアルポートメモリ２４０で共有されたバンク２５１にアクセスする前に、第１及び第２プロセッサ２２０、２３０は信号の所有を検証する。例えば、第２プロセッサ２３０によって共有されたバンク２５１にデータを記録するために、第２プロセッサ２３０は共有されたバンク２５１のための信号を伝送するか否かを確認する。共有されたバンク２５１のための信号が第２プロセッサ２３０に伝送されれば、第２プロセッサ２３０は共有されたバンク２５１にアクセスしてデータ記録動作を実行する。データ記録動作の後、第２プロセッサ２３０は第１プロセッサ２２０に信号を放出する。

信号に応答して、第１プロセッサ２２０は共有されたバンク２５１にアクセスすることができる。信号に応答して、第１プロセッサ２２０は共有されたバンク２５１のデータを、データを呼び出す前に第１排他的なバンク２５２にコピーする。

図４Ｃに示したように、デュアルポートメモリ２４０はフラッグビットを有するレジスタを含んで共有されたバンク２５１のための信号を追跡する。例えば、それぞれの第１及び第２プロセッサ２２０、２３０はフラッグビットを確認して信号の所有を検証し、信号を要請する。追加的に、レジスタは共有されたバンク２５１のアクセスが完了した後、自動的にフラッグビットを処理することができる。さらに、パワーダウン／スリープ動作を初期化する前に、プロセッサ（２２０あるいは２３０）はレジスタが信号のためのフラッグビットを処理する前に共有されたバンク２５１にそのアクセスを完了することができる。

図５は本発明のさらに他の実施形態によるメモリシステムの通信経路を示す概略図である。図５において、システム３００は不揮発性メモリ３０１、第１プロセッサ３２０、第２プロセッサ３３０、及びデュアルポートメモリ３４０を含む。デュアルポートメモリ３４０は図２Ｂに示したように特別な動作モードを有する。

不揮発性メモリ３０１はＡＰブートコード、モデムブートコード、及びモデムＯ／Ｓコードを含むシステム処理情報を残す。特に、不揮発性メモリ３０１のメモリセルは複数個のブロック（３１０・・・３１ｎ ｎは正の定数）で構成することができ、それぞれのブロック（３１０・・・３１ｎ）はそれぞれのシステム処理情報を貯蔵することができる。例えば、第１メモリブロック３１０はＡＰブートコードを貯蔵し、第２メモリブロック３１１はモデムブートコードを貯蔵し、第３メモリブロック３１２はモデムＯ／Ｓコードを貯蔵し、ｎ番目のメモリブロック３１ｎはシステムデータを貯蔵する。不揮発性メモリ３０１はフラッシュメモリとすることができる。

システム３００のスタート動作の間、前記第１プロセッサ３２０は不揮発性メモリ３０１に貯蔵されたＡＰブートコードに応じてブーティングされる。ＡＰブートコードは不揮発性メモリの第１メモリブロック３１０に貯蔵することができ、第１プロセッサ３２０は第１メモリブロック３１０にアクセスして受けたＡＰブートコードによってブーティングされる。

第１プロセッサ３２０がブーティングされた後、第１プロセッサ３２０は第２プロセッサ３３０のためのスタート情報を呼び出す。例えば、モデムブートコードは不揮発性メモリ３０１の第２メモリブロック３１１に貯蔵され、モデムＯ／Ｓコードは不揮発性メモリ３０１の第３メモリブロック３１２に貯蔵される。第１プロセッサ３２０は第２メモリブロック３１１と第３メモリブロック３１２とにアクセスしてモデムブートコードとモデムＯ／Ｓコードとを呼び出す。また、第１プロセッサ３２０は呼び出したモデムブートコードとモデムＯ／Ｓコードとをデュアルポートメモリ３４０に貯蔵する。

呼び出したモデムブートコードとモデムＯ／Ｓコードとをデュアルポートメモリ３４０に貯蔵する前に、第１プロセッサ３２０は全体デュアルポートメモリ３４０を初期化することができる。初期化して、デュアルポートメモリ３４０は特定モードに設定される。正規モードにおいて、デュアルポートメモリ３４０のそれぞれのバンクは太い矢印で示した。追加的に、特定モードにおいて、普通の排他的なバンクは追加的なポートによってアクセスされることができる。

例えば、正規モードにおいて、第２排他的なバンク３５０は第２ポート３４２を介して排他的にアクセス可能に割り当てられ、特定モードにおいて、第２排他的なバンク３５０はまた破線された矢印で示したように、第１ポート３４１を介してアクセスすることができる。特定モードにおいて、デュアルポートメモリ３４０のレジスタは第２排他的なバンク３５０の特別なアクセスフラッグを第１プロセッサ３２０に伝送することができる。

特別なアクセスフラッグが伝送された後、第１プロセッサ３２０は特別なアクセス権を第２排他的なバンク３５０に残し、第１ポート３４１を介して呼び出したモデムブートコード及びモデムＯ／Ｓコードを第２排他的なバンク３５０に直接記録することができる。第１プロセッサ３２０によってモデムブートコード及びモデムＯ／Ｓコードを第２排他的なバンク３５０に記録した後、第１プロセッサ３２０は特別なアクセスフラッグをデュアルポートメモリ３４０に放出し、デュアルポートメモリ３４０は正規モードに設定される。

また、第１プロセッサ３２０はモデムリセット信号を第２プロセッサ３３０に放出する。モデムリセット信号が伝送された後、第２プロセッサ３３０は第２排他的なバンク３５０にアクセスして第２ポート３４２を介してモデムブートモード及びモデムＯ／Ｓコードを呼び出す。次に、第２プロセッサ３３０はモデムブートコード及びモデムＯ／Ｓコードに応じてブーティングを開始する。

前記のような実施形態において、モデムプロセッサ（または第２プロセッサ）のためのブートコードとＯ／Ｓコードはブートで併合することができる。また、ブーティング及びＯ／Ｓ動作のためのブートコードの伝送は一つの段階で完了することができる。

図６は本発明のまた他の実施形態によるメモリシステムの通信経路を示す概略図である。図６に示したように、システムは三つ以上のプロセッサを含む。例えば、３−プロセッサシステム４００は主プロセッサ４２０、第１プロセッサ４３０、及び第３プロセッサ４３５を含む。システム４４０のシステム処理情報を残すための不揮発性メモリ４０１と処理メモリ空間を提供するためのマルチポートメモリ４４０とをさらに含む。特に、不揮発性メモリ４０１のメモリセルは複数個のブロック（４１０・・・４１ｎ ｎは正の定数）で構成することができ、それぞれのブロック（４１０・・・４１ｎ）はそれぞれのシステム処理情報を貯蔵することができる。

例えば、第１メモリブロック４１０は主プロセッサ４２０をブーティングするためにブートコード０を貯蔵し、第２メモリブロック４１１は第１プロセッサ４３０をブーティングするためにブートコード１を貯蔵し、第３メモリブロック４１２は第２プロセッサ４３５をブーティングするためにブートコード２を貯蔵し、ｎ番目のメモリブロック４１ｎはシステムデータを貯蔵することができる。不揮発性メモリ４０１はフラッシュメモリとすることができる。

また、それぞれの３個のプロセッサ４２０、４３０、４３５は別途のポートを介してマルチポートメモリ４４０に接続される。マルチポートメモリ４４０は複数個のメモリバンク４５０、４５１、４５２、４５３で構成されたメモリ空間を含む。例えば、第１メモリバンク４５０は第１プロセッサ４３０によって排他的にアクセスするように割り当てられ、第２メモリバンク４５１はプロセッサ４２０、４３０、４３５によって共有されるように割り当てられ、第３メモリバンク４５２は主プロセッサ４２０によって排他的にアクセスするように割り当てられ、第４メモリバンク４５３は第２プロセッサ４３５によって排他的にアクセスするように割り当てられる。

図示しないが、システム１００、２００、３００、４００でメモリは図１Ｂまたは図１Ｃに示したように、選択的に配置することができる。例えば、図３に示した不揮発性メモリ１０１とデュアルポートメモリ１４０とはマルチポートハイブリッドチップで完全に形成され、図１Ｃに示したように、互いに直接的に接続されるかまたは図１Ｄに示したように、マルチポート不揮発性メモリに統合することができる。また、例えば、図５に示した不揮発性メモリ３０１とデュアルポートメモリ３４０とはマルチポートハイブリッドチップに完全に形成され、互いに直接的に形成されるかまたはマルチポート不揮発性メモリに統合することができる。

デュアルポートメモリ１４０、２４０、３４０は２個以上のポートを有することができる。また、デュアルポートメモリ１４０、２４０、３４０は図２Ｃに示したように、擬似デュアルポートメモリであってもよい。

第１プロセッサ１２０、２２０、３２０は図３、図４、図５の応用プロセッサとして示したが、第１プロセッサ１２０、２２０、３２０はどのような適当なマイクロプロセッサであってもよい。同様に、第２プロセッサ１３０、２３０、３３０は図３、４、５のモデムプロセッサとして示したが、第２プロセッサ１３０、２３０、３３０はどのような適当なマイクロプロセッサであってもよい。

前記のように、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法は多様な長所を有している。例えば、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法において、一つの不揮発性メモリは２個以上のプロセッサのためのシステム処理情報を残し、プロセッサのうちの単に一つと直接に接続され、それによってプラットホーム領域が減る。不揮発性メモリは複数個のメモリブロックに併合されて電源供給を利用することができない時、消滅されないシステム処理コードそして／またはデータを貯蔵する。

追加的に、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法において、２個以上のプロセッサは複数個のメモリバンクを有する一つのマルチポートメモリを共有する。メモリバンク中に少なくとも一つは各プロセッサによって排他的にアクセスされるように配置され、メモリバンク中の少なくとも一つはプロセッサによって共有されるように配置され、それによって消費電力を減らす。

また、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法において、２個以上のプロセッサは複数個のメモリバンクを有する一つのマルチポートメモリを共有し、その中で共有されたメモリバンクのアクセス権が配置されて調節され、それによってアクセス衝突を防止する。前記アクセス権は信号変更によって調節することができる。

また、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法において、共有されたマルチポートメモリは特定動作モードを有する。特定動作モードにおいて、普通、排他的なメモリバンクは追加的なポートを介してアクセス可能で、それによってデータ伝送速度は増加する。

また、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法において、共有されたマルチポートメモリはフラッグビットを有するレジスタを含んで共有されたメモリバンクのためのアクセス信号を追跡する。特に、レジスタは共有されたメモリバンクの使用が完了された後、フラッグビットを自動的に処理する。

追加的に、本発明の実施形態によるマルチプロセッサシステムとそれを含むメモリ処理方法において、プロセッサのパワーダウン／スリープ動作の前に、共有されたメモリバンクのための信号は検証され、信号が消滅したと判断されれば、時間の予備量が終わった後、代理信号が生成される。

前記技術の当業者に本発明、マルチプロセッサシステムとそれを含むメモリ処理方法の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることが自明である。

本発明の実施形態によるメモリシステムを示す概略図である。 本発明のさらに他の実施形態によるメモリシステムを示す概略図である。 本発明のさらに他の実施形態によるメモリシステムを示す概略図である。 本発明のさらに他の実施形態によるメモリシステムを示す概略図である。 本発明のさらに他の実施形態による図１Ａのメモリシステムのためのデュアルポートメモリを示す概略図である。 本発明のさらに他の実施形態による図１Ｂのメモリシステムのためのデュアルポートメモリを示す概略図である。 本発明のさらに他の実施形態による図１Ａのメモリシステムのためのデュアルポートメモリを示す概略図である。 本発明の実施形態によるメモリシステムの通信経路を示す概略図である。 図３Ａに示したシステムでスタート通信経路を示す概略図である。 本発明の実施形態による図３Ａに示したフラッグビットを用いるシステムで通信経路を示す概略図である。 本発明のさらに他の実施形態によるメモリシステムの通信経路を示す概略図である。 図４Ａに示したシステムでスタート通信経路を示す概略図である。 本発明のさらに他の実施形態による図４Ａに示したフラッグビットを用いるシステムで通信経路を示す概略図である。 本発明のさらに他の実施形態によるメモリシステムの通信経路を示す概略図である。 本発明のさらに他の実施形態によるメモリシステムを示す概略図である。 一般的なマルチプロセッサシステムを示す概略図である。 さらに他の一般的なマルチプロセッサシステムを示す概略図である。 図８に示したデュアルポートメモリを示す概略図である。

Claims (32)

1. 第１プロセッサと、
   前記第１プロセッサと通信する第２プロセッサと、
   前記第１プロセッサ及び前記第２プロセッサをそれぞれブーティングするための第１コード及び第２コードが貯蔵され、前記第１プロセッサと通信する第１メモリと、
   前記第１プロセッサに指定された第２メモリと、
   前記第２プロセッサに指定された第３メモリと、
   前記第１プロセッサ及び前記第２プロセッサが共有する第４メモリとを含むことを特徴とするシステム。
2. 前記第４メモリは一気に前記第１及び第２プロセッサの中の一つにアクセス可能であることを特徴とする請求項１に記載のシステム。
3. 前記第３メモリは前記第１メモリから呼び出した前記第２プロセッサをブーティングするために前記第２コードを貯蔵して前記第２プロセッサをブーティングすることを特徴とする請求項１に記載のシステム。
4. 前記第２プロセッサをブーティングするための前記第２コードは前記第４メモリから前記第３メモリにコピーされることを特徴とする請求項３に記載のシステム。
5. 前記第４メモリは前記第１メモリから呼び出した前記第２プロセッサをブーティングするために前記第２コードを貯蔵して前記第２プロセッサをブーティングすることを特徴とする請求項１に記載のシステム。
6. 前記第２、第３、及び第４メモリは前記第１及び第２プロセッサと接続された揮発性メモリ装置の一部分であり、前記第１メモリは前記第１プロセッサと接続される不揮発性メモリ装置であることを特徴とする請求項１に記載のシステム。
7. 前記第２、第３、及び第４メモリは揮発性メモリ装置の一部分であり、前記第１メモリは不揮発性メモリ装置であり、前記不揮発性メモリ装置と前記揮発性メモリ装置は前記第１プロセッサに共通の通信チャンネルを有することを特徴とする請求項１に記載のシステム。
8. 前記第２、第３、及び第４メモリは揮発性メモリ装置の一部分であり、前記第１メモリは前記揮発性メモリ装置と接続される不揮発性メモリ装置であることを特徴とする請求項１に記載のシステム。
9. 前記第１、第２、第３、及び第４メモリは不揮発性メモリ装置の一部分であることを特徴とする請求項１に記載のシステム。
10. 第１プロセッサと、
    第２プロセッサと、
    第１コードと第２コードとを貯蔵して前記第１及び第２プロセッサをそれぞれブーティングするために前記第１プロセッサに接続される第１メモリと、
    前記第１及び第２プロセッサと接続された構成要素を含み、前記構成要素は前記第１プロセッサに指定された第１メモリ領域、前記第２プロセッサに指定された第２メモリ領域、及び前記第１及び第２プロセッサによって共有される第３メモリ領域を含むことを特徴とするシステム。
11. 前記構成要素の第３メモリ領域は一気に前記第１及び第２プロセッサの中の一つにアクセス可能であることを特徴とする請求項１０に記載のシステム。
12. 前記構成要素の第２メモリ領域は前記第１メモリから呼び出した前記第２プロセッサをブーティングするために前記第２コードを貯蔵して前記第２プロセッサをブーティングすることを特徴とする請求項１０に記載のシステム。
13. 前記第２プロセッサをブーティングするための前記第２コードは前記第３メモリ領域から前記第２メモリ領域にコピーされることを特徴とする請求項１２に記載のシステム。
14. 前記構成要素の第３メモリ領域は前記第１メモリから呼び出した前記第２プロセッサをブーティングするために前記第２コードを貯蔵して前記第２プロセッサをブーティングすることを特徴とする請求項１０に記載のシステム。
15. 前記第１メモリは不揮発性メモリ装置であり、前記構成要素は揮発性メモリ装置であることを特徴とする請求項１０に記載のシステム。
16. 第１メモリから第１コードを呼び出して第１プロセッサをブーティングする段階と、
    前記第１プロセッサによって前記第１メモリからスタートコードを呼び出す段階と、
    呼び出した前記スタートコードを第２メモリに貯蔵する段階と、
    前記スタートコードに基づいて前記第２プロセッサをスタートする段階とを含むことを特徴とする第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
17. 前記スタートコードは前記第２プロセッサのためのブートコードを有する前記第２コードまたは前記第２プロセッサのためのＯ／Ｓコードを有する第３コードを含むことを特徴とする請求項１６に記載の第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
18. 前記第２メモリに呼び出した前記スタートコードを貯蔵する段階は、
    前記第１プロセッサによって、呼び出した前記スタートコードを第３メモリに貯蔵し、前記第３メモリは前記第１及び第２プロセッサによって共有されている段階と、
    呼び出した前記スタートコードを前記第２プロセッサによって前記第３メモリから前記第２プロセッサに指定された前記第２メモリにコピーする段階とを含むことを特徴とする請求項１６に記載の第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
19. 前記第２メモリに呼び出した前記スタートコードを貯蔵する段階は、
    前記第１プロセッサのために第１モードで前記第２メモリをセッティングして前記第２メモリにアクセスする段階と、
    前記第１プロセッサによって呼び出した前記スタートコードを前記第２メモリに貯蔵する段階と、
    前記第２プロセッサのために第２モードで前記第２メモリをセッティングして前記第２メモリにアクセスする段階とを含むことを特徴とする請求項１６に記載の第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
20. 呼び出した前記スタートコードを貯蔵する前に、前記第２メモリを初期化する段階をさらに含むことを特徴とする請求項１６に記載の第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
21. リセット信号を前記第１プロセッサから前記第２プロセッサに放出し、前記第２プロセッサは前記第１プロセッサによる前記リセット信号の放出後に前記スタートコードを呼び出す段階をさらに含むことを特徴とする請求項１６に記載の第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
22. 前記第２コードを前記第１及び第２プロセッサの間の通信チャンネルを介して前記第１プロセッサから前記第２プロセッサに伝達する段階をさらに含むことを特徴とする請求項１６に記載の第１プロセッサと第２プロセッサとを含むシステムをブーティングするための方法。
23. 第１メモリに貯蔵された第１コードに基づいて第１プロセッサをブーティングする段階と、
    前記第１プロセッサによって前記第１メモリにアクセスして前記第１メモリからスタートコードを呼び出す段階と、
    前記第１プロセッサ及び第２プロセッサに通信することができる構成要素を初期化する段階と、
    前記第１プロセッサによって前記第１メモリにアクセスして前記第１メモリからスタートコードを呼び出す段階と、
    前記第１プロセッサによって構成要素にアクセスして呼び出した前記スタートコードを前記構成要素に貯蔵する段階と、
    前記第２プロセッサによって前記構成要素にアクセスして貯蔵された前記スタートコードに基づいて前記第２プロセッサをブーティングする段階とを含むことを特徴とする第１プロセッサ及び第２プロセッサを含むシステムをブーティングする方法。
24. 権利に対応するリセット信号を前記第１プロセッサから前記第２プロセッサに放出して前記構成要素の共有されたメモリ領域にアクセスする段階をさらに含むことを特徴とする請求項２３に記載の第１プロセッサ及び第２プロセッサを含むシステムをブーティングする方法。
25. 前記第２コードを前記第１及び第２プロセッサの間の通信チャンネルを介して前記第２プロセッサに伝送して前記第２プロセッサをブーティングする段階をさらに含むことを特徴とする請求項２３に記載の第１プロセッサ及び第２プロセッサを含むシステムをブーティングする方法。
26. 前記第２プロセッサによって前記構成要素にアクセスして貯蔵された前記スタートコードに基づいて前記第２プロセッサをブーティングする段階は、
    前記第２プロセッサによって前記構成要素の第１メモリ領域にアクセスして前記スタートコードを前記第１及び第２プロセッサによって共有するために指定された前記第１メモリ領域に貯蔵する段階と、
    前記第１メモリ領域に貯蔵された前記スタートコードを前記第２プロセッサに指定された前記構成要素の第２メモリ領域にコピーする段階とを含むことを特徴とする請求項２３に記載の第１プロセッサ及び第２プロセッサを含むシステムをブーティングする方法。
27. 前記第１プロセッサによって前記構成要素にアクセスして呼び出した前記スタートコードを前記構成要素に貯蔵する段階は、
    前記第１プロセッサのために前記構成要素を第１モードにセッティングして前記第２プロセッサに指定された前記構成要素の第２メモリ領域にアクセスする段階と、
    前記第１プロセッサによって呼び出した前記スタートコードを前記第２メモリ領域に貯蔵する段階と、
    前記第２プロセッサのために前記構成要素を第２モードにセッティングして前記第２メモリ領域にアクセスする段階とを含むことを特徴とする請求項２３に記載の第１プロセッサ及び第２プロセッサを含むシステムをブーティングする方法。
28. 第１プロセッサから第２プロセッサに信号を伝送する段階と、
    信号が受信されれば、前記第２プロセッサによって一気に前記第１及び第２プロセッサの中の一つにアクセス可能な第１メモリにアクセスする段階と、
    前記第１メモリにアクセスした後、前記信号を前記第２プロセッサから前記第１プロセッサに伝送する段階と、
    前記信号が受信されれば、前記第１プロセッサによって前記第１メモリにアクセスする段階とを含むことを特徴とする第１プロセッサと第２プロセッサとの間にメモリを共有する方法。
29. 前記第１プロセッサをパワーダウンする前に、前記信号が前記第１プロセッサによって伝送されたか否かを判断する段階と、
    前記信号が前記第１プロセッサによって伝送されれば、前記信号を前記第１プロセッサから前記第２プロセッサに伝送する段階と、
    前記信号が前記第２プロセッサによって伝送された時、前記第１プロセッサのパワーダウンプロセッサが初期化される段階とをさらに含むことを特徴とする請求項２８に記載の第１プロセッサと第２プロセッサとの間にメモリを共有する方法。
30. 前記第２プロセッサによって前記第１メモリにアクセスする前に、前記信号が前記第２プロセッサによって伝送されたか否かが決定される段階と、
    前記第２プロセッサによって前記信号が伝送されなければ、前記信号のための要請信号を前記第２プロセッサから前記第１プロセッサに伝送し、タイマをスタートする段階と、
    前記第１プロセッサから前記信号が伝送された時、前記タイマを止める段階と、
    前記タイマが終わった時、前記第２プロセッサによって代理信号を生成する段階とをさらに含むことを特徴とする請求項２８に記載の第１プロセッサと第２プロセッサとの間にメモリを共有する方法。
31. 前記信号は前記第１と第２プロセッサとの間の通信チャンネルを介して前記第１と第２プロセッサとの間に伝送されることを特徴とする請求項２８に記載の第１プロセッサと第２プロセッサとの間にメモリを共有する方法。
32. 前記信号は前記第１メモリに係るレジスタを介して伝送されることを特徴とする請求項２８に記載の第１プロセッサと第２プロセッサとの間にメモリを共有する方法。

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