JPH08161283A - 複数プロセツサシステム - Google Patents
複数プロセツサシステムInfo
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- JPH08161283A JPH08161283A JP33069494A JP33069494A JPH08161283A JP H08161283 A JPH08161283 A JP H08161283A JP 33069494 A JP33069494 A JP 33069494A JP 33069494 A JP33069494 A JP 33069494A JP H08161283 A JPH08161283 A JP H08161283A
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Abstract
(57)【要約】
【目的】本発明は複数プロセツサシステムに関し、一段
と構成を簡易にし得る複数プロセツサシステムを実現す
る。 【構成】リセツト手段２６によつてスレーブプロセツサ
２２をリセツト状態にし、メモリ２４からスレーブプロ
セツサ２２のブートコードを読み出して共有メモリ２３
のブートコード格納アドレスに対応する領域に書き込
み、スレーブプロセツサ２２のリセツト状態を解除する
ことによつてスレーブプロセツサ２２に共有メモリ２３
上のブートコードを読み出させて当該スレーブプロセツ
サ２２を立ち上げることにより、従来スレーブプロセツ
サ２２のブートコードを格納しておくためスレーブ側に
必要だつた読み出し専用メモリを削減することができ、
これにより一段と構成を簡易にできる。
と構成を簡易にし得る複数プロセツサシステムを実現す
る。 【構成】リセツト手段２６によつてスレーブプロセツサ
２２をリセツト状態にし、メモリ２４からスレーブプロ
セツサ２２のブートコードを読み出して共有メモリ２３
のブートコード格納アドレスに対応する領域に書き込
み、スレーブプロセツサ２２のリセツト状態を解除する
ことによつてスレーブプロセツサ２２に共有メモリ２３
上のブートコードを読み出させて当該スレーブプロセツ
サ２２を立ち上げることにより、従来スレーブプロセツ
サ２２のブートコードを格納しておくためスレーブ側に
必要だつた読み出し専用メモリを削減することができ、
これにより一段と構成を簡易にできる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図４） 発明が解決しようとする課題 課題を解決するための手段（図１〜図３） 作用（図１〜図３） 実施例（図１〜図３） 発明の効果
【０００２】
【産業上の利用分野】本発明は複数プロセツサシステム
に関し、例えば複数のＣＰＵ（Central Processing Uni
t ）を有するシステムに適用して好適なものである。
に関し、例えば複数のＣＰＵ（Central Processing Uni
t ）を有するシステムに適用して好適なものである。
【０００３】
【従来の技術】従来、複数のＣＰＵを有するシステム
（以下これを複数ＣＰＵシステムと呼ぶ）においては、
各ＣＰＵ間のインターフエースとして入出力ポートを２
つ持ついわゆるデユアルポートＲＡＭ（Random Access
Memory）が一般的に用いられている。
（以下これを複数ＣＰＵシステムと呼ぶ）においては、
各ＣＰＵ間のインターフエースとして入出力ポートを２
つ持ついわゆるデユアルポートＲＡＭ（Random Access
Memory）が一般的に用いられている。
【０００４】例えば図４に示すように、複数ＣＰＵシス
テム１では、マスタ側のＣＰＵ２とスレーブ側のＣＰＵ
３、４との間にそれぞれデユアルポートＲＡＭ（ＤＰＲ
ＡＭ）５、６を設け、当該デユアルポートＲＡＭ５、６
をマスタ側とスレーブ側の両方でアクセスすることによ
りマスタ側とスレーブ側との間でデータ等を受け渡すよ
うになされている。ここで各ＣＰＵ２〜４に対してはそ
れぞれ不揮発性メモリのＲＯＭ（Read Only Memory）７
〜９が設けられており、各ＣＰＵ２〜４はそれぞれこの
ＲＯＭ７〜９に格納されたプログラムコードに基づいて
動作する。また各ＣＰＵ２〜４に対してはそれぞれ揮発
性メモリのＲＡＭ１０〜１２が設けられており、各ＣＰ
Ｕ２〜４はそれぞれこのＲＡＭ１０〜１２に対して種々
のデータを読み書きする。
テム１では、マスタ側のＣＰＵ２とスレーブ側のＣＰＵ
３、４との間にそれぞれデユアルポートＲＡＭ（ＤＰＲ
ＡＭ）５、６を設け、当該デユアルポートＲＡＭ５、６
をマスタ側とスレーブ側の両方でアクセスすることによ
りマスタ側とスレーブ側との間でデータ等を受け渡すよ
うになされている。ここで各ＣＰＵ２〜４に対してはそ
れぞれ不揮発性メモリのＲＯＭ（Read Only Memory）７
〜９が設けられており、各ＣＰＵ２〜４はそれぞれこの
ＲＯＭ７〜９に格納されたプログラムコードに基づいて
動作する。また各ＣＰＵ２〜４に対してはそれぞれ揮発
性メモリのＲＡＭ１０〜１２が設けられており、各ＣＰ
Ｕ２〜４はそれぞれこのＲＡＭ１０〜１２に対して種々
のデータを読み書きする。
【０００５】
【発明が解決しようとする課題】ところで複数ＣＰＵシ
ステム１においては、スレーブ側のＣＰＵ３、４を動作
させるプログラムコードの大部分をマスタ側のＲＯＭ７
に格納しておき、そのプログラムコードをそれぞれデユ
アルポートＲＡＭ５、６を介してＲＡＭ１１、１２にコ
ピーすることにより、ＲＯＭ８、９の容量を比較的小さ
くすることができると考えられる。
ステム１においては、スレーブ側のＣＰＵ３、４を動作
させるプログラムコードの大部分をマスタ側のＲＯＭ７
に格納しておき、そのプログラムコードをそれぞれデユ
アルポートＲＡＭ５、６を介してＲＡＭ１１、１２にコ
ピーすることにより、ＲＯＭ８、９の容量を比較的小さ
くすることができると考えられる。
【０００６】しかしながら複数ＣＰＵシステム１では、
上述のようにスレーブ側のＣＰＵ３、４を動作させるプ
ログラムコードの大部分をマスタ側からコピーするよう
にしたとしても、ＣＰＵ３、４のブートコード（すなわ
ちＣＰＵ３、４がリセツト直後に読み出して立ち上がる
ために必要なコード）やＣＰＵ３、４がそれぞれデユア
ルポートＲＡＭ５、６を介してデータを送受信するとき
に必要なプログラムコードを格納するためにＲＯＭ８、
９がどうしても必要である。すなわちＲＯＭ８、９の容
量を小さくすることはできるが、比較的高価なＲＯＭ
８、９を完全になくすことができず、この分全体として
構成を簡易にし得ないと共に、コスト的に高くなる問題
がある。
上述のようにスレーブ側のＣＰＵ３、４を動作させるプ
ログラムコードの大部分をマスタ側からコピーするよう
にしたとしても、ＣＰＵ３、４のブートコード（すなわ
ちＣＰＵ３、４がリセツト直後に読み出して立ち上がる
ために必要なコード）やＣＰＵ３、４がそれぞれデユア
ルポートＲＡＭ５、６を介してデータを送受信するとき
に必要なプログラムコードを格納するためにＲＯＭ８、
９がどうしても必要である。すなわちＲＯＭ８、９の容
量を小さくすることはできるが、比較的高価なＲＯＭ
８、９を完全になくすことができず、この分全体として
構成を簡易にし得ないと共に、コスト的に高くなる問題
がある。
【０００７】またデユアルポートＲＡＭを用いて各ＣＰ
Ｕ間でデータ通信するものとしてこの他にも、特開平 1
−312659号公報に記載されるものがある。これに記載さ
れる複数ＣＰＵシステムでは、メインＣＰＵとトランス
ＣＰＵとの間でステータス情報を通信する場合、送信側
はデユアルポートＲＡＭ上の所定のステータス情報を変
更すると共に、変更したステータス情報を指示するヘツ
ダをセツトし、受信側は変更されたステータス情報をヘ
ツダによつて分析して当該変更されたステータス情報を
読み出すようになされている。これによりこの複数ＣＰ
Ｕシステムでは、１回の通信で同時に複数のステータス
情報を変更して送信でき、処理時間を低減することがで
きる。しかしながらこの複数ＣＰＵシステムでも、通信
する際に必要なプログラムコードを格納するためにＲＯ
Ｍを必要とし、この分全体として構成を簡易にし得ない
と共に、コスト的に高くなる問題がある。
Ｕ間でデータ通信するものとしてこの他にも、特開平 1
−312659号公報に記載されるものがある。これに記載さ
れる複数ＣＰＵシステムでは、メインＣＰＵとトランス
ＣＰＵとの間でステータス情報を通信する場合、送信側
はデユアルポートＲＡＭ上の所定のステータス情報を変
更すると共に、変更したステータス情報を指示するヘツ
ダをセツトし、受信側は変更されたステータス情報をヘ
ツダによつて分析して当該変更されたステータス情報を
読み出すようになされている。これによりこの複数ＣＰ
Ｕシステムでは、１回の通信で同時に複数のステータス
情報を変更して送信でき、処理時間を低減することがで
きる。しかしながらこの複数ＣＰＵシステムでも、通信
する際に必要なプログラムコードを格納するためにＲＯ
Ｍを必要とし、この分全体として構成を簡易にし得ない
と共に、コスト的に高くなる問題がある。
【０００８】本発明は以上の点を考慮してなされたもの
で、一段と構成を簡易にし得る複数プロセツサシステム
を提案しようとするものである。
で、一段と構成を簡易にし得る複数プロセツサシステム
を提案しようとするものである。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、マスタプロセツサ２１と少なくと
も１つのスレーブプロセツサ２２とを有し、当該マスタ
プロセツサ２１とスレーブプロセツサ２２とを共有メモ
リ２３を介して接続してなる複数プロセツサシステム２
０において、マスタプロセツサ２１の制御に応じてスレ
ーブプロセツサ２２をリセツト状態にさせるリセツト手
段２６と、共有メモリ２３を、スレーブプロセツサ２２
のブートコード格納アドレスを含むアドレス領域に割り
当てるアドレスデコーダ２８と、スレーブプロセツサ２
２のブートコードが格納され、マスタプロセツサ２１に
よつて読み出し可能なメモリ２４とを設け、リセツト手
段２６によつてスレーブプロセツサ２２をリセツト状態
にし、マスタプロセツサ２１によつてメモリ２４からス
レーブプロセツサ２２のブートコードを読み出して共有
メモリ２３のブートコード格納アドレスに対応する領域
に書き込み、スレーブプロセツサ２２のリセツト状態を
解除することによつてスレーブプロセツサ２２に共有メ
モリ２３上のブートコードを読み出させて当該スレーブ
プロセツサ２２を立ち上げるようにした。
め本発明においては、マスタプロセツサ２１と少なくと
も１つのスレーブプロセツサ２２とを有し、当該マスタ
プロセツサ２１とスレーブプロセツサ２２とを共有メモ
リ２３を介して接続してなる複数プロセツサシステム２
０において、マスタプロセツサ２１の制御に応じてスレ
ーブプロセツサ２２をリセツト状態にさせるリセツト手
段２６と、共有メモリ２３を、スレーブプロセツサ２２
のブートコード格納アドレスを含むアドレス領域に割り
当てるアドレスデコーダ２８と、スレーブプロセツサ２
２のブートコードが格納され、マスタプロセツサ２１に
よつて読み出し可能なメモリ２４とを設け、リセツト手
段２６によつてスレーブプロセツサ２２をリセツト状態
にし、マスタプロセツサ２１によつてメモリ２４からス
レーブプロセツサ２２のブートコードを読み出して共有
メモリ２３のブートコード格納アドレスに対応する領域
に書き込み、スレーブプロセツサ２２のリセツト状態を
解除することによつてスレーブプロセツサ２２に共有メ
モリ２３上のブートコードを読み出させて当該スレーブ
プロセツサ２２を立ち上げるようにした。
【００１０】また本発明においては、マスタプロセツサ
２１と少なくとも１つのスレーブプロセツサ２２とを有
し、当該マスタプロセツサ２１とスレーブプロセツサ２
２とを共有メモリ２３を介して接続してなる複数プロセ
ツサシステム２０において、マスタプロセツサ２１の制
御に応じてスレーブプロセツサ２２をリセツト状態にさ
せるリセツト手段２６と、共有メモリ２３を、スレーブ
プロセツサ２２のブートコード格納アドレスを含むアド
レス領域に割り当てるアドレスデコーダ２８と、スレー
ブプロセツサ２２によつて書き込み及び読み出し可能な
第１のメモリ２７と、マスタプロセツサ２１が共有メモ
リ２３に書き込んだプログラムコードを読み出して第１
のメモリ２７に格納する命令内容でなるスレーブプロセ
ツサ２２のブートコード及びスレーブプロセツサ２２の
プログラムコードが格納され、マスタプロセツサ２１に
よつて読み出し可能な第２のメモリ２４とを設け、リセ
ツト手段２６によつてスレーブプロセツサ２２をリセツ
ト状態にし、マスタプロセツサ２１によつて第２のメモ
リ２４からスレーブプロセツサ２２のブートコードを読
み出して共有メモリ２３のブートコード格納アドレスに
対応する領域に書き込み、スレーブプロセツサ２２のリ
セツト状態を解除することによつてスレーブプロセツサ
２２に共有メモリ２３上のブートコードを読み出させて
当該スレーブプロセツサ２２を立ち上げ、さらにスレー
ブプロセツサ２２にブートコードの命令内容を実行させ
ることによつて、マスタプロセツサ２１が第２のメモリ
２４から読み出して共用メモリ２３上に書き込んだプロ
グラムコードを当該共用メモリ２３から読み出して第１
のメモリ２７に格納するようにした。
２１と少なくとも１つのスレーブプロセツサ２２とを有
し、当該マスタプロセツサ２１とスレーブプロセツサ２
２とを共有メモリ２３を介して接続してなる複数プロセ
ツサシステム２０において、マスタプロセツサ２１の制
御に応じてスレーブプロセツサ２２をリセツト状態にさ
せるリセツト手段２６と、共有メモリ２３を、スレーブ
プロセツサ２２のブートコード格納アドレスを含むアド
レス領域に割り当てるアドレスデコーダ２８と、スレー
ブプロセツサ２２によつて書き込み及び読み出し可能な
第１のメモリ２７と、マスタプロセツサ２１が共有メモ
リ２３に書き込んだプログラムコードを読み出して第１
のメモリ２７に格納する命令内容でなるスレーブプロセ
ツサ２２のブートコード及びスレーブプロセツサ２２の
プログラムコードが格納され、マスタプロセツサ２１に
よつて読み出し可能な第２のメモリ２４とを設け、リセ
ツト手段２６によつてスレーブプロセツサ２２をリセツ
ト状態にし、マスタプロセツサ２１によつて第２のメモ
リ２４からスレーブプロセツサ２２のブートコードを読
み出して共有メモリ２３のブートコード格納アドレスに
対応する領域に書き込み、スレーブプロセツサ２２のリ
セツト状態を解除することによつてスレーブプロセツサ
２２に共有メモリ２３上のブートコードを読み出させて
当該スレーブプロセツサ２２を立ち上げ、さらにスレー
ブプロセツサ２２にブートコードの命令内容を実行させ
ることによつて、マスタプロセツサ２１が第２のメモリ
２４から読み出して共用メモリ２３上に書き込んだプロ
グラムコードを当該共用メモリ２３から読み出して第１
のメモリ２７に格納するようにした。
【００１１】また本発明においては、マスタプロセツサ
２１が第２のメモリ２４から読み出して共用メモリ２３
上に書き込んだプログラムコードを当該共用メモリ２３
から読み出して第１のメモリ２７に格納する処理を繰り
返し実行するようにした。
２１が第２のメモリ２４から読み出して共用メモリ２３
上に書き込んだプログラムコードを当該共用メモリ２３
から読み出して第１のメモリ２７に格納する処理を繰り
返し実行するようにした。
【００１２】
【作用】リセツト手段２６によつてスレーブプロセツサ
２２をリセツト状態にし、マスタプロセツサ２１によつ
てメモリ２４からスレーブプロセツサ２２のブートコー
ドを読み出して共有メモリ２３のブートコード格納アド
レスに対応する領域に書き込み、スレーブプロセツサ２
２のリセツト状態を解除することによつてスレーブプロ
セツサ２２に共有メモリ２３上のブートコードを読み出
させて当該スレーブプロセツサ２２を立ち上げるように
したことにより、従来スレーブプロセツサ２２のブート
コードを格納しておくためスレーブ側に必要だつた読み
出し専用メモリを削減することができる。
２２をリセツト状態にし、マスタプロセツサ２１によつ
てメモリ２４からスレーブプロセツサ２２のブートコー
ドを読み出して共有メモリ２３のブートコード格納アド
レスに対応する領域に書き込み、スレーブプロセツサ２
２のリセツト状態を解除することによつてスレーブプロ
セツサ２２に共有メモリ２３上のブートコードを読み出
させて当該スレーブプロセツサ２２を立ち上げるように
したことにより、従来スレーブプロセツサ２２のブート
コードを格納しておくためスレーブ側に必要だつた読み
出し専用メモリを削減することができる。
【００１３】またリセツト手段２６によつてスレーブプ
ロセツサ２２をリセツト状態にし、マスタプロセツサ２
１によつて第２のメモリ２４からスレーブプロセツサ２
２のブートコードを読み出して共有メモリ２３のブート
コード格納アドレスに対応する領域に書き込み、スレー
ブプロセツサ２２のリセツト状態を解除することによつ
てスレーブプロセツサ２２に共有メモリ２３上のブート
コードを読み出させて当該スレーブプロセツサ２２を立
ち上げ、さらにスレーブプロセツサ２２にブートコード
の命令内容を実行させることによつて、マスタプロセツ
サ２１が第２のメモリ２４から読み出して共用メモリ２
３上に書き込んだプログラムコードを当該共用メモリ２
３から読み出して第１のメモリ２７に格納するようにし
たことにより、第２のメモリ２４に格納されたスレーブ
プロセツサ２２のプログラムコードを第１のメモリ２７
にコピーできると共に、従来スレーブプロセツサ２２の
ブートコードやプログラムコードを格納しておくためス
レーブ側に必要だつた読み出し専用メモリを削減するこ
とができる。
ロセツサ２２をリセツト状態にし、マスタプロセツサ２
１によつて第２のメモリ２４からスレーブプロセツサ２
２のブートコードを読み出して共有メモリ２３のブート
コード格納アドレスに対応する領域に書き込み、スレー
ブプロセツサ２２のリセツト状態を解除することによつ
てスレーブプロセツサ２２に共有メモリ２３上のブート
コードを読み出させて当該スレーブプロセツサ２２を立
ち上げ、さらにスレーブプロセツサ２２にブートコード
の命令内容を実行させることによつて、マスタプロセツ
サ２１が第２のメモリ２４から読み出して共用メモリ２
３上に書き込んだプログラムコードを当該共用メモリ２
３から読み出して第１のメモリ２７に格納するようにし
たことにより、第２のメモリ２４に格納されたスレーブ
プロセツサ２２のプログラムコードを第１のメモリ２７
にコピーできると共に、従来スレーブプロセツサ２２の
ブートコードやプログラムコードを格納しておくためス
レーブ側に必要だつた読み出し専用メモリを削減するこ
とができる。
【００１４】またマスタプロセツサ２１が第２のメモリ
２４から読み出して共用メモリ２３上に書き込んだプロ
グラムコードを当該共用メモリ２３から読み出して第１
のメモリ２７に格納する処理を繰り返し実行するように
したことにより、共用メモリ２３の容量よりも大きなプ
ログラムコードを第１のメモリ２７にコピーできる。
２４から読み出して共用メモリ２３上に書き込んだプロ
グラムコードを当該共用メモリ２３から読み出して第１
のメモリ２７に格納する処理を繰り返し実行するように
したことにより、共用メモリ２３の容量よりも大きなプ
ログラムコードを第１のメモリ２７にコピーできる。
【００１５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１６】図１において、２０は全体として本発明を
適用した複数ＣＰＵシステムを示し、マスタ側のＣＰＵ
２１とスレーブ側のＣＰＵ２２との間にデユアルポート
ＲＡＭ（ＤＰＲＡＭ）２３を設け、当該デユアルポート
ＲＡＭ２３をマスタ側とスレーブ側の両方でアクセスす
ることによりマスタ側とスレーブ側の間で種々のコード
やデータを受け渡すようになされている。
適用した複数ＣＰＵシステムを示し、マスタ側のＣＰＵ
２１とスレーブ側のＣＰＵ２２との間にデユアルポート
ＲＡＭ（ＤＰＲＡＭ）２３を設け、当該デユアルポート
ＲＡＭ２３をマスタ側とスレーブ側の両方でアクセスす
ることによりマスタ側とスレーブ側の間で種々のコード
やデータを受け渡すようになされている。
【００１７】この実施例の場合、マスタ側には不揮発性
メモリのＲＯＭ２４が設けられ、このＲＯＭ２４にマス
タ側のＣＰＵ２１を動作させるプログラムコードやスレ
ーブ側のＣＰＵ２２を動作させるプログラムコード（リ
セツト解除後にＣＰＵ２２が読み出して実行するブート
コードを含む）が格納されている。またマスタ側には揮
発性メモリのＲＡＭ２５が設けられており、マスタ側の
ＣＰＵ２５はこのＲＡＭ２５を作業領域として種々のデ
ータを読み書きする。さらにマスタ側にはＣＰＵ２１の
指示に応じてリセツト信号ＲＳＴを生成する入出力ポー
トいわゆるＩ／Ｏポート２６が設けられており、このリ
セツト信号ＲＳＴをスレーブ側のＣＰＵ２２に対して出
力して当該ＣＰＵ２２をリセツト状態にするようになさ
れている。この場合、ＣＰＵ２１、デユアルポートＲＡ
Ｍ２３、ＲＯＭ２４、ＲＡＭ２５及びＩ／Ｏポート２６
はそれぞれバスＢM によつて接続され、このバスＢM を
介して書き込み制御信号、読み出し制御信号、セレクト
信号、アドレス信号、データ等の種々の情報を受け渡す
ようになされている。
メモリのＲＯＭ２４が設けられ、このＲＯＭ２４にマス
タ側のＣＰＵ２１を動作させるプログラムコードやスレ
ーブ側のＣＰＵ２２を動作させるプログラムコード（リ
セツト解除後にＣＰＵ２２が読み出して実行するブート
コードを含む）が格納されている。またマスタ側には揮
発性メモリのＲＡＭ２５が設けられており、マスタ側の
ＣＰＵ２５はこのＲＡＭ２５を作業領域として種々のデ
ータを読み書きする。さらにマスタ側にはＣＰＵ２１の
指示に応じてリセツト信号ＲＳＴを生成する入出力ポー
トいわゆるＩ／Ｏポート２６が設けられており、このリ
セツト信号ＲＳＴをスレーブ側のＣＰＵ２２に対して出
力して当該ＣＰＵ２２をリセツト状態にするようになさ
れている。この場合、ＣＰＵ２１、デユアルポートＲＡ
Ｍ２３、ＲＯＭ２４、ＲＡＭ２５及びＩ／Ｏポート２６
はそれぞれバスＢM によつて接続され、このバスＢM を
介して書き込み制御信号、読み出し制御信号、セレクト
信号、アドレス信号、データ等の種々の情報を受け渡す
ようになされている。
【００１８】これに対してスレーブ側には揮発性メモリ
のＲＡＭ２７が設けられており、デユアルポートＲＡＭ
２３を介してコピーしたＣＰＵ２２を動作させるための
プログラムコードをこのＲＡＭ２７に格納するようにな
されている。またＲＡＭ２７はＣＰＵ２２の作業領域と
しても使用され、種々のデータが読み書きされる。さら
にスレーブ側には簡単なＰＬＤ（Programmable Logic D
evice ）で構成されたアドレスデコーダ２８が設けられ
ており、このアドレスデコーダ２８によつてＣＰＵ２２
のアドレス信号をデコードし、その結果得た信号をチツ
プセレクト信号ＣＳとしてデユアルポートＲＡＭ２３に
供給することにより、当該デユアルポートＲＡＭ２３を
ブートコード格納アドレスを含む領域に割り当てるよう
になされている。この場合、ＣＰＵ２２、ＲＡＭ２７、
デユアルポートＲＡＭ２３及びアドレスデコーダ２８は
それぞれバスＢS によつて接続され、このバスＢS を介
して書き込み制御信号、読み出し制御信号、セレクト信
号、アドレス信号、データ等の種々の情報を受け渡すよ
うになされている。
のＲＡＭ２７が設けられており、デユアルポートＲＡＭ
２３を介してコピーしたＣＰＵ２２を動作させるための
プログラムコードをこのＲＡＭ２７に格納するようにな
されている。またＲＡＭ２７はＣＰＵ２２の作業領域と
しても使用され、種々のデータが読み書きされる。さら
にスレーブ側には簡単なＰＬＤ（Programmable Logic D
evice ）で構成されたアドレスデコーダ２８が設けられ
ており、このアドレスデコーダ２８によつてＣＰＵ２２
のアドレス信号をデコードし、その結果得た信号をチツ
プセレクト信号ＣＳとしてデユアルポートＲＡＭ２３に
供給することにより、当該デユアルポートＲＡＭ２３を
ブートコード格納アドレスを含む領域に割り当てるよう
になされている。この場合、ＣＰＵ２２、ＲＡＭ２７、
デユアルポートＲＡＭ２３及びアドレスデコーダ２８は
それぞれバスＢS によつて接続され、このバスＢS を介
して書き込み制御信号、読み出し制御信号、セレクト信
号、アドレス信号、データ等の種々の情報を受け渡すよ
うになされている。
【００１９】ここでデユアルポートＲＡＭ２３を例えば
16〔Kbit〕のもの２つで構成し、ＲＡＭ２７を例えば 2
56〔Kbit〕のスタテイツクＲＡＭ（ＳＲＡＭ）４つで構
成した場合には、スレーブ側のＣＰＵ２２のメモリマツ
プを例えば図２（Ａ）に示すように構成する。この図２
（Ａ）に示すように、スレーブ側のＣＰＵ２２のメモリ
領域（00000(h)〜FFFFF(h)番地）に対して、リセツト直
後にＣＰＵ２２が読み出すアドレスはFFFF0(h)番地であ
るため、デユアルポートＲＡＭのアドレスをアドレスデ
コーダ２８によつてFFFF0(h)番地を含む領域（すなわち
F0000(h)〜FFFFF(h)番地の領域）に割り当てる。
16〔Kbit〕のもの２つで構成し、ＲＡＭ２７を例えば 2
56〔Kbit〕のスタテイツクＲＡＭ（ＳＲＡＭ）４つで構
成した場合には、スレーブ側のＣＰＵ２２のメモリマツ
プを例えば図２（Ａ）に示すように構成する。この図２
（Ａ）に示すように、スレーブ側のＣＰＵ２２のメモリ
領域（00000(h)〜FFFFF(h)番地）に対して、リセツト直
後にＣＰＵ２２が読み出すアドレスはFFFF0(h)番地であ
るため、デユアルポートＲＡＭのアドレスをアドレスデ
コーダ２８によつてFFFF0(h)番地を含む領域（すなわち
F0000(h)〜FFFFF(h)番地の領域）に割り当てる。
【００２０】因みに、図２（Ａ）においては、F0000(h)
〜FFFFF(h)番地の領域（すなわち64〔KByte 〕）をデユ
アルポートＲＡＭ領域としているが、使用するデユアル
ポートＲＡＭが16〔Kbit〕のもの２つであるため（すな
わち４〔KByte 〕であるため）、実際には、図２（Ｂ）
に示すように、１６個（F?000(h)〜F?FFF(h)番地；?＝0
〜F ）の４〔KByte 〕の領域に対して２つのデユアル
ポートＲＡＭを繰り返し割り当てる。またマスタ側のＣ
ＰＵ２１から見たデユアルポートＲＡＭのアドレスをC0
000(h)〜C0FFF(h)番地にすれば、マスタ側のアドレスC0
XXX(h)番地とスレーブ側のアドレスF?XXX(h)番地（? ＝
0 〜F ）が対応するアドレスになる。従つてスレーブ側
のＣＰＵ２２のブートコードはマスタ側からC0FF0(h)番
地に書き込まれる。
〜FFFFF(h)番地の領域（すなわち64〔KByte 〕）をデユ
アルポートＲＡＭ領域としているが、使用するデユアル
ポートＲＡＭが16〔Kbit〕のもの２つであるため（すな
わち４〔KByte 〕であるため）、実際には、図２（Ｂ）
に示すように、１６個（F?000(h)〜F?FFF(h)番地；?＝0
〜F ）の４〔KByte 〕の領域に対して２つのデユアル
ポートＲＡＭを繰り返し割り当てる。またマスタ側のＣ
ＰＵ２１から見たデユアルポートＲＡＭのアドレスをC0
000(h)〜C0FFF(h)番地にすれば、マスタ側のアドレスC0
XXX(h)番地とスレーブ側のアドレスF?XXX(h)番地（? ＝
0 〜F ）が対応するアドレスになる。従つてスレーブ側
のＣＰＵ２２のブートコードはマスタ側からC0FF0(h)番
地に書き込まれる。
【００２１】ここでこのような構成を有する複数ＣＰＵ
システム２０においては、図３に示すような処理手順を
実行することにより、マスタ側のＣＰＵ２１からスレー
ブ側のＣＰＵ２２を立ち上げると共に、マスタ側からス
レーブ側にプログラムコードをダウンロード（すなわち
転送）する。まずマスタ側のＣＰＵ２１は、電源投入後
ステツプＳＰ１から入つて続くステツプＳＰ２におい
て、Ｉ／Ｏポート２６を制御してスレーブ側のＣＰＵ２
２に対してリセツト信号ＲＳＴを出力することにより、
当該スレーブ側のＣＰＵ２２をリセツト状態にさせる。
次にマスタ側のＣＰＵ２１は、ステツプＳＰ３におい
て、ＲＯＭ２４からスレーブ側のＣＰＵ２２のブートコ
ードを読み出し、デユアルポートＲＡＭ２３に書き込
む。
システム２０においては、図３に示すような処理手順を
実行することにより、マスタ側のＣＰＵ２１からスレー
ブ側のＣＰＵ２２を立ち上げると共に、マスタ側からス
レーブ側にプログラムコードをダウンロード（すなわち
転送）する。まずマスタ側のＣＰＵ２１は、電源投入後
ステツプＳＰ１から入つて続くステツプＳＰ２におい
て、Ｉ／Ｏポート２６を制御してスレーブ側のＣＰＵ２
２に対してリセツト信号ＲＳＴを出力することにより、
当該スレーブ側のＣＰＵ２２をリセツト状態にさせる。
次にマスタ側のＣＰＵ２１は、ステツプＳＰ３におい
て、ＲＯＭ２４からスレーブ側のＣＰＵ２２のブートコ
ードを読み出し、デユアルポートＲＡＭ２３に書き込
む。
【００２２】この場合、ＣＰＵ２２のブートコードはリ
セツト解除直後に当該ＣＰＵ２２が読みに行く領域に書
き込まれる（すなわち上述のメモリマツプ例によれば、
マスタ側から見てC0FF0(h)番地の領域）。またこのとき
書き込まれるブートコードには、スレーブ側のＣＰＵ２
２がデユアルポートＲＡＭ２３に書き込まれているコー
ドをＲＡＭ２７にコピーすると共に、コピー終了後にＣ
ＰＵ２２がそのコピーしたコードに基づいて動作するよ
うな情報が含まれている。
セツト解除直後に当該ＣＰＵ２２が読みに行く領域に書
き込まれる（すなわち上述のメモリマツプ例によれば、
マスタ側から見てC0FF0(h)番地の領域）。またこのとき
書き込まれるブートコードには、スレーブ側のＣＰＵ２
２がデユアルポートＲＡＭ２３に書き込まれているコー
ドをＲＡＭ２７にコピーすると共に、コピー終了後にＣ
ＰＵ２２がそのコピーしたコードに基づいて動作するよ
うな情報が含まれている。
【００２３】次にマスタ側のＣＰＵ２１は、ステツプＳ
Ｐ４においてＩ／Ｏポート２６を制御してリセツト信号
ＲＳＴを解除し、スレーブ側のＣＰＵ２２のリセツト状
態を解除する。そしてマスタ側のＣＰＵ２１はステツプ
ＳＰ５に移り、スレーブ側からの追加コード転送要求を
待つ。この状態において、追加コード転送要求が発生す
ると、マスタ側のＣＰＵ２１はステツプＳＰ６に移り、
ＲＯＭ２４から追加コードを読み出して当該追加コード
をデユアルポートＲＡＭ２３に書き込むと共に、スレー
ブ側のＣＰＵ２２に対して読み出し要求を出力する。こ
の読み出し要求の出力はデユアルポートＲＡＭ２３が持
つ割り込み発生機能によつて実現される。因みに、この
実施例の場合には、デユアルポートＲＡＭ２３上にフラ
グを用意しておき、そのフラグを判別することによつて
割り込みが読み出し要求であるかそれ以外のものである
かを区別するようになされている。
Ｐ４においてＩ／Ｏポート２６を制御してリセツト信号
ＲＳＴを解除し、スレーブ側のＣＰＵ２２のリセツト状
態を解除する。そしてマスタ側のＣＰＵ２１はステツプ
ＳＰ５に移り、スレーブ側からの追加コード転送要求を
待つ。この状態において、追加コード転送要求が発生す
ると、マスタ側のＣＰＵ２１はステツプＳＰ６に移り、
ＲＯＭ２４から追加コードを読み出して当該追加コード
をデユアルポートＲＡＭ２３に書き込むと共に、スレー
ブ側のＣＰＵ２２に対して読み出し要求を出力する。こ
の読み出し要求の出力はデユアルポートＲＡＭ２３が持
つ割り込み発生機能によつて実現される。因みに、この
実施例の場合には、デユアルポートＲＡＭ２３上にフラ
グを用意しておき、そのフラグを判別することによつて
割り込みが読み出し要求であるかそれ以外のものである
かを区別するようになされている。
【００２４】次にマスタ側のＣＰＵ２１は、ステツプＳ
Ｐ７においてスレーブ側に転送すべきコードの有無を判
断し、転送すべきコードがある場合には再びステツプＳ
Ｐ５に戻つて同様の処理を繰り返し、転送すべきコード
がない場合（すなわち転送すべきコードを全て転送し終
えた場合）にはステツプＳＰ８に移つて転送手順を終了
する。因みに、転送手順を終了する場合、最後に転送す
るコードの後ろに所定のデータを付加することによつて
転送手順の終了をスレーブ側のＣＰＵ２２に対して通知
する。
Ｐ７においてスレーブ側に転送すべきコードの有無を判
断し、転送すべきコードがある場合には再びステツプＳ
Ｐ５に戻つて同様の処理を繰り返し、転送すべきコード
がない場合（すなわち転送すべきコードを全て転送し終
えた場合）にはステツプＳＰ８に移つて転送手順を終了
する。因みに、転送手順を終了する場合、最後に転送す
るコードの後ろに所定のデータを付加することによつて
転送手順の終了をスレーブ側のＣＰＵ２２に対して通知
する。
【００２５】このようなマスタ側のＣＰＵ２１の処理に
対して、スレーブ側のＣＰＵ２２は電源投入後ステツプ
ＳＰ１０から入り、リセツト信号ＲＳＴの受信によつて
続くステツプＳＰ１１でリセツト状態になり、動作を停
止する。そしてスレーブ側のＣＰＵ２２はリセツト信号
ＲＳＴが解除されると続くステツプＳＰ１２でリセツト
状態を解除する。そしてスレーブ側のＣＰＵ２２はステ
ツプＳＰ１３においてデユアルポートＲＡＭ２３からブ
ートコードを読み出し（すなわち上述のメモリマツプ例
によれば、スレーブ側から見てFFFF0(h)番地の領域を読
みに行く）、そのブートコードをプログラムとして動作
を開始して立ち上がる。この場合、ブートコードには上
述したようにスレーブ側のＣＰＵ２２がデユアルポート
ＲＡＭ２３に書き込まれているコードをＲＡＭ２７にコ
ピーすると共に、コピー終了後ＣＰＵ２２がそのコピー
したコードに基づいて動作するような情報が含まれてい
る。
対して、スレーブ側のＣＰＵ２２は電源投入後ステツプ
ＳＰ１０から入り、リセツト信号ＲＳＴの受信によつて
続くステツプＳＰ１１でリセツト状態になり、動作を停
止する。そしてスレーブ側のＣＰＵ２２はリセツト信号
ＲＳＴが解除されると続くステツプＳＰ１２でリセツト
状態を解除する。そしてスレーブ側のＣＰＵ２２はステ
ツプＳＰ１３においてデユアルポートＲＡＭ２３からブ
ートコードを読み出し（すなわち上述のメモリマツプ例
によれば、スレーブ側から見てFFFF0(h)番地の領域を読
みに行く）、そのブートコードをプログラムとして動作
を開始して立ち上がる。この場合、ブートコードには上
述したようにスレーブ側のＣＰＵ２２がデユアルポート
ＲＡＭ２３に書き込まれているコードをＲＡＭ２７にコ
ピーすると共に、コピー終了後ＣＰＵ２２がそのコピー
したコードに基づいて動作するような情報が含まれてい
る。
【００２６】このためスレーブ側のＣＰＵ２２は、続く
ステツプＳＰ１４においてデユアルポートＲＡＭ２３上
のコードをＲＡＭ２７にコピーし、そのＲＡＭ２７上の
コードに基づいて動作する（すなわち動作形態をＲＡＭ
２７上に移す）。次にスレーブ側のＣＰＵ２２はステツ
プＳＰ１５で追加コード転送要求を転送要求待ち状態に
あるマスタ側のＣＰＵ２１に対して出力した後、マスタ
側からの読み出し要求を待つ。この場合、転送要求の出
力はデユアルポートＲＡＭ２３が持つ割り込み発生機能
によつて実現される。因みに、この実施例の場合には、
デユアルポートＲＡＭ２３上にフラグを用意しておき、
そのフラグを判別することによつて割り込みが転送要求
であるかそれ以外のものであるかを区別するようになさ
れている。
ステツプＳＰ１４においてデユアルポートＲＡＭ２３上
のコードをＲＡＭ２７にコピーし、そのＲＡＭ２７上の
コードに基づいて動作する（すなわち動作形態をＲＡＭ
２７上に移す）。次にスレーブ側のＣＰＵ２２はステツ
プＳＰ１５で追加コード転送要求を転送要求待ち状態に
あるマスタ側のＣＰＵ２１に対して出力した後、マスタ
側からの読み出し要求を待つ。この場合、転送要求の出
力はデユアルポートＲＡＭ２３が持つ割り込み発生機能
によつて実現される。因みに、この実施例の場合には、
デユアルポートＲＡＭ２３上にフラグを用意しておき、
そのフラグを判別することによつて割り込みが転送要求
であるかそれ以外のものであるかを区別するようになさ
れている。
【００２７】スレーブ側のＣＰＵ２２はマスタ側から読
み出し要求が発生すると、続くステツプＳＰ１６に移
り、デユアルポートＲＡＭ２３上のコードをＲＡＭ２７
にコピーし、そのＲＡＭ２７上のコードに基づいて動作
する。次にスレーブ側のＣＰＵ２２はステツプＳＰ１７
において受信するコードの有無を判断し、受信するコー
ドがまだある場合には再びステツプＳＰ１５に戻つて同
様の処理を繰り返し、受信するコードがない場合にはス
テツプＳＰ１８に移つて処理を終了する。因みに、受信
するコードの有無を判断する場合、ＣＰＵ２２は転送さ
れて来たコードに転送終了を意味する所定のコードが或
るか否かを見て判断する。
み出し要求が発生すると、続くステツプＳＰ１６に移
り、デユアルポートＲＡＭ２３上のコードをＲＡＭ２７
にコピーし、そのＲＡＭ２７上のコードに基づいて動作
する。次にスレーブ側のＣＰＵ２２はステツプＳＰ１７
において受信するコードの有無を判断し、受信するコー
ドがまだある場合には再びステツプＳＰ１５に戻つて同
様の処理を繰り返し、受信するコードがない場合にはス
テツプＳＰ１８に移つて処理を終了する。因みに、受信
するコードの有無を判断する場合、ＣＰＵ２２は転送さ
れて来たコードに転送終了を意味する所定のコードが或
るか否かを見て判断する。
【００２８】このような処理手順をマスタ側のＣＰＵ２
１とスレーブ側のＣＰＵ２２とがそれぞれ実行すること
により、ＲＯＭ２４に格納されているスレーブ側のＣＰ
Ｕ２２を動作させるプログラムコードを転送することが
できる。因みに、マスタ側のＣＰＵ２１、スレーブ側の
ＣＰＵ２２がそれぞれ動作しているときにマスタ側とス
レーブ側との間でデータを転送する場合には、上述のよ
うにリセツト信号ＲＳＴを用いず、デユアルポートＲＡ
Ｍ２３の割り込み発生機能のみよつて行われる。すなわ
ち送信側がデユアルポートＲＡＭ２３にデータを書き込
んだときに受信側に対して割り込み要求を出力し、受信
側はこの割り込み要求に応じてデユアルポートＲＡＭ２
３に書き込まれているデータを読み出す。これにより各
ＣＰＵ２１、２２の動作を止めることなく、各ＣＰＵ２
１、２２間でデータを転送することができる。
１とスレーブ側のＣＰＵ２２とがそれぞれ実行すること
により、ＲＯＭ２４に格納されているスレーブ側のＣＰ
Ｕ２２を動作させるプログラムコードを転送することが
できる。因みに、マスタ側のＣＰＵ２１、スレーブ側の
ＣＰＵ２２がそれぞれ動作しているときにマスタ側とス
レーブ側との間でデータを転送する場合には、上述のよ
うにリセツト信号ＲＳＴを用いず、デユアルポートＲＡ
Ｍ２３の割り込み発生機能のみよつて行われる。すなわ
ち送信側がデユアルポートＲＡＭ２３にデータを書き込
んだときに受信側に対して割り込み要求を出力し、受信
側はこの割り込み要求に応じてデユアルポートＲＡＭ２
３に書き込まれているデータを読み出す。これにより各
ＣＰＵ２１、２２の動作を止めることなく、各ＣＰＵ２
１、２２間でデータを転送することができる。
【００２９】以上の構成において、電源投入後、まずマ
スタ側のＣＰＵ２１はＩ／Ｏポート２６によつてスレー
ブ側のＣＰＵ２２に対してリセツト信号ＲＳＴを出力
し、当該ＣＰＵ２２をリセツト状態にさせる。そしてマ
スタ側のＣＰＵ２１は、ＣＰＵ２２のリセツト状態を維
持したままＲＯＭ２４からＣＰＵ２２のブートコードを
読み出してデユアルポートＲＡＭ２３に書き込む。この
場合、ブートコードはリセツト解除後にＣＰＵ２２が読
みに行くデユアルポートＲＡＭ２３の領域に対して書き
込まれる。ブートコードの書き込みが終了すると、マス
タ側のＣＰＵ２１はリセツト信号ＲＳＴを解除してスレ
ーブ側のＣＰＵ２２のリセツト状態を解除すると共に、
追加コードの転送要求待ち状態に入る。
スタ側のＣＰＵ２１はＩ／Ｏポート２６によつてスレー
ブ側のＣＰＵ２２に対してリセツト信号ＲＳＴを出力
し、当該ＣＰＵ２２をリセツト状態にさせる。そしてマ
スタ側のＣＰＵ２１は、ＣＰＵ２２のリセツト状態を維
持したままＲＯＭ２４からＣＰＵ２２のブートコードを
読み出してデユアルポートＲＡＭ２３に書き込む。この
場合、ブートコードはリセツト解除後にＣＰＵ２２が読
みに行くデユアルポートＲＡＭ２３の領域に対して書き
込まれる。ブートコードの書き込みが終了すると、マス
タ側のＣＰＵ２１はリセツト信号ＲＳＴを解除してスレ
ーブ側のＣＰＵ２２のリセツト状態を解除すると共に、
追加コードの転送要求待ち状態に入る。
【００３０】一方、スレーブ側のＣＰＵ２２はリセツト
信号ＲＳＴの解除によつて動作を開始し、デユアルポー
トＲＡＭ２３の所定の領域（すなわちアドレスデコーダ
２８によつて設定されたブートコードが書き込まれてい
る領域）を読み出してそれを実行する。これによりスレ
ーブ側のＣＰＵ２２が立ち上がる。この場合、ブートコ
ードにはデユアルポートＲＡＭ２３上のコードをＲＡＭ
２７にコピーし、コピー終了後そのコピーしたコード上
に自身の動作を移す手順が記されているため、ＣＰＵ２
２はこの指示に従つてデユアルポートＲＡＭ２３上のコ
ードをＲＡＭ２７にコピーすると共に、コピー終了後Ｒ
ＡＭ２７にコピーしたコード上に自身の動作を移す。次
にＣＰＵ２２は追加コード転送要求をデユアルポートＲ
ＡＭ２３を介して転送要求待ち状態にあるマスタ側のＣ
ＰＵ２１に対して送出すると共に、読み出し要求待ち状
態に入る。
信号ＲＳＴの解除によつて動作を開始し、デユアルポー
トＲＡＭ２３の所定の領域（すなわちアドレスデコーダ
２８によつて設定されたブートコードが書き込まれてい
る領域）を読み出してそれを実行する。これによりスレ
ーブ側のＣＰＵ２２が立ち上がる。この場合、ブートコ
ードにはデユアルポートＲＡＭ２３上のコードをＲＡＭ
２７にコピーし、コピー終了後そのコピーしたコード上
に自身の動作を移す手順が記されているため、ＣＰＵ２
２はこの指示に従つてデユアルポートＲＡＭ２３上のコ
ードをＲＡＭ２７にコピーすると共に、コピー終了後Ｒ
ＡＭ２７にコピーしたコード上に自身の動作を移す。次
にＣＰＵ２２は追加コード転送要求をデユアルポートＲ
ＡＭ２３を介して転送要求待ち状態にあるマスタ側のＣ
ＰＵ２１に対して送出すると共に、読み出し要求待ち状
態に入る。
【００３１】マスタ側のＣＰＵ２１は、この追加コード
転送要求に応じてＲＯＭ２４から追加すべきコードを読
み出してデユアルポートＲＡＭ２３に書き込むと共に、
読み出し要求をデユアルポートＲＡＭ２３を介してスレ
ーブ側のＣＰＵ２２に対して送出する。スレーブ側のＣ
ＰＵ２２は、この読み出し要求に応じてデユアルポート
ＲＡＭ２３上のコードをコピーし、そのコピーしたコー
ド上に自身の動作を移す。そしてＣＰＵ２２は、追加す
るコードがまだある場合には、再び追加コード転送要求
を送出し、追加するコードがなくなるまでマスタ側のＣ
ＰＵ２１との間で転送手順を繰り返す。そしてスレーブ
側のＣＰＵ２２は追加するコードがなくなつたら転送手
順を終了し、ＲＡＭ２７上のプログラムコードを実行す
る。
転送要求に応じてＲＯＭ２４から追加すべきコードを読
み出してデユアルポートＲＡＭ２３に書き込むと共に、
読み出し要求をデユアルポートＲＡＭ２３を介してスレ
ーブ側のＣＰＵ２２に対して送出する。スレーブ側のＣ
ＰＵ２２は、この読み出し要求に応じてデユアルポート
ＲＡＭ２３上のコードをコピーし、そのコピーしたコー
ド上に自身の動作を移す。そしてＣＰＵ２２は、追加す
るコードがまだある場合には、再び追加コード転送要求
を送出し、追加するコードがなくなるまでマスタ側のＣ
ＰＵ２１との間で転送手順を繰り返す。そしてスレーブ
側のＣＰＵ２２は追加するコードがなくなつたら転送手
順を終了し、ＲＡＭ２７上のプログラムコードを実行す
る。
【００３２】このようにして複数ＣＰＵシステム２０で
は、デユアルポートＲＡＭ２３を介してスレーブ側のＣ
ＰＵ２２を立ち上げると共に、デユアルポートＲＡＭ２
３よりも容量が大きいＣＰＵ２２のプログラムコードを
スレーブ側に転送することができる。これにより従来必
要であつた比較的高価なＲＯＭをスレーブ側から削除す
ることができ、全体として構成を簡易にできると共に、
コストダウンすることができる。また複数ＣＰＵシステ
ム２０では、スレーブ側のＣＰＵ２２のプログラムコー
ドをマスタ側のＲＯＭ２４に書き込んでおき、それをス
レーブ側に転送するため、特にスレーブ側のＣＰＵ２２
が増えた場合には、システムのソフトウエア管理を一元
化できると共に、ソフトウエアのバージヨンアツプ時に
煩雑なＲＯＭ交換作業を減らすことができる。
は、デユアルポートＲＡＭ２３を介してスレーブ側のＣ
ＰＵ２２を立ち上げると共に、デユアルポートＲＡＭ２
３よりも容量が大きいＣＰＵ２２のプログラムコードを
スレーブ側に転送することができる。これにより従来必
要であつた比較的高価なＲＯＭをスレーブ側から削除す
ることができ、全体として構成を簡易にできると共に、
コストダウンすることができる。また複数ＣＰＵシステ
ム２０では、スレーブ側のＣＰＵ２２のプログラムコー
ドをマスタ側のＲＯＭ２４に書き込んでおき、それをス
レーブ側に転送するため、特にスレーブ側のＣＰＵ２２
が増えた場合には、システムのソフトウエア管理を一元
化できると共に、ソフトウエアのバージヨンアツプ時に
煩雑なＲＯＭ交換作業を減らすことができる。
【００３３】以上の構成によれば、マスタ側のＣＰＵ２
１からスレーブ側のＣＰＵ２２をリセツト状態にするＩ
／Ｏポート２６と、スレーブ側のＣＰＵ２２から見たデ
ユアルポートＲＡＭ２３のアドレスをブートコード格納
アドレスを含む領域に設定するアドレスデコーダ２８と
を設け、マスタ側のＣＰＵ２１からスレーブ側のＣＰＵ
２２をリセツト状態にしてデユアルポートＲＡＭ２３に
ＣＰＵ２２のブートコードを書き込んだ後、ＣＰＵ２２
のリセツト状態を解除することにより、スレーブ側のＣ
ＰＵ２２にブートコードを読み出させて当該スレーブ側
のＣＰＵ２２を立ち上げることができる。これにより従
来必要だつたＲＯＭを削除することができ、全体として
構成を簡易にできる。
１からスレーブ側のＣＰＵ２２をリセツト状態にするＩ
／Ｏポート２６と、スレーブ側のＣＰＵ２２から見たデ
ユアルポートＲＡＭ２３のアドレスをブートコード格納
アドレスを含む領域に設定するアドレスデコーダ２８と
を設け、マスタ側のＣＰＵ２１からスレーブ側のＣＰＵ
２２をリセツト状態にしてデユアルポートＲＡＭ２３に
ＣＰＵ２２のブートコードを書き込んだ後、ＣＰＵ２２
のリセツト状態を解除することにより、スレーブ側のＣ
ＰＵ２２にブートコードを読み出させて当該スレーブ側
のＣＰＵ２２を立ち上げることができる。これにより従
来必要だつたＲＯＭを削除することができ、全体として
構成を簡易にできる。
【００３４】またブートコード中に、マスタ側からデユ
アルポートＲＡＭ２３に書き込んだコードをＲＡＭ２７
にコピーする命令を含ませておくことにより、スレーブ
側のＣＰＵ２２を立ち上げた後、ＣＰＵ２２を動作させ
るプログラムコードをマスタ側からスレーブ側に転送す
ることができる。
アルポートＲＡＭ２３に書き込んだコードをＲＡＭ２７
にコピーする命令を含ませておくことにより、スレーブ
側のＣＰＵ２２を立ち上げた後、ＣＰＵ２２を動作させ
るプログラムコードをマスタ側からスレーブ側に転送す
ることができる。
【００３５】なお上述の実施例においては、プロセツサ
としてＣＰＵ２１、２２が用いられたシステムについて
述べたが、本発明はこれに限らず、プロセツサとしてＤ
ＳＰ（Digital Signal Processor）が用いられたシステ
ムでも良く、要はプロセツサを複数用いたシステムであ
れば本発明を適用し得る。
としてＣＰＵ２１、２２が用いられたシステムについて
述べたが、本発明はこれに限らず、プロセツサとしてＤ
ＳＰ（Digital Signal Processor）が用いられたシステ
ムでも良く、要はプロセツサを複数用いたシステムであ
れば本発明を適用し得る。
【００３６】また上述の実施例においては、アドレスデ
コーダ２８をＰＬＤによつて構成した場合について述べ
たが、本発明はこれに限らず、汎用ロジツクを用いて構
成しても良い。
コーダ２８をＰＬＤによつて構成した場合について述べ
たが、本発明はこれに限らず、汎用ロジツクを用いて構
成しても良い。
【００３７】さらに上述の実施例においては、デユアル
ポートＲＡＭ２３を用いてＲＯＭ２４上のコードをスレ
ーブ側のＲＡＭ２７に転送した場合について述べたが、
本発明はこれに限らず、転送に際してＤＭＡ（Direct M
emory Access）を用いても良い。
ポートＲＡＭ２３を用いてＲＯＭ２４上のコードをスレ
ーブ側のＲＡＭ２７に転送した場合について述べたが、
本発明はこれに限らず、転送に際してＤＭＡ（Direct M
emory Access）を用いても良い。
【００３８】また上述の実施例においては、デユアルポ
ートＲＡＭ２３のアドレスをF0000(h)〜FFFFF(h)番地の
領域に割り当てた場合について述べたが、本発明はこれ
に限らず、リセツト直後にＣＰＵ２２が読み出すアドレ
スを含む領域に設定しさえすれば、デユアルポートＲＡ
Ｍ２３のアドレスとしては他の領域でも良い。
ートＲＡＭ２３のアドレスをF0000(h)〜FFFFF(h)番地の
領域に割り当てた場合について述べたが、本発明はこれ
に限らず、リセツト直後にＣＰＵ２２が読み出すアドレ
スを含む領域に設定しさえすれば、デユアルポートＲＡ
Ｍ２３のアドレスとしては他の領域でも良い。
【００３９】さらに上述の実施例においては、マスタ側
からスレーブ側にコードを転送する際（図３参照）、転
送手順の終了をマスタ側からスレーブ側に通知する場合
について述べたが、本発明はこれに限らず、スレーブ側
からマスタ側に通知するようにしても良い。
からスレーブ側にコードを転送する際（図３参照）、転
送手順の終了をマスタ側からスレーブ側に通知する場合
について述べたが、本発明はこれに限らず、スレーブ側
からマスタ側に通知するようにしても良い。
【００４０】また上述の実施例においては、不揮発性メ
モリとしてＲＯＭ２４を用いた場合について述べたが、
本発明はこれに限らず、不揮発性メモリとしてフラツシ
ユメモリ等を用いても良い。
モリとしてＲＯＭ２４を用いた場合について述べたが、
本発明はこれに限らず、不揮発性メモリとしてフラツシ
ユメモリ等を用いても良い。
【００４１】さらに上述の実施例においては、Ｉ／Ｏポ
ート２６によつてリセツト信号ＲＳＴを生成する場合に
ついて述べたが、本発明はこれに限らず、ＣＰＵ２１が
出力ポートを有するものであれば当該ＣＰＵ２１でリセ
ツト信号ＲＳＴを生成するようにしても良い。
ート２６によつてリセツト信号ＲＳＴを生成する場合に
ついて述べたが、本発明はこれに限らず、ＣＰＵ２１が
出力ポートを有するものであれば当該ＣＰＵ２１でリセ
ツト信号ＲＳＴを生成するようにしても良い。
【００４２】
【発明の効果】上述のように本発明によれば、リセツト
手段によつてスレーブプロセツサをリセツト状態にし、
マスタプロセツサによつてメモリからスレーブプロセツ
サのブートコードを読み出して共有メモリのブートコー
ド格納アドレスに対応する領域に書き込み、スレーブプ
ロセツサのリセツト状態を解除することによつてスレー
ブプロセツサに共有メモリ上のブートコードを読み出さ
せて当該スレーブプロセツサを立ち上げるようにしたこ
とにより、従来スレーブプロセツサのブートコードを格
納しておくためスレーブ側に必要だつた読み出し専用メ
モリを削減することができる。かくするにつき一段と構
成を簡易にし得る複数プロセツサシステムを実現でき
る。
手段によつてスレーブプロセツサをリセツト状態にし、
マスタプロセツサによつてメモリからスレーブプロセツ
サのブートコードを読み出して共有メモリのブートコー
ド格納アドレスに対応する領域に書き込み、スレーブプ
ロセツサのリセツト状態を解除することによつてスレー
ブプロセツサに共有メモリ上のブートコードを読み出さ
せて当該スレーブプロセツサを立ち上げるようにしたこ
とにより、従来スレーブプロセツサのブートコードを格
納しておくためスレーブ側に必要だつた読み出し専用メ
モリを削減することができる。かくするにつき一段と構
成を簡易にし得る複数プロセツサシステムを実現でき
る。
【００４３】またリセツト手段によつてスレーブプロセ
ツサをリセツト状態にし、マスタプロセツサによつて第
２のメモリからスレーブプロセツサのブートコードを読
み出して共有メモリのブートコード格納アドレスに対応
する領域に書き込み、スレーブプロセツサのリセツト状
態を解除することによつてスレーブプロセツサに共有メ
モリ上のブートコードを読み出させて当該スレーブプロ
セツサを立ち上げ、さらにスレーブプロセツサにブート
コードの命令内容を実行させることによつて、マスタプ
ロセツサが第２のメモリから読み出して共用メモリ上に
書き込んだプログラムコードを当該共用メモリから読み
出して第１のメモリに格納するようにしたことにより、
第２のメモリに格納されたスレーブプロセツサのプログ
ラムコードを第１のメモリにコピーできると共に、従来
スレーブプロセツサのブートコードやプログラムコード
を格納しておくためスレーブ側に必要だつた読み出し専
用メモリを削減することができる。かくするにつき一段
と構成を簡易にし得る複数プロセツサシステムを実現で
きる。
ツサをリセツト状態にし、マスタプロセツサによつて第
２のメモリからスレーブプロセツサのブートコードを読
み出して共有メモリのブートコード格納アドレスに対応
する領域に書き込み、スレーブプロセツサのリセツト状
態を解除することによつてスレーブプロセツサに共有メ
モリ上のブートコードを読み出させて当該スレーブプロ
セツサを立ち上げ、さらにスレーブプロセツサにブート
コードの命令内容を実行させることによつて、マスタプ
ロセツサが第２のメモリから読み出して共用メモリ上に
書き込んだプログラムコードを当該共用メモリから読み
出して第１のメモリに格納するようにしたことにより、
第２のメモリに格納されたスレーブプロセツサのプログ
ラムコードを第１のメモリにコピーできると共に、従来
スレーブプロセツサのブートコードやプログラムコード
を格納しておくためスレーブ側に必要だつた読み出し専
用メモリを削減することができる。かくするにつき一段
と構成を簡易にし得る複数プロセツサシステムを実現で
きる。
【図１】本発明の一実施例による複数ＣＰＵシステムの
構成を示すブロツク図である。
構成を示すブロツク図である。
【図２】スレーブ側のＣＰＵのメモリマツプを示す略線
図である。
図である。
【図３】スレーブ側にプログラムコードを転送する際の
手順を示すフローチヤートである。
手順を示すフローチヤートである。
【図４】従来の複数ＣＰＵシステムの構成を示すブロツ
ク図である。
ク図である。
１、２０……複数ＣＰＵシステム、２、２１……マスタ
側のＣＰＵ、３、４、２２……スレーブ側のＣＰＵ、
５、６、２３……デユアルポートＲＡＭ、７〜９、２４
……ＲＯＭ、１０〜１２、２５、２７……ＲＡＭ、２６
……Ｉ／Ｏポート、２８……アドレスデコーダ。
側のＣＰＵ、３、４、２２……スレーブ側のＣＰＵ、
５、６、２３……デユアルポートＲＡＭ、７〜９、２４
……ＲＯＭ、１０〜１２、２５、２７……ＲＡＭ、２６
……Ｉ／Ｏポート、２８……アドレスデコーダ。
Claims (3)
- 【請求項１】マスタプロセツサと少なくとも１つのスレ
ーブプロセツサとを有し、当該マスタプロセツサとスレ
ーブプロセツサとを共有メモリを介して接続してなる複
数プロセツサシステムにおいて、 上記マスタプロセツサの制御に応じて上記スレーブプロ
セツサをリセツト状態にさせるリセツト手段と、 上記共有メモリを、上記スレーブプロセツサのブートコ
ード格納アドレスを含むアドレス領域に割り当てるアド
レスデコーダと、 上記スレーブプロセツサのブートコードが格納され、上
記マスタプロセツサによつて読み出し可能なメモリとを
具え、 上記リセツト手段によつて上記スレーブプロセツサをリ
セツト状態にし、上記マスタプロセツサによつて上記メ
モリから上記スレーブプロセツサのブートコードを読み
出して上記共有メモリの上記ブートコード格納アドレス
に対応する領域に書き込み、上記スレーブプロセツサの
リセツト状態を解除することによつて上記スレーブプロ
セツサに上記共有メモリ上のブートコードを読み出させ
て当該スレーブプロセツサを立ち上げることを特徴とす
る複数プロセツサシステム。 - 【請求項２】マスタプロセツサと少なくとも１つのスレ
ーブプロセツサとを有し、当該マスタプロセツサとスレ
ーブプロセツサとを共有メモリを介して接続してなる複
数プロセツサシステムにおいて、 上記マスタプロセツサの制御に応じて上記スレーブプロ
セツサをリセツト状態にさせるリセツト手段と、 上記共有メモリを、上記スレーブプロセツサのブートコ
ード格納アドレスを含むアドレス領域に割り当てるアド
レスデコーダと、 上記スレーブプロセツサによつて書き込み及び読み出し
可能な第１のメモリと、 上記マスタプロセツサが上記共有メモリに書き込んだプ
ログラムコードを読み出して上記第１のメモリに格納す
る命令内容でなる上記スレーブプロセツサのブートコー
ド及び上記スレーブプロセツサのプログラムコードが格
納され、上記マスタプロセツサによつて読み出し可能な
第２のメモリと、 を具え、 上記リセツト手段によつて上記スレーブプロセツサをリ
セツト状態にし、上記マスタプロセツサによつて上記第
２のメモリから上記スレーブプロセツサのブートコード
を読み出して上記共有メモリの上記ブートコード格納ア
ドレスに対応する領域に書き込み、上記スレーブプロセ
ツサのリセツト状態を解除することによつて上記スレー
ブプロセツサに上記共有メモリ上のブートコードを読み
出させて当該スレーブプロセツサを立ち上げ、さらに上
記スレーブプロセツサに上記ブートコードの命令内容を
実行させることによつて、上記マスタプロセツサが上記
第２のメモリから読み出して上記共用メモリ上に書き込
んだプログラムコードを当該共用メモリから読み出して
上記第１のメモリに格納することを特徴とする複数プロ
セツサシステム。 - 【請求項３】上記マスタプロセツサが上記第２のメモリ
から読み出して上記共用メモリ上に書き込んだプログラ
ムコードを当該共用メモリから読み出して上記第１のメ
モリに格納する処理を繰り返し実行することを特徴とす
る請求項２に記載の複数プロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33069494A JPH08161283A (ja) | 1994-12-07 | 1994-12-07 | 複数プロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33069494A JPH08161283A (ja) | 1994-12-07 | 1994-12-07 | 複数プロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161283A true JPH08161283A (ja) | 1996-06-21 |
Family
ID=18235530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33069494A Pending JPH08161283A (ja) | 1994-12-07 | 1994-12-07 | 複数プロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161283A (ja) |
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-
1994
- 1994-12-07 JP JP33069494A patent/JPH08161283A/ja active Pending
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