JPH08161283A - 複数プロセツサシステム - Google Patents
複数プロセツサシステムInfo
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- JPH08161283A JPH08161283A JP33069494A JP33069494A JPH08161283A JP H08161283 A JPH08161283 A JP H08161283A JP 33069494 A JP33069494 A JP 33069494A JP 33069494 A JP33069494 A JP 33069494A JP H08161283 A JPH08161283 A JP H08161283A
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- slave
- memory
- slave processor
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Abstract
(57)【要約】
【目的】本発明は複数プロセツサシステムに関し、一段
と構成を簡易にし得る複数プロセツサシステムを実現す
る。 【構成】リセツト手段26によつてスレーブプロセツサ
22をリセツト状態にし、メモリ24からスレーブプロ
セツサ22のブートコードを読み出して共有メモリ23
のブートコード格納アドレスに対応する領域に書き込
み、スレーブプロセツサ22のリセツト状態を解除する
ことによつてスレーブプロセツサ22に共有メモリ23
上のブートコードを読み出させて当該スレーブプロセツ
サ22を立ち上げることにより、従来スレーブプロセツ
サ22のブートコードを格納しておくためスレーブ側に
必要だつた読み出し専用メモリを削減することができ、
これにより一段と構成を簡易にできる。
と構成を簡易にし得る複数プロセツサシステムを実現す
る。 【構成】リセツト手段26によつてスレーブプロセツサ
22をリセツト状態にし、メモリ24からスレーブプロ
セツサ22のブートコードを読み出して共有メモリ23
のブートコード格納アドレスに対応する領域に書き込
み、スレーブプロセツサ22のリセツト状態を解除する
ことによつてスレーブプロセツサ22に共有メモリ23
上のブートコードを読み出させて当該スレーブプロセツ
サ22を立ち上げることにより、従来スレーブプロセツ
サ22のブートコードを格納しておくためスレーブ側に
必要だつた読み出し専用メモリを削減することができ、
これにより一段と構成を簡易にできる。
Description
【0001】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術(図4) 発明が解決しようとする課題 課題を解決するための手段(図1〜図3) 作用(図1〜図3) 実施例(図1〜図3) 発明の効果
【0002】
【産業上の利用分野】本発明は複数プロセツサシステム
に関し、例えば複数のCPU(Central Processing Uni
t )を有するシステムに適用して好適なものである。
に関し、例えば複数のCPU(Central Processing Uni
t )を有するシステムに適用して好適なものである。
【0003】
【従来の技術】従来、複数のCPUを有するシステム
(以下これを複数CPUシステムと呼ぶ)においては、
各CPU間のインターフエースとして入出力ポートを2
つ持ついわゆるデユアルポートRAM(Random Access
Memory)が一般的に用いられている。
(以下これを複数CPUシステムと呼ぶ)においては、
各CPU間のインターフエースとして入出力ポートを2
つ持ついわゆるデユアルポートRAM(Random Access
Memory)が一般的に用いられている。
【0004】例えば図4に示すように、複数CPUシス
テム1では、マスタ側のCPU2とスレーブ側のCPU
3、4との間にそれぞれデユアルポートRAM(DPR
AM)5、6を設け、当該デユアルポートRAM5、6
をマスタ側とスレーブ側の両方でアクセスすることによ
りマスタ側とスレーブ側との間でデータ等を受け渡すよ
うになされている。ここで各CPU2〜4に対してはそ
れぞれ不揮発性メモリのROM(Read Only Memory)7
〜9が設けられており、各CPU2〜4はそれぞれこの
ROM7〜9に格納されたプログラムコードに基づいて
動作する。また各CPU2〜4に対してはそれぞれ揮発
性メモリのRAM10〜12が設けられており、各CP
U2〜4はそれぞれこのRAM10〜12に対して種々
のデータを読み書きする。
テム1では、マスタ側のCPU2とスレーブ側のCPU
3、4との間にそれぞれデユアルポートRAM(DPR
AM)5、6を設け、当該デユアルポートRAM5、6
をマスタ側とスレーブ側の両方でアクセスすることによ
りマスタ側とスレーブ側との間でデータ等を受け渡すよ
うになされている。ここで各CPU2〜4に対してはそ
れぞれ不揮発性メモリのROM(Read Only Memory)7
〜9が設けられており、各CPU2〜4はそれぞれこの
ROM7〜9に格納されたプログラムコードに基づいて
動作する。また各CPU2〜4に対してはそれぞれ揮発
性メモリのRAM10〜12が設けられており、各CP
U2〜4はそれぞれこのRAM10〜12に対して種々
のデータを読み書きする。
【0005】
【発明が解決しようとする課題】ところで複数CPUシ
ステム1においては、スレーブ側のCPU3、4を動作
させるプログラムコードの大部分をマスタ側のROM7
に格納しておき、そのプログラムコードをそれぞれデユ
アルポートRAM5、6を介してRAM11、12にコ
ピーすることにより、ROM8、9の容量を比較的小さ
くすることができると考えられる。
ステム1においては、スレーブ側のCPU3、4を動作
させるプログラムコードの大部分をマスタ側のROM7
に格納しておき、そのプログラムコードをそれぞれデユ
アルポートRAM5、6を介してRAM11、12にコ
ピーすることにより、ROM8、9の容量を比較的小さ
くすることができると考えられる。
【0006】しかしながら複数CPUシステム1では、
上述のようにスレーブ側のCPU3、4を動作させるプ
ログラムコードの大部分をマスタ側からコピーするよう
にしたとしても、CPU3、4のブートコード(すなわ
ちCPU3、4がリセツト直後に読み出して立ち上がる
ために必要なコード)やCPU3、4がそれぞれデユア
ルポートRAM5、6を介してデータを送受信するとき
に必要なプログラムコードを格納するためにROM8、
9がどうしても必要である。すなわちROM8、9の容
量を小さくすることはできるが、比較的高価なROM
8、9を完全になくすことができず、この分全体として
構成を簡易にし得ないと共に、コスト的に高くなる問題
がある。
上述のようにスレーブ側のCPU3、4を動作させるプ
ログラムコードの大部分をマスタ側からコピーするよう
にしたとしても、CPU3、4のブートコード(すなわ
ちCPU3、4がリセツト直後に読み出して立ち上がる
ために必要なコード)やCPU3、4がそれぞれデユア
ルポートRAM5、6を介してデータを送受信するとき
に必要なプログラムコードを格納するためにROM8、
9がどうしても必要である。すなわちROM8、9の容
量を小さくすることはできるが、比較的高価なROM
8、9を完全になくすことができず、この分全体として
構成を簡易にし得ないと共に、コスト的に高くなる問題
がある。
【0007】またデユアルポートRAMを用いて各CP
U間でデータ通信するものとしてこの他にも、特開平 1
−312659号公報に記載されるものがある。これに記載さ
れる複数CPUシステムでは、メインCPUとトランス
CPUとの間でステータス情報を通信する場合、送信側
はデユアルポートRAM上の所定のステータス情報を変
更すると共に、変更したステータス情報を指示するヘツ
ダをセツトし、受信側は変更されたステータス情報をヘ
ツダによつて分析して当該変更されたステータス情報を
読み出すようになされている。これによりこの複数CP
Uシステムでは、1回の通信で同時に複数のステータス
情報を変更して送信でき、処理時間を低減することがで
きる。しかしながらこの複数CPUシステムでも、通信
する際に必要なプログラムコードを格納するためにRO
Mを必要とし、この分全体として構成を簡易にし得ない
と共に、コスト的に高くなる問題がある。
U間でデータ通信するものとしてこの他にも、特開平 1
−312659号公報に記載されるものがある。これに記載さ
れる複数CPUシステムでは、メインCPUとトランス
CPUとの間でステータス情報を通信する場合、送信側
はデユアルポートRAM上の所定のステータス情報を変
更すると共に、変更したステータス情報を指示するヘツ
ダをセツトし、受信側は変更されたステータス情報をヘ
ツダによつて分析して当該変更されたステータス情報を
読み出すようになされている。これによりこの複数CP
Uシステムでは、1回の通信で同時に複数のステータス
情報を変更して送信でき、処理時間を低減することがで
きる。しかしながらこの複数CPUシステムでも、通信
する際に必要なプログラムコードを格納するためにRO
Mを必要とし、この分全体として構成を簡易にし得ない
と共に、コスト的に高くなる問題がある。
【0008】本発明は以上の点を考慮してなされたもの
で、一段と構成を簡易にし得る複数プロセツサシステム
を提案しようとするものである。
で、一段と構成を簡易にし得る複数プロセツサシステム
を提案しようとするものである。
【0009】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、マスタプロセツサ21と少なくと
も1つのスレーブプロセツサ22とを有し、当該マスタ
プロセツサ21とスレーブプロセツサ22とを共有メモ
リ23を介して接続してなる複数プロセツサシステム2
0において、マスタプロセツサ21の制御に応じてスレ
ーブプロセツサ22をリセツト状態にさせるリセツト手
段26と、共有メモリ23を、スレーブプロセツサ22
のブートコード格納アドレスを含むアドレス領域に割り
当てるアドレスデコーダ28と、スレーブプロセツサ2
2のブートコードが格納され、マスタプロセツサ21に
よつて読み出し可能なメモリ24とを設け、リセツト手
段26によつてスレーブプロセツサ22をリセツト状態
にし、マスタプロセツサ21によつてメモリ24からス
レーブプロセツサ22のブートコードを読み出して共有
メモリ23のブートコード格納アドレスに対応する領域
に書き込み、スレーブプロセツサ22のリセツト状態を
解除することによつてスレーブプロセツサ22に共有メ
モリ23上のブートコードを読み出させて当該スレーブ
プロセツサ22を立ち上げるようにした。
め本発明においては、マスタプロセツサ21と少なくと
も1つのスレーブプロセツサ22とを有し、当該マスタ
プロセツサ21とスレーブプロセツサ22とを共有メモ
リ23を介して接続してなる複数プロセツサシステム2
0において、マスタプロセツサ21の制御に応じてスレ
ーブプロセツサ22をリセツト状態にさせるリセツト手
段26と、共有メモリ23を、スレーブプロセツサ22
のブートコード格納アドレスを含むアドレス領域に割り
当てるアドレスデコーダ28と、スレーブプロセツサ2
2のブートコードが格納され、マスタプロセツサ21に
よつて読み出し可能なメモリ24とを設け、リセツト手
段26によつてスレーブプロセツサ22をリセツト状態
にし、マスタプロセツサ21によつてメモリ24からス
レーブプロセツサ22のブートコードを読み出して共有
メモリ23のブートコード格納アドレスに対応する領域
に書き込み、スレーブプロセツサ22のリセツト状態を
解除することによつてスレーブプロセツサ22に共有メ
モリ23上のブートコードを読み出させて当該スレーブ
プロセツサ22を立ち上げるようにした。
【0010】また本発明においては、マスタプロセツサ
21と少なくとも1つのスレーブプロセツサ22とを有
し、当該マスタプロセツサ21とスレーブプロセツサ2
2とを共有メモリ23を介して接続してなる複数プロセ
ツサシステム20において、マスタプロセツサ21の制
御に応じてスレーブプロセツサ22をリセツト状態にさ
せるリセツト手段26と、共有メモリ23を、スレーブ
プロセツサ22のブートコード格納アドレスを含むアド
レス領域に割り当てるアドレスデコーダ28と、スレー
ブプロセツサ22によつて書き込み及び読み出し可能な
第1のメモリ27と、マスタプロセツサ21が共有メモ
リ23に書き込んだプログラムコードを読み出して第1
のメモリ27に格納する命令内容でなるスレーブプロセ
ツサ22のブートコード及びスレーブプロセツサ22の
プログラムコードが格納され、マスタプロセツサ21に
よつて読み出し可能な第2のメモリ24とを設け、リセ
ツト手段26によつてスレーブプロセツサ22をリセツ
ト状態にし、マスタプロセツサ21によつて第2のメモ
リ24からスレーブプロセツサ22のブートコードを読
み出して共有メモリ23のブートコード格納アドレスに
対応する領域に書き込み、スレーブプロセツサ22のリ
セツト状態を解除することによつてスレーブプロセツサ
22に共有メモリ23上のブートコードを読み出させて
当該スレーブプロセツサ22を立ち上げ、さらにスレー
ブプロセツサ22にブートコードの命令内容を実行させ
ることによつて、マスタプロセツサ21が第2のメモリ
24から読み出して共用メモリ23上に書き込んだプロ
グラムコードを当該共用メモリ23から読み出して第1
のメモリ27に格納するようにした。
21と少なくとも1つのスレーブプロセツサ22とを有
し、当該マスタプロセツサ21とスレーブプロセツサ2
2とを共有メモリ23を介して接続してなる複数プロセ
ツサシステム20において、マスタプロセツサ21の制
御に応じてスレーブプロセツサ22をリセツト状態にさ
せるリセツト手段26と、共有メモリ23を、スレーブ
プロセツサ22のブートコード格納アドレスを含むアド
レス領域に割り当てるアドレスデコーダ28と、スレー
ブプロセツサ22によつて書き込み及び読み出し可能な
第1のメモリ27と、マスタプロセツサ21が共有メモ
リ23に書き込んだプログラムコードを読み出して第1
のメモリ27に格納する命令内容でなるスレーブプロセ
ツサ22のブートコード及びスレーブプロセツサ22の
プログラムコードが格納され、マスタプロセツサ21に
よつて読み出し可能な第2のメモリ24とを設け、リセ
ツト手段26によつてスレーブプロセツサ22をリセツ
ト状態にし、マスタプロセツサ21によつて第2のメモ
リ24からスレーブプロセツサ22のブートコードを読
み出して共有メモリ23のブートコード格納アドレスに
対応する領域に書き込み、スレーブプロセツサ22のリ
セツト状態を解除することによつてスレーブプロセツサ
22に共有メモリ23上のブートコードを読み出させて
当該スレーブプロセツサ22を立ち上げ、さらにスレー
ブプロセツサ22にブートコードの命令内容を実行させ
ることによつて、マスタプロセツサ21が第2のメモリ
24から読み出して共用メモリ23上に書き込んだプロ
グラムコードを当該共用メモリ23から読み出して第1
のメモリ27に格納するようにした。
【0011】また本発明においては、マスタプロセツサ
21が第2のメモリ24から読み出して共用メモリ23
上に書き込んだプログラムコードを当該共用メモリ23
から読み出して第1のメモリ27に格納する処理を繰り
返し実行するようにした。
21が第2のメモリ24から読み出して共用メモリ23
上に書き込んだプログラムコードを当該共用メモリ23
から読み出して第1のメモリ27に格納する処理を繰り
返し実行するようにした。
【0012】
【作用】リセツト手段26によつてスレーブプロセツサ
22をリセツト状態にし、マスタプロセツサ21によつ
てメモリ24からスレーブプロセツサ22のブートコー
ドを読み出して共有メモリ23のブートコード格納アド
レスに対応する領域に書き込み、スレーブプロセツサ2
2のリセツト状態を解除することによつてスレーブプロ
セツサ22に共有メモリ23上のブートコードを読み出
させて当該スレーブプロセツサ22を立ち上げるように
したことにより、従来スレーブプロセツサ22のブート
コードを格納しておくためスレーブ側に必要だつた読み
出し専用メモリを削減することができる。
22をリセツト状態にし、マスタプロセツサ21によつ
てメモリ24からスレーブプロセツサ22のブートコー
ドを読み出して共有メモリ23のブートコード格納アド
レスに対応する領域に書き込み、スレーブプロセツサ2
2のリセツト状態を解除することによつてスレーブプロ
セツサ22に共有メモリ23上のブートコードを読み出
させて当該スレーブプロセツサ22を立ち上げるように
したことにより、従来スレーブプロセツサ22のブート
コードを格納しておくためスレーブ側に必要だつた読み
出し専用メモリを削減することができる。
【0013】またリセツト手段26によつてスレーブプ
ロセツサ22をリセツト状態にし、マスタプロセツサ2
1によつて第2のメモリ24からスレーブプロセツサ2
2のブートコードを読み出して共有メモリ23のブート
コード格納アドレスに対応する領域に書き込み、スレー
ブプロセツサ22のリセツト状態を解除することによつ
てスレーブプロセツサ22に共有メモリ23上のブート
コードを読み出させて当該スレーブプロセツサ22を立
ち上げ、さらにスレーブプロセツサ22にブートコード
の命令内容を実行させることによつて、マスタプロセツ
サ21が第2のメモリ24から読み出して共用メモリ2
3上に書き込んだプログラムコードを当該共用メモリ2
3から読み出して第1のメモリ27に格納するようにし
たことにより、第2のメモリ24に格納されたスレーブ
プロセツサ22のプログラムコードを第1のメモリ27
にコピーできると共に、従来スレーブプロセツサ22の
ブートコードやプログラムコードを格納しておくためス
レーブ側に必要だつた読み出し専用メモリを削減するこ
とができる。
ロセツサ22をリセツト状態にし、マスタプロセツサ2
1によつて第2のメモリ24からスレーブプロセツサ2
2のブートコードを読み出して共有メモリ23のブート
コード格納アドレスに対応する領域に書き込み、スレー
ブプロセツサ22のリセツト状態を解除することによつ
てスレーブプロセツサ22に共有メモリ23上のブート
コードを読み出させて当該スレーブプロセツサ22を立
ち上げ、さらにスレーブプロセツサ22にブートコード
の命令内容を実行させることによつて、マスタプロセツ
サ21が第2のメモリ24から読み出して共用メモリ2
3上に書き込んだプログラムコードを当該共用メモリ2
3から読み出して第1のメモリ27に格納するようにし
たことにより、第2のメモリ24に格納されたスレーブ
プロセツサ22のプログラムコードを第1のメモリ27
にコピーできると共に、従来スレーブプロセツサ22の
ブートコードやプログラムコードを格納しておくためス
レーブ側に必要だつた読み出し専用メモリを削減するこ
とができる。
【0014】またマスタプロセツサ21が第2のメモリ
24から読み出して共用メモリ23上に書き込んだプロ
グラムコードを当該共用メモリ23から読み出して第1
のメモリ27に格納する処理を繰り返し実行するように
したことにより、共用メモリ23の容量よりも大きなプ
ログラムコードを第1のメモリ27にコピーできる。
24から読み出して共用メモリ23上に書き込んだプロ
グラムコードを当該共用メモリ23から読み出して第1
のメモリ27に格納する処理を繰り返し実行するように
したことにより、共用メモリ23の容量よりも大きなプ
ログラムコードを第1のメモリ27にコピーできる。
【0015】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【0016】図1において、20は全体として本発明を
適用した複数CPUシステムを示し、マスタ側のCPU
21とスレーブ側のCPU22との間にデユアルポート
RAM(DPRAM)23を設け、当該デユアルポート
RAM23をマスタ側とスレーブ側の両方でアクセスす
ることによりマスタ側とスレーブ側の間で種々のコード
やデータを受け渡すようになされている。
適用した複数CPUシステムを示し、マスタ側のCPU
21とスレーブ側のCPU22との間にデユアルポート
RAM(DPRAM)23を設け、当該デユアルポート
RAM23をマスタ側とスレーブ側の両方でアクセスす
ることによりマスタ側とスレーブ側の間で種々のコード
やデータを受け渡すようになされている。
【0017】この実施例の場合、マスタ側には不揮発性
メモリのROM24が設けられ、このROM24にマス
タ側のCPU21を動作させるプログラムコードやスレ
ーブ側のCPU22を動作させるプログラムコード(リ
セツト解除後にCPU22が読み出して実行するブート
コードを含む)が格納されている。またマスタ側には揮
発性メモリのRAM25が設けられており、マスタ側の
CPU25はこのRAM25を作業領域として種々のデ
ータを読み書きする。さらにマスタ側にはCPU21の
指示に応じてリセツト信号RSTを生成する入出力ポー
トいわゆるI/Oポート26が設けられており、このリ
セツト信号RSTをスレーブ側のCPU22に対して出
力して当該CPU22をリセツト状態にするようになさ
れている。この場合、CPU21、デユアルポートRA
M23、ROM24、RAM25及びI/Oポート26
はそれぞれバスBM によつて接続され、このバスBM を
介して書き込み制御信号、読み出し制御信号、セレクト
信号、アドレス信号、データ等の種々の情報を受け渡す
ようになされている。
メモリのROM24が設けられ、このROM24にマス
タ側のCPU21を動作させるプログラムコードやスレ
ーブ側のCPU22を動作させるプログラムコード(リ
セツト解除後にCPU22が読み出して実行するブート
コードを含む)が格納されている。またマスタ側には揮
発性メモリのRAM25が設けられており、マスタ側の
CPU25はこのRAM25を作業領域として種々のデ
ータを読み書きする。さらにマスタ側にはCPU21の
指示に応じてリセツト信号RSTを生成する入出力ポー
トいわゆるI/Oポート26が設けられており、このリ
セツト信号RSTをスレーブ側のCPU22に対して出
力して当該CPU22をリセツト状態にするようになさ
れている。この場合、CPU21、デユアルポートRA
M23、ROM24、RAM25及びI/Oポート26
はそれぞれバスBM によつて接続され、このバスBM を
介して書き込み制御信号、読み出し制御信号、セレクト
信号、アドレス信号、データ等の種々の情報を受け渡す
ようになされている。
【0018】これに対してスレーブ側には揮発性メモリ
のRAM27が設けられており、デユアルポートRAM
23を介してコピーしたCPU22を動作させるための
プログラムコードをこのRAM27に格納するようにな
されている。またRAM27はCPU22の作業領域と
しても使用され、種々のデータが読み書きされる。さら
にスレーブ側には簡単なPLD(Programmable Logic D
evice )で構成されたアドレスデコーダ28が設けられ
ており、このアドレスデコーダ28によつてCPU22
のアドレス信号をデコードし、その結果得た信号をチツ
プセレクト信号CSとしてデユアルポートRAM23に
供給することにより、当該デユアルポートRAM23を
ブートコード格納アドレスを含む領域に割り当てるよう
になされている。この場合、CPU22、RAM27、
デユアルポートRAM23及びアドレスデコーダ28は
それぞれバスBS によつて接続され、このバスBS を介
して書き込み制御信号、読み出し制御信号、セレクト信
号、アドレス信号、データ等の種々の情報を受け渡すよ
うになされている。
のRAM27が設けられており、デユアルポートRAM
23を介してコピーしたCPU22を動作させるための
プログラムコードをこのRAM27に格納するようにな
されている。またRAM27はCPU22の作業領域と
しても使用され、種々のデータが読み書きされる。さら
にスレーブ側には簡単なPLD(Programmable Logic D
evice )で構成されたアドレスデコーダ28が設けられ
ており、このアドレスデコーダ28によつてCPU22
のアドレス信号をデコードし、その結果得た信号をチツ
プセレクト信号CSとしてデユアルポートRAM23に
供給することにより、当該デユアルポートRAM23を
ブートコード格納アドレスを含む領域に割り当てるよう
になされている。この場合、CPU22、RAM27、
デユアルポートRAM23及びアドレスデコーダ28は
それぞれバスBS によつて接続され、このバスBS を介
して書き込み制御信号、読み出し制御信号、セレクト信
号、アドレス信号、データ等の種々の情報を受け渡すよ
うになされている。
【0019】ここでデユアルポートRAM23を例えば
16〔Kbit〕のもの2つで構成し、RAM27を例えば 2
56〔Kbit〕のスタテイツクRAM(SRAM)4つで構
成した場合には、スレーブ側のCPU22のメモリマツ
プを例えば図2(A)に示すように構成する。この図2
(A)に示すように、スレーブ側のCPU22のメモリ
領域(00000(h)〜FFFFF(h)番地)に対して、リセツト直
後にCPU22が読み出すアドレスはFFFF0(h)番地であ
るため、デユアルポートRAMのアドレスをアドレスデ
コーダ28によつてFFFF0(h)番地を含む領域(すなわち
F0000(h)〜FFFFF(h)番地の領域)に割り当てる。
16〔Kbit〕のもの2つで構成し、RAM27を例えば 2
56〔Kbit〕のスタテイツクRAM(SRAM)4つで構
成した場合には、スレーブ側のCPU22のメモリマツ
プを例えば図2(A)に示すように構成する。この図2
(A)に示すように、スレーブ側のCPU22のメモリ
領域(00000(h)〜FFFFF(h)番地)に対して、リセツト直
後にCPU22が読み出すアドレスはFFFF0(h)番地であ
るため、デユアルポートRAMのアドレスをアドレスデ
コーダ28によつてFFFF0(h)番地を含む領域(すなわち
F0000(h)〜FFFFF(h)番地の領域)に割り当てる。
【0020】因みに、図2(A)においては、F0000(h)
〜FFFFF(h)番地の領域(すなわち64〔KByte 〕)をデユ
アルポートRAM領域としているが、使用するデユアル
ポートRAMが16〔Kbit〕のもの2つであるため(すな
わち4〔KByte 〕であるため)、実際には、図2(B)
に示すように、16個(F?000(h)〜F?FFF(h)番地;?=0
〜F )の4〔KByte 〕の領域に対して2つのデユアル
ポートRAMを繰り返し割り当てる。またマスタ側のC
PU21から見たデユアルポートRAMのアドレスをC0
000(h)〜C0FFF(h)番地にすれば、マスタ側のアドレスC0
XXX(h)番地とスレーブ側のアドレスF?XXX(h)番地(? =
0 〜F )が対応するアドレスになる。従つてスレーブ側
のCPU22のブートコードはマスタ側からC0FF0(h)番
地に書き込まれる。
〜FFFFF(h)番地の領域(すなわち64〔KByte 〕)をデユ
アルポートRAM領域としているが、使用するデユアル
ポートRAMが16〔Kbit〕のもの2つであるため(すな
わち4〔KByte 〕であるため)、実際には、図2(B)
に示すように、16個(F?000(h)〜F?FFF(h)番地;?=0
〜F )の4〔KByte 〕の領域に対して2つのデユアル
ポートRAMを繰り返し割り当てる。またマスタ側のC
PU21から見たデユアルポートRAMのアドレスをC0
000(h)〜C0FFF(h)番地にすれば、マスタ側のアドレスC0
XXX(h)番地とスレーブ側のアドレスF?XXX(h)番地(? =
0 〜F )が対応するアドレスになる。従つてスレーブ側
のCPU22のブートコードはマスタ側からC0FF0(h)番
地に書き込まれる。
【0021】ここでこのような構成を有する複数CPU
システム20においては、図3に示すような処理手順を
実行することにより、マスタ側のCPU21からスレー
ブ側のCPU22を立ち上げると共に、マスタ側からス
レーブ側にプログラムコードをダウンロード(すなわち
転送)する。まずマスタ側のCPU21は、電源投入後
ステツプSP1から入つて続くステツプSP2におい
て、I/Oポート26を制御してスレーブ側のCPU2
2に対してリセツト信号RSTを出力することにより、
当該スレーブ側のCPU22をリセツト状態にさせる。
次にマスタ側のCPU21は、ステツプSP3におい
て、ROM24からスレーブ側のCPU22のブートコ
ードを読み出し、デユアルポートRAM23に書き込
む。
システム20においては、図3に示すような処理手順を
実行することにより、マスタ側のCPU21からスレー
ブ側のCPU22を立ち上げると共に、マスタ側からス
レーブ側にプログラムコードをダウンロード(すなわち
転送)する。まずマスタ側のCPU21は、電源投入後
ステツプSP1から入つて続くステツプSP2におい
て、I/Oポート26を制御してスレーブ側のCPU2
2に対してリセツト信号RSTを出力することにより、
当該スレーブ側のCPU22をリセツト状態にさせる。
次にマスタ側のCPU21は、ステツプSP3におい
て、ROM24からスレーブ側のCPU22のブートコ
ードを読み出し、デユアルポートRAM23に書き込
む。
【0022】この場合、CPU22のブートコードはリ
セツト解除直後に当該CPU22が読みに行く領域に書
き込まれる(すなわち上述のメモリマツプ例によれば、
マスタ側から見てC0FF0(h)番地の領域)。またこのとき
書き込まれるブートコードには、スレーブ側のCPU2
2がデユアルポートRAM23に書き込まれているコー
ドをRAM27にコピーすると共に、コピー終了後にC
PU22がそのコピーしたコードに基づいて動作するよ
うな情報が含まれている。
セツト解除直後に当該CPU22が読みに行く領域に書
き込まれる(すなわち上述のメモリマツプ例によれば、
マスタ側から見てC0FF0(h)番地の領域)。またこのとき
書き込まれるブートコードには、スレーブ側のCPU2
2がデユアルポートRAM23に書き込まれているコー
ドをRAM27にコピーすると共に、コピー終了後にC
PU22がそのコピーしたコードに基づいて動作するよ
うな情報が含まれている。
【0023】次にマスタ側のCPU21は、ステツプS
P4においてI/Oポート26を制御してリセツト信号
RSTを解除し、スレーブ側のCPU22のリセツト状
態を解除する。そしてマスタ側のCPU21はステツプ
SP5に移り、スレーブ側からの追加コード転送要求を
待つ。この状態において、追加コード転送要求が発生す
ると、マスタ側のCPU21はステツプSP6に移り、
ROM24から追加コードを読み出して当該追加コード
をデユアルポートRAM23に書き込むと共に、スレー
ブ側のCPU22に対して読み出し要求を出力する。こ
の読み出し要求の出力はデユアルポートRAM23が持
つ割り込み発生機能によつて実現される。因みに、この
実施例の場合には、デユアルポートRAM23上にフラ
グを用意しておき、そのフラグを判別することによつて
割り込みが読み出し要求であるかそれ以外のものである
かを区別するようになされている。
P4においてI/Oポート26を制御してリセツト信号
RSTを解除し、スレーブ側のCPU22のリセツト状
態を解除する。そしてマスタ側のCPU21はステツプ
SP5に移り、スレーブ側からの追加コード転送要求を
待つ。この状態において、追加コード転送要求が発生す
ると、マスタ側のCPU21はステツプSP6に移り、
ROM24から追加コードを読み出して当該追加コード
をデユアルポートRAM23に書き込むと共に、スレー
ブ側のCPU22に対して読み出し要求を出力する。こ
の読み出し要求の出力はデユアルポートRAM23が持
つ割り込み発生機能によつて実現される。因みに、この
実施例の場合には、デユアルポートRAM23上にフラ
グを用意しておき、そのフラグを判別することによつて
割り込みが読み出し要求であるかそれ以外のものである
かを区別するようになされている。
【0024】次にマスタ側のCPU21は、ステツプS
P7においてスレーブ側に転送すべきコードの有無を判
断し、転送すべきコードがある場合には再びステツプS
P5に戻つて同様の処理を繰り返し、転送すべきコード
がない場合(すなわち転送すべきコードを全て転送し終
えた場合)にはステツプSP8に移つて転送手順を終了
する。因みに、転送手順を終了する場合、最後に転送す
るコードの後ろに所定のデータを付加することによつて
転送手順の終了をスレーブ側のCPU22に対して通知
する。
P7においてスレーブ側に転送すべきコードの有無を判
断し、転送すべきコードがある場合には再びステツプS
P5に戻つて同様の処理を繰り返し、転送すべきコード
がない場合(すなわち転送すべきコードを全て転送し終
えた場合)にはステツプSP8に移つて転送手順を終了
する。因みに、転送手順を終了する場合、最後に転送す
るコードの後ろに所定のデータを付加することによつて
転送手順の終了をスレーブ側のCPU22に対して通知
する。
【0025】このようなマスタ側のCPU21の処理に
対して、スレーブ側のCPU22は電源投入後ステツプ
SP10から入り、リセツト信号RSTの受信によつて
続くステツプSP11でリセツト状態になり、動作を停
止する。そしてスレーブ側のCPU22はリセツト信号
RSTが解除されると続くステツプSP12でリセツト
状態を解除する。そしてスレーブ側のCPU22はステ
ツプSP13においてデユアルポートRAM23からブ
ートコードを読み出し(すなわち上述のメモリマツプ例
によれば、スレーブ側から見てFFFF0(h)番地の領域を読
みに行く)、そのブートコードをプログラムとして動作
を開始して立ち上がる。この場合、ブートコードには上
述したようにスレーブ側のCPU22がデユアルポート
RAM23に書き込まれているコードをRAM27にコ
ピーすると共に、コピー終了後CPU22がそのコピー
したコードに基づいて動作するような情報が含まれてい
る。
対して、スレーブ側のCPU22は電源投入後ステツプ
SP10から入り、リセツト信号RSTの受信によつて
続くステツプSP11でリセツト状態になり、動作を停
止する。そしてスレーブ側のCPU22はリセツト信号
RSTが解除されると続くステツプSP12でリセツト
状態を解除する。そしてスレーブ側のCPU22はステ
ツプSP13においてデユアルポートRAM23からブ
ートコードを読み出し(すなわち上述のメモリマツプ例
によれば、スレーブ側から見てFFFF0(h)番地の領域を読
みに行く)、そのブートコードをプログラムとして動作
を開始して立ち上がる。この場合、ブートコードには上
述したようにスレーブ側のCPU22がデユアルポート
RAM23に書き込まれているコードをRAM27にコ
ピーすると共に、コピー終了後CPU22がそのコピー
したコードに基づいて動作するような情報が含まれてい
る。
【0026】このためスレーブ側のCPU22は、続く
ステツプSP14においてデユアルポートRAM23上
のコードをRAM27にコピーし、そのRAM27上の
コードに基づいて動作する(すなわち動作形態をRAM
27上に移す)。次にスレーブ側のCPU22はステツ
プSP15で追加コード転送要求を転送要求待ち状態に
あるマスタ側のCPU21に対して出力した後、マスタ
側からの読み出し要求を待つ。この場合、転送要求の出
力はデユアルポートRAM23が持つ割り込み発生機能
によつて実現される。因みに、この実施例の場合には、
デユアルポートRAM23上にフラグを用意しておき、
そのフラグを判別することによつて割り込みが転送要求
であるかそれ以外のものであるかを区別するようになさ
れている。
ステツプSP14においてデユアルポートRAM23上
のコードをRAM27にコピーし、そのRAM27上の
コードに基づいて動作する(すなわち動作形態をRAM
27上に移す)。次にスレーブ側のCPU22はステツ
プSP15で追加コード転送要求を転送要求待ち状態に
あるマスタ側のCPU21に対して出力した後、マスタ
側からの読み出し要求を待つ。この場合、転送要求の出
力はデユアルポートRAM23が持つ割り込み発生機能
によつて実現される。因みに、この実施例の場合には、
デユアルポートRAM23上にフラグを用意しておき、
そのフラグを判別することによつて割り込みが転送要求
であるかそれ以外のものであるかを区別するようになさ
れている。
【0027】スレーブ側のCPU22はマスタ側から読
み出し要求が発生すると、続くステツプSP16に移
り、デユアルポートRAM23上のコードをRAM27
にコピーし、そのRAM27上のコードに基づいて動作
する。次にスレーブ側のCPU22はステツプSP17
において受信するコードの有無を判断し、受信するコー
ドがまだある場合には再びステツプSP15に戻つて同
様の処理を繰り返し、受信するコードがない場合にはス
テツプSP18に移つて処理を終了する。因みに、受信
するコードの有無を判断する場合、CPU22は転送さ
れて来たコードに転送終了を意味する所定のコードが或
るか否かを見て判断する。
み出し要求が発生すると、続くステツプSP16に移
り、デユアルポートRAM23上のコードをRAM27
にコピーし、そのRAM27上のコードに基づいて動作
する。次にスレーブ側のCPU22はステツプSP17
において受信するコードの有無を判断し、受信するコー
ドがまだある場合には再びステツプSP15に戻つて同
様の処理を繰り返し、受信するコードがない場合にはス
テツプSP18に移つて処理を終了する。因みに、受信
するコードの有無を判断する場合、CPU22は転送さ
れて来たコードに転送終了を意味する所定のコードが或
るか否かを見て判断する。
【0028】このような処理手順をマスタ側のCPU2
1とスレーブ側のCPU22とがそれぞれ実行すること
により、ROM24に格納されているスレーブ側のCP
U22を動作させるプログラムコードを転送することが
できる。因みに、マスタ側のCPU21、スレーブ側の
CPU22がそれぞれ動作しているときにマスタ側とス
レーブ側との間でデータを転送する場合には、上述のよ
うにリセツト信号RSTを用いず、デユアルポートRA
M23の割り込み発生機能のみよつて行われる。すなわ
ち送信側がデユアルポートRAM23にデータを書き込
んだときに受信側に対して割り込み要求を出力し、受信
側はこの割り込み要求に応じてデユアルポートRAM2
3に書き込まれているデータを読み出す。これにより各
CPU21、22の動作を止めることなく、各CPU2
1、22間でデータを転送することができる。
1とスレーブ側のCPU22とがそれぞれ実行すること
により、ROM24に格納されているスレーブ側のCP
U22を動作させるプログラムコードを転送することが
できる。因みに、マスタ側のCPU21、スレーブ側の
CPU22がそれぞれ動作しているときにマスタ側とス
レーブ側との間でデータを転送する場合には、上述のよ
うにリセツト信号RSTを用いず、デユアルポートRA
M23の割り込み発生機能のみよつて行われる。すなわ
ち送信側がデユアルポートRAM23にデータを書き込
んだときに受信側に対して割り込み要求を出力し、受信
側はこの割り込み要求に応じてデユアルポートRAM2
3に書き込まれているデータを読み出す。これにより各
CPU21、22の動作を止めることなく、各CPU2
1、22間でデータを転送することができる。
【0029】以上の構成において、電源投入後、まずマ
スタ側のCPU21はI/Oポート26によつてスレー
ブ側のCPU22に対してリセツト信号RSTを出力
し、当該CPU22をリセツト状態にさせる。そしてマ
スタ側のCPU21は、CPU22のリセツト状態を維
持したままROM24からCPU22のブートコードを
読み出してデユアルポートRAM23に書き込む。この
場合、ブートコードはリセツト解除後にCPU22が読
みに行くデユアルポートRAM23の領域に対して書き
込まれる。ブートコードの書き込みが終了すると、マス
タ側のCPU21はリセツト信号RSTを解除してスレ
ーブ側のCPU22のリセツト状態を解除すると共に、
追加コードの転送要求待ち状態に入る。
スタ側のCPU21はI/Oポート26によつてスレー
ブ側のCPU22に対してリセツト信号RSTを出力
し、当該CPU22をリセツト状態にさせる。そしてマ
スタ側のCPU21は、CPU22のリセツト状態を維
持したままROM24からCPU22のブートコードを
読み出してデユアルポートRAM23に書き込む。この
場合、ブートコードはリセツト解除後にCPU22が読
みに行くデユアルポートRAM23の領域に対して書き
込まれる。ブートコードの書き込みが終了すると、マス
タ側のCPU21はリセツト信号RSTを解除してスレ
ーブ側のCPU22のリセツト状態を解除すると共に、
追加コードの転送要求待ち状態に入る。
【0030】一方、スレーブ側のCPU22はリセツト
信号RSTの解除によつて動作を開始し、デユアルポー
トRAM23の所定の領域(すなわちアドレスデコーダ
28によつて設定されたブートコードが書き込まれてい
る領域)を読み出してそれを実行する。これによりスレ
ーブ側のCPU22が立ち上がる。この場合、ブートコ
ードにはデユアルポートRAM23上のコードをRAM
27にコピーし、コピー終了後そのコピーしたコード上
に自身の動作を移す手順が記されているため、CPU2
2はこの指示に従つてデユアルポートRAM23上のコ
ードをRAM27にコピーすると共に、コピー終了後R
AM27にコピーしたコード上に自身の動作を移す。次
にCPU22は追加コード転送要求をデユアルポートR
AM23を介して転送要求待ち状態にあるマスタ側のC
PU21に対して送出すると共に、読み出し要求待ち状
態に入る。
信号RSTの解除によつて動作を開始し、デユアルポー
トRAM23の所定の領域(すなわちアドレスデコーダ
28によつて設定されたブートコードが書き込まれてい
る領域)を読み出してそれを実行する。これによりスレ
ーブ側のCPU22が立ち上がる。この場合、ブートコ
ードにはデユアルポートRAM23上のコードをRAM
27にコピーし、コピー終了後そのコピーしたコード上
に自身の動作を移す手順が記されているため、CPU2
2はこの指示に従つてデユアルポートRAM23上のコ
ードをRAM27にコピーすると共に、コピー終了後R
AM27にコピーしたコード上に自身の動作を移す。次
にCPU22は追加コード転送要求をデユアルポートR
AM23を介して転送要求待ち状態にあるマスタ側のC
PU21に対して送出すると共に、読み出し要求待ち状
態に入る。
【0031】マスタ側のCPU21は、この追加コード
転送要求に応じてROM24から追加すべきコードを読
み出してデユアルポートRAM23に書き込むと共に、
読み出し要求をデユアルポートRAM23を介してスレ
ーブ側のCPU22に対して送出する。スレーブ側のC
PU22は、この読み出し要求に応じてデユアルポート
RAM23上のコードをコピーし、そのコピーしたコー
ド上に自身の動作を移す。そしてCPU22は、追加す
るコードがまだある場合には、再び追加コード転送要求
を送出し、追加するコードがなくなるまでマスタ側のC
PU21との間で転送手順を繰り返す。そしてスレーブ
側のCPU22は追加するコードがなくなつたら転送手
順を終了し、RAM27上のプログラムコードを実行す
る。
転送要求に応じてROM24から追加すべきコードを読
み出してデユアルポートRAM23に書き込むと共に、
読み出し要求をデユアルポートRAM23を介してスレ
ーブ側のCPU22に対して送出する。スレーブ側のC
PU22は、この読み出し要求に応じてデユアルポート
RAM23上のコードをコピーし、そのコピーしたコー
ド上に自身の動作を移す。そしてCPU22は、追加す
るコードがまだある場合には、再び追加コード転送要求
を送出し、追加するコードがなくなるまでマスタ側のC
PU21との間で転送手順を繰り返す。そしてスレーブ
側のCPU22は追加するコードがなくなつたら転送手
順を終了し、RAM27上のプログラムコードを実行す
る。
【0032】このようにして複数CPUシステム20で
は、デユアルポートRAM23を介してスレーブ側のC
PU22を立ち上げると共に、デユアルポートRAM2
3よりも容量が大きいCPU22のプログラムコードを
スレーブ側に転送することができる。これにより従来必
要であつた比較的高価なROMをスレーブ側から削除す
ることができ、全体として構成を簡易にできると共に、
コストダウンすることができる。また複数CPUシステ
ム20では、スレーブ側のCPU22のプログラムコー
ドをマスタ側のROM24に書き込んでおき、それをス
レーブ側に転送するため、特にスレーブ側のCPU22
が増えた場合には、システムのソフトウエア管理を一元
化できると共に、ソフトウエアのバージヨンアツプ時に
煩雑なROM交換作業を減らすことができる。
は、デユアルポートRAM23を介してスレーブ側のC
PU22を立ち上げると共に、デユアルポートRAM2
3よりも容量が大きいCPU22のプログラムコードを
スレーブ側に転送することができる。これにより従来必
要であつた比較的高価なROMをスレーブ側から削除す
ることができ、全体として構成を簡易にできると共に、
コストダウンすることができる。また複数CPUシステ
ム20では、スレーブ側のCPU22のプログラムコー
ドをマスタ側のROM24に書き込んでおき、それをス
レーブ側に転送するため、特にスレーブ側のCPU22
が増えた場合には、システムのソフトウエア管理を一元
化できると共に、ソフトウエアのバージヨンアツプ時に
煩雑なROM交換作業を減らすことができる。
【0033】以上の構成によれば、マスタ側のCPU2
1からスレーブ側のCPU22をリセツト状態にするI
/Oポート26と、スレーブ側のCPU22から見たデ
ユアルポートRAM23のアドレスをブートコード格納
アドレスを含む領域に設定するアドレスデコーダ28と
を設け、マスタ側のCPU21からスレーブ側のCPU
22をリセツト状態にしてデユアルポートRAM23に
CPU22のブートコードを書き込んだ後、CPU22
のリセツト状態を解除することにより、スレーブ側のC
PU22にブートコードを読み出させて当該スレーブ側
のCPU22を立ち上げることができる。これにより従
来必要だつたROMを削除することができ、全体として
構成を簡易にできる。
1からスレーブ側のCPU22をリセツト状態にするI
/Oポート26と、スレーブ側のCPU22から見たデ
ユアルポートRAM23のアドレスをブートコード格納
アドレスを含む領域に設定するアドレスデコーダ28と
を設け、マスタ側のCPU21からスレーブ側のCPU
22をリセツト状態にしてデユアルポートRAM23に
CPU22のブートコードを書き込んだ後、CPU22
のリセツト状態を解除することにより、スレーブ側のC
PU22にブートコードを読み出させて当該スレーブ側
のCPU22を立ち上げることができる。これにより従
来必要だつたROMを削除することができ、全体として
構成を簡易にできる。
【0034】またブートコード中に、マスタ側からデユ
アルポートRAM23に書き込んだコードをRAM27
にコピーする命令を含ませておくことにより、スレーブ
側のCPU22を立ち上げた後、CPU22を動作させ
るプログラムコードをマスタ側からスレーブ側に転送す
ることができる。
アルポートRAM23に書き込んだコードをRAM27
にコピーする命令を含ませておくことにより、スレーブ
側のCPU22を立ち上げた後、CPU22を動作させ
るプログラムコードをマスタ側からスレーブ側に転送す
ることができる。
【0035】なお上述の実施例においては、プロセツサ
としてCPU21、22が用いられたシステムについて
述べたが、本発明はこれに限らず、プロセツサとしてD
SP(Digital Signal Processor)が用いられたシステ
ムでも良く、要はプロセツサを複数用いたシステムであ
れば本発明を適用し得る。
としてCPU21、22が用いられたシステムについて
述べたが、本発明はこれに限らず、プロセツサとしてD
SP(Digital Signal Processor)が用いられたシステ
ムでも良く、要はプロセツサを複数用いたシステムであ
れば本発明を適用し得る。
【0036】また上述の実施例においては、アドレスデ
コーダ28をPLDによつて構成した場合について述べ
たが、本発明はこれに限らず、汎用ロジツクを用いて構
成しても良い。
コーダ28をPLDによつて構成した場合について述べ
たが、本発明はこれに限らず、汎用ロジツクを用いて構
成しても良い。
【0037】さらに上述の実施例においては、デユアル
ポートRAM23を用いてROM24上のコードをスレ
ーブ側のRAM27に転送した場合について述べたが、
本発明はこれに限らず、転送に際してDMA(Direct M
emory Access)を用いても良い。
ポートRAM23を用いてROM24上のコードをスレ
ーブ側のRAM27に転送した場合について述べたが、
本発明はこれに限らず、転送に際してDMA(Direct M
emory Access)を用いても良い。
【0038】また上述の実施例においては、デユアルポ
ートRAM23のアドレスをF0000(h)〜FFFFF(h)番地の
領域に割り当てた場合について述べたが、本発明はこれ
に限らず、リセツト直後にCPU22が読み出すアドレ
スを含む領域に設定しさえすれば、デユアルポートRA
M23のアドレスとしては他の領域でも良い。
ートRAM23のアドレスをF0000(h)〜FFFFF(h)番地の
領域に割り当てた場合について述べたが、本発明はこれ
に限らず、リセツト直後にCPU22が読み出すアドレ
スを含む領域に設定しさえすれば、デユアルポートRA
M23のアドレスとしては他の領域でも良い。
【0039】さらに上述の実施例においては、マスタ側
からスレーブ側にコードを転送する際(図3参照)、転
送手順の終了をマスタ側からスレーブ側に通知する場合
について述べたが、本発明はこれに限らず、スレーブ側
からマスタ側に通知するようにしても良い。
からスレーブ側にコードを転送する際(図3参照)、転
送手順の終了をマスタ側からスレーブ側に通知する場合
について述べたが、本発明はこれに限らず、スレーブ側
からマスタ側に通知するようにしても良い。
【0040】また上述の実施例においては、不揮発性メ
モリとしてROM24を用いた場合について述べたが、
本発明はこれに限らず、不揮発性メモリとしてフラツシ
ユメモリ等を用いても良い。
モリとしてROM24を用いた場合について述べたが、
本発明はこれに限らず、不揮発性メモリとしてフラツシ
ユメモリ等を用いても良い。
【0041】さらに上述の実施例においては、I/Oポ
ート26によつてリセツト信号RSTを生成する場合に
ついて述べたが、本発明はこれに限らず、CPU21が
出力ポートを有するものであれば当該CPU21でリセ
ツト信号RSTを生成するようにしても良い。
ート26によつてリセツト信号RSTを生成する場合に
ついて述べたが、本発明はこれに限らず、CPU21が
出力ポートを有するものであれば当該CPU21でリセ
ツト信号RSTを生成するようにしても良い。
【0042】
【発明の効果】上述のように本発明によれば、リセツト
手段によつてスレーブプロセツサをリセツト状態にし、
マスタプロセツサによつてメモリからスレーブプロセツ
サのブートコードを読み出して共有メモリのブートコー
ド格納アドレスに対応する領域に書き込み、スレーブプ
ロセツサのリセツト状態を解除することによつてスレー
ブプロセツサに共有メモリ上のブートコードを読み出さ
せて当該スレーブプロセツサを立ち上げるようにしたこ
とにより、従来スレーブプロセツサのブートコードを格
納しておくためスレーブ側に必要だつた読み出し専用メ
モリを削減することができる。かくするにつき一段と構
成を簡易にし得る複数プロセツサシステムを実現でき
る。
手段によつてスレーブプロセツサをリセツト状態にし、
マスタプロセツサによつてメモリからスレーブプロセツ
サのブートコードを読み出して共有メモリのブートコー
ド格納アドレスに対応する領域に書き込み、スレーブプ
ロセツサのリセツト状態を解除することによつてスレー
ブプロセツサに共有メモリ上のブートコードを読み出さ
せて当該スレーブプロセツサを立ち上げるようにしたこ
とにより、従来スレーブプロセツサのブートコードを格
納しておくためスレーブ側に必要だつた読み出し専用メ
モリを削減することができる。かくするにつき一段と構
成を簡易にし得る複数プロセツサシステムを実現でき
る。
【0043】またリセツト手段によつてスレーブプロセ
ツサをリセツト状態にし、マスタプロセツサによつて第
2のメモリからスレーブプロセツサのブートコードを読
み出して共有メモリのブートコード格納アドレスに対応
する領域に書き込み、スレーブプロセツサのリセツト状
態を解除することによつてスレーブプロセツサに共有メ
モリ上のブートコードを読み出させて当該スレーブプロ
セツサを立ち上げ、さらにスレーブプロセツサにブート
コードの命令内容を実行させることによつて、マスタプ
ロセツサが第2のメモリから読み出して共用メモリ上に
書き込んだプログラムコードを当該共用メモリから読み
出して第1のメモリに格納するようにしたことにより、
第2のメモリに格納されたスレーブプロセツサのプログ
ラムコードを第1のメモリにコピーできると共に、従来
スレーブプロセツサのブートコードやプログラムコード
を格納しておくためスレーブ側に必要だつた読み出し専
用メモリを削減することができる。かくするにつき一段
と構成を簡易にし得る複数プロセツサシステムを実現で
きる。
ツサをリセツト状態にし、マスタプロセツサによつて第
2のメモリからスレーブプロセツサのブートコードを読
み出して共有メモリのブートコード格納アドレスに対応
する領域に書き込み、スレーブプロセツサのリセツト状
態を解除することによつてスレーブプロセツサに共有メ
モリ上のブートコードを読み出させて当該スレーブプロ
セツサを立ち上げ、さらにスレーブプロセツサにブート
コードの命令内容を実行させることによつて、マスタプ
ロセツサが第2のメモリから読み出して共用メモリ上に
書き込んだプログラムコードを当該共用メモリから読み
出して第1のメモリに格納するようにしたことにより、
第2のメモリに格納されたスレーブプロセツサのプログ
ラムコードを第1のメモリにコピーできると共に、従来
スレーブプロセツサのブートコードやプログラムコード
を格納しておくためスレーブ側に必要だつた読み出し専
用メモリを削減することができる。かくするにつき一段
と構成を簡易にし得る複数プロセツサシステムを実現で
きる。
【図1】本発明の一実施例による複数CPUシステムの
構成を示すブロツク図である。
構成を示すブロツク図である。
【図2】スレーブ側のCPUのメモリマツプを示す略線
図である。
図である。
【図3】スレーブ側にプログラムコードを転送する際の
手順を示すフローチヤートである。
手順を示すフローチヤートである。
【図4】従来の複数CPUシステムの構成を示すブロツ
ク図である。
ク図である。
1、20……複数CPUシステム、2、21……マスタ
側のCPU、3、4、22……スレーブ側のCPU、
5、6、23……デユアルポートRAM、7〜9、24
……ROM、10〜12、25、27……RAM、26
……I/Oポート、28……アドレスデコーダ。
側のCPU、3、4、22……スレーブ側のCPU、
5、6、23……デユアルポートRAM、7〜9、24
……ROM、10〜12、25、27……RAM、26
……I/Oポート、28……アドレスデコーダ。
Claims (3)
- 【請求項1】マスタプロセツサと少なくとも1つのスレ
ーブプロセツサとを有し、当該マスタプロセツサとスレ
ーブプロセツサとを共有メモリを介して接続してなる複
数プロセツサシステムにおいて、 上記マスタプロセツサの制御に応じて上記スレーブプロ
セツサをリセツト状態にさせるリセツト手段と、 上記共有メモリを、上記スレーブプロセツサのブートコ
ード格納アドレスを含むアドレス領域に割り当てるアド
レスデコーダと、 上記スレーブプロセツサのブートコードが格納され、上
記マスタプロセツサによつて読み出し可能なメモリとを
具え、 上記リセツト手段によつて上記スレーブプロセツサをリ
セツト状態にし、上記マスタプロセツサによつて上記メ
モリから上記スレーブプロセツサのブートコードを読み
出して上記共有メモリの上記ブートコード格納アドレス
に対応する領域に書き込み、上記スレーブプロセツサの
リセツト状態を解除することによつて上記スレーブプロ
セツサに上記共有メモリ上のブートコードを読み出させ
て当該スレーブプロセツサを立ち上げることを特徴とす
る複数プロセツサシステム。 - 【請求項2】マスタプロセツサと少なくとも1つのスレ
ーブプロセツサとを有し、当該マスタプロセツサとスレ
ーブプロセツサとを共有メモリを介して接続してなる複
数プロセツサシステムにおいて、 上記マスタプロセツサの制御に応じて上記スレーブプロ
セツサをリセツト状態にさせるリセツト手段と、 上記共有メモリを、上記スレーブプロセツサのブートコ
ード格納アドレスを含むアドレス領域に割り当てるアド
レスデコーダと、 上記スレーブプロセツサによつて書き込み及び読み出し
可能な第1のメモリと、 上記マスタプロセツサが上記共有メモリに書き込んだプ
ログラムコードを読み出して上記第1のメモリに格納す
る命令内容でなる上記スレーブプロセツサのブートコー
ド及び上記スレーブプロセツサのプログラムコードが格
納され、上記マスタプロセツサによつて読み出し可能な
第2のメモリと、 を具え、 上記リセツト手段によつて上記スレーブプロセツサをリ
セツト状態にし、上記マスタプロセツサによつて上記第
2のメモリから上記スレーブプロセツサのブートコード
を読み出して上記共有メモリの上記ブートコード格納ア
ドレスに対応する領域に書き込み、上記スレーブプロセ
ツサのリセツト状態を解除することによつて上記スレー
ブプロセツサに上記共有メモリ上のブートコードを読み
出させて当該スレーブプロセツサを立ち上げ、さらに上
記スレーブプロセツサに上記ブートコードの命令内容を
実行させることによつて、上記マスタプロセツサが上記
第2のメモリから読み出して上記共用メモリ上に書き込
んだプログラムコードを当該共用メモリから読み出して
上記第1のメモリに格納することを特徴とする複数プロ
セツサシステム。 - 【請求項3】上記マスタプロセツサが上記第2のメモリ
から読み出して上記共用メモリ上に書き込んだプログラ
ムコードを当該共用メモリから読み出して上記第1のメ
モリに格納する処理を繰り返し実行することを特徴とす
る請求項2に記載の複数プロセツサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33069494A JPH08161283A (ja) | 1994-12-07 | 1994-12-07 | 複数プロセツサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33069494A JPH08161283A (ja) | 1994-12-07 | 1994-12-07 | 複数プロセツサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08161283A true JPH08161283A (ja) | 1996-06-21 |
Family
ID=18235530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33069494A Pending JPH08161283A (ja) | 1994-12-07 | 1994-12-07 | 複数プロセツサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08161283A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002077848A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
WO2002077845A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
JP2004078979A (ja) * | 2001-03-22 | 2004-03-11 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
JP2007157150A (ja) * | 2005-12-06 | 2007-06-21 | Samsung Electronics Co Ltd | メモリシステム及びそれを含むメモリ処理方法 |
US7363481B2 (en) | 2002-08-19 | 2008-04-22 | Sony Corporation | Information processing method for controlling the function of a plurality of processors, program for realizing the method, and recording medium |
US7882344B2 (en) * | 2005-12-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Memory system having a communication channel between a first processor and a second processor and memory management method that uses the communication channel |
US7930530B2 (en) | 2006-02-15 | 2011-04-19 | Samsung Electronics Co., Ltd. | Multi-processor system that reads one of a plurality of boot codes via memory interface buffer in response to requesting processor |
JP2012044731A (ja) * | 2010-08-12 | 2012-03-01 | Fuji Electric Co Ltd | 制御装置 |
US8171233B2 (en) * | 2008-03-07 | 2012-05-01 | Samsung Electronics Co., Ltd. | Multi port semiconductor memory device with direct access function in shared structure of nonvolatile memory and multi processor system thereof |
US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
JP2013522803A (ja) * | 2010-03-22 | 2013-06-13 | クアルコム,インコーポレイテッド | マルチプロセッサシステムにおける1次プロセッサから1つまたは複数の2次プロセッサへの実行可能ソフトウェア画像の直接分散ローディング |
JP2015508520A (ja) * | 2011-12-05 | 2015-03-19 | クアルコム,インコーポレイテッド | マルチプロセッサシステムにおけるプロセッサ間プロトコル |
US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
-
1994
- 1994-12-07 JP JP33069494A patent/JPH08161283A/ja active Pending
Cited By (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002077848A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
WO2002077845A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
JP2004078979A (ja) * | 2001-03-22 | 2004-03-11 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
JP2004252990A (ja) * | 2001-03-22 | 2004-09-09 | Sony Computer Entertainment Inc | コンピュータ・プロセッサ及び処理装置 |
US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
JP4489399B2 (ja) * | 2001-03-22 | 2010-06-23 | 株式会社ソニー・コンピュータエンタテインメント | プロセッサでのデータ処理方法及びデータ処理システム |
US7363481B2 (en) | 2002-08-19 | 2008-04-22 | Sony Corporation | Information processing method for controlling the function of a plurality of processors, program for realizing the method, and recording medium |
US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
JP2014096173A (ja) * | 2005-12-06 | 2014-05-22 | Samsung Electronics Co Ltd | メモリシステム及びそれを含むメモリ処理方法 |
US7882344B2 (en) * | 2005-12-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Memory system having a communication channel between a first processor and a second processor and memory management method that uses the communication channel |
JP2007157150A (ja) * | 2005-12-06 | 2007-06-21 | Samsung Electronics Co Ltd | メモリシステム及びそれを含むメモリ処理方法 |
US8984237B2 (en) | 2005-12-06 | 2015-03-17 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
KR101275752B1 (ko) * | 2005-12-06 | 2013-06-17 | 삼성전자주식회사 | 메모리 시스템 및 그것의 부팅 방법 |
US8423755B2 (en) | 2005-12-06 | 2013-04-16 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
US8650388B2 (en) | 2006-02-15 | 2014-02-11 | Samsung Electronics Co., Ltd. | Multi-processor systems and booting methods thereof |
US7930530B2 (en) | 2006-02-15 | 2011-04-19 | Samsung Electronics Co., Ltd. | Multi-processor system that reads one of a plurality of boot codes via memory interface buffer in response to requesting processor |
US8209527B2 (en) | 2006-10-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Memory system and memory management method including the same |
US8171233B2 (en) * | 2008-03-07 | 2012-05-01 | Samsung Electronics Co., Ltd. | Multi port semiconductor memory device with direct access function in shared structure of nonvolatile memory and multi processor system thereof |
JP2013522803A (ja) * | 2010-03-22 | 2013-06-13 | クアルコム,インコーポレイテッド | マルチプロセッサシステムにおける1次プロセッサから1つまたは複数の2次プロセッサへの実行可能ソフトウェア画像の直接分散ローディング |
US8838949B2 (en) | 2010-03-22 | 2014-09-16 | Qualcomm Incorporated | Direct scatter loading of executable software image from a primary processor to one or more secondary processor in a multi-processor system |
US9058191B2 (en) | 2010-03-22 | 2015-06-16 | Qualcomm Incorporated | Direct transfer of executable software image to memory allocated by target processor based on transferred image header |
JP2012044731A (ja) * | 2010-08-12 | 2012-03-01 | Fuji Electric Co Ltd | 制御装置 |
JP2015508520A (ja) * | 2011-12-05 | 2015-03-19 | クアルコム,インコーポレイテッド | マルチプロセッサシステムにおけるプロセッサ間プロトコル |
JP2016115371A (ja) * | 2011-12-05 | 2016-06-23 | クアルコム,インコーポレイテッド | マルチプロセッサシステムにおけるプロセッサ間プロトコル |
JP2017117499A (ja) * | 2011-12-05 | 2017-06-29 | クアルコム,インコーポレイテッド | マルチプロセッサシステムにおけるプロセッサ間プロトコル |
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