JPH1145209A - プログラム転送システム - Google Patents

Abstract

(57)【要約】 【課題】 全てのＣＰＵのプログラムを格納したＲＯＭ
を１個、メインＣＰＵの配下に配置して、全てのＣＰＵ
をこのＣＰＵの品種の制約がなく、ローコストに動作可
能する。 【解決手段】 リセットラッチ回路１３０により、メイ
ンマイクロプロセッサ１のリセット時に各サブマイクロ
プロセッサ２２０，３２０のリセットをラッチして、こ
れらの各サブマイクロプロセッサに配置されたローカル
読み書き用メモリ２５０，３５０がバッファ制御によっ
てメインマイクロプロセッサ１００のアドレス空間に割
り当てられるようにするとともに、読み出し専用メモリ
１１０内の各サブマイクロプロセッサ用のプログラムを
ローカル読み書き用メモリに書き込み可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、計算機，制御系
の通信機器等でメインマイクロプロセッサ（以下、メイ
ンＣＰＵという）を１個持ち、その配下で動作するサブ
マイクロプロセッサ（以下、サブＣＰＵという）を複数
個持つマイクロプロセッサ（以下、ＣＰＵという）ボー
ドなどのＣＰＵシステムにおいて、前記ＣＰＵへ読み出
し専用メモリ（以下、ＲＯＭという）内のプログラムを
転送するプログラム転送システムに関する。

【０００２】

【従来の技術】従来のプログラム転送システムでは、例
えば、１枚のＣＰＵボード上に複数のＣＰＵを実装する
場合、全てのＣＰＵに各ＣＰＵのプログラムを格納した
ＲＯＭをそれぞれ割り当て配置していた。しかし、コス
ト面および実装面積等の面から見た場合、非常に効率が
悪く、そこで、全てのＣＰＵのプログラムを格納したＲ
ＯＭを１個実装し、全てのＣＰＵを動作させる方法をと
る提案が出された。例えば、特開平４−９８４４８号公
報の技術は、マルチＣＰＵボードの中の複数のＣＰＵに
対してＲＯＭは１個とし、マルチＣＰＵボードの起動時
にハード的に全てのＣＰＵのリセットの時間をずらし、
ＲＯＭに対するアクセスを全ＣＰＵで時分割で行うとい
うものであった。

【０００３】図７はかかる従来の技術をプログラム転送
システムに応用した例を示す。これはメインＣＰＵ１０
０に対し、アドレスバス／データバス１４０を介して１
つのＲＯＭ１１０，１つの読み書き用メモリ（以下、Ｒ
ＡＭという）１２０，２つのサブＣＰＵ部２００，３０
０を接続したものからなり、各サブＣＰＵ部２００，３
００はデュアルポートＲＡＭ２１０，３１０，サブＣＰ
Ｕ２２０，３２０およびローカルＲＡＭ２５０，３５０
をそれぞれ有する。

【０００４】これによれば、メインＣＰＵ１００および
サブＣＰＵ２００，３００のプログラムを、１つのＲＯ
Ｍ１１０に格納したプログラムを各サブＣＰＵ２００，
３００に対応するＲＡＭ１２０，ローカルＲＡＭ２５
０，３５０へ転送し、各プログラムにて各サブＣＰＵ２
００，３００を動作させることができる。そして、前記
転送は、システム起動時は、全てのＣＰＵ１００，２０
０，３００のリセット線１５０を介してのリセット時間
をずらせて行っていた。

【０００５】また、特開平４−１１９４５２号公報の技
術では、ＣＰＵボードの中にメインＣＰＵおよびサブＣ
ＰＵを実装し、サブＣＰＵに付加されたＲＯＭにメイン
ＣＰＵのプログラムを格納し、メインＣＰＵはＲＯＭを
持たない構成としてある。これによれば、メインＣＰＵ
とサブＣＰＵでソフトウェアに互換性が必要とされた。
さらに、特開平４−２６３３３０号公報の技術では、Ｃ
ＰＵボード等にメインＣＰＵおよびサブＣＰＵを実装す
る技術ではないが、サブＣＰＵのＲＯＭを廃止するため
に、ＤＭＡ転送を行うという方法を採用するものであ
る。これによれば、回路的に複雑になる。

【０００６】

【発明が解決しようとする課題】しかしながら、前記の
ように全てのＣＰＵにＲＯＭを実装した場合には、既述
のような実装上の効率悪化を招くほか、コストアップを
避けられないという課題があった。また、メインＣＰＵ
と各サブＣＰＵ間で通信を行うための通信用のバスを利
用し、メインＣＰＵ配下のサブＣＰＵのプログラムを格
納したＲＯＭから、サブＣＰＵのプログラムをサブＣＰ
Ｕに転送する回路構成としたものでは、サブＣＰＵは転
送されたサブＣＰＵ用のプログラムを受け取る処理を行
うプログラムを持つ必要がある。この結果、サブＣＰＵ
は、プログラムを全く持つ必要がないことにはならず、
そのプログラムを格納するためのＲＯＭを実装する必要
があった。

【０００７】また、特開平４−２６３３３０号公報の技
術ではサブＣＰＵに通信用のプログラムを持たないが、
その代わりに、サブＣＰＵにメインＣＰＵのＲＯＭより
サブＣＰＵ用のプログラムを転送するための、大規模な
ＤＭＡ転送用の回路を追加する必要があるという課題が
あった。さらに、特開平４−１１９４５２号公報の技術
では、ＣＰＵボード上に実装されたメインＣＰＵとサブ
ＣＰＵが１個のＲＯＭで動作しているが、既述のよう
に、メインＣＰＵとサブＣＰＵがソフトウェア的に互換
性を持つ必要があり、メインＣＰＵとサブＣＰＵに互換
性のないＣＰＵを使うことができないという課題があっ
た。これは、ＣＰＵボードへの電源投入後およびリセッ
ト解除後、サブＣＰＵのプログラムによりメインＣＰＵ
を初期化するからである。また、自由にＣＰＵを選べな
いことはＣＰＵボードを設計する上で大きな制約になっ
てしまうという課題があった。

【０００８】この発明は前記のような課題を解決するも
のであり、１枚のＣＰＵボードまたは１つのシステム等
に、１個のメインＣＰＵと複数のサブＣＰＵを実装し動
作させる場合、全てのＣＰＵのプログラムを格納したＲ
ＯＭを１個、メインＣＰＵの配下に配置して、全てのＣ
ＰＵを動作可能にし、この動作を、使用されるメインＣ
ＰＵとサブＣＰＵの品種に制約なく、また、複雑な機能
および回路を追加することなく、ローコストに実現でき
るプログラム転送システムを得ることを目的とする。

【０００９】

【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかるプログラム転送システムは、リセ
ットラッチ回路を設けて、これによりメインマイクロプ
ロセッサのリセット時に前記各サブマイクロプロセッサ
のリセットをラッチして、これらの各サブマイクロプロ
セッサに配置されたローカル読み書き用メモリがバッフ
ァ制御によってメインマイクロプロセッサのアドレス空
間に割り当てられるようにするとともに、読み出し専用
メモリ内の各サブマイクロプロセッサ用のプログラムを
前記ローカル読み書き用メモリに書き込み可能とし、前
記各サブマイクロプロセッサの前記リセットのラッチを
解除後、前記ローカル読み書き用メモリをメインマイク
ロプロセッサのアドレス空間より切り離してサブマイク
ロプロセッサを起動するようにしたものである。

【００１０】また、請求項２の発明にかかるプログラム
転送システムは、前記リセットラッチ回路を、サブマイ
クロプロセッサごとに設けたものである。

【００１１】また、請求項３の発明にかかるプログラム
転送システムは、前記メインマイクロプロセッサのプロ
グラムの制御で、前記読み出し専用メモリ内の各サブマ
イクロプロセッサ用のプログラムの中から転送するプロ
グラムを任意に選択するようにしたものである。

【００１２】

【発明の実施の形態】以下、この発明の実施の一形態を
図について発明に説明する。図１はこの発明のプログラ
ム転送システムを示すブロック図である。同図におい
て、ＣＰＵボードには、メインＣＰＵ１００と、サブＣ
ＰＵ部２００内のサブＣＰＵ２２０と、サブＣＰＵ部３
００内のサブＣＰＵ３２０が実装されている。このう
ち、メインＣＰＵ１００はＣＰＵボードの中枢の処理を
行う。また、１１０はメインＣＰＵ１００のプログラム
と、サブＣＰＵ２２０およびサブＣＰＵ３２０のプログ
ラムをそれぞれ格納したＲＯＭ、１２０はメインＣＰＵ
１００がＲＯＭ１１０内のプログラムを実行するための
ワークエリアとなる読み書き用メモリ、１３０はこの発
明の中心になるリセットラッチ回路で、これが図２に示
すように構成されて、レジスタ１３１およびフリップフ
ロップ１３２を有する。２１０はメインＣＰＵ１００と
サブＣＰＵ２２０が通信を行うためのデュアルポートＲ
ＡＭである。

【００１３】また、２４０はローカルＲＡＭ２５０をア
ドレスバス／データバス１４０に接続するか切り離すか
を、リセットラッチ回路１３０内のフリップフロップ１
３２の出力信号線１７０の信号により決定するバッフ
ァ、３１０はメインＣＰＵ１００とサブＣＰＵ３２０が
通信を行うためのデュアルポートＲＡＭ、３４０はロー
カルＲＡＭ３５０をアドレスバス／データバス１４０に
接続するか切り離すかを、図２に示すようなリセットラ
ッチ回路１３０内のフリップフロップ１３２の出力信号
線１７０の信号により決定するバッファである。

【００１４】サブＣＰＵ部２００内には、バッファ２４
０と、デュアルポートＲＡＭ２１０，サブＣＰＵ２２０
およびローカルＲＡＭ２５０とを、ローカルのアドレス
バス／データバス２６０に接続するか切り離すかを、リ
セットラッチ回路１３０内のフリップフロップ１３２の
出力信号線１６０の信号により決定するバッファ２３０
が設けられている。サブＣＰＵ部３００内には、サブＣ
ＰＵ部２００と同様に、バッファ３４０と、デュアルポ
ートＲＡＭ３１０，サブＣＰＵ３２０およびローカルＲ
ＡＭ３５０とを、ローカルのアドレスバス／データバス
３６０に接続するか切り離すかをリセットラッチ回路１
３０内のフリップフロップ１３２の出力信号線１６０に
より決定するバッファ３３０が設けられている。

【００１５】一方、リセットラッチ回路１３０内に設け
られたレジスタ１３１は、アドレスバス／データバス１
４０を介したメインＣＰＵ１００からの任意の命令によ
り、出力信号線１３３をＬレベルとし、フリップフロッ
プ１３２にＬレベルを送出する。また、図２に示すよう
に、このフリップフロップ１３２はレジスタ１３１から
の出力信号線１３３とリセット線１５０からの信号によ
り出力信号線１６０および出力信号線１７０の出力を変
化させる。

【００１６】次に動作について説明する。まず、メイン
ＣＰＵ１００，サブＣＰＵ２２０，サブＣＰＵ３２０を
実装したＣＰＵボードをリセットする。Ｌレベルでアク
ティブとなるリセット信号は、リセット線１５０を経由
し、メインＣＰＵ１００およびリセットラッチ回路１３
０内のフリップフロップ１３２のリセット入力端子ＲＳ
Ｔに入力される。このため、リセット信号が入力された
メインＣＰＵ１００はリセット状態となり、一方、前記
フリップフロップ１３２は出力信号線１６０にＬレベル
の信号を出力し、出力信号線１７０にＨレベルの信号を
出力する。出力信号線１６０は、サブＣＰＵ２２０のリ
セット入力端子，バッファ２３０のイネーブル端子，サ
ブＣＰＵ３２０のリセット入力端子およびバッファ３３
０のイネーブル端子に接続されている。

【００１７】このため、いま、Ｌレベルとなっている出
力信号線１６０により、サブＣＰＵ２２０とサブＣＰＵ
３２０はリセット状態となり、イネーブル端子にＬレベ
ルを入力されたバッファ２３０はアドレスバス／データ
バス２６０とアドレスバス／データバス２７０を切り離
し、一方、バッファ３３０はアドレスバス／データバス
３６０とアドレスバス／データバス３７０を切り離す。
また、バッファ２４０のイネーブル端子とバッファ３４
０のイネーブル端子に接続された出力信号線１７０はＨ
レベルであるため、バッファ２４０はアドレスバス／デ
ータバス１４０とアドレスバス／データバス２７０を接
続し、一方、バッファ３４０はアドレスバス／データバ
ス１４０とアドレスバス／データバス３７０を接続して
いる。

【００１８】このため、ローカルＲＡＭ２５０，３５０
は、それぞれバッファ２３０，３３０によりサブＣＰＵ
２２０，３２０のアドレス空間から切り離され、一方、
バッファ２４０，３４０により後述する図４のメインＣ
ＰＵ１００のアドレス空間内のローカルＲＡＭエリアへ
それぞれ割り当てが行われる。

【００１９】続いて、数秒後、リセットは解除され、リ
セット線１５０はＨレベルとなる。このため、リセット
ラッチ回路１３０内のフリップフロップ１３２のリセッ
ト端子にはＨレベルの信号が入力され、メインＣＰＵ１
００はリセットが解除されＲＯＭ１１０からプログラム
を読み込み、初期処理を実行した後、サブＣＰＵ２２
０，３２０の各プログラムが予め書き込まれたＲＯＭ１
１０より、これらのプログラムのリセット実行時にメイ
ンＣＰＵ１００のアドレス空間内のサブＣＰＵ２２０，
３２０用のローカルＲＡＭエリアに割り当てられたＲＡ
Ｍ２５０，３５０へそれぞれ転送する。この時、サブＣ
ＰＵ２２０，３２０はフリップフロップ１３２の出力に
よりリセット状態のままであり、ローカルＲＡＭ２５
０，３５０はメインＣＰＵ１００のアドレス空間内の各
サブＣＰＵ２２０，３２０用のローカルＲＡＭエリアに
それぞれ割り当てられたままである。

【００２０】このようにして、転送が終了すると、メイ
ンＣＰＵ１００は、リセットラッチ回路１３０内のレジ
スタ１３１に任意のデータを書き込む。任意のデータを
書き込まれたレジスタ１３１は出力信号線１３３をＬレ
ベルとする。レジスタ１３１の出力信号線１３３のＬレ
ベルをＳＥＴ端子に入力されたフリップフロップ１３２
は、出力線１６０をＬレベルからＨレベルに変化させ、
また、出力線１７０をＨレベルからＬレベルへと変化さ
せる。出力線１６０のＬレベルからＨレベルへの変化に
より、サブＣＰＵ２２０，３２０はともにリセットが解
除され、バッファ２３０はアドレスバス／データバス２
６０，２７０を接続し、バッファ３３０はアドレスバス
／データバス３６０，３７０を接続する。

【００２１】一方、出力線１７０のＨレベルからＬレベ
ルへの変化により、バッファ２４０，３４０はイネーブ
ル端子にＬレベルが入力され、アドレスバス／データバ
ス１４０，２７０を切り離し、さらに、アドレスバス／
データバス１４０，３７０を切り離す。この時、ローカ
ルＲＡＭ２５０，３５０は、バッファ２４０，３４０に
よりリセット時にメインＣＰＵ１００内のアドレス空間
のローカルＲＡＭエリアに割り当てられていたのがアド
レスバス／データバス１４０から切り離され、バッファ
２３０，３３０によりサブＣＰＵ２２０，３２０各々の
アドレス空間に戻され割り当てられる。

【００２２】以上のリセット解除時の動作を実行後、サ
ブＣＰＵ２２０はローカルＲＡＭ２５０に書き込まれた
プログラムで起動し、このプログラムを実行する。一
方、サブＣＰＵ３２０も同様にローカルＲＡＭ３５０に
書き込まれたプログラムで動作する。

【００２３】次に図３のタイムチャートに従って動作を
説明する。図３において、区間Ａは、メインＣＰＵ１０
０およびサブＣＰＵ２２０，３２０を実装したＣＰＵボ
ードが外部からのリセット信号によりリセットされてい
る区間である。リセット信号がアクティブになる区間Ａ
の始まりのａ点において、メインＣＰＵ１００および各
サブＣＰＵ２２０，３２０はリセットされる。ｂ点にお
いてはメインＣＰＵ１００のリセットは解除されるが、
サブＣＰＵ２２０，３２０のリセットは解除されない。
ｂ点でリセットを解除されたメインＣＰＵ１００は、区
間ＢでメインＣＰＵ１００自身の初期処理と、サブＣＰ
Ｕ２２０が使用するプログラムを、ＲＯＭ１１０からロ
ーカルＲＡＭ２５０へコピーするとともに、サブＣＰＵ
３２０が使用するプログラムをＲＯＭ１１０からローカ
ルＲＡＭ３５０へコピーする。

【００２４】次に、区間Ｂのｃ点において、区間Ｂでサ
ブＣＰＵ２２０のプログラムをローカルＲＡＭ２５０
へ、サブＣＰＵ３２０のプログラムをローカルＲＡＭ３
５０へ送り、コピーを完了したメインＣＰＵ１００は、
アドレスバス／データバス１４０を経由しリセットラッ
チ回路１３０内のレジスタ１３１へサブＣＰＵ２２０と
サブＣＰＵ３２０のリセット解除命令を送る。メインＣ
ＰＵ１００よりリセット解除命令を受けたレジスタ１３
１は、出力信号線１３３にＬレベルのパルスを出力す
る。このため、リセットラッチ回路１３０内のフリップ
フロップ１３２のＳＥＴ端子にＬパルスが入力され、そ
のフリップフロップ１３３より出力線１６０への信号が
ＬレベルからＨレベルへ、出力信号１７０への信号がＨ
レベルからＬレベルへ変化し、サブＣＰＵ２２０とサブ
ＣＰＵ３２０のリセットは解除される。

【００２５】図４はメインＣＰＵ１００のアドレス空間
を示す。アドレス空間は大きく分けて５つに分けられて
いる。ＲＯＭ１１０のアドレスエリアのＲＯＭエリア，
ＲＡＭ１２０のアドレスエリアのＲＡＭエリア，その他
のアドレス空間のエリア，サブＣＰＵ２２０のローカル
ＲＡＭ２５０がサブＣＰＵ２２０のリセット中にメイン
ＣＰＵ１００のアドレス空間に割り当てられたときの、
メインＣＰＵ１００のアドレス空間上のローカルＲＡＭ
２５０のエリア，およびサブＣＰＵ３２０のローカルＲ
ＡＭ３５０がサブＣＰＵ３２０のリセット中にメインＣ
ＰＵ１００のアドレス空間に割り当てられたときの、メ
インＣＰＵ１００のアドレス空間上のローカルＲＡＭ２
５０のエリアから構成されている。

【００２６】メインＣＰＵ１００は、リセット解除後、
ＲＯＭエリアに書き込まれたプログラムにより、初期処
理を実行する。その後、メインＣＰＵ１００はＲＯＭエ
リアに書き込まれているサブＣＰＵ２２０，３２０のプ
ログラムをローカルＲＡＭエリアへコピーする。コピー
が終了するとメインＣＰＵ１００は、リセットラッチ回
路１３０内のレジスタ１３１に任意のデータを送信し、
サブＣＰＵ２２０，３２０のリセットを解除するととも
に、メインＣＰＵ１００のローカルＲＡＭエリアに割り
当てられていたローカルＲＡＭ２５０，およびローカル
ＲＡＭ３５０をサブＣＰＵ２２０，およびサブＣＰＵ３
２０に接続する。なお、ここではサブＣＰＵ部はサブＣ
ＰＵ部２００とサブＣＰＵ部３００の２個として説明し
たが、この発明では２個以上の複数個あっても問題なく
動作する。

【００２７】なお、前記実施の形態では、外部よりリセ
ット信号を受けてリセット線１５０がＬレベルとなった
とき、ＣＰＵボード全体、ＣＰＵに関していえばメイン
ＣＰＵ１００，サブＣＰＵ２２０，３２０にリセットが
実行された。サブＣＰＵ２２０，３２０についていえ
ば、ＣＰＵボード全体をリセットしたときのみ、リセッ
トが実行されていた。これに対し、図２に示すリセット
ラッチ回路１３０に、図５に示すように、ＯＲ回路１３
５を設ければ、メインＣＰＵ１００がアドレスバス／デ
ータバス１４０を使用し、任意のデータをリセットラッ
チ回路１３０内のレジスタ１３１に書き込むと、このレ
ジスタ１３１は出力信号線１３４をＬレベルに変化さ
せ、ＯＲ回路１３５は出力信号線１３４のデータまたは
リセット線１５０のデータのどちらかがＬレベルとなっ
たとき、Ｌレベルを出力信号線１３６に出力する。この
ように出力信号線１３６がＬレベルとなることで、フリ
ップフロップ１３２は出力信号線１６０をＬレベル、出
力信号線１７０をＨレベルとすることができる。

【００２８】この時、出力信号線１６０が接続されてい
るサブＣＰＵ２２０，３２０はリセット状態となり、バ
ッファ２３０はアドレスバス／データバス２６０とアド
レスバス／データバス２７０を切断し、バッファ３３０
はアドレスバス／データバス３６０とアドレスバス／デ
ータバス３７０を切断する。また、出力信号線１７０が
接続されているバッファ２４０はアドレスバス／データ
バス１４０とアドレスバス／データバス２７０を接続
し、バッファ３４０はアドレスバス／データバス１４０
とアドレスバス／データバス３７０を接続する。

【００２９】また、リセットラッチ回路１３０を、図６
に示すように、サブＣＰＵ部２００およびサブＣＰＵ部
３００ごとに配置する構成とすることにより、メインＣ
ＰＵ１００はサブＣＰＵ２２０，３２０をメインＣＰＵ
１００のプログラムの制御で自由にリセット状態にする
ことができ、サブＣＰＵ２２０，３２０のプログラムを
いつでも再転送することができる。

【００３０】さらに、メインＣＰＵ１００のアドレス空
間内のＲＯＭ１１０内に、図４に示すように、サブＣＰ
Ｕ２２０，３２０のプログラムを複数個、ここでは２個
持った場合、メインＣＰＵ１００は、メインＣＰＵ１０
０のアドレスエリア内のサブＣＰＵ２２０用のローカル
ＲＡＭエリアおよびサブＣＰＵ３２０用のローカルＲＡ
Ｍエリアに、ＲＯＭ１１０内に格納されたサブＣＰＵ２
２０用のプログラム１またはプログラム２を、また、Ｒ
ＯＭ１１０に格納されたサブＣＰＵ３２０用のプログラ
ム１またはプログラム２を、メインＣＰＵ１００のプロ
グラムの制御でサブＣＰＵ２２０，３２０の実行するプ
ログラムとして自由に選択し、転送することができる。

【００３１】

【発明の効果】以上のように、この発明はリセットラッ
チ回路により、メインマイクロプロセッサのリセット時
に各サブマイクロプロセッサのリセットをラッチして、
これらの各サブマイクロプロセッサに配置されたローカ
ル読み書き用メモリがバッファ制御によってメインマイ
クロプロセッサのアドレス空間に割り当てられるように
するとともに、読み出し専用メモリ内の各サブマイクロ
プロセッサ用のプログラムを前記ローカル読み書き用メ
モリに書き込み可能とし、各サブマイクロプロセッサの
前記リセットのラッチを解除後、前記ローカル読み書き
用メモリをメインマイクロプロセッサのアドレス空間よ
り切り離してサブマイクロプロセッサを起動するように
構成したので、１つのメインＣＰＵと複数のＣＰＵを１
つのＲＯＭで動作させることができ、ＲＯＭ変換が発生
した場合、これの変換を容易かつローコストに行えると
ともに、メインＣＰＵがサブＣＰＵのプログラムを一括
管理でき、従って、メインＣＰＵのプログラム制御でサ
ブＣＰＵのプログラムを自由に選択でき、サブＣＰＵの
プログラムを時間帯で変更できるという効果が得られ
る。

【００３２】また、リセットラッチ回路をサブＣＰＵご
とに設けることで、サブＣＰＵを個々にリセットするこ
とができ、プログラムをバージョンアップすることがで
きるという効果が得られる。さらに、メインＣＰＵのプ
ログラム制御で、サブＣＰＵの起動およびリセットなど
の動作を自由に決定でき、サブＣＰＵの起動中にサブＣ
ＰＵを一時的に停止させてプログラムを変更し、再度起
動することができるという効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の一形態によるプログラム転
送システムを示すブロック図である。

【図２】 図１におけるリセットラッチ回路の詳細を示
すブロック図である。

【図３】 図１に示す回路各部の信号を示すタイムチャ
ートである。

【図４】 図１におけるメインＣＰＵのアドレスマップ
を示す説明図である。

【図５】 図１における他のリセットラッチ回路を示す
ブロック図である。

【図６】 この発明の実施の他の形態によるプログラム
転送システムを示すブロック図である。

【図７】 従来のプログラム転送システムを示すブロッ
ク図である。

【符号の説明】

１００ メインＣＰＵ（メインマイクロプロセッサ） １１０ ＲＯＭ（読み出し専用メモリ） １２０ ＲＡＭ（読み書き用メモリ） １３０ リセットラッチ回路 ２２０，３２０ サブＣＰＵ（サブマイクロプロセッ
サ） ２５０，３５０ ローカルＲＡＭ（ローカル読み書き用
メモリ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵシステムの中枢の処理を行う１つ
   のメインマイクロプロセッサと、 該メインマイクロプロセッサの配下で動作する複数のサ
   ブマイクロプロセッサと、 前記メインマイクロプロセッサおよびサブマイクロプロ
   セッサのプログラムを格納した読み出し専用メモリと、 前記メインマイクロプロセッサが読み出し専用メモリ内
   のプログラムを実行するためのワークエリアとなる読み
   書き用メモリと、 前記メインマイクロプロセッサのリセット時に前記各サ
   ブマイクロプロセッサのリセットをラッチして、これら
   の各サブマイクロプロセッサに配置されたローカル読み
   書き用メモリがバッファ制御によってメインマイクロプ
   ロセッサのアドレス空間に割り当てられるとともに、前
   記読み出し専用メモリ内の各サブマイクロプロセッサ用
   のプログラムを前記ローカル読み書き用メモリに書き込
   み可能とするリセットラッチ回路とを備え、 前記各サブマイクロプロセッサのリセットのラッチを解
   除後、前記ローカル読み書き用メモリをメインマイクロ
   プロセッサのアドレス空間より切り離してサブマイクロ
   プロセッサを起動するようにしたことを特徴とするプロ
   グラム転送システム。
2. 【請求項２】前記リセットラッチ回路を、サブマイクロ
   プロセッサごとに設けたことを特徴とする請求項１に記
   載のプログラム転送システム。
3. 【請求項３】 前記メインマイクロプロセッサのプログ
   ラムの制御で、前記読み出し専用メモリ内の各サブマイ
   クロプロセッサ用のプログラムの中から転送するプログ
   ラムを任意に選択するようにしたことを特徴とする請求
   項１または請求項２に記載のプログラム転送システム。