JPH096722A - コンピュータ・システム - Google Patents
コンピュータ・システムInfo
- Publication number
- JPH096722A JPH096722A JP8141458A JP14145896A JPH096722A JP H096722 A JPH096722 A JP H096722A JP 8141458 A JP8141458 A JP 8141458A JP 14145896 A JP14145896 A JP 14145896A JP H096722 A JPH096722 A JP H096722A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processor
- input
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】システム内に、ホスト・バスを介したメモリへ
のアクセスをめぐってバス・ブリッジと競合する複数の
プロセッサがある場合、それによってバス・ブリッジの
メイン・メモリへのアクセスが低速になるのを防ぐ。 【解決手段】入出力プロセッサは、第１の入出力インタ
フェースを介してデータ・トランザクションを制御し、
第２の入出力インタフェースを介してデータ・トランザ
クションを制御する。ローカル・メモリは、第１の入出
力インタフェースを介したデータ・トランザクション
と、第２の入出力インタフェースを介したデータ・トラ
ンザクションのために一時記憶域を提供する。
のアクセスをめぐってバス・ブリッジと競合する複数の
プロセッサがある場合、それによってバス・ブリッジの
メイン・メモリへのアクセスが低速になるのを防ぐ。 【解決手段】入出力プロセッサは、第１の入出力インタ
フェースを介してデータ・トランザクションを制御し、
第２の入出力インタフェースを介してデータ・トランザ
クションを制御する。ローカル・メモリは、第１の入出
力インタフェースを介したデータ・トランザクション
と、第２の入出力インタフェースを介したデータ・トラ
ンザクションのために一時記憶域を提供する。
Description
【０００１】
【産業上の利用分野】本発明は、入出力（Ｉ／Ｏ）バス
を備えたコンピュータ・システムに関し、具体的には処
理資源およびメモリ資源を共有する複数の入出力装置に
係わる。
を備えたコンピュータ・システムに関し、具体的には処
理資源およびメモリ資源を共有する複数の入出力装置に
係わる。
【０００２】
【従来の技術】ネットワーク・サーバとして機能するコ
ンピュータ・システムでは、ホスト（プロセッサ／メモ
リ）バスによって相互接続された複数の中央処理装置
（ＣＰＵまたはプロセッサ）を使用することがますます
一般的になっている。このようなシステムでは、システ
ム用のメイン・メモリもホスト・バスに接続されてい
る。Ｉ／Ｏ装置との通信は、一般に、バス・ブリッジを
介してホスト・バスに接続されたＩ／Ｏバスを介して行
われる。
ンピュータ・システムでは、ホスト（プロセッサ／メモ
リ）バスによって相互接続された複数の中央処理装置
（ＣＰＵまたはプロセッサ）を使用することがますます
一般的になっている。このようなシステムでは、システ
ム用のメイン・メモリもホスト・バスに接続されてい
る。Ｉ／Ｏ装置との通信は、一般に、バス・ブリッジを
介してホスト・バスに接続されたＩ／Ｏバスを介して行
われる。
【０００３】たとえばネットワークまたは大容量記憶装
置などの外部入出力システムをコンピュータ・システム
に接続するには、一般にＩ／Ｏ装置を使用する。各Ｉ／
Ｏ装置は通常、専用プロセッサとローカル・メモリを備
える。ローカル・メモリは、外部Ｉ／Ｏシステムとの間
で送受信するデータを一時的に記憶するために使用され
る。外部Ｉ／Ｏシステム・インタフェースが一般に外部
Ｉ／Ｏシステムとローカル・メモリとの間のデータ転送
を制御する。専用プロセッサは、ローカル・メモリとＩ
／Ｏバスとの間のデータ転送を制御するために使用され
る。
置などの外部入出力システムをコンピュータ・システム
に接続するには、一般にＩ／Ｏ装置を使用する。各Ｉ／
Ｏ装置は通常、専用プロセッサとローカル・メモリを備
える。ローカル・メモリは、外部Ｉ／Ｏシステムとの間
で送受信するデータを一時的に記憶するために使用され
る。外部Ｉ／Ｏシステム・インタフェースが一般に外部
Ｉ／Ｏシステムとローカル・メモリとの間のデータ転送
を制御する。専用プロセッサは、ローカル・メモリとＩ
／Ｏバスとの間のデータ転送を制御するために使用され
る。
【０００４】正常に機能するためには、バス・ブリッジ
がホスト・バスとＩ／Ｏバスの両方のすべての機能を実
現する必要がある。さらに、バス・ブリッジは、パフォ
ーマンス低下を防ぐために、ホスト・バスでのデータ転
送を十分な帯域幅で行う必要がある。
がホスト・バスとＩ／Ｏバスの両方のすべての機能を実
現する必要がある。さらに、バス・ブリッジは、パフォ
ーマンス低下を防ぐために、ホスト・バスでのデータ転
送を十分な帯域幅で行う必要がある。
【０００５】一部のＩ／Ｏバスは、データ・トランザク
ションがアトミックであることを必要とする。すなわ
ち、アトミック・データ・トランザクション中は、他の
トランザクションを「ロック・アウト」する必要があ
る。このようなＩ／Ｏバスとインタフェースするバス・
ブリッジは、この機能を実現することができなければな
らない。しかし、バス・ブリッジがアトミック・トラン
ザクションを実行すると、それによってシステム・パフ
ォーマンスが低下する。
ションがアトミックであることを必要とする。すなわ
ち、アトミック・データ・トランザクション中は、他の
トランザクションを「ロック・アウト」する必要があ
る。このようなＩ／Ｏバスとインタフェースするバス・
ブリッジは、この機能を実現することができなければな
らない。しかし、バス・ブリッジがアトミック・トラン
ザクションを実行すると、それによってシステム・パフ
ォーマンスが低下する。
【０００６】
【発明が解決しようとする課題】システム内に、ホスト
・バスを介したメモリへのアクセスをめぐってバス・ブ
リッジと競合する複数のプロセッサがある場合、それに
よってバス・ブリッジのメイン・メモリへのアクセスが
低速になることがあり、したがって、システム入出力に
重大なボトルネックが生ずる可能性がある。
・バスを介したメモリへのアクセスをめぐってバス・ブ
リッジと競合する複数のプロセッサがある場合、それに
よってバス・ブリッジのメイン・メモリへのアクセスが
低速になることがあり、したがって、システム入出力に
重大なボトルネックが生ずる可能性がある。
【０００７】
【課題を解決するための手段】本発明の実施例による
と、入出力プロセッサが、いくつかの入出力インタフェ
ースによって共有される資源を提供するコンピュータ・
システムが提供される。本発明は、ホスト・バスと入出
力バスの両方を備えるコンピュータ・システムで使用さ
れる。ホスト・バスには１つまたは複数のホスト・プロ
セッサが接続されている。バス・ブリッジによって入出
力バスがホスト・バスに接続される。バス・ブリッジ
は、ホスト・バスと入出力バスの間で情報を転送するた
めに使用される。第１の入出力インタフェースが、第１
の外部入出力システムと入出力バスとのインタフェース
をとる。第２の入出力インタフェースが、第２の外部入
出力システムと入出力バスとのインタフェースをとる。
入出力バスにも接続されている入出力プロセッサには、
ローカル・メモリに接続された組込みプロセッサが組み
込まれている。入出力プロセッサは、第１の入出力イン
タフェースを介してデータ・トランザクションを制御
し、第２の入出力インタフェースを介してデータ・トラ
ンザクションを制御する。ローカル・メモリは、第１の
入出力インタフェースを介したデータ・トランザクショ
ンと、第２の入出力インタフェースを介したデータ・ト
ランザクションのために一時記憶域を提供する。
と、入出力プロセッサが、いくつかの入出力インタフェ
ースによって共有される資源を提供するコンピュータ・
システムが提供される。本発明は、ホスト・バスと入出
力バスの両方を備えるコンピュータ・システムで使用さ
れる。ホスト・バスには１つまたは複数のホスト・プロ
セッサが接続されている。バス・ブリッジによって入出
力バスがホスト・バスに接続される。バス・ブリッジ
は、ホスト・バスと入出力バスの間で情報を転送するた
めに使用される。第１の入出力インタフェースが、第１
の外部入出力システムと入出力バスとのインタフェース
をとる。第２の入出力インタフェースが、第２の外部入
出力システムと入出力バスとのインタフェースをとる。
入出力バスにも接続されている入出力プロセッサには、
ローカル・メモリに接続された組込みプロセッサが組み
込まれている。入出力プロセッサは、第１の入出力イン
タフェースを介してデータ・トランザクションを制御
し、第２の入出力インタフェースを介してデータ・トラ
ンザクションを制御する。ローカル・メモリは、第１の
入出力インタフェースを介したデータ・トランザクショ
ンと、第２の入出力インタフェースを介したデータ・ト
ランザクションのために一時記憶域を提供する。
【０００８】好ましい実施例では、入出力バスに接続さ
れた入出力インタフェースを必要とするデータ転送は、
ホスト・プロセッサと組込みプロセッサとの間で転送さ
れる制御情報によってセット・アップされる。データ転
送中は、転送データのための一時記憶域がローカル・メ
モリによって提供される。
れた入出力インタフェースを必要とするデータ転送は、
ホスト・プロセッサと組込みプロセッサとの間で転送さ
れる制御情報によってセット・アップされる。データ転
送中は、転送データのための一時記憶域がローカル・メ
モリによって提供される。
【０００９】本発明の１つの実施例では、コンピュータ
・システムのためのホスト・メイン・メモリは、以下の
ようにセグメント化される。第１のメイン・メモリ・セ
グメントはホスト・バスに接続されている。第２のメイ
ン・メモリ・セグメントは入出力プロセッサ内のローカ
ル・メモリの一部である。第１のメイン・メモリ・セグ
メントと第２のメイン・メモリ・セグメントとは、プロ
セッサには単一の論理メモリ・イメージとして見えるよ
うに構成されている。これは、第１のメイン・メモリ・
セグメントと第２のメイン・メモリ・セグメントの両方
が、オペレーティング・システム・ソフトウェアによっ
て、両方ともメイン・メモリの一部であるかのようにア
ドレス指定され、管理されるという意味である。オペレ
ーティング・システム・ソフトウェアから見ると、第１
のメイン・メモリ・セグメントと第２のメイン・メモリ
・セグメントの唯一の相違は、それぞれに割り当てられ
たアドレスの範囲である。
・システムのためのホスト・メイン・メモリは、以下の
ようにセグメント化される。第１のメイン・メモリ・セ
グメントはホスト・バスに接続されている。第２のメイ
ン・メモリ・セグメントは入出力プロセッサ内のローカ
ル・メモリの一部である。第１のメイン・メモリ・セグ
メントと第２のメイン・メモリ・セグメントとは、プロ
セッサには単一の論理メモリ・イメージとして見えるよ
うに構成されている。これは、第１のメイン・メモリ・
セグメントと第２のメイン・メモリ・セグメントの両方
が、オペレーティング・システム・ソフトウェアによっ
て、両方ともメイン・メモリの一部であるかのようにア
ドレス指定され、管理されるという意味である。オペレ
ーティング・システム・ソフトウェアから見ると、第１
のメイン・メモリ・セグメントと第２のメイン・メモリ
・セグメントの唯一の相違は、それぞれに割り当てられ
たアドレスの範囲である。
【００１０】このセグメント化されたメイン・メモリを
使用して、コンピュータ・システムのデータ経路が簡素
化される。たとえば、第１の入出力インタフェースと第
２の入出力インタフェースの間のデータ転送はプロセッ
サによって制御される。しかし、第１のデータ転送時に
データ自体は第２のメイン・メモリ・セグメントに一時
的に記憶される。これによって、バス・ブリッジを介し
て制御情報が流れるだけでデータ転送が行われる。実際
のデータは、第２のメイン・メモリ・セグメントと第１
の入出力インタフェースの間と、第２のメイン・メモリ
・セグメントと第２の入出力インタフェースの間で、入
出力バスでのみ移送される。
使用して、コンピュータ・システムのデータ経路が簡素
化される。たとえば、第１の入出力インタフェースと第
２の入出力インタフェースの間のデータ転送はプロセッ
サによって制御される。しかし、第１のデータ転送時に
データ自体は第２のメイン・メモリ・セグメントに一時
的に記憶される。これによって、バス・ブリッジを介し
て制御情報が流れるだけでデータ転送が行われる。実際
のデータは、第２のメイン・メモリ・セグメントと第１
の入出力インタフェースの間と、第２のメイン・メモリ
・セグメントと第２の入出力インタフェースの間で、入
出力バスでのみ移送される。
【００１１】本発明は、複数の入出力バスがある場合に
も使用することができる。たとえば、前述のコンピュー
タ・システムは、第２の入出力バスと、第２の入出力バ
スとホスト・バスの間に接続された第２のバス・ブリッ
ジとを備えることができる。第２のバス・ブリッジは、
ホスト・バスと第２の入出力バスの間で情報を転送する
ために使用される。入出力プロセッサは、第１の入出力
バスに接続されているほかに、第２の入出力バスにも接
続されている。したがって、第１の入出力バスまたは第
２の入出力バスに接続されている入出力インタフェース
を必要とするデータ転送は、ホスト・プロセッサと組込
みプロセッサの間で転送される制御情報によってセット
・アップされる。データ転送中、転送データの一時記憶
域がローカル・メモリによって提供される。
も使用することができる。たとえば、前述のコンピュー
タ・システムは、第２の入出力バスと、第２の入出力バ
スとホスト・バスの間に接続された第２のバス・ブリッ
ジとを備えることができる。第２のバス・ブリッジは、
ホスト・バスと第２の入出力バスの間で情報を転送する
ために使用される。入出力プロセッサは、第１の入出力
バスに接続されているほかに、第２の入出力バスにも接
続されている。したがって、第１の入出力バスまたは第
２の入出力バスに接続されている入出力インタフェース
を必要とするデータ転送は、ホスト・プロセッサと組込
みプロセッサの間で転送される制御情報によってセット
・アップされる。データ転送中、転送データの一時記憶
域がローカル・メモリによって提供される。
【００１２】本発明にはいくつかの重要な利点がある。
たとえば、別個の入出力プロセッサの使用によって入出
力バスに接続する入出力ボードの設計を格段に簡略化す
ることができる。入出力プロセッサによって処理能力と
ローカル記憶域が提供されるため、その機能をすべての
入出力ボードに設ける必要がなくなる。入出力バスに十
分な帯域幅があり、入出力プロセッサに十分な処理能力
と記憶空間があることを前提とすれば、これによってシ
ステム・パフォーマンスが低下することはない。
たとえば、別個の入出力プロセッサの使用によって入出
力バスに接続する入出力ボードの設計を格段に簡略化す
ることができる。入出力プロセッサによって処理能力と
ローカル記憶域が提供されるため、その機能をすべての
入出力ボードに設ける必要がなくなる。入出力バスに十
分な帯域幅があり、入出力プロセッサに十分な処理能力
と記憶空間があることを前提とすれば、これによってシ
ステム・パフォーマンスが低下することはない。
【００１３】さらに、前述のようにホスト・メイン・メ
モリをセグメント化すれば、それによってホスト（プロ
セッサ）バス上の通信量を大幅に減少させることができ
る。これは、ホスト・バスが、メイン・メモリへのアク
セスをメイン・プロセッサと競合するバス・マスタを備
えている場合に特に重要である。マルチプロセッサ環境
では競合はさらに激しくなるが、それは追加のＣＰＵか
らの増加する通信量のためばかりではなく、パフォーマ
ンスを低下させることなくホスト・バス上に配置するこ
とができるＣＰＵの数に上限を設けることになるキャッ
シュ・コヒーレンス・プロトコルにもよる。
モリをセグメント化すれば、それによってホスト（プロ
セッサ）バス上の通信量を大幅に減少させることができ
る。これは、ホスト・バスが、メイン・メモリへのアク
セスをメイン・プロセッサと競合するバス・マスタを備
えている場合に特に重要である。マルチプロセッサ環境
では競合はさらに激しくなるが、それは追加のＣＰＵか
らの増加する通信量のためばかりではなく、パフォーマ
ンスを低下させることなくホスト・バス上に配置するこ
とができるＣＰＵの数に上限を設けることになるキャッ
シュ・コヒーレンス・プロトコルにもよる。
【００１４】
【実施例】図１に、バス・ブリッジ１４を介してＩ／Ｏ
（入出力）バス２０に接続されたホスト・バス１０を使
用する従来のコンピュータ・システムを示す。ホスト・
バス１０上には、中央処理装置（ＣＰＵ）１１および１
２、およびメイン・メモリ１３が接続されている。シス
テム構成によっては、ホスト・バス１０には他のプロセ
ッサまたは装置あるいはその両方も接続することができ
る。Ｉ／Ｏバス２０には様々なＩ／Ｏ（入出力）装置が
接続されている。たとえば、Ｉ／Ｏ装置２１を介してネ
ットワーク２６がＩ／Ｏバス２０に接続されている。同
様に、Ｉ／Ｏ装置２２を介してシステム大容量記憶装置
１６がＩ／Ｏバス２０に接続されている。
（入出力）バス２０に接続されたホスト・バス１０を使
用する従来のコンピュータ・システムを示す。ホスト・
バス１０上には、中央処理装置（ＣＰＵ）１１および１
２、およびメイン・メモリ１３が接続されている。シス
テム構成によっては、ホスト・バス１０には他のプロセ
ッサまたは装置あるいはその両方も接続することができ
る。Ｉ／Ｏバス２０には様々なＩ／Ｏ（入出力）装置が
接続されている。たとえば、Ｉ／Ｏ装置２１を介してネ
ットワーク２６がＩ／Ｏバス２０に接続されている。同
様に、Ｉ／Ｏ装置２２を介してシステム大容量記憶装置
１６がＩ／Ｏバス２０に接続されている。
【００１５】Ｉ／Ｏ装置２１は、図のように内部バス１
７に接続されたネットワーク・インタフェース２５、ロ
ーカル・メモリ２４、および組込みプロセッサ２３を含
む。Ｉ／Ｏ装置２２は、図のように内部バス１８に接続
された大容量記憶装置インタフェース２９、ローカル・
メモリ２８、および組込みプロセッサ２７を含む。
７に接続されたネットワーク・インタフェース２５、ロ
ーカル・メモリ２４、および組込みプロセッサ２３を含
む。Ｉ／Ｏ装置２２は、図のように内部バス１８に接続
された大容量記憶装置インタフェース２９、ローカル・
メモリ２８、および組込みプロセッサ２７を含む。
【００１６】図１に示すような、ネットワーク・サーバ
として機能する従来の技術のシステムの場合、ネットワ
ーク２６からデータを受信するときの典型的なデータ経
路は、ネットワーク・インタフェース２５を介し、ロー
カル・メモリ２４に一時的に記憶してから、バス・ブリ
ッジ１４を介してメイン・メモリ１３に移送するという
経路である。データの最終的な送り先が大容量記憶装置
１６の場合、データは次にメイン・メモリ１３からバス
・ブリッジ１４を介して移送され、ローカル・メモリ２
８に一時的に記憶される。次にデータは大容量記憶装置
インタフェース２９を介して、大容量記憶装置１６に送
られる。典型的なファイル／プリント・サーバ環境で
は、プロセッサ１１および１２は一般にデータ自体には
アクセスする必要がないことに留意されたい。プロセッ
サ１１および１２は、単にデータがどこから来てどこへ
行くかを決定する制御構造となるに過ぎない。
として機能する従来の技術のシステムの場合、ネットワ
ーク２６からデータを受信するときの典型的なデータ経
路は、ネットワーク・インタフェース２５を介し、ロー
カル・メモリ２４に一時的に記憶してから、バス・ブリ
ッジ１４を介してメイン・メモリ１３に移送するという
経路である。データの最終的な送り先が大容量記憶装置
１６の場合、データは次にメイン・メモリ１３からバス
・ブリッジ１４を介して移送され、ローカル・メモリ２
８に一時的に記憶される。次にデータは大容量記憶装置
インタフェース２９を介して、大容量記憶装置１６に送
られる。典型的なファイル／プリント・サーバ環境で
は、プロセッサ１１および１２は一般にデータ自体には
アクセスする必要がないことに留意されたい。プロセッ
サ１１および１２は、単にデータがどこから来てどこへ
行くかを決定する制御構造となるに過ぎない。
【００１７】図２に、本発明の好ましい実施例による、
バス・ブリッジ３４を介してＩ／Ｏバス４０に接続され
たホスト・バス３０を使用するコンピュータ・システム
を示す。ホスト・バス３０には、中央処理装置（ＣＰ
Ｕ）３１および３２、およびメイン・メモリ３３が接続
されている。システム構成によっては、ホスト・バス３
０にはその他のプロセッサも接続することができる。Ｉ
／Ｏバス４０には様々なＩ／Ｏ装置が接続されている。
たとえば、ネットワーク・インタフェース４１を介して
ネットワーク４６がバス４０に接続されている。同様
に、大容量記憶装置インタフェース４２を介してシステ
ム大容量記憶装置４７がバス４０に接続されている。さ
らに、Ｉ／Ｏ（入出力）プロセッサ４３がＩ／Ｏバス４
０に接続されている。
バス・ブリッジ３４を介してＩ／Ｏバス４０に接続され
たホスト・バス３０を使用するコンピュータ・システム
を示す。ホスト・バス３０には、中央処理装置（ＣＰ
Ｕ）３１および３２、およびメイン・メモリ３３が接続
されている。システム構成によっては、ホスト・バス３
０にはその他のプロセッサも接続することができる。Ｉ
／Ｏバス４０には様々なＩ／Ｏ装置が接続されている。
たとえば、ネットワーク・インタフェース４１を介して
ネットワーク４６がバス４０に接続されている。同様
に、大容量記憶装置インタフェース４２を介してシステ
ム大容量記憶装置４７がバス４０に接続されている。さ
らに、Ｉ／Ｏ（入出力）プロセッサ４３がＩ／Ｏバス４
０に接続されている。
【００１８】ホスト・バス３０は、たとえば６４ビット
幅で、たとえばＸＸＰＲＥＳＳバス標準、Ｐ−６バス標
準、または他の何らかのホスト・バス標準に従って動作
する。ＣＰＵ３１は、たとえばペンティアム(Pentium)
・プロセッサ、Ｐ−６(Pentium Pro) プロセッサ、また
はその他のプロセッサである。ペンティアム・プロセッ
サ、Ｐ−６プロセッサ、およびそれぞれのホスト・バス
に関する情報は、米国９５０５０カリフォルニア州サン
タクララ、ミッション・カレッジ・ブールバード２２０
０を所在地とするインテル・コーポレイションから入手
することができる。
幅で、たとえばＸＸＰＲＥＳＳバス標準、Ｐ−６バス標
準、または他の何らかのホスト・バス標準に従って動作
する。ＣＰＵ３１は、たとえばペンティアム(Pentium)
・プロセッサ、Ｐ−６(Pentium Pro) プロセッサ、また
はその他のプロセッサである。ペンティアム・プロセッ
サ、Ｐ−６プロセッサ、およびそれぞれのホスト・バス
に関する情報は、米国９５０５０カリフォルニア州サン
タクララ、ミッション・カレッジ・ブールバード２２０
０を所在地とするインテル・コーポレイションから入手
することができる。
【００１９】ＣＰＵ３２はたとえばペンティアム・プロ
セッサ、Ｐ−６プロセッサ、またはその他の何らかのプ
ロセッサである。メイン・メモリ・セグメント３３は、
たとえばＳＩＭＭを使用して実現され、１０２４メガバ
イトまで拡張可能である。
セッサ、Ｐ−６プロセッサ、またはその他の何らかのプ
ロセッサである。メイン・メモリ・セグメント３３は、
たとえばＳＩＭＭを使用して実現され、１０２４メガバ
イトまで拡張可能である。
【００２０】Ｉ／Ｏバス４０は、たとえば３２ビット幅
であって、ＰＣＩ２．１仕様で規定されている周辺装置
インタフェース（ＰＣＩ）バス標準に従って動作する。
ネットワーク４６は、たとえばＩＥＥＥ８０２．３標準
で規定されているイーサネット・プロトコルに従って動
作する。大容量記憶装置４７は、たとえば１つまたは複
数の市販ハード・ディスク・ドライブを使用して実現さ
れる。メイン・メモリ・セグメント４９は、たとえばＳ
ＩＭＭを使用して実現され、２５６メガバイトまで拡張
可能である。
であって、ＰＣＩ２．１仕様で規定されている周辺装置
インタフェース（ＰＣＩ）バス標準に従って動作する。
ネットワーク４６は、たとえばＩＥＥＥ８０２．３標準
で規定されているイーサネット・プロトコルに従って動
作する。大容量記憶装置４７は、たとえば１つまたは複
数の市販ハード・ディスク・ドライブを使用して実現さ
れる。メイン・メモリ・セグメント４９は、たとえばＳ
ＩＭＭを使用して実現され、２５６メガバイトまで拡張
可能である。
【００２１】Ｉ／Ｏプロセッサ４３は、組込みプロセッ
サ４４と共有メモリ４５を備える。Ｉ／Ｏプロセッサ
は、Ｉ／Ｏバス４０に接続されている他の要素の共有資
源として機能する。図２に図示するコンピュータ・シス
テムでは、ネットワーク４６からデータを受信したとき
の典型的なデータ経路は、データをネットワーク・イン
タフェース４１を介し、Ｉ／Ｏバス４０を介して送り、
共有メモリ４５に一時的に記憶するという経路である。
データは次にバス・ブリッジ３４を介してメイン・メモ
リ３３に移送される。データの最終的な送り先が大容量
記憶装置４７の場合、データは次にメイン・メモリ３３
からバス・ブリッジ３４を介して移送され、共有メモリ
４５に一時記憶される。次にデータは大容量記憶装置イ
ンタフェース４２を介して大容量記憶装置４７に送られ
る。
サ４４と共有メモリ４５を備える。Ｉ／Ｏプロセッサ
は、Ｉ／Ｏバス４０に接続されている他の要素の共有資
源として機能する。図２に図示するコンピュータ・シス
テムでは、ネットワーク４６からデータを受信したとき
の典型的なデータ経路は、データをネットワーク・イン
タフェース４１を介し、Ｉ／Ｏバス４０を介して送り、
共有メモリ４５に一時的に記憶するという経路である。
データは次にバス・ブリッジ３４を介してメイン・メモ
リ３３に移送される。データの最終的な送り先が大容量
記憶装置４７の場合、データは次にメイン・メモリ３３
からバス・ブリッジ３４を介して移送され、共有メモリ
４５に一時記憶される。次にデータは大容量記憶装置イ
ンタフェース４２を介して大容量記憶装置４７に送られ
る。
【００２２】好ましい実施例では、Ｉ／Ｏプロセッサ４
３がネットワーク・インタフェース４１および大容量記
憶装置インタフェース４２との低水準プログラミング・
インタラクションを処理する。たとえば、このような低
水準プログラミング・インタラクションには、データ完
了、再試行、エラー条件などの場合の割込みの処理が含
まれる。低水準プログラミング・インタラクションに
は、たとえば、ネットワーク・インタフェース４１また
は大容量記憶装置インタフェース４２内のレジスタの読
み取り、レジスタへの書込み、レジスタ内の状況ビット
の検査など、ネットワーク・インタフェース４１および
大容量記憶装置インタフェース４２とのレジスタ・レベ
ルのインタラクションも含まれる。
３がネットワーク・インタフェース４１および大容量記
憶装置インタフェース４２との低水準プログラミング・
インタラクションを処理する。たとえば、このような低
水準プログラミング・インタラクションには、データ完
了、再試行、エラー条件などの場合の割込みの処理が含
まれる。低水準プログラミング・インタラクションに
は、たとえば、ネットワーク・インタフェース４１また
は大容量記憶装置インタフェース４２内のレジスタの読
み取り、レジスタへの書込み、レジスタ内の状況ビット
の検査など、ネットワーク・インタフェース４１および
大容量記憶装置インタフェース４２とのレジスタ・レベ
ルのインタラクションも含まれる。
【００２３】典型的なファイル／プリンタ・サーバ環境
では、プロセッサ（ＣＰＵ）３１および３２は一般にこ
のデータ自体にはアクセスする必要がないことに留意さ
れたい。プロセッサ３１および３２は、単にデータがど
こから来てどこへ行くかを決定する制御構造となるにす
ぎない。
では、プロセッサ（ＣＰＵ）３１および３２は一般にこ
のデータ自体にはアクセスする必要がないことに留意さ
れたい。プロセッサ３１および３２は、単にデータがど
こから来てどこへ行くかを決定する制御構造となるにす
ぎない。
【００２４】したがって、様々な適用例について、バス
・ブリッジ３４を介してデータを転送しなくても済むよ
うに、図２に示すコンピュータ・システムを変更するこ
とが望ましい。それによって、ホスト・バス３０の帯域
が大幅に節約されることになる。そのようなコンピュー
タ・システムを図３に示す。図３では、メイン・メモリ
３３がホスト・バス３０上のメモリ・セグメント３５と
Ｉ／Ｏバス４０上のメイン・メモリ・セグメント４９と
によって置き換えられている。たとえば、Ｉ／Ｏプロセ
ッサ４３内のメモリの大半をメイン・メモリ・セグメン
ト４９として使用する。Ｉ／Ｏプロセッサ内の残りのメ
モリは、組込みプロセッサ４４用のローカル・メモリ４
５として使用される。
・ブリッジ３４を介してデータを転送しなくても済むよ
うに、図２に示すコンピュータ・システムを変更するこ
とが望ましい。それによって、ホスト・バス３０の帯域
が大幅に節約されることになる。そのようなコンピュー
タ・システムを図３に示す。図３では、メイン・メモリ
３３がホスト・バス３０上のメモリ・セグメント３５と
Ｉ／Ｏバス４０上のメイン・メモリ・セグメント４９と
によって置き換えられている。たとえば、Ｉ／Ｏプロセ
ッサ４３内のメモリの大半をメイン・メモリ・セグメン
ト４９として使用する。Ｉ／Ｏプロセッサ内の残りのメ
モリは、組込みプロセッサ４４用のローカル・メモリ４
５として使用される。
【００２５】たとえば、図３に示すようにメイン・メモ
リ・アドレス空間５０のメモリ・アドレス・セグメント
５１をメイン・メモリ・セグメント３５に割り振る。メ
イン・メモリ・アドレス空間５０のメモリ・アドレス・
セグメント５２をメイン・メモリ・セグメント４９に割
り振る。メモリ・アドレス・セグメント５１とメモリ・
アドレス・セグメント５２が連続していることは必要条
件ではなく、オペレーティング・システム・ソフトウェ
アによって両者があたかもメイン・メモリの一部である
かのようにアドレス指定され、管理されることが必要で
あるに過ぎない。たとえば、メイン・メモリ・アドレス
・セグメント５１にはアドレス０16から２ＦＦＦＦＦＦ
Ｆ16までを割り振る。メイン・メモリ・アドレス・セグ
メント５２には、アドレス４０００００００16から４Ｆ
ＦＦＦＦＦＦ16までを割り振る。
リ・アドレス空間５０のメモリ・アドレス・セグメント
５１をメイン・メモリ・セグメント３５に割り振る。メ
イン・メモリ・アドレス空間５０のメモリ・アドレス・
セグメント５２をメイン・メモリ・セグメント４９に割
り振る。メモリ・アドレス・セグメント５１とメモリ・
アドレス・セグメント５２が連続していることは必要条
件ではなく、オペレーティング・システム・ソフトウェ
アによって両者があたかもメイン・メモリの一部である
かのようにアドレス指定され、管理されることが必要で
あるに過ぎない。たとえば、メイン・メモリ・アドレス
・セグメント５１にはアドレス０16から２ＦＦＦＦＦＦ
Ｆ16までを割り振る。メイン・メモリ・アドレス・セグ
メント５２には、アドレス４０００００００16から４Ｆ
ＦＦＦＦＦＦ16までを割り振る。
【００２６】ホスト・バス３０とＩ／Ｏバス４０は両方
とも３２ビット・アドレスを使用する。アドレス空間は
ホスト・バス３０でもＩ／Ｏバス４０でも同じであり、
バス・ブリッジ３０が行う必要のあるアドレス変換はな
い。
とも３２ビット・アドレスを使用する。アドレス空間は
ホスト・バス３０でもＩ／Ｏバス４０でも同じであり、
バス・ブリッジ３０が行う必要のあるアドレス変換はな
い。
【００２７】図３に示すコンピュータ・システムは、た
とえば、米国９８０７３−９７１７ワシントン州レドモ
ンド、ノースイースト３６ウェイ１６０１１を所在地と
するマイクロソフト・コーポレイションから市販されて
いるウィンドウズＮＴ(Windows NT)オペレーティング・
システム・ソフトウェア、または米国９４６０１ユタ州
プロボ、イースト１７００サウス１２２を所在地とする
ノベル・インコーポレイテッドから市販されているネッ
トウェア(Netware)オペレーティング・システム・ソフ
トウェアに従って動作する。ＵＮＩＸオペレーティング
・システム・ソフトウェアなど、他のオペレーティング
・システムも使用することができる。メイン・メモリ・
セグメント３５およびメイン・メモリ・セグメント４９
は、物理的には別々であるが、単一の論理メモリ・イメ
ージとして構成される。これは、オペレーティング・シ
ステム・ソフトウェアを変更することなく行うことがで
きる。したがって、データの格納場所がメイン・メモリ
・セグメント３５とメイン・メモリ・セグメント４９の
どちらであるかは、データのメイン・メモリ・アドレス
によって判断することができる。
とえば、米国９８０７３−９７１７ワシントン州レドモ
ンド、ノースイースト３６ウェイ１６０１１を所在地と
するマイクロソフト・コーポレイションから市販されて
いるウィンドウズＮＴ(Windows NT)オペレーティング・
システム・ソフトウェア、または米国９４６０１ユタ州
プロボ、イースト１７００サウス１２２を所在地とする
ノベル・インコーポレイテッドから市販されているネッ
トウェア(Netware)オペレーティング・システム・ソフ
トウェアに従って動作する。ＵＮＩＸオペレーティング
・システム・ソフトウェアなど、他のオペレーティング
・システムも使用することができる。メイン・メモリ・
セグメント３５およびメイン・メモリ・セグメント４９
は、物理的には別々であるが、単一の論理メモリ・イメ
ージとして構成される。これは、オペレーティング・シ
ステム・ソフトウェアを変更することなく行うことがで
きる。したがって、データの格納場所がメイン・メモリ
・セグメント３５とメイン・メモリ・セグメント４９の
どちらであるかは、データのメイン・メモリ・アドレス
によって判断することができる。
【００２８】メイン・メモリが２つのセグメントに物理
的に分割されていることによって、オペレーティング・
システム・ソフトウェアに変更を加えることなく、ホス
ト・バス３０上のデータ通信量を減少させることができ
る。
的に分割されていることによって、オペレーティング・
システム・ソフトウェアに変更を加えることなく、ホス
ト・バス３０上のデータ通信量を減少させることができ
る。
【００２９】たとえば、ネットワーク・インタフェース
４１を介したネットワーク４６からのデータの受信と大
容量記憶装置４７へのデータの格納は、通常、２段階で
実行される。第１段階では、ネットワーク・インタフェ
ース４１を介してネットワーク４６からデータを受信
し、メイン・メモリに格納する。第２段階では、そのデ
ータをメイン・メモリから大容量記憶装置インタフェー
ス４２を介して大容量記憶装置４７に転送する。
４１を介したネットワーク４６からのデータの受信と大
容量記憶装置４７へのデータの格納は、通常、２段階で
実行される。第１段階では、ネットワーク・インタフェ
ース４１を介してネットワーク４６からデータを受信
し、メイン・メモリに格納する。第２段階では、そのデ
ータをメイン・メモリから大容量記憶装置インタフェー
ス４２を介して大容量記憶装置４７に転送する。
【００３０】データ転送のセットアップ時には、制御情
報がバス・ブリッジ３４を通って流れる。たとえば、Ｃ
ＰＵ３１とＣＰＵ３２のいずれ一方がデータ転送をセッ
トアップする。このデータ・セットアップ中、データ転
送に関する制御情報がバス・ブリッジ３４を通って流れ
ることになる。しかし、データ転送をセットアップする
とき、担当プロセッサがメイン・メモリ・セグメント４
９内のアドレス可能メモリをそのデータ・トランザクシ
ョンのためのデータの一時記憶域として指定する。
報がバス・ブリッジ３４を通って流れる。たとえば、Ｃ
ＰＵ３１とＣＰＵ３２のいずれ一方がデータ転送をセッ
トアップする。このデータ・セットアップ中、データ転
送に関する制御情報がバス・ブリッジ３４を通って流れ
ることになる。しかし、データ転送をセットアップする
とき、担当プロセッサがメイン・メモリ・セグメント４
９内のアドレス可能メモリをそのデータ・トランザクシ
ョンのためのデータの一時記憶域として指定する。
【００３１】ネットワーク４６からネットワーク・イン
タフェース４１を介して転送データを受信すると、転送
データはメイン・メモリ・セグメント４９に格納され
る。転送データは次にメイン・メモリ・セグメント４９
から大容量記憶装置インタフェース４２を介して大容量
記憶装置４７に転送される。これでわかるように、この
データ転送のためのメイン・メモリ・セグメント４９の
使用によってバス・ブリッジ３４を通る通信量が減少し
た。バス・ブリッジ３４を通って流れたのは制御情報だ
けである。データ転送はすべて、Ｉ／Ｏバス４０のみを
使用して行われた。
タフェース４１を介して転送データを受信すると、転送
データはメイン・メモリ・セグメント４９に格納され
る。転送データは次にメイン・メモリ・セグメント４９
から大容量記憶装置インタフェース４２を介して大容量
記憶装置４７に転送される。これでわかるように、この
データ転送のためのメイン・メモリ・セグメント４９の
使用によってバス・ブリッジ３４を通る通信量が減少し
た。バス・ブリッジ３４を通って流れたのは制御情報だ
けである。データ転送はすべて、Ｉ／Ｏバス４０のみを
使用して行われた。
【００３２】本発明の１つの大きな利点はオペレーティ
ング・システム・ソフトウェアに変更を加えることな
く、パフォーマンスを大幅に向上させることができるこ
とであるが、オペレーティング・システムがメイン・メ
モリの区画化を認識し、データ経路の簡素化と短縮に積
極的な役割を果たすように、オペレーティング・システ
ム内のコードを修正することによって、より大きなレベ
ルのパフォーマンス向上を実現することができる。
ング・システム・ソフトウェアに変更を加えることな
く、パフォーマンスを大幅に向上させることができるこ
とであるが、オペレーティング・システムがメイン・メ
モリの区画化を認識し、データ経路の簡素化と短縮に積
極的な役割を果たすように、オペレーティング・システ
ム内のコードを修正することによって、より大きなレベ
ルのパフォーマンス向上を実現することができる。
【００３３】さらに、図３の実施例は単一のＩ／Ｏバス
を有するシステムで実現された本発明を示しているが、
本発明の原理は多くのシステム構成に及ぶ。
を有するシステムで実現された本発明を示しているが、
本発明の原理は多くのシステム構成に及ぶ。
【００３４】たとえば図４に、他の好ましい実施例にお
いて、バス・ブリッジ１０４を介してＩ／Ｏバス１１０
に接続され、バス・ブリッジ１０５を介してＩ／Ｏバス
１２０にも接続されているホスト・バス１００を使用す
るコンピュータ・システムを示す。ホスト・バス１００
にはプロセッサ（中央処理装置）１０１、プロセッサ１
０２、およびメイン・メモリ・セグメント１０３が接続
されている。システム構成によっては、ホスト・バス１
００には他のプロセッサも接続することができる。Ｉ／
Ｏバス１１０には様々なＩ／Ｏインタフェースが接続さ
れている。たとえば、Ｉ／Ｏインタフェース１１１およ
びＩ／Ｏインタフェース１１２がＩ／Ｏバス１１０に接
続されている。Ｉ／Ｏバス１１０にはＩ／Ｏプロセッサ
１１３も接続されている。同様に、Ｉ／Ｏバス１２０に
は様々なＩ／Ｏインタフェースが接続されている。たと
えば、Ｉ／Ｏインタフェース１２１およびＩ／Ｏインタ
フェース１２２がＩ／Ｏバス１２０に接続されている。
Ｉ／Ｏプロセッサ１１３もＩ／Ｏバス１２０に接続され
ている。
いて、バス・ブリッジ１０４を介してＩ／Ｏバス１１０
に接続され、バス・ブリッジ１０５を介してＩ／Ｏバス
１２０にも接続されているホスト・バス１００を使用す
るコンピュータ・システムを示す。ホスト・バス１００
にはプロセッサ（中央処理装置）１０１、プロセッサ１
０２、およびメイン・メモリ・セグメント１０３が接続
されている。システム構成によっては、ホスト・バス１
００には他のプロセッサも接続することができる。Ｉ／
Ｏバス１１０には様々なＩ／Ｏインタフェースが接続さ
れている。たとえば、Ｉ／Ｏインタフェース１１１およ
びＩ／Ｏインタフェース１１２がＩ／Ｏバス１１０に接
続されている。Ｉ／Ｏバス１１０にはＩ／Ｏプロセッサ
１１３も接続されている。同様に、Ｉ／Ｏバス１２０に
は様々なＩ／Ｏインタフェースが接続されている。たと
えば、Ｉ／Ｏインタフェース１２１およびＩ／Ｏインタ
フェース１２２がＩ／Ｏバス１２０に接続されている。
Ｉ／Ｏプロセッサ１１３もＩ／Ｏバス１２０に接続され
ている。
【００３５】Ｉ／Ｏプロセッサ１１３は組込みプロセッ
サ１２４を備える。Ｉ／Ｏプロセッサは、組込みプロセ
ッサ１２４用のローカル・メモリ１２５と、メイン・メ
モリ・セグメント１２９も備える。メイン・メモリ・セ
グメント１２９には、Ｉ／Ｏバス１１０とＩ／Ｏバス１
２０の両方からアクセスすることができる。
サ１２４を備える。Ｉ／Ｏプロセッサは、組込みプロセ
ッサ１２４用のローカル・メモリ１２５と、メイン・メ
モリ・セグメント１２９も備える。メイン・メモリ・セ
グメント１２９には、Ｉ／Ｏバス１１０とＩ／Ｏバス１
２０の両方からアクセスすることができる。
【００３６】Ｉ／Ｏインタフェース間でデータ転送を行
うときには、制御情報の流れはバス・ブリッジ１０４お
よびバス・ブリッジ１０５を通ってプロセッサ１０１ま
たはプロセッサ１０２あるいはその両方に進む。２つの
Ｉ／Ｏインタフェース間のデータ転送をセットアップす
るとき、担当プロセッサであるプロセッサ１０１または
１０２あるいはその両方が、最終送り先に最も近いメモ
リ・セグメントにデータが格納されるように調整する。
図４のアーキテクチャは、一方のＩ／Ｏバスに接続され
た場所からデータを受信し、他方のＩ／Ｏバスに接続さ
れた場所に転送する場合に、特に有利である。したがっ
て、Ｉ／Ｏインタフェース１２２とＩ／Ｏインタフェー
ス１１２の間のデータ転送の場合は、ホスト・バス１０
０でデータを転送する必要がないようにメイン・メモリ
・セグメント１２９を使用する。これによって、バス間
通信量、ホスト・バスとＩ／Ｏバスの両方の合計待ち時
間、およびＩ／Ｏインタフェースの機能停止の可能性が
減少する。
うときには、制御情報の流れはバス・ブリッジ１０４お
よびバス・ブリッジ１０５を通ってプロセッサ１０１ま
たはプロセッサ１０２あるいはその両方に進む。２つの
Ｉ／Ｏインタフェース間のデータ転送をセットアップす
るとき、担当プロセッサであるプロセッサ１０１または
１０２あるいはその両方が、最終送り先に最も近いメモ
リ・セグメントにデータが格納されるように調整する。
図４のアーキテクチャは、一方のＩ／Ｏバスに接続され
た場所からデータを受信し、他方のＩ／Ｏバスに接続さ
れた場所に転送する場合に、特に有利である。したがっ
て、Ｉ／Ｏインタフェース１２２とＩ／Ｏインタフェー
ス１１２の間のデータ転送の場合は、ホスト・バス１０
０でデータを転送する必要がないようにメイン・メモリ
・セグメント１２９を使用する。これによって、バス間
通信量、ホスト・バスとＩ／Ｏバスの両方の合計待ち時
間、およびＩ／Ｏインタフェースの機能停止の可能性が
減少する。
【００３７】図５は、Ｉ／Ｏプロセッサ１１３の実施例
を示すブロック図である。Ｉ／Ｏプロセッサ１１３は、
ローカル・プロセッサ７２、フラッシュ・メモリ７３、
メモリ制御装置７４、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）７５、Ｉ／Ｏブリッジ７６、Ｉ
／Ｏブリッジ７８、ＵＡＲＴ(Universal Asynchronous
Receiver/Transmitter)７１、および調停とその他の論
理回路７７を備え、それらのすべてが図のようにローカ
ル・バス７０に接続されている。ローカル・プロセッサ
７２は、たとえば、米国９５０５０カリフォルニア州サ
ンタクララ、ミッション・カレッジ・ブールバード２２
００を所在地とするインテル・コーポレイションから市
販されているｉ９６０ＪＦプロセッサである。ローカル
・バス７０は３２ビット幅で、ｉ９６０バス標準に従っ
て動作する。フラッシュ・メモリ７３は、たとえば２５
６キロバイトであり、プロセッサ７２のプログラミング
・コードを格納するために使用される。ＤＲＡＭメモリ
７５は、たとえば２５６メガバイトである。前述のよう
に、ＤＲＡＭメモリ７２の一部は、プロセッサ７２によ
ってローカル・メモリとして使用され、ＤＲＡＭメモリ
７２の一部はホスト・メイン・メモリのセグメントとし
て使用される。メモリ制御装置７４がフラッシュ・メモ
リ７３とＤＲＡＭメモリ７５に制御信号を供給する。Ｉ
／Ｏブリッジ７６およびＩ／Ｏブリッジ７８は、米国９
４０４３カリフォルニア州マウンテンビュー、クライド
アベニュー６２５を所在地とするＰＬＸテクノロジーズ
・インコーポレイテッドから市販されているｉ９６０／
ＰＣＩブリッジ集積回路を使用して実現される。Ｉ／Ｏ
ブリッジ７６からＩ／Ｏバスへの接続は線６１によって
表されている。Ｉ／Ｏブリッジ７８からＩ／Ｏバスへの
接続は線６２によって表されている。調停その他の論理
回路は、ローカル・バス７０へのアクセスを調停する。
ＵＡＲＴ７１は、Ｉ／Ｏプロセッサ１１３のテストとサ
ービスのために使用されるＩ／Ｏプロセッサ１１３への
直列接続６３を実現する。
を示すブロック図である。Ｉ／Ｏプロセッサ１１３は、
ローカル・プロセッサ７２、フラッシュ・メモリ７３、
メモリ制御装置７４、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）７５、Ｉ／Ｏブリッジ７６、Ｉ
／Ｏブリッジ７８、ＵＡＲＴ(Universal Asynchronous
Receiver/Transmitter)７１、および調停とその他の論
理回路７７を備え、それらのすべてが図のようにローカ
ル・バス７０に接続されている。ローカル・プロセッサ
７２は、たとえば、米国９５０５０カリフォルニア州サ
ンタクララ、ミッション・カレッジ・ブールバード２２
００を所在地とするインテル・コーポレイションから市
販されているｉ９６０ＪＦプロセッサである。ローカル
・バス７０は３２ビット幅で、ｉ９６０バス標準に従っ
て動作する。フラッシュ・メモリ７３は、たとえば２５
６キロバイトであり、プロセッサ７２のプログラミング
・コードを格納するために使用される。ＤＲＡＭメモリ
７５は、たとえば２５６メガバイトである。前述のよう
に、ＤＲＡＭメモリ７２の一部は、プロセッサ７２によ
ってローカル・メモリとして使用され、ＤＲＡＭメモリ
７２の一部はホスト・メイン・メモリのセグメントとし
て使用される。メモリ制御装置７４がフラッシュ・メモ
リ７３とＤＲＡＭメモリ７５に制御信号を供給する。Ｉ
／Ｏブリッジ７６およびＩ／Ｏブリッジ７８は、米国９
４０４３カリフォルニア州マウンテンビュー、クライド
アベニュー６２５を所在地とするＰＬＸテクノロジーズ
・インコーポレイテッドから市販されているｉ９６０／
ＰＣＩブリッジ集積回路を使用して実現される。Ｉ／Ｏ
ブリッジ７６からＩ／Ｏバスへの接続は線６１によって
表されている。Ｉ／Ｏブリッジ７８からＩ／Ｏバスへの
接続は線６２によって表されている。調停その他の論理
回路は、ローカル・バス７０へのアクセスを調停する。
ＵＡＲＴ７１は、Ｉ／Ｏプロセッサ１１３のテストとサ
ービスのために使用されるＩ／Ｏプロセッサ１１３への
直列接続６３を実現する。
【００３８】以上の説明では、単に本発明の例示的な方
法と実施例を開示し、説明したに過ぎない。当業者な
ら、本発明の本質的な特徴から逸脱することなく本発明
を他の特定の形態でも実施することができることを理解
されよう。したがって、本発明の開示は例示的なもので
あって本発明の範囲を限定することを意図したものでは
なく、本発明の範囲は特許請求の範囲に記載されてい
る。
法と実施例を開示し、説明したに過ぎない。当業者な
ら、本発明の本質的な特徴から逸脱することなく本発明
を他の特定の形態でも実施することができることを理解
されよう。したがって、本発明の開示は例示的なもので
あって本発明の範囲を限定することを意図したものでは
なく、本発明の範囲は特許請求の範囲に記載されてい
る。
【００３９】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００４０】（実施態様１）ホスト・バスと、前記ホス
ト・バスに結合されたホスト・プロセッサと、入出力バ
スと、前記入出力バスと前記ホスト・バスの間に結合さ
れ、前記ホスト・バスと前記入出力バスの間で情報を転
送するために使用されるバス・ブリッジと、前記入出力
バスに結合され、第１の外部入出力システムと前記入出
力バスの間のインタフェースをとる第１の入出力インタ
フェースと、前記入出力バスに結合され、第２の外部入
出力システムと前記入出力バスの間のインタフェースを
とる第２の入出力インタフェースと、前記入出力バスに
接続された入出力プロセッサとを備え、前記入出力プロ
セッサはローカル・メモリに結合された組込みプロセッ
サを有し、前記入出力プロセッサは前記第１の入出力イ
ンタフェースを介してデータ・トランザクションを制御
し、前記入出力プロセッサは前記第２の入出力インタフ
ェースを介してデータ・トランザクションを制御し、前
記ローカル・メモリは前記第１の入出力インタフェース
を介したデータ・トランザクションと前記第２の入出力
インタフェースを介したデータ・トランザクションのた
めに一時記憶域を提供する、コンピュータ・システム。
ト・バスに結合されたホスト・プロセッサと、入出力バ
スと、前記入出力バスと前記ホスト・バスの間に結合さ
れ、前記ホスト・バスと前記入出力バスの間で情報を転
送するために使用されるバス・ブリッジと、前記入出力
バスに結合され、第１の外部入出力システムと前記入出
力バスの間のインタフェースをとる第１の入出力インタ
フェースと、前記入出力バスに結合され、第２の外部入
出力システムと前記入出力バスの間のインタフェースを
とる第２の入出力インタフェースと、前記入出力バスに
接続された入出力プロセッサとを備え、前記入出力プロ
セッサはローカル・メモリに結合された組込みプロセッ
サを有し、前記入出力プロセッサは前記第１の入出力イ
ンタフェースを介してデータ・トランザクションを制御
し、前記入出力プロセッサは前記第２の入出力インタフ
ェースを介してデータ・トランザクションを制御し、前
記ローカル・メモリは前記第１の入出力インタフェース
を介したデータ・トランザクションと前記第２の入出力
インタフェースを介したデータ・トランザクションのた
めに一時記憶域を提供する、コンピュータ・システム。
【００４１】（実施態様２）前記第１の入出力インタフ
ェースと前記第２の入出力インタフェースの間の第１の
データ転送が、前記ホスト・プロセッサと前記組込みプ
ロセッサの間で転送される制御情報によってセット・ア
ップされることを特徴とする、実施態様１に記載のコン
ピュータ・システム。
ェースと前記第２の入出力インタフェースの間の第１の
データ転送が、前記ホスト・プロセッサと前記組込みプ
ロセッサの間で転送される制御情報によってセット・ア
ップされることを特徴とする、実施態様１に記載のコン
ピュータ・システム。
【００４２】（実施態様３）第１のデータ転送中に、転
送データが前記ローカル・メモリに格納されることを特
徴とする、実施態様２に記載のコンピュータ・システ
ム。
送データが前記ローカル・メモリに格納されることを特
徴とする、実施態様２に記載のコンピュータ・システ
ム。
【００４３】（実施態様４）前記コンピュータ・システ
ムのためのメイン・メモリが、前記ホスト・バスに結合
された第１のメイン・メモリ・セグメントと、前記ロー
カル・メモリの一部である第２のメイン・メモリ・セグ
メントとを有し、前記第１のメイン・メモリ・セグメン
トと前記第２のメイン・メモリ・セグメントとが前記ホ
スト・プロセッサには単一の論理メモリ・イメージとし
て見えるように構成されていることを特徴とする、前記
コンピュータ・システムのための前記メイン・メモリを
有する、実施態様１に記載のコンピュータ・システム。
ムのためのメイン・メモリが、前記ホスト・バスに結合
された第１のメイン・メモリ・セグメントと、前記ロー
カル・メモリの一部である第２のメイン・メモリ・セグ
メントとを有し、前記第１のメイン・メモリ・セグメン
トと前記第２のメイン・メモリ・セグメントとが前記ホ
スト・プロセッサには単一の論理メモリ・イメージとし
て見えるように構成されていることを特徴とする、前記
コンピュータ・システムのための前記メイン・メモリを
有する、実施態様１に記載のコンピュータ・システム。
【００４４】（実施態様５）前記第１の入出力インタフ
ェースと前記第２の入出力インタフェースの間の第１の
データ転送が、前記ホスト・プロセッサと前記組込みプ
ロセッサの間で転送される制御情報によってセット・ア
ップされることを特徴とする、実施態様４に記載のコン
ピュータ・システム。
ェースと前記第２の入出力インタフェースの間の第１の
データ転送が、前記ホスト・プロセッサと前記組込みプ
ロセッサの間で転送される制御情報によってセット・ア
ップされることを特徴とする、実施態様４に記載のコン
ピュータ・システム。
【００４５】（実施態様６）前記第１のデータ転送中
に、転送データが前記ローカル・メモリに格納されるこ
とを特徴とする、実施態様２に記載のコンピュータ・シ
ステム。
に、転送データが前記ローカル・メモリに格納されるこ
とを特徴とする、実施態様２に記載のコンピュータ・シ
ステム。
【００４６】（実施態様７）第２の入出力バスと、第２
の入出力バスと前記ホスト・バスの間に結合され、前記
ホスト・バスと前記第２の入出力バスの間で情報を転送
するために使用される第２のバス・ブリッジと、前記第
２の入出力バスに結合され、第３の外部入出力システム
と前記第２の入出力バスの間のインタフェースをとる第
３の入出力インタフェースとを備え、前記入出力プロセ
ッサが前記第２の入出力バスにも結合され、前記入出力
プロセッサは前記第３の入出力インタフェースを介して
データ・トランザクションを制御し、前記ローカル・メ
モリは前記第３の入出力インタフェースを介したデータ
・トランザクションのために一時記憶域を提供すること
を特徴とする、実施態様１に記載のコンピュータ・シス
テム。
の入出力バスと前記ホスト・バスの間に結合され、前記
ホスト・バスと前記第２の入出力バスの間で情報を転送
するために使用される第２のバス・ブリッジと、前記第
２の入出力バスに結合され、第３の外部入出力システム
と前記第２の入出力バスの間のインタフェースをとる第
３の入出力インタフェースとを備え、前記入出力プロセ
ッサが前記第２の入出力バスにも結合され、前記入出力
プロセッサは前記第３の入出力インタフェースを介して
データ・トランザクションを制御し、前記ローカル・メ
モリは前記第３の入出力インタフェースを介したデータ
・トランザクションのために一時記憶域を提供すること
を特徴とする、実施態様１に記載のコンピュータ・シス
テム。
【００４７】（実施態様８）前記第１の入出力インタフ
ェースと前記第３の入出力インタフェースの間の第１の
データ転送が、前記ホスト・プロセッサと前記組込みプ
ロセッサの間で転送される制御情報によってセット・ア
ップされることを特徴とする、実施態様７に記載のコン
ピュータ・システム。
ェースと前記第３の入出力インタフェースの間の第１の
データ転送が、前記ホスト・プロセッサと前記組込みプ
ロセッサの間で転送される制御情報によってセット・ア
ップされることを特徴とする、実施態様７に記載のコン
ピュータ・システム。
【００４８】（実施態様９）前記第１のデータ転送中に
転送データが前記ローカル・メモリに格納されることを
特徴とする、実施態様８に記載のコンピュータ・システ
ム。
転送データが前記ローカル・メモリに格納されることを
特徴とする、実施態様８に記載のコンピュータ・システ
ム。
【００４９】（実施態様１０）前記コンピュータ・シス
テムのためのメイン・メモリが、前記ホスト・バスに結
合された第１のメイン・メモリ・セグメントと、前記ロ
ーカル・メモリの一部である第２のメイン・メモリ・セ
グメントとを有し、前記前記第１のメイン・メモリ・セ
グメントと前記第２のメイン・メモリ・セグメントとが
前記ホスト・プロセッサには単一の論理メモリ・イメー
ジとして見えるように構成されていることを特徴とす
る、前記コンピュータ・システムのためのメイン・メモ
リを備える、実施態様７に記載のコンピュータ・システ
ム。
テムのためのメイン・メモリが、前記ホスト・バスに結
合された第１のメイン・メモリ・セグメントと、前記ロ
ーカル・メモリの一部である第２のメイン・メモリ・セ
グメントとを有し、前記前記第１のメイン・メモリ・セ
グメントと前記第２のメイン・メモリ・セグメントとが
前記ホスト・プロセッサには単一の論理メモリ・イメー
ジとして見えるように構成されていることを特徴とす
る、前記コンピュータ・システムのためのメイン・メモ
リを備える、実施態様７に記載のコンピュータ・システ
ム。
【００５０】（実施態様１１）前記入出力バスがＰＣＩ
バス標準に従って動作することを特徴とする、実施態様
１に記載のコンピュータ・システム。
バス標準に従って動作することを特徴とする、実施態様
１に記載のコンピュータ・システム。
【００５１】（実施態様１２）コンピュータ・システム
において、入出力バスを介したデータ転送を制御する方
法であって、（ａ）前記入出力バスに接続された複数の
入出力インタフェースのうちの１つと入出力プロセッサ
内のローカル・メモリとの間のデータ転送が、前記入出
力プロセッサとホスト・バスに接続されたホスト・プロ
セッサとの間で送信される制御情報によってセット・ア
ップされるようにし、制御情報が前記入出力バスと前記
ホスト・バスの間に接続されたバス・ブリッジを通るよ
うにして、前記入出力バスを介して行うすべてのデータ
転送を前記入出力プロセッサを使用してセット・アップ
するステップと、（ｂ）前記ステップ（ａ）でセット・
アップされた各データ転送中に、前記入出力バスを介し
て前記複数の入出力インタフェースのうちの１つと前記
入出力プロセッサ内の前記ローカル・メモリの間でデー
タを転送するステップとを有する方法。
において、入出力バスを介したデータ転送を制御する方
法であって、（ａ）前記入出力バスに接続された複数の
入出力インタフェースのうちの１つと入出力プロセッサ
内のローカル・メモリとの間のデータ転送が、前記入出
力プロセッサとホスト・バスに接続されたホスト・プロ
セッサとの間で送信される制御情報によってセット・ア
ップされるようにし、制御情報が前記入出力バスと前記
ホスト・バスの間に接続されたバス・ブリッジを通るよ
うにして、前記入出力バスを介して行うすべてのデータ
転送を前記入出力プロセッサを使用してセット・アップ
するステップと、（ｂ）前記ステップ（ａ）でセット・
アップされた各データ転送中に、前記入出力バスを介し
て前記複数の入出力インタフェースのうちの１つと前記
入出力プロセッサ内の前記ローカル・メモリの間でデー
タを転送するステップとを有する方法。
【００５２】（実施態様１３）前記ステップ（ａ）の前
に、（ｃ）前記ホスト・バスに接続された第１のメイン
・メモリ・セグメントと前記ローカル・メモリ内の第２
のメイン・メモリ・セグメントを、コンピュータ・シス
テムのオペレーティング・システムには単一の論理メモ
リ・イメージとして見えるように構成するステップを有
する実施態様１２に記載の方法。
に、（ｃ）前記ホスト・バスに接続された第１のメイン
・メモリ・セグメントと前記ローカル・メモリ内の第２
のメイン・メモリ・セグメントを、コンピュータ・シス
テムのオペレーティング・システムには単一の論理メモ
リ・イメージとして見えるように構成するステップを有
する実施態様１２に記載の方法。
【００５３】（実施態様１４）前記ステップ（ａ）およ
び前記ステップ（ｂ）において前記入出力バスがＰＣＩ
バス標準に従って動作することを特徴とする、実施態様
１２に記載のコンピュータ・システム。
び前記ステップ（ｂ）において前記入出力バスがＰＣＩ
バス標準に従って動作することを特徴とする、実施態様
１２に記載のコンピュータ・システム。
【００５４】（実施態様１５）コンピュータ・システム
において、第１の入出力バスと第２の入出力バスを介し
たデータ転送を制御する方法であって、（ａ）前記第１
の入出力バスに接続された第１の複数の入出力インタフ
ェースのうちの１つと入出力プロセッサ内のローカル・
メモリの間のデータ転送が、前記入出力プロセッサとホ
スト・バスに接続されたホスト・プロセッサとの間で送
信される制御情報によってセット・アップされるように
し、制御情報が前記第１の入出力バスと前記ホスト・バ
スの間に接続されたバス・ブリッジを通るようにして、
前記第１の入出力バスを介して行われるすべてのデータ
転送を前記入出力プロセッサを使用してセット・アップ
するステップと、（ｂ）前記第２の入出力バスに接続さ
れた第２の複数の入出力インタフェースのうちの１つと
前記入出力プロセッサ内の前記ローカル・メモリの間の
データ転送が、前記入出力プロセッサと前記ホスト・バ
スに接続された前記ホスト・プロセッサの間で送信され
る制御情報によってセット・アップされるようにして、
前記第２の入出力バスを介して行われるすべてのデータ
転送を入出力プロセッサを使用してセット・アップする
ステップと、（ｃ）前記ステップ（ａ）でセット・アッ
プされた各データ転送中に、前記第１の複数の入出力イ
ンタフェースのうちの１つと前記入出力プロセッサ内の
前記ローカル・メモリとの間で前記第１の入出力バスを
介してデータを転送するステップと、（ｄ）前記ステッ
プ（ｂ）でセット・アップされた各データ転送中に、前
記第２の複数の入出力インタフェースのうちの１つと前
記入出力プロセッサ内の前記ローカル・メモリとの間で
前記第２の入出力バスを介してデータを転送するステッ
プとを有する方法。
において、第１の入出力バスと第２の入出力バスを介し
たデータ転送を制御する方法であって、（ａ）前記第１
の入出力バスに接続された第１の複数の入出力インタフ
ェースのうちの１つと入出力プロセッサ内のローカル・
メモリの間のデータ転送が、前記入出力プロセッサとホ
スト・バスに接続されたホスト・プロセッサとの間で送
信される制御情報によってセット・アップされるように
し、制御情報が前記第１の入出力バスと前記ホスト・バ
スの間に接続されたバス・ブリッジを通るようにして、
前記第１の入出力バスを介して行われるすべてのデータ
転送を前記入出力プロセッサを使用してセット・アップ
するステップと、（ｂ）前記第２の入出力バスに接続さ
れた第２の複数の入出力インタフェースのうちの１つと
前記入出力プロセッサ内の前記ローカル・メモリの間の
データ転送が、前記入出力プロセッサと前記ホスト・バ
スに接続された前記ホスト・プロセッサの間で送信され
る制御情報によってセット・アップされるようにして、
前記第２の入出力バスを介して行われるすべてのデータ
転送を入出力プロセッサを使用してセット・アップする
ステップと、（ｃ）前記ステップ（ａ）でセット・アッ
プされた各データ転送中に、前記第１の複数の入出力イ
ンタフェースのうちの１つと前記入出力プロセッサ内の
前記ローカル・メモリとの間で前記第１の入出力バスを
介してデータを転送するステップと、（ｄ）前記ステッ
プ（ｂ）でセット・アップされた各データ転送中に、前
記第２の複数の入出力インタフェースのうちの１つと前
記入出力プロセッサ内の前記ローカル・メモリとの間で
前記第２の入出力バスを介してデータを転送するステッ
プとを有する方法。
【００５５】（実施態様１６）前記ステップ（ａ）の前
に、（ｅ）前記ホスト・バスに接続された第１のメイン
・メモリ・セグメントと前記ローカル・メモリ内の第２
のメイン・メモリ・セグメントとがコンピュータ・シス
テムのオペレーティング・システムには単一の論理メモ
リ・イメージとして見えるように構成するステップを有
する、実施態様１５に記載の方法。
に、（ｅ）前記ホスト・バスに接続された第１のメイン
・メモリ・セグメントと前記ローカル・メモリ内の第２
のメイン・メモリ・セグメントとがコンピュータ・シス
テムのオペレーティング・システムには単一の論理メモ
リ・イメージとして見えるように構成するステップを有
する、実施態様１５に記載の方法。
【００５６】（実施態様１７）前記ステップ（ａ）ない
し（ｄ）において前記第１の入出力バスと前記第２の入
出力バスがＰＣＩバス標準に従って動作することを特徴
とする、実施態様１５に記載のコンピュータ・システ
ム。
し（ｄ）において前記第１の入出力バスと前記第２の入
出力バスがＰＣＩバス標準に従って動作することを特徴
とする、実施態様１５に記載のコンピュータ・システ
ム。
【００５７】
【発明の効果】以上のように、本発明を用いると、シス
テム内に、ホスト・バスを介したメモリへのアクセスを
めぐってバス・ブリッジと競合する複数のプロセッサが
ある場合、それによってバス・ブリッジのメイン・メモ
リへのアクセスが低速になることを、避けることができ
る。また、本発明により、入出力バスに接続する入出力
ボードの設計を格段に簡略化することができ、開発コス
トの短縮と、製品コストの減少をもたらすことができ
る。
テム内に、ホスト・バスを介したメモリへのアクセスを
めぐってバス・ブリッジと競合する複数のプロセッサが
ある場合、それによってバス・ブリッジのメイン・メモ
リへのアクセスが低速になることを、避けることができ
る。また、本発明により、入出力バスに接続する入出力
ボードの設計を格段に簡略化することができ、開発コス
トの短縮と、製品コストの減少をもたらすことができ
る。
【図１】従来の技術による、バス・ブリッジを介してホ
スト・バスに接続され、様々なＩ／Ｏ装置に接続された
入出力（Ｉ／Ｏ）バスを使用するコンピュータ・システ
ムを示す図である。
スト・バスに接続され、様々なＩ／Ｏ装置に接続された
入出力（Ｉ／Ｏ）バスを使用するコンピュータ・システ
ムを示す図である。
【図２】本発明の好ましい実施例による、Ｉ／Ｏバス上
に共有資源としてプロセッサと共有メモリが配置された
コンピュータ・システムを示す図である。
に共有資源としてプロセッサと共有メモリが配置された
コンピュータ・システムを示す図である。
【図３】本発明の好ましい実施例による、Ｉ／Ｏバス上
に共有資源としてプロセッサと共有メモリが配置され、
ホスト・メイン・メモリがセグメント化されているコン
ピュータ・システムを示す図である。
に共有資源としてプロセッサと共有メモリが配置され、
ホスト・メイン・メモリがセグメント化されているコン
ピュータ・システムを示す図である。
【図４】本発明の好ましい実施例による、２本のＩ／Ｏ
バスの間に共有資源としてプロセッサと共有メモリが配
置され、ホスト・メイン・メモリがセグメント化されて
いるコンピュータ・システムを示す図である。
バスの間に共有資源としてプロセッサと共有メモリが配
置され、ホスト・メイン・メモリがセグメント化されて
いるコンピュータ・システムを示す図である。
【図５】２本のＩ／Ｏバスによって共有される資源を含
むＩ／Ｏプロセッサのブロック図である。
むＩ／Ｏプロセッサのブロック図である。
１０：ホスト・バス １１、１２：中央処理装置 １３：メイン・メモリ １４：バス・ブリッジ １６：大容量記憶装置 １７、１８：内部バス ２０：Ｉ／Ｏバス ２１、２２：Ｉ／Ｏ装置 ２３、２７：組込みプロセッサ ２４、２８：ローカル・メモリ ２５：ネットワーク・インターフェース ２６：ネットワーク ２８：ローカル・メモリ ２９：大容量記憶装置インターフェース ３０：ホスト・バス ３１、３２：中央処理装置 ３３：メイン・メモリ ３４：バス・ブリッジ ３５、４９：メイン・メモリ・セグメント ４０：Ｉ／Ｏバス ４１：ネットワーク・インターフェース ４２：大容量記憶装置インターフェース ４３：Ｉ／Ｏプロセッサ ４４：組込みプロセッサ ４５：共有メモリ ４６：ネットワーク ４７：大容量記憶装置 ５０：メイン・メモリ・アドレス空間 ５１、５２：メモリ・アドレス・セグメント ７０：ローカル・バス ７１：ＵＡＲＴ ７２：ローカル・プロセッサ ７３：フラッシュ・メモリ ７４：メモリ制御装置 ７５：ＤＲＡＭ ７６、７８：Ｉ／Ｏブリッジ ７７：調停とその他の論理回路 １００：ホスト・バス １０１、１０２：プロセッサ １０３、１２９：メイン・メモリ・セグメント １０４、１０５：バス・ブリッジ １１０、１２０：Ｉ／Ｏバス １１１、１１２、１２１、１２２：Ｉ／Ｏインターフェ
ース １１３：Ｉ／Ｏプロセッサ １２４：組込みプロセッサ １２５：ローカル・メモリ
ース １１３：Ｉ／Ｏプロセッサ １２４：組込みプロセッサ １２５：ローカル・メモリ
Claims (1)
- 【請求項１】ホスト・バスと、 前記ホスト・バスに結合されたホスト・プロセッサと、 入出力バスと、 前記入出力バスと前記ホスト・バスの間に結合され、前
記ホスト・バスと前記入出力バスの間で情報を転送する
ために使用されるバス・ブリッジと、 前記入出力バスに結合され、第１の外部入出力システム
と前記入出力バスの間のインタフェースをとる第１の入
出力インタフェースと、 前記入出力バスに結合され、第２の外部入出力システム
と前記入出力バスの間のインタフェースをとる第２の入
出力インタフェースと、 前記入出力バスに接続された入出力プロセッサとを備
え、前記入出力プロセッサはローカル・メモリに結合さ
れた組込みプロセッサを有し、前記入出力プロセッサは
前記第１の入出力インタフェースを介してデータ・トラ
ンザクションを制御し、前記入出力プロセッサは前記第
２の入出力インタフェースを介してデータ・トランザク
ションを制御し、前記ローカル・メモリは前記第１の入
出力インタフェースを介したデータ・トランザクション
と前記第２の入出力インタフェースを介したデータ・ト
ランザクションのために一時記憶域を提供する、コンピ
ュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US472,795 | 1995-06-06 | ||
| US08/472,795 US5603051A (en) | 1995-06-06 | 1995-06-06 | Input/output processor with a local memory providing shared resources for a plurality of input/output interfaces on an I/O bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096722A true JPH096722A (ja) | 1997-01-10 |
| JP3669653B2 JP3669653B2 (ja) | 2005-07-13 |
Family
ID=23876980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14145896A Expired - Fee Related JP3669653B2 (ja) | 1995-06-06 | 1996-06-04 | コンピュータ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5603051A (ja) |
| EP (1) | EP0747829B1 (ja) |
| JP (1) | JP3669653B2 (ja) |
| DE (1) | DE69610157T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116483A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963962A (en) * | 1995-05-31 | 1999-10-05 | Network Appliance, Inc. | Write anywhere file-system layout |
| WO1994029795A1 (en) * | 1993-06-04 | 1994-12-22 | Network Appliance Corporation | A method for providing parity in a raid sub-system using a non-volatile memory |
| US5664152A (en) * | 1995-06-06 | 1997-09-02 | Hewlett-Packard Company | Multiple segmenting of main memory to streamline data paths in a computing system |
| US5696949A (en) * | 1995-06-15 | 1997-12-09 | Intel Corporation | System for PCI slots expansion using asynchronous PCI-to-PCI bridge with clock generator for providing clock signal to the expansion mother board and expansion side of bridge |
| US5734848A (en) * | 1995-07-24 | 1998-03-31 | Symbios Logic Inc. | Method and appartus for transferring data in a controller having centralized memory |
| US6134622A (en) * | 1995-12-27 | 2000-10-17 | Intel Corporation | Dual mode bus bridge for computer system |
| US5828865A (en) * | 1995-12-27 | 1998-10-27 | Intel Corporation | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus |
| US6148356A (en) * | 1995-12-27 | 2000-11-14 | Intel Corporation | Scalable computer system |
| US5734846A (en) * | 1996-02-26 | 1998-03-31 | International Business Machines Corporation | Method for avoiding livelock on bus bridge |
| US5717876A (en) * | 1996-02-26 | 1998-02-10 | International Business Machines Corporation | Method for avoiding livelock on bus bridge receiving multiple requests |
| US5778235A (en) * | 1996-02-26 | 1998-07-07 | Robertson; Paul Gordon | Computer system and arbitrator utilizing a bus bridge that avoids livelock |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US5950225A (en) * | 1997-02-28 | 1999-09-07 | Network Appliance, Inc. | Fly-by XOR for generating parity for data gleaned from a bus |
| JPH1165969A (ja) * | 1997-08-19 | 1999-03-09 | Toshiba Corp | サーバ装置および通信接続方法並びに通信の接続を行うプログラムを記録した記録媒体 |
| US6308234B1 (en) * | 1997-10-17 | 2001-10-23 | Acuity Imaging, Llc | Flexible processing hardware architecture |
| US6058434A (en) * | 1997-11-26 | 2000-05-02 | Acuity Imaging, Llc | Apparent network interface for and between embedded and host processors |
| US6516351B2 (en) | 1997-12-05 | 2003-02-04 | Network Appliance, Inc. | Enforcing uniform file-locking for diverse file-locking protocols |
| GB2332344A (en) * | 1997-12-09 | 1999-06-16 | Sony Uk Ltd | Set top box integrated circuit |
| US6065085A (en) * | 1998-01-27 | 2000-05-16 | Lsi Logic Corporation | Bus bridge architecture for a data processing system capable of sharing processing load among a plurality of devices |
| US6094699A (en) * | 1998-02-13 | 2000-07-25 | Mylex Corporation | Apparatus and method for coupling devices to a PCI-to-PCI bridge in an intelligent I/O controller |
| KR100291005B1 (ko) | 1998-03-05 | 2001-07-12 | 윤종용 | 알에스-485 다중접속을 위한 팬-아웃확장회로 |
| US6167477A (en) * | 1998-06-15 | 2000-12-26 | Sun Microsystems, Inc. | Computer system bridge employing a resource control mechanism with programmable registers to control resource allocation |
| US6279011B1 (en) | 1998-06-19 | 2001-08-21 | Network Appliance, Inc. | Backup and restore for heterogeneous file server environment |
| US6119244A (en) * | 1998-08-25 | 2000-09-12 | Network Appliance, Inc. | Coordinating persistent status information with multiple file servers |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6343984B1 (en) | 1998-11-30 | 2002-02-05 | Network Appliance, Inc. | Laminar flow duct cooling system |
| US6415348B1 (en) * | 1999-08-23 | 2002-07-02 | Advanced Micro Devices, Inc. | Flexible microcontroller architecture |
| US6804737B2 (en) | 2000-12-26 | 2004-10-12 | Lsi Logic Corporation | Methods and systems for intelligent I/O controller with channel expandability via master/slave configuration |
| US6609179B1 (en) * | 2001-01-24 | 2003-08-19 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for controlling memory access |
| US7089339B2 (en) * | 2001-03-16 | 2006-08-08 | National Semiconductor Corporation | Sharing of functions between an embedded controller and a host processor |
| US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| KR100449806B1 (ko) * | 2002-12-23 | 2004-09-22 | 한국전자통신연구원 | 네트워크를 통해 스트리밍 데이터를 고속으로 송수신하기위한 네트워크-스토리지 연결 장치 |
| GB2424104A (en) * | 2003-12-18 | 2006-09-13 | Zte Corp | A bus interface converter capable of convert AMBA AHB bus protocol into i960-like bus protocol |
| JP2005332145A (ja) * | 2004-05-19 | 2005-12-02 | Nec Electronics Corp | データ転送制御回路及びデータ転送方法 |
| KR100718271B1 (ko) * | 2005-12-02 | 2007-05-15 | (재)대구경북과학기술연구원 | 하드웨어 디바이스 및 콘텐츠 자원공유를 위한 소프트웨어플랫폼이 장착된 임베디드 전자장치 |
| JPWO2007116487A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| US7624222B2 (en) * | 2006-10-06 | 2009-11-24 | International Business Machines Corporation | South bridge system and method |
| US20090292934A1 (en) * | 2008-05-22 | 2009-11-26 | Ati Technologies Ulc | Integrated circuit with secondary-memory controller for providing a sleep state for reduced power consumption and method therefor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815034A (en) * | 1981-03-18 | 1989-03-21 | Mackey Timothy I | Dynamic memory address system for I/O devices |
| US4449182A (en) * | 1981-10-05 | 1984-05-15 | Digital Equipment Corporation | Interface between a pair of processors, such as host and peripheral-controlling processors in data processing systems |
| US5255369A (en) * | 1984-03-10 | 1993-10-19 | Encore Computer U.S., Inc. | Multiprocessor system with reflective memory data transfer device |
| NO173305C (no) * | 1985-07-01 | 1993-11-24 | Honeywell Inc | Datasystem |
| US5131081A (en) * | 1989-03-23 | 1992-07-14 | North American Philips Corp., Signetics Div. | System having a host independent input/output processor for controlling data transfer between a memory and a plurality of i/o controllers |
| US5247671A (en) * | 1990-02-14 | 1993-09-21 | International Business Machines Corporation | Scalable schedules for serial communications controller in data processing systems |
| JPH04163655A (ja) * | 1990-10-26 | 1992-06-09 | Mitsubishi Electric Corp | 入出力装置 |
| US5408612A (en) * | 1992-09-09 | 1995-04-18 | Digital Equipment Corporation | Microprocessor system for selectively accessing a processor internal register when the processor has control of the bus and partial address identifying the register |
| US5511165A (en) * | 1992-10-23 | 1996-04-23 | International Business Machines Corporation | Method and apparatus for communicating data across a bus bridge upon request |
| US5499346A (en) * | 1993-05-28 | 1996-03-12 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| JPH07121474A (ja) * | 1993-10-21 | 1995-05-12 | Ricoh Co Ltd | 情報処理装置 |
-
1995
- 1995-06-06 US US08/472,795 patent/US5603051A/en not_active Expired - Lifetime
-
1996
- 1996-03-13 EP EP96103990A patent/EP0747829B1/en not_active Expired - Lifetime
- 1996-03-13 DE DE69610157T patent/DE69610157T2/de not_active Expired - Lifetime
- 1996-06-04 JP JP14145896A patent/JP3669653B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116483A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| US8159886B2 (en) | 2006-03-31 | 2012-04-17 | Fujitsu Limited | Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3669653B2 (ja) | 2005-07-13 |
| DE69610157D1 (de) | 2000-10-12 |
| EP0747829A1 (en) | 1996-12-11 |
| EP0747829B1 (en) | 2000-09-06 |
| US5603051A (en) | 1997-02-11 |
| DE69610157T2 (de) | 2001-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH096722A (ja) | コンピュータ・システム | |
| US5625795A (en) | Exclusive control unit for a resource shared among computers | |
| US6094699A (en) | Apparatus and method for coupling devices to a PCI-to-PCI bridge in an intelligent I/O controller | |
| AU651747B2 (en) | Arbitration control logic for computer system having dual bus architecture | |
| US5664152A (en) | Multiple segmenting of main memory to streamline data paths in a computing system | |
| US6330656B1 (en) | PCI slot control apparatus with dynamic configuration for partitioned systems | |
| US5682512A (en) | Use of deferred bus access for address translation in a shared memory clustered computer system | |
| US6772237B2 (en) | Host controller interface descriptor fetching unit | |
| US6581130B1 (en) | Dynamic remapping of address registers for address translation between multiple busses | |
| US5594882A (en) | PCI split transactions utilizing dual address cycle | |
| EP0827609B1 (en) | Add-in board with enable/disable expansion rom for pci bus computers and corrresponding interface | |
| US6496890B1 (en) | Bus hang prevention and recovery for data communication systems employing a shared bus interface with multiple bus masters | |
| US6272582B1 (en) | PCI-PCI bridge allowing controlling of a plurality of PCI agents including a VGA device | |
| US5574862A (en) | Multiprocessing system with distributed input/output management | |
| US5682551A (en) | System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto | |
| US7080169B2 (en) | Receiving data from interleaved multiple concurrent transactions in a FIFO memory having programmable buffer zones | |
| US20070094430A1 (en) | Method and apparatus to clear semaphore reservation | |
| JPH09146878A (ja) | データ処理システム及びデータ処理方法 | |
| GB2263349A (en) | Virtual memory data transfer using virtual-address/data lines and deadlock prevention | |
| US7007126B2 (en) | Accessing a primary bus messaging unit from a secondary bus through a PCI bridge | |
| JPH1055331A (ja) | プログラム可能な読み出し／書き込みアクセス信号とその方法 | |
| KR100316190B1 (ko) | 로컬 메모리에서 패킷화된 동작 정보의 기억을 통한 입출력 성능을 증가시키기 위한 시스템 | |
| US8527745B2 (en) | Input/output device including a host interface for processing function level reset requests and updating a timer value corresponding to a time until application hardware registers associated with the function level reset requests are available | |
| JPH0212361A (ja) | 階層化バスによる並列計算機システム | |
| US6434635B1 (en) | Methods, apparatus, and computer program product for data transfer using a scatter-gather list |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041206 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050408 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050411 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |