JPH1055331A - プログラム可能な読み出し／書き込みアクセス信号とその方法 - Google Patents
プログラム可能な読み出し／書き込みアクセス信号とその方法Info
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- JPH1055331A JPH1055331A JP9094570A JP9457097A JPH1055331A JP H1055331 A JPH1055331 A JP H1055331A JP 9094570 A JP9094570 A JP 9094570A JP 9457097 A JP9457097 A JP 9457097A JP H1055331 A JPH1055331 A JP H1055331A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/1668—Details of memory controller
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- G—PHYSICS
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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Abstract
(57)【要約】
【課題】 読み出し／書き込みアクセスに関して、追加
の外部論理回路を設けることなくプロセッサを１つある
いはそれ以上の外部装置にインターフェースする方法を
提供する。 【解決手段】 プロセッサ（１０１）ないのシステム・
バス・コントローラ（１０３）はアドレス空間ごとに異
なるモードのチップ・イネーブル信号のためのプログラ
ム可能論理を含む。チップ選択レジスタ値６０４，６０
８，６１２がプロセッサ（１０１）に結合されたそれぞ
れの外部装置についてあらかじめプログラムされる。
の外部論理回路を設けることなくプロセッサを１つある
いはそれ以上の外部装置にインターフェースする方法を
提供する。 【解決手段】 プロセッサ（１０１）ないのシステム・
バス・コントローラ（１０３）はアドレス空間ごとに異
なるモードのチップ・イネーブル信号のためのプログラ
ム可能論理を含む。チップ選択レジスタ値６０４，６０
８，６１２がプロセッサ（１０１）に結合されたそれぞ
れの外部装置についてあらかじめプログラムされる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、特にプロセッサから供給されるプロ
グラム可能な読み出し／書き込みアクセス信号に関す
る。
理システムに関し、特にプロセッサから供給されるプロ
グラム可能な読み出し／書き込みアクセス信号に関す
る。
【０００２】
【従来の技術】プロセッサ（以下ＣＰＵ（中央処理装
置）とも言う）は通常集積回路（“ＩＣ”）上に構成さ
れ、システム・バスによってさまざまな外部資源（装
置）に結合される。かかる外部装置にはフラッシュ・メ
モリ装置，リード・オンリー・メモリ（“ＲＯＭ”）装
置，ランダム・アクセス・メモリ（“ＲＡＭ”）装置，
ダイナミック・ランダム・アクセス・メモリ（“ＤＲＡ
Ｍ”）装置，汎用非同期レシーバ／トランスミッタ
（“ＵＡＲＴ”）装置，専用集積回路（“ＡＳＩ
Ｃ”），タイマー装置，他のマイクロプロセッサ，ダイ
レクト・メモリ・アクセス（“ＤＭＡ”）チャンネル，
ハード・ディスク，テープ装置，ＣＤ−ＲＯＭ，ネット
ワーク通信アダプタ，ユーザ・インターフェース，表示
装置等がある。これら各種の装置はプロセッサの脳にと
って目，耳，口，腕，および脚となるものである。つま
り、プロセッサは外部との通信手段を持たない単独の状
態では実際上はただのシリコンのかたまりに過ぎない。
置）とも言う）は通常集積回路（“ＩＣ”）上に構成さ
れ、システム・バスによってさまざまな外部資源（装
置）に結合される。かかる外部装置にはフラッシュ・メ
モリ装置，リード・オンリー・メモリ（“ＲＯＭ”）装
置，ランダム・アクセス・メモリ（“ＲＡＭ”）装置，
ダイナミック・ランダム・アクセス・メモリ（“ＤＲＡ
Ｍ”）装置，汎用非同期レシーバ／トランスミッタ
（“ＵＡＲＴ”）装置，専用集積回路（“ＡＳＩ
Ｃ”），タイマー装置，他のマイクロプロセッサ，ダイ
レクト・メモリ・アクセス（“ＤＭＡ”）チャンネル，
ハード・ディスク，テープ装置，ＣＤ−ＲＯＭ，ネット
ワーク通信アダプタ，ユーザ・インターフェース，表示
装置等がある。これら各種の装置はプロセッサの脳にと
って目，耳，口，腕，および脚となるものである。つま
り、プロセッサは外部との通信手段を持たない単独の状
態では実際上はただのシリコンのかたまりに過ぎない。
【０００３】これら各種の外部装置をプロセッサに結合
するシステム・バスは通常は平行して動作する複数の伝
送線である。人体内でこのバスに相当するものは中枢神
経系であるということができる。
するシステム・バスは通常は平行して動作する複数の伝
送線である。人体内でこのバスに相当するものは中枢神
経系であるということができる。
【０００４】システム・バスの伝送線のすべてまたはそ
のほとんどはプロセッサおよび各種の外部装置のすべて
に結合されるため、プロセッサまたは外部装置の１つか
ら送出されるあるデータまたは命令の集合が意図した宛
先にのみ受信されるようなアドレス指定法が必要であ
る。ある特定のシステムのアドレスの集合を複数のアド
レス空間に解析することができる。アドレス空間は１つ
あるいはそれ以上のアドレスから構成される。特定のア
ドレス空間を特定の外部装置に専用のものとすることが
できる。アドレス空間は一般的にある特定の装置にチッ
プ選択信号を表明することによって示される。
のほとんどはプロセッサおよび各種の外部装置のすべて
に結合されるため、プロセッサまたは外部装置の１つか
ら送出されるあるデータまたは命令の集合が意図した宛
先にのみ受信されるようなアドレス指定法が必要であ
る。ある特定のシステムのアドレスの集合を複数のアド
レス空間に解析することができる。アドレス空間は１つ
あるいはそれ以上のアドレスから構成される。特定のア
ドレス空間を特定の外部装置に専用のものとすることが
できる。アドレス空間は一般的にある特定の装置にチッ
プ選択信号を表明することによって示される。
【０００５】プロセッサがある特定のアドレス空間に位
置する情報を読み出したい場合、あるいはある特定のア
ドレス空間に情報を書き込みたい場合、プロセッサとそ
の特定のアドレス空間に対応する外部装置との間でバス
・プロトコルが開始される。このバス・プロトコルは通
常その外部装置に対する読み出しまたは書き込みアクセ
スが発生しようとしていると警報信号およびそのアクセ
スが読み出しであるか書き込みであるかを示す外部装置
への通知を含む。このバス・プロトコルはプロセッサ内
に配置されたシステム・バス・コントローラによって生
成され、プロセッサのコア回路（以下“コア”とも言
う）とシステム・バスの間に結合される。システム・バ
ス・コントローラはコアおよびシステム・バスから受け
取った読み出し要求と書き込み要求との間のインターフ
ェースとして機能する。
置する情報を読み出したい場合、あるいはある特定のア
ドレス空間に情報を書き込みたい場合、プロセッサとそ
の特定のアドレス空間に対応する外部装置との間でバス
・プロトコルが開始される。このバス・プロトコルは通
常その外部装置に対する読み出しまたは書き込みアクセ
スが発生しようとしていると警報信号およびそのアクセ
スが読み出しであるか書き込みであるかを示す外部装置
への通知を含む。このバス・プロトコルはプロセッサ内
に配置されたシステム・バス・コントローラによって生
成され、プロセッサのコア回路（以下“コア”とも言
う）とシステム・バスの間に結合される。システム・バ
ス・コントローラはコアおよびシステム・バスから受け
取った読み出し要求と書き込み要求との間のインターフ
ェースとして機能する。
【０００６】
【発明が解決しようとする課題】データ処理システムが
異なるメーカによって製造されたプロセッサと外部装置
を用いて構成されるとき問題が発生する。これは、すべ
てのメーカに共通して実施される汎用標準バス・プロト
コルが存在しないためである。その結果、異なる外部装
置には異なるバス・プロトコル信号が必要になる可能性
がある。
異なるメーカによって製造されたプロセッサと外部装置
を用いて構成されるとき問題が発生する。これは、すべ
てのメーカに共通して実施される汎用標準バス・プロト
コルが存在しないためである。その結果、異なる外部装
置には異なるバス・プロトコル信号が必要になる可能性
がある。
【０００７】たとえば、異なるタイプの外部メモリ装置
（１つのタイプの外部装置）はプロセッサと適正にイン
ターフェースするために異なる値の読み出し／書き込み
アクセス信号を必要とする可能性がある。従来のプロセ
ッサは読み出し／書き込みアクセス信号について１つの
値しか生成しない点で硬直したものである。外部装置へ
のある書き込みアクセスについてプロセッサがこの信号
をハイとするが、その外部装置にとってはこの受信した
信号がローでなければならない場合、プロセッサと外部
装置は適正にインターフェースすることができない。た
とえば、外部装置はプロセッサからのこの書き込みアク
セスが読み出しアクセスであったかのように動作する可
能性がある。
（１つのタイプの外部装置）はプロセッサと適正にイン
ターフェースするために異なる値の読み出し／書き込み
アクセス信号を必要とする可能性がある。従来のプロセ
ッサは読み出し／書き込みアクセス信号について１つの
値しか生成しない点で硬直したものである。外部装置へ
のある書き込みアクセスについてプロセッサがこの信号
をハイとするが、その外部装置にとってはこの受信した
信号がローでなければならない場合、プロセッサと外部
装置は適正にインターフェースすることができない。た
とえば、外部装置はプロセッサからのこの書き込みアク
セスが読み出しアクセスであったかのように動作する可
能性がある。
【０００８】
【課題を解決するための手段】この問題についての従来
の解決方法は、プロセッサと外部装置との間のシステム
・バス上に追加の外部論理回路を設けるというものであ
った。かかる外部論理回路はＩＣあるいはプリント回路
基板（“ＰＣＢ”）上のスペースを必要とし（コストを
増大させ）、また付随する間接費を増大させるため、か
かる外部論理回路を設けることは望ましくない。外部論
理回路は通常システム・バス・アクセスにさらに時間遅
延を生じさせ、それによってシステム性能を全体として
低下させる。したがって、当該技術分野において、読み
出し／書き込みアクセスに関して、追加の外部論理回路
を設けることなくプロセッサを１つあるいはそれ以上の
外部装置にインターフェースする技術が必要とされてい
る。つまり、当該技術分野において、かかるプロセッサ
と１つあるいはそれ以上の外部装置との間の“接着剤な
しの”インターフェースが必要とされている。
の解決方法は、プロセッサと外部装置との間のシステム
・バス上に追加の外部論理回路を設けるというものであ
った。かかる外部論理回路はＩＣあるいはプリント回路
基板（“ＰＣＢ”）上のスペースを必要とし（コストを
増大させ）、また付随する間接費を増大させるため、か
かる外部論理回路を設けることは望ましくない。外部論
理回路は通常システム・バス・アクセスにさらに時間遅
延を生じさせ、それによってシステム性能を全体として
低下させる。したがって、当該技術分野において、読み
出し／書き込みアクセスに関して、追加の外部論理回路
を設けることなくプロセッサを１つあるいはそれ以上の
外部装置にインターフェースする技術が必要とされてい
る。つまり、当該技術分野において、かかるプロセッサ
と１つあるいはそれ以上の外部装置との間の“接着剤な
しの”インターフェースが必要とされている。
【０００９】
【発明の実施の形態】以下の説明においては、本発明の
十分な理解が得られるようさまざまな具体的詳細が説明
される。しかし、当業者には本発明はかかる具体的詳細
から離れて実施可能であるであることは明らかであろ
う。場合によっては、不要な細部のために本発明の理解
を困難にしないように周知の回路をブロック図の形態で
示す。ほとんどの場合、タイミングに関する事項等の詳
細についてはかかる詳細が本発明の完全な理解を得る上
で不要であり、該分野の通常の技術者の技術の範囲内に
ある限り省略した。
十分な理解が得られるようさまざまな具体的詳細が説明
される。しかし、当業者には本発明はかかる具体的詳細
から離れて実施可能であるであることは明らかであろ
う。場合によっては、不要な細部のために本発明の理解
を困難にしないように周知の回路をブロック図の形態で
示す。ほとんどの場合、タイミングに関する事項等の詳
細についてはかかる詳細が本発明の完全な理解を得る上
で不要であり、該分野の通常の技術者の技術の範囲内に
ある限り省略した。
【００１０】各図面においては、図示する要素の縮尺は
必ずしも一致せず、また同一あるいは同様な要素はいく
つかの図で同じ参照符号で指定される。
必ずしも一致せず、また同一あるいは同様な要素はいく
つかの図で同じ参照符号で指定される。
【００１１】図１には本発明にしたがって構成されたデ
ータ処理システム１００を示す。プロセッサ（ＣＰＵ）
１０１が“接着剤なしの”インターフェースであるシス
テム・バス１０７によってＮ（Ｎは正の整数）の外部装
置１１１−１１３に結合されている。つまり、上に簡単
に述べたように、また以下にさらに詳細に説明するよう
に、ＣＰＵ１０１がＮの外部装置１１１−１１３のそれ
ぞれと適正にインターフェースする上でシステム・バス
１０７上のどこにも外部論理回路を設ける必要はない。
ータ処理システム１００を示す。プロセッサ（ＣＰＵ）
１０１が“接着剤なしの”インターフェースであるシス
テム・バス１０７によってＮ（Ｎは正の整数）の外部装
置１１１−１１３に結合されている。つまり、上に簡単
に述べたように、また以下にさらに詳細に説明するよう
に、ＣＰＵ１０１がＮの外部装置１１１−１１３のそれ
ぞれと適正にインターフェースする上でシステム・バス
１０７上のどこにも外部論理回路を設ける必要はない。
【００１２】ＣＰＵ１０１は通常さまざまな実行装置と
関連回路とからなるプロセッサ・コア１０２を含む。コ
ア１０２はアドレス・バス１０４，データ・バス１０５
および制御バス１０６によってシステム・バス・コント
ローラ（“ＳＢＣ”）１０３に結合されている。ＳＢＣ
１０３はコア１０２とシステム・バス１０７との間のバ
ス・インターフェース装置として動作する。
関連回路とからなるプロセッサ・コア１０２を含む。コ
ア１０２はアドレス・バス１０４，データ・バス１０５
および制御バス１０６によってシステム・バス・コント
ローラ（“ＳＢＣ”）１０３に結合されている。ＳＢＣ
１０３はコア１０２とシステム・バス１０７との間のバ
ス・インターフェース装置として動作する。
【００１３】システム・バス１０７はアドレス・バス１
０８，データ・バス１０９および制御バス１１０を含
む。システム・バス１０７はＣＰＵ１０１をＮの外部装
置１１１−１１３のそれぞれに結合する。
０８，データ・バス１０９および制御バス１１０を含
む。システム・バス１０７はＣＰＵ１０１をＮの外部装
置１１１−１１３のそれぞれに結合する。
【００１４】ＣＰＵ１０１に関する限り、Ｎの外部装置
１１１−１１３のそれぞれは読み出しおよび書き込みア
クセスの実行可能なアドレス空間内に位置する。
１１１−１１３のそれぞれは読み出しおよび書き込みア
クセスの実行可能なアドレス空間内に位置する。
【００１５】次に、図２には外部装置１１１へのＣＰＵ
１０１の結合を示す。ＣＰＵ１０１と外部装置１１１と
をインターフェースするための制御信号に関する外部装
置１１１の独自の要求条件を説明するために制御バス１
１０の一部をより詳細に示す。外部装置１１１はＣＰＵ
１０１からのＥＲＥで示す読み出し／書き込みアクセス
信号が外部装置１１１の出力イネーブル（ＯＥ）ピンお
よび書き込みイネーブル（ＷＥ）ピンによって受信され
ることを必要とする。ＣＰＵ１０１のチップ選択（Ｃ
Ｓ）信号は外部装置１１１のチップ・イネーブル（Ｃ
Ｅ）ピンによって受信されることを指摘しておく。
１０１の結合を示す。ＣＰＵ１０１と外部装置１１１と
をインターフェースするための制御信号に関する外部装
置１１１の独自の要求条件を説明するために制御バス１
１０の一部をより詳細に示す。外部装置１１１はＣＰＵ
１０１からのＥＲＥで示す読み出し／書き込みアクセス
信号が外部装置１１１の出力イネーブル（ＯＥ）ピンお
よび書き込みイネーブル（ＷＥ）ピンによって受信され
ることを必要とする。ＣＰＵ１０１のチップ選択（Ｃ
Ｓ）信号は外部装置１１１のチップ・イネーブル（Ｃ
Ｅ）ピンによって受信されることを指摘しておく。
【００１６】図３には外部装置１１１とは異なる外部装
置である外部装置１１２へのＣＰＵ１０１の結合を示
す。外部装置１１２はＣＰＵ１０１からのＥＲＥ信号が
外部装置１１２のＯＥピンによってのみ受信されること
を必要とする。外部装置１１２のＷＥピンはＣＰＵ１０
１のＷＥピンに結合される。
置である外部装置１１２へのＣＰＵ１０１の結合を示
す。外部装置１１２はＣＰＵ１０１からのＥＲＥ信号が
外部装置１１２のＯＥピンによってのみ受信されること
を必要とする。外部装置１１２のＷＥピンはＣＰＵ１０
１のＷＥピンに結合される。
【００１７】図４には外部装置１１１，１１２と異なる
外部装置へのＣＰＵ１０１の結合の他の例を示す。外部
装置１１３はそのＯＥピンが接地され、外部装置１１３
のＷＥピンがＣＰＵ１０１からのＥＲＥ信号を受信す
る。
外部装置へのＣＰＵ１０１の結合の他の例を示す。外部
装置１１３はそのＯＥピンが接地され、外部装置１１３
のＷＥピンがＣＰＵ１０１からのＥＲＥ信号を受信す
る。
【００１８】外部装置１１１−１１３はＳＲＡＭ，ＲＯ
Ｍあるいはフラッシュ・メモリ・チップといった異なる
メモリ装置から成るものとすることができる。かかる異
なるメモリ・チップには読み出しおよび書き込みアクセ
スに関してプロセッサと通信するために異なる制御イン
ターフェースが必要であることが多い。たとえば、ＣＰ
Ｕ１０１からの書き込みアクセスについては、外部装置
１１２はＥＲＥ信号がローで表されることを必要とし、
外部装置１１３は書き込みアクセスについてはＥＲＥ信
号がハイで表されることを必要とする。上述したよう
に、従来のプロセッサは硬直した構成を有し、いかなる
アクセス（読み出しあるいは書き込み）に対してもＥＲ
Ｅ信号は常に同じレベルで表される。たとえば、従来の
プロセッサでは、書き込みアクセスについては、ＥＲＥ
信号は常にローで表される。このような場合、かかる従
来のプロセッサは外部装置１１３と適正にインターフェ
ースするためには、プロセッサのＥＲＥピンと外部装置
１１３のＷＥピンとの間にインバータ回路等の外部論理
回路を設けなければならない。本発明はかかる追加の外
部論理回路を必要とすることなく上記の問題を解決する
ものである。つまり、ＣＰＵ１０１とすべての外部装置
１１１−１１３との間に“接着剤のない”インターフェ
ースを設けることができる。
Ｍあるいはフラッシュ・メモリ・チップといった異なる
メモリ装置から成るものとすることができる。かかる異
なるメモリ・チップには読み出しおよび書き込みアクセ
スに関してプロセッサと通信するために異なる制御イン
ターフェースが必要であることが多い。たとえば、ＣＰ
Ｕ１０１からの書き込みアクセスについては、外部装置
１１２はＥＲＥ信号がローで表されることを必要とし、
外部装置１１３は書き込みアクセスについてはＥＲＥ信
号がハイで表されることを必要とする。上述したよう
に、従来のプロセッサは硬直した構成を有し、いかなる
アクセス（読み出しあるいは書き込み）に対してもＥＲ
Ｅ信号は常に同じレベルで表される。たとえば、従来の
プロセッサでは、書き込みアクセスについては、ＥＲＥ
信号は常にローで表される。このような場合、かかる従
来のプロセッサは外部装置１１３と適正にインターフェ
ースするためには、プロセッサのＥＲＥピンと外部装置
１１３のＷＥピンとの間にインバータ回路等の外部論理
回路を設けなければならない。本発明はかかる追加の外
部論理回路を必要とすることなく上記の問題を解決する
ものである。つまり、ＣＰＵ１０１とすべての外部装置
１１１−１１３との間に“接着剤のない”インターフェ
ースを設けることができる。
【００１９】次に、図５にはＳＢＣ１０３内で実施され
る本発明の一実施例を示す。ＳＢＣ１０３は制御バス１
０６上でコア１０２からの読み出しまたは書き込みアク
セス（Ｒ／Ｗで示す）を受け取る。たとえば、コア１０
２はＳＢＣ１０３がアドレス・バス１０４（図１参照）
で受け取ったアドレスに対応するアドレス空間への情報
の書き込みを外部装置１１１−１１３のうちのそのアド
レス空間に対応する１つに要求する場合がある。バス１
０６上でのコア１０２からのかかる書き込みアクセスは
ハイまたはローで表される信号として実行することがで
きる。この信号はＳＢＣ１０３内のマルチプレクサ回路
（ｍｕｘ）５０２の“０”入力で受信される。また、こ
の書き込みアクセス信号は出力がｍｕｘ５０２の“１”
入力に結合されたインバータ５０３によって反転され
る。ＳＢＣ１０３からのＥＲＥ信号としてのこれらの入
力のいずれか１つの選択は、レジスタ６０３，６０７ま
たは６１１のビット６０４，６０８または６１２の１つ
のレジスタ値の関数として実行される。レジスタ６０
３，６０７および６１１はそれぞれＳＢＣ１０３内に設
けられるチップ選択制御レジスタ（ＣＳＣＲ）とするこ
とができる。ＣＳＣＲ内のビット値がある特定のアドレ
ス空間に対する外部バス制御信号を規定する。ビット６
０４，６０８または６１２のうちの１つの選択はマルチ
プレクサ回路５１０によって、コア１０２からの読み出
しまたは書き込みアドレスの指定されたアドレス空間の
関数として実行される。レジスタ６０３，６０７および
６１１はそれぞれシステム１００内の異なるアドレス空
間に専用のものである。
る本発明の一実施例を示す。ＳＢＣ１０３は制御バス１
０６上でコア１０２からの読み出しまたは書き込みアク
セス（Ｒ／Ｗで示す）を受け取る。たとえば、コア１０
２はＳＢＣ１０３がアドレス・バス１０４（図１参照）
で受け取ったアドレスに対応するアドレス空間への情報
の書き込みを外部装置１１１−１１３のうちのそのアド
レス空間に対応する１つに要求する場合がある。バス１
０６上でのコア１０２からのかかる書き込みアクセスは
ハイまたはローで表される信号として実行することがで
きる。この信号はＳＢＣ１０３内のマルチプレクサ回路
（ｍｕｘ）５０２の“０”入力で受信される。また、こ
の書き込みアクセス信号は出力がｍｕｘ５０２の“１”
入力に結合されたインバータ５０３によって反転され
る。ＳＢＣ１０３からのＥＲＥ信号としてのこれらの入
力のいずれか１つの選択は、レジスタ６０３，６０７ま
たは６１１のビット６０４，６０８または６１２の１つ
のレジスタ値の関数として実行される。レジスタ６０
３，６０７および６１１はそれぞれＳＢＣ１０３内に設
けられるチップ選択制御レジスタ（ＣＳＣＲ）とするこ
とができる。ＣＳＣＲ内のビット値がある特定のアドレ
ス空間に対する外部バス制御信号を規定する。ビット６
０４，６０８または６１２のうちの１つの選択はマルチ
プレクサ回路５１０によって、コア１０２からの読み出
しまたは書き込みアドレスの指定されたアドレス空間の
関数として実行される。レジスタ６０３，６０７および
６１１はそれぞれシステム１００内の異なるアドレス空
間に専用のものである。
【００２０】ビット６０４，６０８および６１２（これ
らはそれぞれ１つあるいはそれ以上のビットから成る）
内の値は、データ処理システム１００がＣＰＵ１０１上
で実行されるプログラムによって構成されるときに、そ
れぞれレジスタ６０３，６０７および６１１にあらかじ
めプログラムされている。たとえば、システム・エンジ
ニアがシステム１００内で外部装置１１１−１１３のう
ちの１つあるいはそれ以上に結合するように本発明にし
たがって構成されたＣＰＵ１０１を購入するとする。こ
のとき、システム・エンジニアは各種の外部装置１１１
−１１３の特定の読み出し／書き込みアクセスプロトコ
ル条件に注意して、外部装置１１１−１１３のそれぞれ
に関係する対応する各ビット６０４，６０８および６１
２内の必要な値を、ＳＢＣ１０３がそれぞれの外部装置
（アドレス空間）が必要とするＥＲＥ信号値レベルを生
成するように構成するための適当なプログラム命令を生
成する。通常、それぞれのアドレス空間（外部装置）は
専用のチップ選択レジスタ群を有する（図６参照）。当
業者にはこの事前プログラミング機能の実行が可能であ
ろうことを指摘しておく。あるいは、ビット６０４，６
０８および／または６１２のプログラミングは集積回路
のリセット時に行ってもよい。
らはそれぞれ１つあるいはそれ以上のビットから成る）
内の値は、データ処理システム１００がＣＰＵ１０１上
で実行されるプログラムによって構成されるときに、そ
れぞれレジスタ６０３，６０７および６１１にあらかじ
めプログラムされている。たとえば、システム・エンジ
ニアがシステム１００内で外部装置１１１−１１３のう
ちの１つあるいはそれ以上に結合するように本発明にし
たがって構成されたＣＰＵ１０１を購入するとする。こ
のとき、システム・エンジニアは各種の外部装置１１１
−１１３の特定の読み出し／書き込みアクセスプロトコ
ル条件に注意して、外部装置１１１−１１３のそれぞれ
に関係する対応する各ビット６０４，６０８および６１
２内の必要な値を、ＳＢＣ１０３がそれぞれの外部装置
（アドレス空間）が必要とするＥＲＥ信号値レベルを生
成するように構成するための適当なプログラム命令を生
成する。通常、それぞれのアドレス空間（外部装置）は
専用のチップ選択レジスタ群を有する（図６参照）。当
業者にはこの事前プログラミング機能の実行が可能であ
ろうことを指摘しておく。あるいは、ビット６０４，６
０８および／または６１２のプログラミングは集積回路
のリセット時に行ってもよい。
【００２１】次に、図６には本発明の実施態様の一例を
示す。システム構成時には、チップ選択レジスタ６０１
−６０３は外部装置１１１に専用とされ、チップ選択レ
ジスタ６０５−６０７は外部装置１１２に専用とされ、
チップ選択レジスタ６０９−６１１は外部装置１１３に
専用とされている。したがって、あるアドレスが外部装
置１１１，１１２または１１３のうちの１つにアクセス
すべきことを示しているとき、外部装置のうちの選択さ
れた１つに対応するチップ選択レジスタ群がそのアクセ
スの間の制御情報を供給する。レジスタ６０１，６０５
および６０９はコア１０２から受け取った特定の読み出
しまたは書き込みアクセスに関するアドレスを記憶する
ための通常のチップ選択アドレス・レジスタとすること
ができる。レジスタ６０２，６０６および６１０はデー
タ処理システム１００内のアドレス空間を規定するため
のチップ選択アドレス・レジスタと組み合わせて使用さ
れる光学マスク・レジスタとすることができる。また、
前述したように、レジスタ６０３，６０７および６１１
は特定の制御信号を対応する外部装置に送るための各種
の制御ビットを保持するためのチップ選択制御レジスタ
とすることができる。
示す。システム構成時には、チップ選択レジスタ６０１
−６０３は外部装置１１１に専用とされ、チップ選択レ
ジスタ６０５−６０７は外部装置１１２に専用とされ、
チップ選択レジスタ６０９−６１１は外部装置１１３に
専用とされている。したがって、あるアドレスが外部装
置１１１，１１２または１１３のうちの１つにアクセス
すべきことを示しているとき、外部装置のうちの選択さ
れた１つに対応するチップ選択レジスタ群がそのアクセ
スの間の制御情報を供給する。レジスタ６０１，６０５
および６０９はコア１０２から受け取った特定の読み出
しまたは書き込みアクセスに関するアドレスを記憶する
ための通常のチップ選択アドレス・レジスタとすること
ができる。レジスタ６０２，６０６および６１０はデー
タ処理システム１００内のアドレス空間を規定するため
のチップ選択アドレス・レジスタと組み合わせて使用さ
れる光学マスク・レジスタとすることができる。また、
前述したように、レジスタ６０３，６０７および６１１
は特定の制御信号を対応する外部装置に送るための各種
の制御ビットを保持するためのチップ選択制御レジスタ
とすることができる。
【００２２】また、前述したように、レジスタビット６
０４，６０８および６１２はそれぞれのＣＳＣＲレジス
タ内で対応する外部装置に送るべき必要なＥＲＥ信号の
決定に用いられるＥＲＥビットである。たとえば、ｍｕ
ｘ５０２は外部装置１１１に送るべきＥＲＥ信号の信号
レベルを決定するビット６０４内のレジスタ値を受け取
る。下の表は図２，図３および図４に示すＣＰＵ１０１
から外部装置１１１−１１３への読み出しおよび書き込
みアクセスが適切に動作させるためのこれらのＥＲＥビ
ットのプログラム方法の一例を示す。
０４，６０８および６１２はそれぞれのＣＳＣＲレジス
タ内で対応する外部装置に送るべき必要なＥＲＥ信号の
決定に用いられるＥＲＥビットである。たとえば、ｍｕ
ｘ５０２は外部装置１１１に送るべきＥＲＥ信号の信号
レベルを決定するビット６０４内のレジスタ値を受け取
る。下の表は図２，図３および図４に示すＣＰＵ１０１
から外部装置１１１−１１３への読み出しおよび書き込
みアクセスが適切に動作させるためのこれらのＥＲＥビ
ットのプログラム方法の一例を示す。
【００２３】
【表１】 ＥＲＥビット値が“０”である場合、ＥＲＥ信号出力は
書き込みアクセスについてはローで表され、読み出しア
クセスについてはハイで表される。ＥＲＥビット値が１
である場合、読み出しアクセスの場合ＥＲＥ信号がロー
で表され、書き込みアクセスの場合ＥＲＥ信号はハイで
表される。この一例を図７にタイミング図でさらに示
す。このタイミング図はコア１０２によって要求される
３つの連続する書き込みアクセスおよび３つの連続する
読み出しアクセスを示す。最初の書き込みアクセスで
は、書き込みアクセスはアドレス空間Ａに対して発生す
る。アドレスＡはレジスタ６０１に記憶される。その結
果、ＳＢＣ１０３から外部装置１１１にチップ選択信号
（ＣＳ１）が送られる。レジスタ６０３のビット６０４
内のレジスタ値は“１”ビットであるから、ｍｕｘ５０
２はコア１０２から受信された書き込みアクセス信号の
反転信号である“１”入力を選択する。したがって、外
部装置１１１に送られるＥＲＥ信号はハイで表される。
書き込みアクセスについてはローで表され、読み出しア
クセスについてはハイで表される。ＥＲＥビット値が１
である場合、読み出しアクセスの場合ＥＲＥ信号がロー
で表され、書き込みアクセスの場合ＥＲＥ信号はハイで
表される。この一例を図７にタイミング図でさらに示
す。このタイミング図はコア１０２によって要求される
３つの連続する書き込みアクセスおよび３つの連続する
読み出しアクセスを示す。最初の書き込みアクセスで
は、書き込みアクセスはアドレス空間Ａに対して発生す
る。アドレスＡはレジスタ６０１に記憶される。その結
果、ＳＢＣ１０３から外部装置１１１にチップ選択信号
（ＣＳ１）が送られる。レジスタ６０３のビット６０４
内のレジスタ値は“１”ビットであるから、ｍｕｘ５０
２はコア１０２から受信された書き込みアクセス信号の
反転信号である“１”入力を選択する。したがって、外
部装置１１１に送られるＥＲＥ信号はハイで表される。
【００２４】アドレスＢへの書き込みアクセスが受け取
られると、チップ選択信号ＣＳ２がローで表され、外部
装置１１２に送られる。ビット６０８内のレジスタ値は
“０”ビットであるから、ＳＢＣ１０３から外部装置１
１２に送られるＥＲＥ信号はローで表される。
られると、チップ選択信号ＣＳ２がローで表され、外部
装置１１２に送られる。ビット６０８内のレジスタ値は
“０”ビットであるから、ＳＢＣ１０３から外部装置１
１２に送られるＥＲＥ信号はローで表される。
【００２５】コア１０２からの書き込みアクセスが受け
取られ、これが外部装置１１３に対応するアドレスＣに
対するものであるとき、チップ選択信号ＣＳＮがローで
表され、外部装置１１３に送られる。ビット６１２内の
レジスタ値は“１”ビットであるから、ＳＢＣ１０３か
ら外部装置１１３に送られるＥＲＥ信号はハイで表され
る。
取られ、これが外部装置１１３に対応するアドレスＣに
対するものであるとき、チップ選択信号ＣＳＮがローで
表され、外部装置１１３に送られる。ビット６１２内の
レジスタ値は“１”ビットであるから、ＳＢＣ１０３か
ら外部装置１１３に送られるＥＲＥ信号はハイで表され
る。
【００２６】図７に示すように、ＥＲＥ信号の値は同じ
アドレス群に対する書き込みアクセスに対する値の逆で
ある。
アドレス群に対する書き込みアクセスに対する値の逆で
ある。
【００２７】本発明の利点はＳＢＣ１０３から各種の外
部装置１１１−１１３に送られるＥＲＥ信号が、このＥ
ＲＥ信号のレベルについて異なる条件を有する可能性の
ある外部装置１１１−１１３のそれぞれに受信される前
にこのＥＲＥ信号を修正するのに外部論理回路を必要と
しないようにプログラム可能であることである。本発明
とその利点を詳細に説明したが、特許請求の範囲に規定
する本発明の精神と範囲から逸脱することなくさまざま
な変更、置換、改変を行い得ることは理解されよう。
部装置１１１−１１３に送られるＥＲＥ信号が、このＥ
ＲＥ信号のレベルについて異なる条件を有する可能性の
ある外部装置１１１−１１３のそれぞれに受信される前
にこのＥＲＥ信号を修正するのに外部論理回路を必要と
しないようにプログラム可能であることである。本発明
とその利点を詳細に説明したが、特許請求の範囲に規定
する本発明の精神と範囲から逸脱することなくさまざま
な変更、置換、改変を行い得ることは理解されよう。
【００２８】
【００２９】
【図１】本発明の一実施例にしたがって構成されたデー
タ処理システムを示す。
タ処理システムを示す。
【００３０】
【図２】プロセッサと外部装置とのインターフェーシン
グとその独自のバス・プロトコル信号条件を示す。
グとその独自のバス・プロトコル信号条件を示す。
【００３１】
【図３】プロセッサと他の外部装置とのインターフェー
シングとその独自のバス・プロトコル信号条件を示す。
シングとその独自のバス・プロトコル信号条件を示す。
【００３２】
【図４】プロセッサと他の外部装置とのインターフェー
シングとその独自のバス・プロトコル信号条件を示す。
シングとその独自のバス・プロトコル信号条件を示す。
【００３３】
【図５】システム・バス・コントローラ内での本発明の
実施態様を示す。
実施態様を示す。
【００３４】
【図６】本発明の実施態様の一例を示す。
【００３５】
【図７】本発明の実施態様の一例のタイミング図を示
す。
す。
【００３６】
１００ データ処理システム １０１ プロセッサ １０２ プロセッサ・コア １０３ システム・バス・コントローラ １０４，１０８ アドレス・バス １０５，１０９ データ・バス １０６，１１０ 制御バス １０７ システム・バス １１１，１１２，１１３ 外部装置 ５０２ マルチプレクサ回路 ５０３ インバータ ６０１，６０２，６０３，６０５，６０６，６０７，６
０９，６１０，６１１レジスタ ６０４，６０８，６１２ ビット
０９，６１０，６１１レジスタ ６０４，６０８，６１２ ビット
フロントページの続き (72)発明者 クリントン・ティー・グローバー アメリカ合衆国テキサス州オースチン、サ イプリス・ポイント・イースト2304 (72)発明者 ケビン・エム・トレイナー アメリカ合衆国テキサス州オースチン、ナ ンバー154、ジョリービル・ロード11028
Claims (7)
- 【請求項１】プロセッサであって：コア；前記プロセッ
サをシステム・バスに結合するように適合可能なシステ
ム・バス・コントローラ；および前記コアを前記システ
ム・バス・コントローラに結合するためのバス回路から
構成され、前記システム・バス・コントローラは：指定
されたアドレス空間について前記コアから受け取った読
み出しまたは書き込み要求に応答して前記システム・バ
ス上に読み出し／書き込みアクセス信号を出力するよう
動作可能な回路から構成され、前記読み出し／書き込み
アクセス信号の値は前記指定されたアドレス空間の関数
であることを特徴とするプロセッサ。 - 【請求項２】請求項１に記載のプロセッサであって、前
記読み出し／書き込みアクセス信号の前記値は少なくと
も１つのビットのあらかじめプログラムされたレジスタ
値によって決まることを特徴とするプロセッサ。 - 【請求項３】請求項２に記載のプロセッサであって、前
記あらかじめプログラムされたレジスタ値は前記指定さ
れたアドレス空間に専用の制御レジスタに記憶されるこ
とを特徴とするプロセッサ。 - 【請求項４】請求項３に記載のプロセッサであって、前
記アドレス空間は前記システム・バスに結合された外部
装置に対応し、前記制御レジスタは前記外部装置に専用
のチップ選択制御レジスタであり、前記あらかじめプロ
グラムされたレジスタ値は前記外部装置の特定の読み出
し／書き込みプロトコルによって決まることを特徴とす
るプロセッサ。 - 【請求項５】プロセッサからアドレス空間への読み出し
または書き込みアクセスを定式化する方法であって：前
記プロセッサから前記アドレス空間にある情報に対する
読み出しまたは書き込みアクセスを受け取る段階；およ
び前記アドレス空間にある前記情報に対する前記読み出
しまたは書き込みアクセスの受け取りに応答して読み出
し／書き込みアクセス信号を符号化する段階であって、
前記読み出し／書き込みアクセス信号の前記符号化はア
ドレス空間ごとにプログラム可能である段階から成るこ
とを特徴とする方法。 - 【請求項６】請求項５に記載の方法であって、前記符号
化段階は：前記アドレス空間に対応する特定の読み出し
／書き込みアクセス・プロトコルの関数としてあらかじ
めプログラムされたレジスタ値を読み出す段階から成
り、前記読み出し／書き込みアクセス信号の値は前記レ
ジスタ値によって決まることを特徴とする方法。 - 【請求項７】請求項６に記載の方法であって、前記レジ
スタ値は前記アドレス空間に専用のチップ選択制御レジ
スタの１つあるいはそれ以上のビットに記憶されること
を特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US627669 | 1996-04-01 | ||
| US08/627,669 US5872940A (en) | 1996-04-01 | 1996-04-01 | Programmable read/write access signal and method therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055331A true JPH1055331A (ja) | 1998-02-24 |
Family
ID=24515604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094570A Pending JPH1055331A (ja) | 1996-04-01 | 1997-03-28 | プログラム可能な読み出し／書き込みアクセス信号とその方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5872940A (ja) |
| EP (1) | EP0800139A3 (ja) |
| JP (1) | JPH1055331A (ja) |
| KR (1) | KR970071302A (ja) |
| CN (1) | CN1171577A (ja) |
| IE (1) | IE970147A1 (ja) |
| IL (1) | IL120309A0 (ja) |
| SG (1) | SG64973A1 (ja) |
| TW (1) | TW337564B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005108213A (ja) * | 2003-09-20 | 2005-04-21 | Samsung Electronics Co Ltd | 共通プラットホームを有する通信装置と通信方法 |
| KR100905818B1 (ko) * | 2001-07-24 | 2009-07-02 | 톰슨 라이센싱 | 일반적 통신 인터페이스를 구비한 집적회로 및 그러한 인터페이스를 통해 데이터를 통신하는 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3304895B2 (ja) * | 1998-10-08 | 2002-07-22 | 日本電気株式会社 | 補助記録装置の接続方法およびその装置 |
| US6442636B1 (en) * | 1999-07-09 | 2002-08-27 | Princeton Technology Corporation | Parallel bus system capable of expanding peripheral devices |
| US6725307B1 (en) * | 1999-09-23 | 2004-04-20 | International Business Machines Corporation | Method and system for controlling data transfers with physical separation of data functionality from address and control functionality in a distributed multi-bus multiprocessor system |
| US7529799B2 (en) * | 1999-11-08 | 2009-05-05 | International Business Machines Corporation | Method and apparatus for transaction tag assignment and maintenance in a distributed symmetric multiprocessor system |
| JP3663106B2 (ja) * | 2000-02-28 | 2005-06-22 | 東芝機械株式会社 | データ入出力装置 |
| JP2003015790A (ja) * | 2001-06-28 | 2003-01-17 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US7162554B1 (en) * | 2001-07-11 | 2007-01-09 | Advanced Micro Devices, Inc. | Method and apparatus for configuring a peripheral bus |
| US6876563B1 (en) * | 2002-12-20 | 2005-04-05 | Cypress Semiconductor Corporation | Method for configuring chip selects in memories |
| CN1307571C (zh) * | 2004-11-26 | 2007-03-28 | 上海广电（集团）有限公司中央研究院 | 一种低速总线结构及其数据传输方法 |
| US7702839B2 (en) | 2005-04-12 | 2010-04-20 | Nokia Corporation | Memory interface for volatile and non-volatile memory devices |
| CN110781118B (zh) * | 2019-09-30 | 2023-11-03 | 深圳震有科技股份有限公司 | 实现并行总线从模式的方法及装置、计算机设备、介质 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5325513A (en) * | 1987-02-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Apparatus for selectively accessing different memory types by storing memory correlation information in preprocessing mode and using the information in processing mode |
| US4933845A (en) * | 1987-09-04 | 1990-06-12 | Digital Equipment Corporation | Reconfigurable bus |
| US5265243A (en) * | 1989-03-27 | 1993-11-23 | Motorola, Inc. | Processor interface controller for interfacing peripheral devices to a processor |
| US5448744A (en) * | 1989-11-06 | 1995-09-05 | Motorola, Inc. | Integrated circuit microprocessor with programmable chip select logic |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| KR0181471B1 (ko) * | 1990-07-27 | 1999-05-15 | 윌리암 피.브레이든 | 컴퓨터 데이타 경로배정 시스템 |
| JPH04163655A (ja) * | 1990-10-26 | 1992-06-09 | Mitsubishi Electric Corp | 入出力装置 |
| US5557757A (en) * | 1994-02-02 | 1996-09-17 | Advanced Micro Devices | High performance integrated processor architecture including a sub-bus control unit for generating signals to control a secondary, non-multiplexed external bus |
| US5721860A (en) * | 1994-05-24 | 1998-02-24 | Intel Corporation | Memory controller for independently supporting synchronous and asynchronous DRAM memories |
| US5535349A (en) * | 1994-06-09 | 1996-07-09 | Motorola, Inc. | Data processing system and method for providing chip selects to peripheral devices |
| EP0691616A1 (en) * | 1994-07-08 | 1996-01-10 | Advanced Micro Devices, Inc. | RAM and ROM control unit |
-
1996
- 1996-04-01 US US08/627,669 patent/US5872940A/en not_active Expired - Fee Related
-
1997
- 1997-02-25 IL IL12030997A patent/IL120309A0/xx unknown
- 1997-02-27 TW TW086102417A patent/TW337564B/zh active
- 1997-03-03 IE IE970147A patent/IE970147A1/en not_active IP Right Cessation
- 1997-03-19 SG SG1997000848A patent/SG64973A1/en unknown
- 1997-03-19 EP EP97104658A patent/EP0800139A3/en not_active Withdrawn
- 1997-03-28 CN CN97109921A patent/CN1171577A/zh active Pending
- 1997-03-28 JP JP9094570A patent/JPH1055331A/ja active Pending
- 1997-04-01 KR KR1019970012616A patent/KR970071302A/ko not_active Application Discontinuation
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| JP2005108213A (ja) * | 2003-09-20 | 2005-04-21 | Samsung Electronics Co Ltd | 共通プラットホームを有する通信装置と通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1171577A (zh) | 1998-01-28 |
| SG64973A1 (en) | 1999-05-25 |
| US5872940A (en) | 1999-02-16 |
| KR970071302A (ko) | 1997-11-07 |
| IL120309A0 (en) | 1997-06-10 |
| EP0800139A2 (en) | 1997-10-08 |
| EP0800139A3 (en) | 1999-03-10 |
| TW337564B (en) | 1998-08-01 |
| IE970147A1 (en) | 1997-10-08 |
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