CN1307571C - 一种低速总线结构及其数据传输方法 - Google Patents

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Abstract

本发明提供一种低速总线结构，包括，若干客户数据端、地址总线、数据总线、读控制总线及写控制总线，以及，仲裁模块，其用于在有多个客户数据端想占用总线时完成仲裁工作，保证只有其中一个获得总线使用权；控制模块，其根据客户数据端的请求完成对相应客户数据端的读写控制；本发明可完成大量的、非易变数据的传输，其能极大的减少芯片内部连线的数量，降低一些不必要的互连线延时，且易于设计实现，从而有利于提高芯片的集成度和工作频率。

Description

一种低速总线结构及其数据传输方法
技术领域
本发明涉及的是一种数据传输用总线结构及其数据传输方法，尤其涉及在集成电路产品中对传输速度要求不高的部分使用的低速总线结构及其数据传输方法。
技术背景
目前，电子科技的不断发展带动了集成电路产业的飞速发展，而集成电路的发展又反过来推动着电子科技的进步。集成电路产品被广泛应用于电脑、电视、手机等等各个领域，各个产业各个产品都越来越体现出一种以“芯“为主的概念。集成电路的发展推动了各种电子产品的小型化进程，而这同时又反过来对集成电路产品乃至集成电路工艺提出了更高的要求。近几年来集成电路工艺的发展经历了从0.5um→0.35um→0.25um→0.18um→0.13um，甚至到90nm的历程。工艺不断进步带来的众多影响中的其中一点就是在芯片面积和内部延时中连线面积和延时所占的比重越来越大，而这些就直接影响了集成电路产品的面积和速度。
集成电路产品中的连线可简单分为控制信号的连接和数据信号的连接两种情况。由于其位宽大的特点，数据信号的连接，特别是寄存器数据的传输，通常会引起芯片内连线的急速增多，从而影响芯片的面积和速度。而一般情况下，很多寄存器的内容是维持不变或变化频率很慢的，对于这种情况，传统的处理方法就是将这些内容和其它控制信号的连接一样通过直接的连接来完成(如图1所示)。这样就必然导致芯片质量的下降。
发明内容
本发明所要解决的技术问题是提供一种低速总线结构及其数据传输方式来完成大量的、非易变数据的传输，其能极大的减少芯片内部连线的数量，降低一些不必要的互连线延时，且易于设计实现，从而有利于提高芯片的集成度和工作频率。
为了解决上述技术问题，首先本发明提供一种低速总线结构，其包括，若干客户数据端、地址总线、数据总线、读控制总线及写控制总线，以及：
仲裁模块，用于在有多个客户数据端想占用总线时完成仲裁工作，保证只有其中一个获得总线使用权；
控制模块，其根据客户数据端的请求完成对相应客户数据端的读写控制；
所述客户数据端的地址、数据以及读写接口和相应的总线相连，而读写请求端则和仲裁模块相连；仲裁模块从所有客户数据端中选择一路读写请求传递给控制模块；控制模块的地址、数据以及读写接口也和相应的总线相连，控制总线上的状态。
进一步地，该低速总线结构，还包括串行两线芯片间总线(I2C)，所述控制模块与串行两线芯片间总线(I2C)相连接收I2C指令，并根据串行两线芯片间总线(I2C)的请求完成对相应客户数据端的读写控制。
另外，本发明还同时提供一种上述低速总线结构的数据传输方法，其特点是：
1)如果第一客户数据端希望对第二客户数据端发起一次读/写操作，则第一客户数据端首先将读写请求以及第二客户数据端的信息以及自身的信息通过仲裁模块传递给控制模块，则控制模块根据相应的信息向总线上所有的客户端发出读/写请求；相应的第二客户数据端则根据当前读/写情况向数据总线发送数据或从数据总线接收数据；
2)如果有两个或两个以上的客户数据端同时发起读/写请求，则由仲裁模块根据一些预定规则进行仲裁判断，选择其中的一个读/写请求传递给控制模块，其它的客户数据端则失去总线的使用权但可在总线空闲后再次发起读/写请求。
进一步地，该数据传输方法的特点还有：
3)如果串行两线芯片间总线(I2C)希望对客户数据端发起一次读/写操作，则串行两线芯片间总线(I2C)将目标客户数据端的信息以及读写信息传递给控制模块，控制模块通过地址总线、数据总线、读/写控制总线向所有客户端发出读/写要求；相应的客户数据端则根据当前读/写情况向数据总线发送数据或从数据总线接收数据；
4)如果有仲裁模块选出的一路操作请求和串行两线芯片间总线(I2C)指令同时到来，则控制模块首先响应串行两线芯片间总线(I2C)指令。
这样，本发明通过使用较少的地址、数据总线以及简单的控制逻辑替代了大量的模块间连线，可使0.18um以及更高工艺而且设计中具有大量非易变性数据传输的集成电路产品设计变得简洁、高效。
附图说明
图1是传统数据传输处理方式的原理框图。
图2是本发明的低速总线结构的原理框图。
图3是本发明的低速总线传输方法的工作流程图
具体实施方式
如图2所示：本发明的一种低速总线结构，主要包括：
客户数据端(l、i、m、n)，主要用于响应总线上的读写命令，也可以发起读写请求；
仲裁模块2，用于在有多个客户数据端想占用总线时完成仲裁工作，保证只有其中一个获得总线使用权；
控制模块3，其根据客户数据端的请求或串行两线芯片间总线(I2C)的请求完成对相应客户数据端的读写控制；
地址总线4，其用于提供每次总线上读写操作的目标地址，其宽度由系统寄存器地址位宽决定；
数据总线7，其用于提供每次总线上读写操作的数据，其宽度由系统寄存器数据位宽决定；
读控制总线5及写控制总线6，用于传达控制模块发出的读写指令；
串行两线芯片间总线(I2C)8，其主要用于传达MCU(中央处理器)对系统寄存器的读写指令。
在系统中，客户数据端的地址、数据以及读写接口和相应的总线相连，而读写请求端则和仲裁模块2相连，仲裁模块2将从所有客户数据端中选出的一路传递给控制模块3，控制模块3的地址、数据以及读写接口也和相应的总线相连，控制总线上的状态，同时控制模块3的I2C接口还和串行两线芯片间总线(I2C)8相连接收I2C指令。
如图3所示：本发明的数据传输方法的具体工作过程，包括如下步骤：
步骤100，首先判断串行两线芯片间总线(I2C)是否发出读写指令，如果是，则执行步骤101；如不是，则执行步骤105；
步骤101，判断总线是否忙，如果是，则执行步骤102，如不是，由执行步骤103；
步骤102，完成当前操作；
步骤103、串行两线芯片间总线(I2C)将目标客户数据端的信息以及读写信息传递给控制模块，控制模块通过地址总线、数据总线、读/写控制总线向所有客户端发出读/写要求；
步骤104、相应的客户数据端则根据当前读/写情况向数据总线发送数据或从数据总线接收数据；
步骤105、判断客户数据端是否发出读写请求，如果是，则执行步骤106，如果不是，则结果整个流程；
步骤106、客户数据端m首先将读写请求以及目标端i的信息以及自身的信息通过仲裁模块传递给控制模块(以客户数据端m希望对i发起一次读/写操作为例)；
步骤107、控制模块根据相应的信息向总线上所有的客户端发出读/写请求。
步骤108、相应的客户数据端i则根据当前读/写情况向数据总线发送数据或从数据总线接收数据；最后，结束整个流程。

Claims (6)

1、一种低速总线结构，包括，若干客户数据端、地址总线、数据总线、读控制总线及写控制总线，其特征在于，还包括：
仲裁模块，用于在有多个客户数据端想占用总线时完成仲裁工作，保证只有其中一个获得总线使用权；
控制模块，其根据客户数据端的请求完成对相应客户数据端的读写控制；
所述客户数据端的地址、数据以及读写接口和相应的总线相连，而读写请求端则和仲裁模块相连；仲裁模块从所有客户数据端中选择一路读写请求传递给控制模块；控制模块的地址、数据以及读写接口也和相应的总线相连，控制总线上的状态。
2、根据权利要求1所述的低速总线结构，其特征在于，还包括串行两线芯片间总线(I2C)，所述控制模块与串行两线芯片间总线(I2C)相连接收串行两线芯片间总线(I2C)指令，并根据串行两线芯片间总线(I2C)总线的请求完成对相应客户数据端的读写控制。
3、一种根据权利要求1所述的低速总线结构的数据传输方法，其特征在于，包括：
1)如果客户数据端(m)希望对客户数据端(i)发起一次读/写操作，则客户数据端(m)首先将读写请求以及目标客户数据端(i)的信息以及自身的信息通过仲裁模块传递给控制模块，则控制模块根据相应的信息向总线上所有的客户端发出读/写请求；相应的客户数据端(i)则根据当前读/写情况向数据总线发送数据或从数据总线接收数据；
2)如果有两个或两个以上的客户数据端同时发起读/写请求，则由仲裁模块根据一些预定规则进行仲裁判断，选择其中的一个读/写请求传递给控制模块，其它的客户数据端则失去总线的使用权但可在总线空闲后再次发起读/写请求。
4、根据权利要求3所述的数据传输方法，其特征在于，如果串行两线芯片间总线(I2C)希望对客户数据端发起一次读/写操作，则串行两线芯片间总线(I2C)将目标客户数据端的信息以及读写信息传递给控制模块，控制模块通过地址总线、数据总线、读/写控制总线向所有客户端发出读/写要求；相应的客户数据端则根据当前读/写情况向数据总线发送数据或从数据总线接收数据。
5、根据权利要求4所述的数据传输方法，其特征在于，如果有仲裁模块选出的一路操作请求和串行两线芯片间总线(I2C)指令同时到来，则控制模块首先响应串行两线芯片间总线(I2C)指令。
6、根据权利要求3所述的数据传输方法，其特征在于：所述的预定规则是指如预先设定的优先级。
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