JP3669653B2 - コンピュータ・システム - Google Patents
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Description
【産業上の利用分野】
本発明は、入出力(I/O)バスを備えたコンピュータ・システムに関し、具体的には処理資源およびメモリ資源を共有する複数の入出力装置に係わる。
【0002】
【従来の技術】
ネットワーク・サーバとして機能するコンピュータ・システムでは、ホスト(プロセッサ/メモリ)バスによって相互接続された複数の中央処理装置(CPUまたはプロセッサ)を使用することがますます一般的になっている。このようなシステムでは、システム用のメイン・メモリもホスト・バスに接続されている。I/O装置との通信は、一般に、バス・ブリッジを介してホスト・バスに接続されたI/Oバスを介して行われる。
【0003】
たとえばネットワークまたは大容量記憶装置などの外部入出力システムをコンピュータ・システムに接続するには、一般にI/O装置を使用する。各I/O装置は通常、専用プロセッサとローカル・メモリを備える。ローカル・メモリは、外部I/Oシステムとの間で送受信するデータを一時的に記憶するために使用される。外部I/Oシステム・インタフェースが一般に外部I/Oシステムとローカル・メモリとの間のデータ転送を制御する。専用プロセッサは、ローカル・メモリとI/Oバスとの間のデータ転送を制御するために使用される。
【0004】
正常に機能するためには、バス・ブリッジがホスト・バスとI/Oバスの両方のすべての機能を実現する必要がある。さらに、バス・ブリッジは、パフォーマンス低下を防ぐために、ホスト・バスでのデータ転送を十分な帯域幅で行う必要がある。
【0005】
一部のI/Oバスは、データ・トランザクションがアトミックであることを必要とする。すなわち、アトミック・データ・トランザクション中は、他のトランザクションを「ロック・アウト」する必要がある。このようなI/Oバスとインタフェースするバス・ブリッジは、この機能を実現することができなければならない。しかし、バス・ブリッジがアトミック・トランザクションを実行すると、それによってシステム・パフォーマンスが低下する。
【0006】
【発明が解決しようとする課題】
システム内に、ホスト・バスを介したメモリへのアクセスをめぐってバス・ブリッジと競合する複数のプロセッサがある場合、それによってバス・ブリッジのメイン・メモリへのアクセスが低速になることがあり、したがって、システム入出力に重大なボトルネックが生ずる可能性がある。
【0007】
【課題を解決するための手段】
本発明の実施例によると、入出力プロセッサが、いくつかの入出力インタフェースによって共有される資源を提供するコンピュータ・システムが提供される。本発明は、ホスト・バスと入出力バスの両方を備えるコンピュータ・システムで使用される。ホスト・バスには1つまたは複数のホスト・プロセッサが接続されている。バス・ブリッジによって入出力バスがホスト・バスに接続される。バス・ブリッジは、ホスト・バスと入出力バスの間で情報を転送するために使用される。第1の入出力インタフェースが、第1の外部入出力システムと入出力バスとのインタフェースをとる。第2の入出力インタフェースが、第2の外部入出力システムと入出力バスとのインタフェースをとる。入出力バスにも接続されている入出力プロセッサには、ローカル・メモリに接続された組込みプロセッサが組み込まれている。入出力プロセッサは、第1の入出力インタフェースを介してデータ・トランザクションを制御し、第2の入出力インタフェースを介してデータ・トランザクションを制御する。ローカル・メモリは、第1の入出力インタフェースを介したデータ・トランザクションと、第2の入出力インタフェースを介したデータ・トランザクションのために一時記憶域を提供する。
【0008】
好ましい実施例では、入出力バスに接続された入出力インタフェースを必要とするデータ転送は、ホスト・プロセッサと組込みプロセッサとの間で転送される制御情報によってセット・アップされる。データ転送中は、転送データのための一時記憶域がローカル・メモリによって提供される。
【0009】
本発明の1つの実施例では、コンピュータ・システムのためのホスト・メイン・メモリは、以下のようにセグメント化される。第1のメイン・メモリ・セグメントはホスト・バスに接続されている。第2のメイン・メモリ・セグメントは入出力プロセッサ内のローカル・メモリの一部である。第1のメイン・メモリ・セグメントと第2のメイン・メモリ・セグメントとは、プロセッサには単一の論理メモリ・イメージとして見えるように構成されている。これは、第1のメイン・メモリ・セグメントと第2のメイン・メモリ・セグメントの両方が、オペレーティング・システム・ソフトウェアによって、両方ともメイン・メモリの一部であるかのようにアドレス指定され、管理されるという意味である。オペレーティング・システム・ソフトウェアから見ると、第1のメイン・メモリ・セグメントと第2のメイン・メモリ・セグメントの唯一の相違は、それぞれに割り当てられたアドレスの範囲である。
【0010】
このセグメント化されたメイン・メモリを使用して、コンピュータ・システムのデータ経路が簡素化される。たとえば、第1の入出力インタフェースと第2の入出力インタフェースの間のデータ転送はプロセッサによって制御される。しかし、第1のデータ転送時にデータ自体は第2のメイン・メモリ・セグメントに一時的に記憶される。これによって、バス・ブリッジを介して制御情報が流れるだけでデータ転送が行われる。実際のデータは、第2のメイン・メモリ・セグメントと第1の入出力インタフェースの間と、第2のメイン・メモリ・セグメントと第2の入出力インタフェースの間で、入出力バスでのみ移送される。
【0011】
本発明は、複数の入出力バスがある場合にも使用することができる。たとえば、前述のコンピュータ・システムは、第2の入出力バスと、第2の入出力バスとホスト・バスの間に接続された第2のバス・ブリッジとを備えることができる。第2のバス・ブリッジは、ホスト・バスと第2の入出力バスの間で情報を転送するために使用される。入出力プロセッサは、第1の入出力バスに接続されているほかに、第2の入出力バスにも接続されている。したがって、第1の入出力バスまたは第2の入出力バスに接続されている入出力インタフェースを必要とするデータ転送は、ホスト・プロセッサと組込みプロセッサの間で転送される制御情報によってセット・アップされる。データ転送中、転送データの一時記憶域がローカル・メモリによって提供される。
【0012】
本発明にはいくつかの重要な利点がある。たとえば、別個の入出力プロセッサの使用によって入出力バスに接続する入出力ボードの設計を格段に簡略化することができる。入出力プロセッサによって処理能力とローカル記憶域が提供されるため、その機能をすべての入出力ボードに設ける必要がなくなる。入出力バスに十分な帯域幅があり、入出力プロセッサに十分な処理能力と記憶空間があることを前提とすれば、これによってシステム・パフォーマンスが低下することはない。
【0013】
さらに、前述のようにホスト・メイン・メモリをセグメント化すれば、それによってホスト(プロセッサ)バス上の通信量を大幅に減少させることができる。これは、ホスト・バスが、メイン・メモリへのアクセスをメイン・プロセッサと競合するバス・マスタを備えている場合に特に重要である。マルチプロセッサ環境では競合はさらに激しくなるが、それは追加のCPUからの増加する通信量のためばかりではなく、パフォーマンスを低下させることなくホスト・バス上に配置することができるCPUの数に上限を設けることになるキャッシュ・コヒーレンス・プロトコルにもよる。
【0014】
【実施例】
図1に、バス・ブリッジ14を介してI/O(入出力)バス20に接続されたホスト・バス10を使用する従来のコンピュータ・システムを示す。ホスト・バス10上には、中央処理装置(CPU)11および12、およびメイン・メモリ13が接続されている。システム構成によっては、ホスト・バス10には他のプロセッサまたは装置あるいはその両方も接続することができる。I/Oバス20には様々なI/O(入出力)装置が接続されている。たとえば、I/O装置21を介してネットワーク26がI/Oバス20に接続されている。同様に、I/O装置22を介してシステム大容量記憶装置16がI/Oバス20に接続されている。
【0015】
I/O装置21は、図のように内部バス17に接続されたネットワーク・インタフェース25、ローカル・メモリ24、および組込みプロセッサ23を含む。I/O装置22は、図のように内部バス18に接続された大容量記憶装置インタフェース29、ローカル・メモリ28、および組込みプロセッサ27を含む。
【0016】
図1に示すような、ネットワーク・サーバとして機能する従来の技術のシステムの場合、ネットワーク26からデータを受信するときの典型的なデータ経路は、ネットワーク・インタフェース25を介し、ローカル・メモリ24に一時的に記憶してから、バス・ブリッジ14を介してメイン・メモリ13に移送するという経路である。データの最終的な送り先が大容量記憶装置16の場合、データは次にメイン・メモリ13からバス・ブリッジ14を介して移送され、ローカル・メモリ28に一時的に記憶される。次にデータは大容量記憶装置インタフェース29を介して、大容量記憶装置16に送られる。典型的なファイル/プリント・サーバ環境では、プロセッサ11および12は一般にデータ自体にはアクセスする必要がないことに留意されたい。プロセッサ11および12は、単にデータがどこから来てどこへ行くかを決定する制御構造となるに過ぎない。
【0017】
図2に、本発明の好ましい実施例による、バス・ブリッジ34を介してI/Oバス40に接続されたホスト・バス30を使用するコンピュータ・システムを示す。ホスト・バス30には、中央処理装置(CPU)31および32、およびメイン・メモリ33が接続されている。システム構成によっては、ホスト・バス30にはその他のプロセッサも接続することができる。I/Oバス40には様々なI/O装置が接続されている。たとえば、ネットワーク・インタフェース41を介してネットワーク46がバス40に接続されている。同様に、大容量記憶装置インタフェース42を介してシステム大容量記憶装置47がバス40に接続されている。さらに、I/O(入出力)プロセッサ43がI/Oバス40に接続されている。
【0018】
ホスト・バス30は、たとえば64ビット幅で、たとえばXXPRESSバス標準、P−6バス標準、または他の何らかのホスト・バス標準に従って動作する。CPU31は、たとえばペンティアム(Pentium)・プロセッサ、P−6(Pentium Pro) プロセッサ、またはその他のプロセッサである。ペンティアム・プロセッサ、P−6プロセッサ、およびそれぞれのホスト・バスに関する情報は、米国95050カリフォルニア州サンタクララ、ミッション・カレッジ・ブールバード2200を所在地とするインテル・コーポレイションから入手することができる。
【0019】
CPU32はたとえばペンティアム・プロセッサ、P−6プロセッサ、またはその他の何らかのプロセッサである。メイン・メモリ・セグメント33は、たとえばSIMMを使用して実現され、1024メガバイトまで拡張可能である。
【0020】
I/Oバス40は、たとえば32ビット幅であって、PCI2.1仕様で規定されている周辺装置インタフェース(PCI)バス標準に従って動作する。ネットワーク46は、たとえばIEEE802.3標準で規定されているイーサネット・プロトコルに従って動作する。大容量記憶装置47は、たとえば1つまたは複数の市販ハード・ディスク・ドライブを使用して実現される。メイン・メモリ・セグメント49は、たとえばSIMMを使用して実現され、256メガバイトまで拡張可能である。
【0021】
I/Oプロセッサ43は、組込みプロセッサ44と共有メモリ45を備える。I/Oプロセッサは、I/Oバス40に接続されている他の要素の共有資源として機能する。図2に図示するコンピュータ・システムでは、ネットワーク46からデータを受信したときの典型的なデータ経路は、データをネットワーク・インタフェース41を介し、I/Oバス40を介して送り、共有メモリ45に一時的に記憶するという経路である。データは次にバス・ブリッジ34を介してメイン・メモリ33に移送される。データの最終的な送り先が大容量記憶装置47の場合、データは次にメイン・メモリ33からバス・ブリッジ34を介して移送され、共有メモリ45に一時記憶される。次にデータは大容量記憶装置インタフェース42を介して大容量記憶装置47に送られる。
【0022】
好ましい実施例では、I/Oプロセッサ43がネットワーク・インタフェース41および大容量記憶装置インタフェース42との低水準プログラミング・インタラクションを処理する。たとえば、このような低水準プログラミング・インタラクションには、データ完了、再試行、エラー条件などの場合の割込みの処理が含まれる。低水準プログラミング・インタラクションには、たとえば、ネットワーク・インタフェース41または大容量記憶装置インタフェース42内のレジスタの読み取り、レジスタへの書込み、レジスタ内の状況ビットの検査など、ネットワーク・インタフェース41および大容量記憶装置インタフェース42とのレジスタ・レベルのインタラクションも含まれる。
【0023】
典型的なファイル/プリンタ・サーバ環境では、プロセッサ(CPU)31および32は一般にこのデータ自体にはアクセスする必要がないことに留意されたい。プロセッサ31および32は、単にデータがどこから来てどこへ行くかを決定する制御構造となるにすぎない。
【0024】
したがって、様々な適用例について、バス・ブリッジ34を介してデータを転送しなくても済むように、図2に示すコンピュータ・システムを変更することが望ましい。それによって、ホスト・バス30の帯域が大幅に節約されることになる。そのようなコンピュータ・システムを図3に示す。図3では、メイン・メモリ33がホスト・バス30上のメモリ・セグメント35とI/Oバス40上のメイン・メモリ・セグメント49とによって置き換えられている。たとえば、I/Oプロセッサ43内のメモリの大半をメイン・メモリ・セグメント49として使用する。I/Oプロセッサ内の残りのメモリは、組込みプロセッサ44用のローカル・メモリ45として使用される。
【0025】
たとえば、図3に示すようにメイン・メモリ・アドレス空間50のメモリ・アドレス・セグメント51をメイン・メモリ・セグメント35に割り振る。メイン・メモリ・アドレス空間50のメモリ・アドレス・セグメント52をメイン・メモリ・セグメント49に割り振る。メモリ・アドレス・セグメント51とメモリ・アドレス・セグメント52が連続していることは必要条件ではなく、オペレーティング・システム・ソフトウェアによって両者があたかもメイン・メモリの一部であるかのようにアドレス指定され、管理されることが必要であるに過ぎない。たとえば、メイン・メモリ・アドレス・セグメント51にはアドレス016から2FFFFFFF16までを割り振る。メイン・メモリ・アドレス・セグメント52には、アドレス4000000016から4FFFFFFF16までを割り振る。
【0026】
ホスト・バス30とI/Oバス40は両方とも32ビット・アドレスを使用する。アドレス空間はホスト・バス30でもI/Oバス40でも同じであり、バス・ブリッジ30が行う必要のあるアドレス変換はない。
【0027】
図3に示すコンピュータ・システムは、たとえば、米国98073−9717ワシントン州レドモンド、ノースイースト36ウェイ16011を所在地とするマイクロソフト・コーポレイションから市販されているウィンドウズNT(Windows NT)オペレーティング・システム・ソフトウェア、または米国94601ユタ州プロボ、イースト1700サウス122を所在地とするノベル・インコーポレイテッドから市販されているネットウェア(Netware)オペレーティング・システム・ソフトウェアに従って動作する。UNIXオペレーティング・システム・ソフトウェアなど、他のオペレーティング・システムも使用することができる。メイン・メモリ・セグメント35およびメイン・メモリ・セグメント49は、物理的には別々であるが、単一の論理メモリ・イメージとして構成される。これは、オペレーティング・システム・ソフトウェアを変更することなく行うことができる。したがって、データの格納場所がメイン・メモリ・セグメント35とメイン・メモリ・セグメント49のどちらであるかは、データのメイン・メモリ・アドレスによって判断することができる。
【0028】
メイン・メモリが2つのセグメントに物理的に分割されていることによって、オペレーティング・システム・ソフトウェアに変更を加えることなく、ホスト・バス30上のデータ通信量を減少させることができる。
【0029】
たとえば、ネットワーク・インタフェース41を介したネットワーク46からのデータの受信と大容量記憶装置47へのデータの格納は、通常、2段階で実行される。第1段階では、ネットワーク・インタフェース41を介してネットワーク46からデータを受信し、メイン・メモリに格納する。第2段階では、そのデータをメイン・メモリから大容量記憶装置インタフェース42を介して大容量記憶装置47に転送する。
【0030】
データ転送のセットアップ時には、制御情報がバス・ブリッジ34を通って流れる。たとえば、CPU31とCPU32のいずれ一方がデータ転送をセットアップする。このデータ・セットアップ中、データ転送に関する制御情報がバス・ブリッジ34を通って流れることになる。しかし、データ転送をセットアップするとき、担当プロセッサがメイン・メモリ・セグメント49内のアドレス可能メモリをそのデータ・トランザクションのためのデータの一時記憶域として指定する。
【0031】
ネットワーク46からネットワーク・インタフェース41を介して転送データを受信すると、転送データはメイン・メモリ・セグメント49に格納される。転送データは次にメイン・メモリ・セグメント49から大容量記憶装置インタフェース42を介して大容量記憶装置47に転送される。これでわかるように、このデータ転送のためのメイン・メモリ・セグメント49の使用によってバス・ブリッジ34を通る通信量が減少した。バス・ブリッジ34を通って流れたのは制御情報だけである。データ転送はすべて、I/Oバス40のみを使用して行われた。
【0032】
本発明の1つの大きな利点はオペレーティング・システム・ソフトウェアに変更を加えることなく、パフォーマンスを大幅に向上させることができることであるが、オペレーティング・システムがメイン・メモリの区画化を認識し、データ経路の簡素化と短縮に積極的な役割を果たすように、オペレーティング・システム内のコードを修正することによって、より大きなレベルのパフォーマンス向上を実現することができる。
【0033】
さらに、図3の実施例は単一のI/Oバスを有するシステムで実現された本発明を示しているが、本発明の原理は多くのシステム構成に及ぶ。
【0034】
たとえば図4に、他の好ましい実施例において、バス・ブリッジ104を介してI/Oバス110に接続され、バス・ブリッジ105を介してI/Oバス120にも接続されているホスト・バス100を使用するコンピュータ・システムを示す。ホスト・バス100にはプロセッサ(中央処理装置)101、プロセッサ102、およびメイン・メモリ・セグメント103が接続されている。システム構成によっては、ホスト・バス100には他のプロセッサも接続することができる。I/Oバス110には様々なI/Oインタフェースが接続されている。たとえば、I/Oインタフェース111およびI/Oインタフェース112がI/Oバス110に接続されている。I/Oバス110にはI/Oプロセッサ113も接続されている。同様に、I/Oバス120には様々なI/Oインタフェースが接続されている。たとえば、I/Oインタフェース121およびI/Oインタフェース122がI/Oバス120に接続されている。I/Oプロセッサ113もI/Oバス120に接続されている。
【0035】
I/Oプロセッサ113は組込みプロセッサ124を備える。I/Oプロセッサは、組込みプロセッサ124用のローカル・メモリ125と、メイン・メモリ・セグメント129も備える。メイン・メモリ・セグメント129には、I/Oバス110とI/Oバス120の両方からアクセスすることができる。
【0036】
I/Oインタフェース間でデータ転送を行うときには、制御情報の流れはバス・ブリッジ104およびバス・ブリッジ105を通ってプロセッサ101またはプロセッサ102あるいはその両方に進む。2つのI/Oインタフェース間のデータ転送をセットアップするとき、担当プロセッサであるプロセッサ101または102あるいはその両方が、最終送り先に最も近いメモリ・セグメントにデータが格納されるように調整する。図4のアーキテクチャは、一方のI/Oバスに接続された場所からデータを受信し、他方のI/Oバスに接続された場所に転送する場合に、特に有利である。したがって、I/Oインタフェース122とI/Oインタフェース112の間のデータ転送の場合は、ホスト・バス100でデータを転送する必要がないようにメイン・メモリ・セグメント129を使用する。これによって、バス間通信量、ホスト・バスとI/Oバスの両方の合計待ち時間、およびI/Oインタフェースの機能停止の可能性が減少する。
【0037】
図5は、I/Oプロセッサ113の実施例を示すブロック図である。I/Oプロセッサ113は、ローカル・プロセッサ72、フラッシュ・メモリ73、メモリ制御装置74、ダイナミック・ランダム・アクセス・メモリ(DRAM)75、I/Oブリッジ76、I/Oブリッジ78、UART(Universal Asynchronous Receiver/Transmitter)71、および調停とその他の論理回路77を備え、それらのすべてが図のようにローカル・バス70に接続されている。ローカル・プロセッサ72は、たとえば、米国95050カリフォルニア州サンタクララ、ミッション・カレッジ・ブールバード2200を所在地とするインテル・コーポレイションから市販されているi960JFプロセッサである。ローカル・バス70は32ビット幅で、i960バス標準に従って動作する。フラッシュ・メモリ73は、たとえば256キロバイトであり、プロセッサ72のプログラミング・コードを格納するために使用される。DRAMメモリ75は、たとえば256メガバイトである。前述のように、DRAMメモリ72の一部は、プロセッサ72によってローカル・メモリとして使用され、DRAMメモリ72の一部はホスト・メイン・メモリのセグメントとして使用される。メモリ制御装置74がフラッシュ・メモリ73とDRAMメモリ75に制御信号を供給する。I/Oブリッジ76およびI/Oブリッジ78は、米国94043カリフォルニア州マウンテンビュー、クライドアベニュー625を所在地とするPLXテクノロジーズ・インコーポレイテッドから市販されているi960/PCIブリッジ集積回路を使用して実現される。I/Oブリッジ76からI/Oバスへの接続は線61によって表されている。I/Oブリッジ78からI/Oバスへの接続は線62によって表されている。調停その他の論理回路は、ローカル・バス70へのアクセスを調停する。UART71は、I/Oプロセッサ113のテストとサービスのために使用されるI/Oプロセッサ113への直列接続63を実現する。
【0038】
以上の説明では、単に本発明の例示的な方法と実施例を開示し、説明したに過ぎない。当業者なら、本発明の本質的な特徴から逸脱することなく本発明を他の特定の形態でも実施することができることを理解されよう。したがって、本発明の開示は例示的なものであって本発明の範囲を限定することを意図したものではなく、本発明の範囲は特許請求の範囲に記載されている。
【0039】
以上、本発明の実施例について詳述したが、以下、本発明の各実施態様の例を示す。
【0040】
(実施態様1)
ホスト・バスと、
前記ホスト・バスに結合されたホスト・プロセッサと、
入出力バスと、
前記入出力バスと前記ホスト・バスの間に結合され、前記ホスト・バスと前記入出力バスの間で情報を転送するために使用されるバス・ブリッジと、
前記入出力バスに結合され、第1の外部入出力システムと前記入出力バスの間のインタフェースをとる第1の入出力インタフェースと、
前記入出力バスに結合され、第2の外部入出力システムと前記入出力バスの間のインタフェースをとる第2の入出力インタフェースと、
前記入出力バスに接続された入出力プロセッサとを備え、前記入出力プロセッサはローカル・メモリに結合された組込みプロセッサを有し、前記入出力プロセッサは前記第1の入出力インタフェースを介してデータ・トランザクションを制御し、前記入出力プロセッサは前記第2の入出力インタフェースを介してデータ・トランザクションを制御し、前記ローカル・メモリは前記第1の入出力インタフェースを介したデータ・トランザクションと前記第2の入出力インタフェースを介したデータ・トランザクションのために一時記憶域を提供する、コンピュータ・システム。
【0041】
(実施態様2)
前記第1の入出力インタフェースと前記第2の入出力インタフェースの間の第1のデータ転送が、前記ホスト・プロセッサと前記組込みプロセッサの間で転送される制御情報によってセット・アップされることを特徴とする、実施態様1に記載のコンピュータ・システム。
【0042】
(実施態様3)
第1のデータ転送中に、転送データが前記ローカル・メモリに格納されることを特徴とする、実施態様2に記載のコンピュータ・システム。
【0043】
(実施態様4)
前記コンピュータ・システムのためのメイン・メモリが、
前記ホスト・バスに結合された第1のメイン・メモリ・セグメントと、
前記ローカル・メモリの一部である第2のメイン・メモリ・セグメントとを有し、前記第1のメイン・メモリ・セグメントと前記第2のメイン・メモリ・セグメントとが前記ホスト・プロセッサには単一の論理メモリ・イメージとして見えるように構成されていることを特徴とする、前記コンピュータ・システムのための前記メイン・メモリを有する、実施態様1に記載のコンピュータ・システム。
【0044】
(実施態様5)
前記第1の入出力インタフェースと前記第2の入出力インタフェースの間の第1のデータ転送が、前記ホスト・プロセッサと前記組込みプロセッサの間で転送される制御情報によってセット・アップされることを特徴とする、実施態様4に記載のコンピュータ・システム。
【0045】
(実施態様6)
前記第1のデータ転送中に、転送データが前記ローカル・メモリに格納されることを特徴とする、実施態様2に記載のコンピュータ・システム。
【0046】
(実施態様7)
第2の入出力バスと、
第2の入出力バスと前記ホスト・バスの間に結合され、前記ホスト・バスと前記第2の入出力バスの間で情報を転送するために使用される第2のバス・ブリッジと、
前記第2の入出力バスに結合され、第3の外部入出力システムと前記第2の入出力バスの間のインタフェースをとる第3の入出力インタフェースとを備え、
前記入出力プロセッサが前記第2の入出力バスにも結合され、前記入出力プロセッサは前記第3の入出力インタフェースを介してデータ・トランザクションを制御し、前記ローカル・メモリは前記第3の入出力インタフェースを介したデータ・トランザクションのために一時記憶域を提供することを特徴とする、実施態様1に記載のコンピュータ・システム。
【0047】
(実施態様8)
前記第1の入出力インタフェースと前記第3の入出力インタフェースの間の第1のデータ転送が、前記ホスト・プロセッサと前記組込みプロセッサの間で転送される制御情報によってセット・アップされることを特徴とする、実施態様7に記載のコンピュータ・システム。
【0048】
(実施態様9)
前記第1のデータ転送中に転送データが前記ローカル・メモリに格納されることを特徴とする、実施態様8に記載のコンピュータ・システム。
【0049】
(実施態様10)
前記コンピュータ・システムのためのメイン・メモリが、
前記ホスト・バスに結合された第1のメイン・メモリ・セグメントと、
前記ローカル・メモリの一部である第2のメイン・メモリ・セグメントとを有し、前記前記第1のメイン・メモリ・セグメントと前記第2のメイン・メモリ・セグメントとが前記ホスト・プロセッサには単一の論理メモリ・イメージとして見えるように構成されていることを特徴とする、前記コンピュータ・システムのためのメイン・メモリを備える、実施態様7に記載のコンピュータ・システム。
【0050】
(実施態様11)
前記入出力バスがPCIバス標準に従って動作することを特徴とする、実施態様1に記載のコンピュータ・システム。
【0051】
(実施態様12)
コンピュータ・システムにおいて、入出力バスを介したデータ転送を制御する方法であって、
(a)前記入出力バスに接続された複数の入出力インタフェースのうちの1つと入出力プロセッサ内のローカル・メモリとの間のデータ転送が、前記入出力プロセッサとホスト・バスに接続されたホスト・プロセッサとの間で送信される制御情報によってセット・アップされるようにし、制御情報が前記入出力バスと前記ホスト・バスの間に接続されたバス・ブリッジを通るようにして、前記入出力バスを介して行うすべてのデータ転送を前記入出力プロセッサを使用してセット・アップするステップと、
(b)前記ステップ(a)でセット・アップされた各データ転送中に、前記入出力バスを介して前記複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリの間でデータを転送するステップとを有する方法。
【0052】
(実施態様13)
前記ステップ(a)の前に、
(c)前記ホスト・バスに接続された第1のメイン・メモリ・セグメントと前記ローカル・メモリ内の第2のメイン・メモリ・セグメントを、コンピュータ・システムのオペレーティング・システムには単一の論理メモリ・イメージとして見えるように構成するステップを
有する実施態様12に記載の方法。
【0053】
(実施態様14)
前記ステップ(a)および前記ステップ(b)において前記入出力バスがPCIバス標準に従って動作することを特徴とする、実施態様12に記載のコンピュータ・システム。
【0054】
(実施態様15)
コンピュータ・システムにおいて、第1の入出力バスと第2の入出力バスを介したデータ転送を制御する方法であって、
(a)前記第1の入出力バスに接続された第1の複数の入出力インタフェースのうちの1つと入出力プロセッサ内のローカル・メモリの間のデータ転送が、前記入出力プロセッサとホスト・バスに接続されたホスト・プロセッサとの間で送信される制御情報によってセット・アップされるようにし、制御情報が前記第1の入出力バスと前記ホスト・バスの間に接続されたバス・ブリッジを通るようにして、前記第1の入出力バスを介して行われるすべてのデータ転送を前記入出力プロセッサを使用してセット・アップするステップと、
(b)前記第2の入出力バスに接続された第2の複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリの間のデータ転送が、前記入出力プロセッサと前記ホスト・バスに接続された前記ホスト・プロセッサの間で送信される制御情報によってセット・アップされるようにして、前記第2の入出力バスを介して行われるすべてのデータ転送を入出力プロセッサを使用してセット・アップするステップと、
(c)前記ステップ(a)でセット・アップされた各データ転送中に、前記第1の複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリとの間で前記第1の入出力バスを介してデータを転送するステップと、
(d)前記ステップ(b)でセット・アップされた各データ転送中に、前記第2の複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリとの間で前記第2の入出力バスを介してデータを転送するステップとを有する方法。
【0055】
(実施態様16)
前記ステップ(a)の前に、
(e)前記ホスト・バスに接続された第1のメイン・メモリ・セグメントと前記ローカル・メモリ内の第2のメイン・メモリ・セグメントとがコンピュータ・システムのオペレーティング・システムには単一の論理メモリ・イメージとして見えるように構成するステップを有する、実施態様15に記載の方法。
【0056】
(実施態様17)
前記ステップ(a)ないし(d)において前記第1の入出力バスと前記第2の入出力バスがPCIバス標準に従って動作することを特徴とする、実施態様15に記載のコンピュータ・システム。
【0057】
【発明の効果】
以上のように、本発明を用いると、システム内に、ホスト・バスを介したメモリへのアクセスをめぐってバス・ブリッジと競合する複数のプロセッサがある場合、それによってバス・ブリッジのメイン・メモリへのアクセスが低速になることを、避けることができる。また、本発明により、入出力バスに接続する入出力ボードの設計を格段に簡略化することができ、開発コストの短縮と、製品コストの減少をもたらすことができる。
【図面の簡単な説明】
【図1】従来の技術による、バス・ブリッジを介してホスト・バスに接続され、様々なI/O装置に接続された入出力(I/O)バスを使用するコンピュータ・システムを示す図である。
【図2】本発明の好ましい実施例による、I/Oバス上に共有資源としてプロセッサと共有メモリが配置されたコンピュータ・システムを示す図である。
【図3】本発明の好ましい実施例による、I/Oバス上に共有資源としてプロセッサと共有メモリが配置され、ホスト・メイン・メモリがセグメント化されているコンピュータ・システムを示す図である。
【図4】本発明の好ましい実施例による、2本のI/Oバスの間に共有資源としてプロセッサと共有メモリが配置され、ホスト・メイン・メモリがセグメント化されているコンピュータ・システムを示す図である。
【図5】2本のI/Oバスによって共有される資源を含むI/Oプロセッサのブロック図である。
【符号の説明】
10:ホスト・バス
11、12:中央処理装置
13:メイン・メモリ
14:バス・ブリッジ
16:大容量記憶装置
17、18:内部バス
20:I/Oバス
21、22:I/O装置
23、27:組込みプロセッサ
24、28:ローカル・メモリ
25:ネットワーク・インターフェース
26:ネットワーク
28:ローカル・メモリ
29:大容量記憶装置インターフェース
30:ホスト・バス
31、32:中央処理装置
33:メイン・メモリ
34:バス・ブリッジ
35、49:メイン・メモリ・セグメント
40:I/Oバス
41:ネットワーク・インターフェース
42:大容量記憶装置インターフェース
43:I/Oプロセッサ
44:組込みプロセッサ
45:共有メモリ
46:ネットワーク
47:大容量記憶装置
50:メイン・メモリ・アドレス空間
51、52:メモリ・アドレス・セグメント
70:ローカル・バス
71:UART
72:ローカル・プロセッサ
73:フラッシュ・メモリ
74:メモリ制御装置
75:DRAM
76、78:I/Oブリッジ
77:調停とその他の論理回路
100:ホスト・バス
101、102:プロセッサ
103、129:メイン・メモリ・セグメント
104、105:バス・ブリッジ
110、120:I/Oバス
111、112、121、122:I/Oインターフェース
113:I/Oプロセッサ
124:組込みプロセッサ
125:ローカル・メモリ
Claims (10)
- ホスト・バスと、
前記ホスト・バスに結合されたホスト・プロセッサと、入出力バスと、
前記入出力バスと前記ホスト・バスの間に結合され、前記ホスト・バスと前記入出力バスの間で情報を転送するために使用されるバス・ブリッジと、
前記入出力バスに結合され、第1の外部入出力システムと前記入出力バスの間のインタフェースをとる第1の入出力インタフェースと、
前記入出力バスに結合され、第2の外部入出力システムと前記入出力バスの間のインタフェースをとる第2の入出力インタフェースと、
前記入出力バスに接続された入出力プロセッサとを備え、前記入出力プロセッサはローカル・メモリに結合された組込みプロセッサを有し、前記入出力プロセッサは前記第1の入出力インタフェースを介してデータ・トランザクションを制御し、前記入出力プロセッサは前記第2の入出力インタフェースを介してデータ・トランザクションを制御し、前記ローカル・メモリは前記第1の入出力インタフェースを介したデータ・トランザクションと前記第2の入出力インタフェースを介したデータ・トランザクションのために一時記憶域を提供する、
コンピュータ・システム。 - 前記第1の入出力インタフェースと前記第2の入出力インタフェースの間の第1のデータ転送が、前記ホスト・プロセッサと前記組込みプロセッサの間で転送される制御情報によってセット・アップされること
を特徴とする請求項1に記載のコンピュータ・システム。 - 前記コンピュータ・システムのためのメイン・メモリが、
前記ホスト・バスに結合された第1のメイン・メモリ・セグメントと、
前記ローカル・メモリの一部である第2のメイン・メモリ・セグメントと
を有し、
前記第1のメイン・メモリ・セグメントと前記第2のメイン・メモリ・セグメ ントとが前記ホスト・プロセッサには単一の論理メモリ・イメージとして見えるように構成されていることを特徴とする前記コンピュータ・システムのための前記メイン・メモリ
を有する請求項1に記載のコンピュータ・システム。 - 前記第1の入出力インタフェースと前記第2の入出力インタフェースの間の第1のデータ転送が、前記ホスト・プロセッサと前記組込みプロセッサの間で転送される制御情報によってセット・アップされること
を特徴とする請求項3に記載のコンピュータ・システム。 - 第2の入出力バスと、第2の入出力バスと前記ホスト・バスの間に結合され、前記ホスト・バスと前記第2の入出力バスの間で情報を転送するために使用される第2のバス・ブリッジと、
前記第2の入出力バスに結合され、第3の外部入出力システムと前記第2の入出力バスの間のインタフェースをとる第3の入出力インタフェースと
を備え、
前記入出力プロセッサが前記第2の入出力バスにも結合され、前記入出力プロセッサは前記第3の入出力インタフェースを介してデータ・トランザクションを制御し、前記ローカル・メモリは前記第3の入出力インタフェースを介したデータ・トランザクションのために一時記憶域を提供すること
を特徴とする請求項1に記載のコンピュータ・システム。 - 前記第1の入出力インタフェースと前記第3の入出力インタフェースの間の第1のデータ転送が、前記ホスト・プロセッサと前記組込みプロセッサの間で転送される制御情報によってセット・アップされること
を特徴とする請求項5に記載のコンピュータ・システム。 - 前記コンピュータ・システムのためのメイン・メモリが、
前記ホスト・バスに結合された第1のメイン・メモリ・セグメントと、
前記ローカル・メモリの一部である第2のメイン・メモリ・セグメントと
を有し、
前記前記第1のメイン・メモリ・セグメントと前記第2のメイン・メモリ・セグメントとが前記ホスト・プロセッサには単一の論理メモリ・イメージとして見えるように構成されていることを特徴とする前記コンピュータ・システムのためのメイン・メモリ
を備える請求項5に記載のコンピュータ・システム。 - 前記入出力バスがPCIバス標準に従って動作すること
を特徴とする請求項1に記載のコンピュータ・システム。 - コンピュータ・システムにおいて、入出力バスを介したデータ転送を制御する方法であって、
(a)前記入出力バスに接続された複数の入出力インタフェースのうちの1つと入出力プロセッサ内のローカル・メモリとの間のデータ転送が、前記入出力プロセッサとホスト・バスに接続されたホスト・プロセッサとの間で送信される制御情報によってセット・アップされるようにし、制御情報が前記入出力バスと前記ホスト・バスの間に接続されたバス・ブリッジを通るようにして、前記入出力バスを介して行うすべてのデータ転送を前記入出力プロセッサを使用してセット・アップするステップと、
(b)前記ステップ(a)でセット・アップされた各データ転送中に、前記入出力バスを介して前記複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリの間でデータを転送するステップと
を有する方法。 - コンピュータ・システムにおいて、第1の入出力バスと第2の入出力バスを介したデータ転送を制御する方法であって、
(a)前記第1の入出力バスに接続された第1の複数の入出力インタフェースのうちの1つと入出力プロセッサ内のローカル・メモリの間のデータ転送が、前 記入出力プロセッサとホスト・バスに接続されたホスト・プロセッサとの間で送信される制御情報によってセット・アップされるようにし、制御情報が前記第1の入出力バスと前記ホスト・バスの間に接続されたバス・ブリッジを通るようにして、前記第1の入出力バスを介して行われるすべてのデータ転送を前記入出力プロセッサを使用してセット・アップするステップと、
(b)前記第2の入出力バスに接続された第2の複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリの間のデータ転送が、前記入出力プロセッサと前記ホスト・バスに接続された前記ホスト・プロセッサの間で送信される制御情報によってセット・アップされるようにして、前記第2の入出力バスを介して行われるすべてのデータ転送を入出力プロセッサを使用してセット・アップするステップと、
(c)前記ステップ(a)でセット・アップされた各データ転送中に、前記第1の複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリとの間で前記第1の入出力バスを介してデータを転送するステップと、
(d)前記ステップ(b)でセット・アップされた各データ転送中に、前記第2の複数の入出力インタフェースのうちの1つと前記入出力プロセッサ内の前記ローカル・メモリとの間で前記第2の入出力バスを介してデータを転送するステップと
を有する方法。
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