JPH09146878A - データ処理システム及びデータ処理方法 - Google Patents
データ処理システム及びデータ処理方法Info
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- JPH09146878A JPH09146878A JP8263160A JP26316096A JPH09146878A JP H09146878 A JPH09146878 A JP H09146878A JP 8263160 A JP8263160 A JP 8263160A JP 26316096 A JP26316096 A JP 26316096A JP H09146878 A JPH09146878 A JP H09146878A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G—PHYSICS
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】ホスト・ブリッジ中で多数の混在するトランザ
クションをインバウンドおよびアウトバウンドの両方向
に効率的に扱う。 【解決手段】データ処理システムは、ホスト・プロセッ
サと、多数の周辺装置と、ホスト、周辺装置および他の
ホストもしくは周辺装置をネットワークに接続する一つ
以上のブリッジとを含む。各ブリッジが、一次バス（例
えばシステム・バス）と二次バスとを接続する。ホスト
・ブリッジは、アウトバウンド・データ経路と、インバ
ウンド・データ経路と、制御機構とを含む。アウトバウ
ンド・データ経路は、トランザクションを一次バスから
の受け取り順に記憶する待ち行列バッファと読み出し返
答データおよびアドレス情報を記憶する多数の並列バッ
ファを含む。読み出し要求および書き込み要求が逐次バ
ッファに記憶され、読み出し返答が多数の並列バッファ
に記憶されている。ホスト・ブリッジ中のインバウンド
経路およびアウトバウンド経路はいずれも、両方向への
活動を考慮し、バイパス・トランザクションを許可また
は禁止する状態機械によって制御される。
クションをインバウンドおよびアウトバウンドの両方向
に効率的に扱う。 【解決手段】データ処理システムは、ホスト・プロセッ
サと、多数の周辺装置と、ホスト、周辺装置および他の
ホストもしくは周辺装置をネットワークに接続する一つ
以上のブリッジとを含む。各ブリッジが、一次バス（例
えばシステム・バス）と二次バスとを接続する。ホスト
・ブリッジは、アウトバウンド・データ経路と、インバ
ウンド・データ経路と、制御機構とを含む。アウトバウ
ンド・データ経路は、トランザクションを一次バスから
の受け取り順に記憶する待ち行列バッファと読み出し返
答データおよびアドレス情報を記憶する多数の並列バッ
ファを含む。読み出し要求および書き込み要求が逐次バ
ッファに記憶され、読み出し返答が多数の並列バッファ
に記憶されている。ホスト・ブリッジ中のインバウンド
経路およびアウトバウンド経路はいずれも、両方向への
活動を考慮し、バイパス・トランザクションを許可また
は禁止する状態機械によって制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに関し、より詳細には、ホストと周辺装置との間のイ
ンバウンドおよびアウトバウンドの読み出しおよび転記
された書き込みを効率的に扱うための機構を含むデータ
処理システムに関する。
ムに関し、より詳細には、ホストと周辺装置との間のイ
ンバウンドおよびアウトバウンドの読み出しおよび転記
された書き込みを効率的に扱うための機構を含むデータ
処理システムに関する。
【０００２】
【従来の技術】周辺部品インタコネクト（ＰＣＩ）バス
仕様のようなデータ処理システムに使用するための多く
の標準バス・アーキテクチャは、同じバス・プロトコル
を有する少なくとも二つのバスを接続するバス間ブリッ
ジを横切るトランザクションのための順序づけ規則を含
む。そのようなトランザクションの例は、ホスト・プロ
セッサからアウトバンドに周辺装置に至る読み出し要
求、周辺装置からインバウンドにホスト・プロセッサに
至るデータを含む読み出し返答（読み出し要求に対す
る）または書き込みコマンドがバス間ブリッジ中のバッ
ファに転記されて、ホストが他の処理を進めることを許
可する転記された書き込みである。本明細書中、「転記
された書き込み」とは、開始側のバスにおいて書き込み
が完了し、その書き込みが、行き先バスにおける将来の
完了に備えてホスト・ブリッジ中に転記されているもの
をいう。現在のバス間アーキテクチャは、バス間ブリッ
ジを横切る読み出しトランザクションを完了する前に、
アウトバウンド（ホスト・プロセッサから離れる）およ
びインバウンド（ホスト・プロセッサに向かう）の両方
向の書き込みバッファをフラッシュ消去することを要す
るか、特定のバス間順序づけ規則、例えば相互参照した
特許出願ＡＡ９−９５−０１２に前記し、ＰＣＩバス・
アーキテクチャのＰＣＩローカル・バス仕様バージョン
２．１に述べられたものを定義するかのいずれかであ
る。バッファをフラッシュ消去する必要性は、プロセッ
サの読み出しアクセスを待機させ、ブリッジ・バッファ
中に転記された書き込みがあるならば、そのようなアク
セスが再試行されることにより、使用中のサーバの場合
に性能の問題を生じさせるおそれがある。本明細書中、
「再試行」とは、マスタによってアクセスされている標
的装置がそのアクセスを認識するが、その装置が使用中
であり、トランザクションを停止するということを合図
することに関していう。そして、マスタは後で再びアク
セスを試みる。
仕様のようなデータ処理システムに使用するための多く
の標準バス・アーキテクチャは、同じバス・プロトコル
を有する少なくとも二つのバスを接続するバス間ブリッ
ジを横切るトランザクションのための順序づけ規則を含
む。そのようなトランザクションの例は、ホスト・プロ
セッサからアウトバンドに周辺装置に至る読み出し要
求、周辺装置からインバウンドにホスト・プロセッサに
至るデータを含む読み出し返答（読み出し要求に対す
る）または書き込みコマンドがバス間ブリッジ中のバッ
ファに転記されて、ホストが他の処理を進めることを許
可する転記された書き込みである。本明細書中、「転記
された書き込み」とは、開始側のバスにおいて書き込み
が完了し、その書き込みが、行き先バスにおける将来の
完了に備えてホスト・ブリッジ中に転記されているもの
をいう。現在のバス間アーキテクチャは、バス間ブリッ
ジを横切る読み出しトランザクションを完了する前に、
アウトバウンド（ホスト・プロセッサから離れる）およ
びインバウンド（ホスト・プロセッサに向かう）の両方
向の書き込みバッファをフラッシュ消去することを要す
るか、特定のバス間順序づけ規則、例えば相互参照した
特許出願ＡＡ９−９５−０１２に前記し、ＰＣＩバス・
アーキテクチャのＰＣＩローカル・バス仕様バージョン
２．１に述べられたものを定義するかのいずれかであ
る。バッファをフラッシュ消去する必要性は、プロセッ
サの読み出しアクセスを待機させ、ブリッジ・バッファ
中に転記された書き込みがあるならば、そのようなアク
セスが再試行されることにより、使用中のサーバの場合
に性能の問題を生じさせるおそれがある。本明細書中、
「再試行」とは、マスタによってアクセスされている標
的装置がそのアクセスを認識するが、その装置が使用中
であり、トランザクションを停止するということを合図
することに関していう。そして、マスタは後で再びアク
セスを試みる。
【０００３】一つのＰＣＩバスを別のＰＣＩバスに接続
するバス間ブリッジを、本明細書中、「ＰＣＩ−ＰＣＩ
ブリッジ」と呼ぶ。ＰＣＩ−ＰＣＩブリッジを横切るト
ランザクションのための順序づけ規則が、ＰＣＩローカ
ルバス仕様改訂２．１に包含されている。ホスト・プロ
セッサ、システム・バスまたは他のシステム相互接続を
ＰＣＩバスに接続するブリッジを、本明細書中、「ＰＣ
Ｉホスト・ブリッジ（ＰＨＢ）」または単に「ホスト・
ブリッジ」と呼ぶ。
するバス間ブリッジを、本明細書中、「ＰＣＩ−ＰＣＩ
ブリッジ」と呼ぶ。ＰＣＩ−ＰＣＩブリッジを横切るト
ランザクションのための順序づけ規則が、ＰＣＩローカ
ルバス仕様改訂２．１に包含されている。ホスト・プロ
セッサ、システム・バスまたは他のシステム相互接続を
ＰＣＩバスに接続するブリッジを、本明細書中、「ＰＣ
Ｉホスト・ブリッジ（ＰＨＢ）」または単に「ホスト・
ブリッジ」と呼ぶ。
【０００４】ホスト・ブリッジには、ＰＣＩ−ＰＣＩブ
リッジに要求されるものの他に独自の要件があるが、ま
た、ホスト・ブリッジの場合、ホスト・ブリッジ・イン
タフェースの一次（システム）側の大部分のトランザク
ションのソースがＩ／Ｏ装置よりもホスト・プロセッサ
によって開始されるため、ＰＣＩ−ＰＣＩブリッジと同
じ制約のすべてがあるわけではない。
リッジに要求されるものの他に独自の要件があるが、ま
た、ホスト・ブリッジの場合、ホスト・ブリッジ・イン
タフェースの一次（システム）側の大部分のトランザク
ションのソースがＩ／Ｏ装置よりもホスト・プロセッサ
によって開始されるため、ＰＣＩ−ＰＣＩブリッジと同
じ制約のすべてがあるわけではない。
【０００５】いくつかの従来技術のブリッジ・アーキテ
クチャが、性能を改善し、処理能力の遅延を解消するこ
とを試みている。
クチャが、性能を改善し、処理能力の遅延を解消するこ
とを試みている。
【０００６】従来技術として、ネットワークを相互接続
するマルチポート・ブリッジをもち、データを、読み出
しか書き込みかを問わず、ブリッジ内での一様な扱いに
よって転送することを保証する緩衝部品を含む高性能ブ
リッジのアーキテクチャがある。
するマルチポート・ブリッジをもち、データを、読み出
しか書き込みかを問わず、ブリッジ内での一様な扱いに
よって転送することを保証する緩衝部品を含む高性能ブ
リッジのアーキテクチャがある。
【０００７】この技術は一般にブリッジの性能における
改善に関するが、システムの性能を下げる読み出しトラ
ンザクションを完了する前にバッファをフラッシュ消去
しなければならない問題に取り組んではいない。
改善に関するが、システムの性能を下げる読み出しトラ
ンザクションを完了する前にバッファをフラッシュ消去
しなければならない問題に取り組んではいない。
【０００８】また、他の従来技術においては、多数の独
立バッファ、メモリ・インタフェースおよび中央制御ユ
ニットが接続されている共通のバスにより、メモリ・イ
ンタフェースがソース・ユーザからメッセージを受け、
そのメッセージを選択されたバッファに記憶し、それら
のバッファを連鎖する。制御装置が、それがメモリ・イ
ンタフェースから受けるコマンドに応答して、インバウ
ンド・メッセージ・キューおよびアウトバウンド・メッ
セージ・キューを生成する。
立バッファ、メモリ・インタフェースおよび中央制御ユ
ニットが接続されている共通のバスにより、メモリ・イ
ンタフェースがソース・ユーザからメッセージを受け、
そのメッセージを選択されたバッファに記憶し、それら
のバッファを連鎖する。制御装置が、それがメモリ・イ
ンタフェースから受けるコマンドに応答して、インバウ
ンド・メッセージ・キューおよびアウトバウンド・メッ
セージ・キューを生成する。
【０００９】この技術は、高性能バス・ブリッジ・アー
キテクチャに対して類似点をいくつか有するが、転記さ
れた書き込みのトランザクションに続く読み出しトラン
ザクションを完了する前にバッファをフラッシュ消去す
る必要性の問題に対する解決方法を扱ってもいないし示
唆してもいない。
キテクチャに対して類似点をいくつか有するが、転記さ
れた書き込みのトランザクションに続く読み出しトラン
ザクションを完了する前にバッファをフラッシュ消去す
る必要性の問題に対する解決方法を扱ってもいないし示
唆してもいない。
【００１０】また、他の従来技術には、プロセッサから
周辺装置に情報を読み出し、ネットワーク環境において
ブリッジングを行うための多数のインバウンドおよびア
ウトバウンドのバッファがある。
周辺装置に情報を読み出し、ネットワーク環境において
ブリッジングを行うための多数のインバウンドおよびア
ウトバウンドのバッファがある。
【００１１】この技術は、バッファ・メモリを含むバス
間ブリッジを有しているが、書き込みトランザクション
と読み出しトランザクションとの間でバッファをフラッ
シュ消去する必要性を解消するバス間ブリッジにおける
性能を改善するための機構を有していない。
間ブリッジを有しているが、書き込みトランザクション
と読み出しトランザクションとの間でバッファをフラッ
シュ消去する必要性を解消するバス間ブリッジにおける
性能を改善するための機構を有していない。
【００１２】上述の従来技術のいずれも、書き込み動作
に続く読み出し動作のためにバッファをフラッシュ消去
する必要性を解消する性能の改善を教示してもいないし
示唆してもいない。
に続く読み出し動作のためにバッファをフラッシュ消去
する必要性を解消する性能の改善を教示してもいないし
示唆してもいない。
【００１３】さらに、従来技術は、混在する多数のイン
バウンドおよびアウトバウンドのトランザクションを処
理する問題を適切に扱っていない。加えて、従来技術
は、異なるプロトコルを有するバスどうし、例えばシス
テム・バスとＩ／Ｏバスとをインタフェースさせて、シ
ステム干渉性定義域要件、Ｉ／Ｏバス要件、デッドロッ
ク回避および性能の観点を考慮しながら、トランザクシ
ョン順序づけ要件を合わせなければならないホスト・ブ
リッジ独自の要件に対処していない。
バウンドおよびアウトバウンドのトランザクションを処
理する問題を適切に扱っていない。加えて、従来技術
は、異なるプロトコルを有するバスどうし、例えばシス
テム・バスとＩ／Ｏバスとをインタフェースさせて、シ
ステム干渉性定義域要件、Ｉ／Ｏバス要件、デッドロッ
ク回避および性能の観点を考慮しながら、トランザクシ
ョン順序づけ要件を合わせなければならないホスト・ブ
リッジ独自の要件に対処していない。
【００１４】特に、システム・バスは通常、特定のトラ
ンザクションを、データを要求／提供している装置に対
してタグ付けする能力を有するため、システム・バスを
Ｉ／Ｏバスと相互接続する場合、特定の問題が生じる。
しかし、Ｉ／Ｏバス（特にＰＣＩバス）は、装置に対し
てトランザクションをタグ付けする能力を有さず、アド
レスに基づいてデータにアクセスするだけであり、これ
がデータ・コヒーレンシーに関して問題を引き起こしか
ねない。すなわち、最初の装置が特定のアドレスからデ
ータを要求すると、ブリッジがこの最初の装置に対して
再試行を実施し、それに対し、後でデータを取りに戻っ
てくるように伝えることができる。そして、ブリッジ
は、特定のアドレスからデータを取得し、そのデータを
ブリッジ中のバッファなどに記憶して、第一の装置がそ
のデータを再び要求してくるのを待つ。第一の装置がデ
ータを再び要求してくる前に、第二の装置が他のデータ
をこの特定のアドレスに書き込み、それを読み出そうと
するかもしれない。第一の装置によって要求されるデー
タは今やブリッジ中のバッファの中にあり、通常のバス
間ブリッジは、特定の装置に関してデータをタグ付けす
る能力を有さず、ただ、特定のアドレスからデータが要
求されたことを知るだけであるため、そのデータは第二
の装置に提供される。したがって、異なる装置によって
同じアドレスからデータが要求されるとき、第一の装置
のためのデータが第二の装置に提供されることになるた
め、問題が起きるということが理解されよう。このよう
に、第二の装置が第一の装置からデータを「奪った」こ
とになり、それが誤った結果を招くおそれがある。装置
が、別の装置に向けられた違うデータを取得してしまう
ことを防ぎ、かつ、トランザクションの順序外処理を可
能にするブリッジが必要であることが理解されよう。
ンザクションを、データを要求／提供している装置に対
してタグ付けする能力を有するため、システム・バスを
Ｉ／Ｏバスと相互接続する場合、特定の問題が生じる。
しかし、Ｉ／Ｏバス（特にＰＣＩバス）は、装置に対し
てトランザクションをタグ付けする能力を有さず、アド
レスに基づいてデータにアクセスするだけであり、これ
がデータ・コヒーレンシーに関して問題を引き起こしか
ねない。すなわち、最初の装置が特定のアドレスからデ
ータを要求すると、ブリッジがこの最初の装置に対して
再試行を実施し、それに対し、後でデータを取りに戻っ
てくるように伝えることができる。そして、ブリッジ
は、特定のアドレスからデータを取得し、そのデータを
ブリッジ中のバッファなどに記憶して、第一の装置がそ
のデータを再び要求してくるのを待つ。第一の装置がデ
ータを再び要求してくる前に、第二の装置が他のデータ
をこの特定のアドレスに書き込み、それを読み出そうと
するかもしれない。第一の装置によって要求されるデー
タは今やブリッジ中のバッファの中にあり、通常のバス
間ブリッジは、特定の装置に関してデータをタグ付けす
る能力を有さず、ただ、特定のアドレスからデータが要
求されたことを知るだけであるため、そのデータは第二
の装置に提供される。したがって、異なる装置によって
同じアドレスからデータが要求されるとき、第一の装置
のためのデータが第二の装置に提供されることになるた
め、問題が起きるということが理解されよう。このよう
に、第二の装置が第一の装置からデータを「奪った」こ
とになり、それが誤った結果を招くおそれがある。装置
が、別の装置に向けられた違うデータを取得してしまう
ことを防ぎ、かつ、トランザクションの順序外処理を可
能にするブリッジが必要であることが理解されよう。
【００１５】記憶トランザクションがブリッジの出力バ
ッファ中で保留状態にある同じときに特定のＩ／Ｏ周辺
装置がシステム・メモリに対して直接メモリ・アクセス
（ＤＭＡ）を試みるとき、もう一つの問題が生じる。こ
れは、記憶がＤＭＡ動作の完了を待ち、ＤＭＡトランザ
クションが記憶の終了を待つところのデッドロック状態
を引き起こす。より具体的には、多くのタイプのＩ／Ｏ
バスおよびそれらの対応する周辺装置は「再試行」能力
をもたない。したがって、ある周辺装置がバスにアクセ
スするとき、その装置は、そのトランザクションが完了
するまでバスの制御を維持する。例えば、周辺装置は、
システム・バスに接続されたシステム・メモリからデー
タを要求するかもしれない。この場合、読み出し要求が
ブリッジのトランザクション待ち行列中に配される。続
いて、メモリからの要求されたデータを含む読み出し返
答動作がブリッジに提供される。しかし、その間に、シ
ステム・バスに接続されたプロセッサが記憶動作を実施
して、先にＤＡＭデータをシステム・メモリから要求し
ていた周辺装置にデータを配置してしまうかもしれな
い。この記憶動作がブリッジ待ち行列中のＤＭＡデータ
返答トランザクションよりも先に起こるならば、デッド
ロック状態が起こる。すなわち、周辺装置が、ＤＭＡデ
ータを受けるまで、他の動作を進めることができず、記
憶トランザクションがブリッジ待ち行列中のＤＭＡデー
タ返答トランザクションよりも先に起こるため、要求を
出した周辺装置に向けられる記憶トランザクションは完
了することができない。したがって、このデッドロック
状態を解消し、データ処理システム中で改善されたデー
タ転送動作を可能にするブリッジが必要であることが理
解されよう。
ッファ中で保留状態にある同じときに特定のＩ／Ｏ周辺
装置がシステム・メモリに対して直接メモリ・アクセス
（ＤＭＡ）を試みるとき、もう一つの問題が生じる。こ
れは、記憶がＤＭＡ動作の完了を待ち、ＤＭＡトランザ
クションが記憶の終了を待つところのデッドロック状態
を引き起こす。より具体的には、多くのタイプのＩ／Ｏ
バスおよびそれらの対応する周辺装置は「再試行」能力
をもたない。したがって、ある周辺装置がバスにアクセ
スするとき、その装置は、そのトランザクションが完了
するまでバスの制御を維持する。例えば、周辺装置は、
システム・バスに接続されたシステム・メモリからデー
タを要求するかもしれない。この場合、読み出し要求が
ブリッジのトランザクション待ち行列中に配される。続
いて、メモリからの要求されたデータを含む読み出し返
答動作がブリッジに提供される。しかし、その間に、シ
ステム・バスに接続されたプロセッサが記憶動作を実施
して、先にＤＡＭデータをシステム・メモリから要求し
ていた周辺装置にデータを配置してしまうかもしれな
い。この記憶動作がブリッジ待ち行列中のＤＭＡデータ
返答トランザクションよりも先に起こるならば、デッド
ロック状態が起こる。すなわち、周辺装置が、ＤＭＡデ
ータを受けるまで、他の動作を進めることができず、記
憶トランザクションがブリッジ待ち行列中のＤＭＡデー
タ返答トランザクションよりも先に起こるため、要求を
出した周辺装置に向けられる記憶トランザクションは完
了することができない。したがって、このデッドロック
状態を解消し、データ処理システム中で改善されたデー
タ転送動作を可能にするブリッジが必要であることが理
解されよう。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、システムの高い性能水準を維持しながらも、読
み出し要求、読み出し返答、Ｉ／Ｏ書き込みおよび転記
されたメモリ書き込みを効率的な方法で制御し、適切な
ホスト・ブリッジ・トランザクション順序づけを提供
し、デッドロックを回避するための制御機構を有して、
ホスト・ブリッジ中で多数の混在するトランザクション
をインバウンドおよびアウトバウンドの両方向に効率的
に扱うことにある。
目的は、システムの高い性能水準を維持しながらも、読
み出し要求、読み出し返答、Ｉ／Ｏ書き込みおよび転記
されたメモリ書き込みを効率的な方法で制御し、適切な
ホスト・ブリッジ・トランザクション順序づけを提供
し、デッドロックを回避するための制御機構を有して、
ホスト・ブリッジ中で多数の混在するトランザクション
をインバウンドおよびアウトバウンドの両方向に効率的
に扱うことにある。
【００１７】
【課題を解決するための手段】したがって、データ処理
システムは、ホスト・プロセッサと、多数の周辺装置
と、一つ以上のホスト・プロセッサ、周辺装置および相
互接続された周辺装置をもつ他のホスト・プロセッサを
ネットワークにおけるように接続することができる一つ
以上のブリッジとを含む。ホスト・ブリッジが、一次バ
ス（例えばシステム・バス）と二次バス（例えばＰＣＩ
バスのようなＩ／Ｏバス）とを接続する。ここで、理解
しやすいよう、一次バスを、アウトバウンド・トランザ
クションのソースおよびインバウンド・トランザクショ
ンの行き先とみなし、二次バスを、アウトバンド・トラ
ンザクションの行き先およびインバウンド・トランザク
ションのソースとみなす。具現態様に依存して、一次バ
ス上の種々のトランザクションが二次バス上の他のトラ
ンザクションと同時に起こることもあるし起こらないこ
ともある。各ホスト・ブリッジは、アウトバウンド・デ
ータ経路と、インバウンド・データ経路と、制御機構と
を含む。アウトバウンド・データ経路は、トランザクシ
ョンを一次バスからの受け取り順（または他の順序）に
記憶するための待ち行列バッファであって、待ち行列バ
ッファ中の要求が、読み出し要求と書き込み要求との間
で混在していてもよいところの待ち行列バッファを含
み、また、読み出し返答データおよびアドレス情報を記
憶するための多数の他のバッファを含む。
システムは、ホスト・プロセッサと、多数の周辺装置
と、一つ以上のホスト・プロセッサ、周辺装置および相
互接続された周辺装置をもつ他のホスト・プロセッサを
ネットワークにおけるように接続することができる一つ
以上のブリッジとを含む。ホスト・ブリッジが、一次バ
ス（例えばシステム・バス）と二次バス（例えばＰＣＩ
バスのようなＩ／Ｏバス）とを接続する。ここで、理解
しやすいよう、一次バスを、アウトバウンド・トランザ
クションのソースおよびインバウンド・トランザクショ
ンの行き先とみなし、二次バスを、アウトバンド・トラ
ンザクションの行き先およびインバウンド・トランザク
ションのソースとみなす。具現態様に依存して、一次バ
ス上の種々のトランザクションが二次バス上の他のトラ
ンザクションと同時に起こることもあるし起こらないこ
ともある。各ホスト・ブリッジは、アウトバウンド・デ
ータ経路と、インバウンド・データ経路と、制御機構と
を含む。アウトバウンド・データ経路は、トランザクシ
ョンを一次バスからの受け取り順（または他の順序）に
記憶するための待ち行列バッファであって、待ち行列バ
ッファ中の要求が、読み出し要求と書き込み要求との間
で混在していてもよいところの待ち行列バッファを含
み、また、読み出し返答データおよびアドレス情報を記
憶するための多数の他のバッファを含む。
【００１８】インバウンド経路はアウトバウンド経路と
鏡像的に対照するものであり、読み出し要求および書き
込み要求がトランザクション・バッファに記憶され、読
み出し返答が多数の他のバッファに記憶される。ホスト
・ブリッジ中のインバウンド経路およびアウトバウンド
経路はいずれも、両方向への活動を考慮し、バイパス・
トランザクションを許可または禁止する状態機械によっ
て制御される。本明細書中、「バイパス」とは、あるト
ランザクションがその後続のトランザクションよりも先
に待ち行列に加わったとしても、先行のトランザクショ
ンの前に後続のトランザクションを処理することが許可
されることをいう。
鏡像的に対照するものであり、読み出し要求および書き
込み要求がトランザクション・バッファに記憶され、読
み出し返答が多数の他のバッファに記憶される。ホスト
・ブリッジ中のインバウンド経路およびアウトバウンド
経路はいずれも、両方向への活動を考慮し、バイパス・
トランザクションを許可または禁止する状態機械によっ
て制御される。本明細書中、「バイパス」とは、あるト
ランザクションがその後続のトランザクションよりも先
に待ち行列に加わったとしても、先行のトランザクショ
ンの前に後続のトランザクションを処理することが許可
されることをいう。
【００１９】本発明の特徴は、インバウンドおよびアウ
トバウンドのトランザクション要求を、所定の状態機械
の制御の下で、特定のタイプのトランザクションおよび
定義された順序づけ規則に基づき、順次または非順次の
いずれにも扱うことができることにある。
トバウンドのトランザクション要求を、所定の状態機械
の制御の下で、特定のタイプのトランザクションおよび
定義された順序づけ規則に基づき、順次または非順次の
いずれにも扱うことができることにある。
【００２０】本発明のもう一つの特徴は、バッファをフ
ラッシュ消去することなく読み出しトランザクションが
書き込みトランザクションの後に続くことを許可する機
構により、ホスト・ブリッジ中のインバウンドおよびア
ウトバウンドのトランザクションを効率的に扱うことが
できることにある。
ラッシュ消去することなく読み出しトランザクションが
書き込みトランザクションの後に続くことを許可する機
構により、ホスト・ブリッジ中のインバウンドおよびア
ウトバウンドのトランザクションを効率的に扱うことが
できることにある。
【００２１】本発明のもう一つの特徴は、種々のトラン
ザクションがホスト・ブリッジを横切るとき、それらの
トランザクションに関して適切なデータ整合性が維持さ
れることにある。
ザクションがホスト・ブリッジを横切るとき、それらの
トランザクションに関して適切なデータ整合性が維持さ
れることにある。
【００２２】他のトランザクション、例えば読み出し要
求は、開始側のバス上で完了する前に行き先バス上で完
了して（データが取り出されて）いなければならない。
例えば、ホスト・プロセッサは、Ｉ／Ｏバス上の周辺装
置からデータを要求するかもしれない。そのデータは、
トランザクションが完了したとみなされる前に、行き先
バス上の周辺装置から取り出され、ホスト・ブリッジを
介して開始側のバス上のホスト・プロセッサに提供され
なければならない。本発明を特徴を用いると、転記され
た書き込みをフラッシュ消去することなく、トランザク
ション、例えば読み出しアクセスの処理を進めることが
できる。
求は、開始側のバス上で完了する前に行き先バス上で完
了して（データが取り出されて）いなければならない。
例えば、ホスト・プロセッサは、Ｉ／Ｏバス上の周辺装
置からデータを要求するかもしれない。そのデータは、
トランザクションが完了したとみなされる前に、行き先
バス上の周辺装置から取り出され、ホスト・ブリッジを
介して開始側のバス上のホスト・プロセッサに提供され
なければならない。本発明を特徴を用いると、転記され
た書き込みをフラッシュ消去することなく、トランザク
ション、例えば読み出しアクセスの処理を進めることが
できる。
【００２３】本明細書中、「転記された読み出し」と
は、標的装置がアクセスを認識し、それが使用中であ
り、再試行制御信号によってアクセスを終了することを
合図するものをいう。マスタ（要求側の装置）は後で再
びアクセスを試みる。そして、本発明のホスト・ブリッ
ジが後続の処理に備えて読み出し要求を転記して、マス
タが後で再びアクセスを試みるとき、読み出されたデー
タを利用可能にできるようにする。ホスト・ブリッジが
要求されたデータを取得する前にマスタが再び試行する
ならば、ブリッジは再び再試行を合図するが、アクセス
要求の第二のコピーを緩衝記憶しない。ホスト・ブリッ
ジの場合、プロセッサからの読み出し要求がタグ付けさ
れてもよく、プロセッサが再試行されることを要しな
い。
は、標的装置がアクセスを認識し、それが使用中であ
り、再試行制御信号によってアクセスを終了することを
合図するものをいう。マスタ（要求側の装置）は後で再
びアクセスを試みる。そして、本発明のホスト・ブリッ
ジが後続の処理に備えて読み出し要求を転記して、マス
タが後で再びアクセスを試みるとき、読み出されたデー
タを利用可能にできるようにする。ホスト・ブリッジが
要求されたデータを取得する前にマスタが再び試行する
ならば、ブリッジは再び再試行を合図するが、アクセス
要求の第二のコピーを緩衝記憶しない。ホスト・ブリッ
ジの場合、プロセッサからの読み出し要求がタグ付けさ
れてもよく、プロセッサが再試行されることを要しな
い。
【００２４】本発明のもう一つの特徴は、一般に、性能
の改善および具現化しやすさのため、ロード動作（ホス
ト・プロセッサに対する読み出し動作）経路および記憶
（ホスト・プロセッサに対する書き込み動作）が、周辺
装置とシステム・メモリとの間の直接メモリ・アクセス
（ＤＭＡ）経路から独立していることにある。ロードお
よび記憶動作は、ロードがホスト・プロセッサへのデー
タのロードを生じさせ、記憶がホスト・プロセッサから
周辺装置へのデータの記憶を生じさせるというトランザ
クションの流れを考慮していることに注目すべきであ
る。
の改善および具現化しやすさのため、ロード動作（ホス
ト・プロセッサに対する読み出し動作）経路および記憶
（ホスト・プロセッサに対する書き込み動作）が、周辺
装置とシステム・メモリとの間の直接メモリ・アクセス
（ＤＭＡ）経路から独立していることにある。ロードお
よび記憶動作は、ロードがホスト・プロセッサへのデー
タのロードを生じさせ、記憶がホスト・プロセッサから
周辺装置へのデータの記憶を生じさせるというトランザ
クションの流れを考慮していることに注目すべきであ
る。
【００２５】本発明のさらに別の特徴は、ホスト・ブリ
ッジの周辺メモリ空間または周辺Ｉ／Ｏ空間（Ｉ／Ｏ出
力バッファ）のいずれかへのロード要求が、同じホスト
・ブリッジの周辺メモリ空間（メモリ出力バッファ）ま
たは周辺Ｉ／Ｏ空間のいずれかへの先行のロードの前に
は、両方のロードが同じアドレスに向かう場合、絶対に
Ｉ／Ｏバスに通されてはならないということにある。ア
ドレスが異なるとき、これは性能の改善を可能にする
（通過を許す）が、一方または両方のプロセッサがその
同じアドレスに書き込むとき、一方のプロセッサがもう
一方のプロセッサのデータを奪う（すなわち無効データ
を得る）問題を回避する。
ッジの周辺メモリ空間または周辺Ｉ／Ｏ空間（Ｉ／Ｏ出
力バッファ）のいずれかへのロード要求が、同じホスト
・ブリッジの周辺メモリ空間（メモリ出力バッファ）ま
たは周辺Ｉ／Ｏ空間のいずれかへの先行のロードの前に
は、両方のロードが同じアドレスに向かう場合、絶対に
Ｉ／Ｏバスに通されてはならないということにある。ア
ドレスが異なるとき、これは性能の改善を可能にする
（通過を許す）が、一方または両方のプロセッサがその
同じアドレスに書き込むとき、一方のプロセッサがもう
一方のプロセッサのデータを奪う（すなわち無効データ
を得る）問題を回避する。
【００２６】本発明のもう一つの特徴は、デッドロック
を回避するため、ＤＭＡ読み出し返答データが、ホスト
・ブリッジ中に緩衝記憶された先行のロードおよび記憶
トランザクションをバイパスすることを許可されること
にある。これは、バス間ブリッジの場合とは異なる要件
であり、性能を改善するためにホスト・ブリッジとＰＣ
Ｉバスとの間の適切な相互作用のために求められる。
を回避するため、ＤＭＡ読み出し返答データが、ホスト
・ブリッジ中に緩衝記憶された先行のロードおよび記憶
トランザクションをバイパスすることを許可されること
にある。これは、バス間ブリッジの場合とは異なる要件
であり、性能を改善するためにホスト・ブリッジとＰＣ
Ｉバスとの間の適切な相互作用のために求められる。
【００２７】本発明のさらに別の特徴は、ホスト・ブリ
ッジの周辺メモリ空間または周辺Ｉ／Ｏ空間のいずれか
へのロードまたは記憶が、同じホスト・ブリッジの周辺
メモリ空間または周辺Ｉ／Ｏ空間のいずれかへの先行の
記憶の前には、絶対にＩ／Ｏバスに通されてはならない
ということにある。すなわち、一つのホスト・ブリッジ
によって生成された、Ｉ／Ｏバスに対する多数の記憶
は、順序どおり維持されなければならず、ロードが記憶
をバイパスしてはならない。
ッジの周辺メモリ空間または周辺Ｉ／Ｏ空間のいずれか
へのロードまたは記憶が、同じホスト・ブリッジの周辺
メモリ空間または周辺Ｉ／Ｏ空間のいずれかへの先行の
記憶の前には、絶対にＩ／Ｏバスに通されてはならない
ということにある。すなわち、一つのホスト・ブリッジ
によって生成された、Ｉ／Ｏバスに対する多数の記憶
は、順序どおり維持されなければならず、ロードが記憶
をバイパスしてはならない。
【００２８】これらの技術は、同様に書き込みおよび読
み出しトランザクションを転記するホスト・ブリッジ、
一般にはバス間ブリッジに応用することができる。
み出しトランザクションを転記するホスト・ブリッジ、
一般にはバス間ブリッジに応用することができる。
【００２９】前記の説明は、以下に記す本発明の詳細な
説明をよりよく理解することができるよう、本発明の特
徴および技術的利点を概説したものである。以下、本発
明の請求の範囲の主題を構成する本発明のさらなる特徴
および利点を記載する。
説明をよりよく理解することができるよう、本発明の特
徴および技術的利点を概説したものである。以下、本発
明の請求の範囲の主題を構成する本発明のさらなる特徴
および利点を記載する。
【００３０】
【発明の実施の形態】まず、図１を参照しながら、本発
明を具現化するデータ処理システムを説明する。
明を具現化するデータ処理システムを説明する。
【００３１】システム１０は、第一のバス１４、例えば
マルチプロセッサシステムによって使用することができ
るシステム・バス（例えばＩＢＭ社から販売されている
６ＸＸバス）に接続された少なくとも一つのホスト・プ
ロセッサ１２を含む。また、図１に点線で示す他のプロ
セッサ１２がバス１４に接続されていてもよい。
マルチプロセッサシステムによって使用することができ
るシステム・バス（例えばＩＢＭ社から販売されている
６ＸＸバス）に接続された少なくとも一つのホスト・プ
ロセッサ１２を含む。また、図１に点線で示す他のプロ
セッサ１２がバス１４に接続されていてもよい。
【００３２】同様に、システム・バス１４には、第一の
バス１４と第二のバス１６とを接続するホスト・ブリッ
ジ２０ａが接続されている。また、システム・メモリ１
５がシステム・バス１４に接続されている。他の装置３
０、４０が同様にバス１６に接続されていてもよい。非
限定的な一例として、装置４０は、ＰＣＩバス（例えば
バス１６）を別のＩ／Ｏバス１７、例えばＩＢＭ社から
市販されているMicrochannelバス（MicrochannelはＩＢ
Ｍ社の商標である）に接続するための別のブリッジ・チ
ップであってもよい。また、Microchannel（ＭＣ）周辺
装置１９が図示のとおりＭＣバス１７に接続されてい
る。したがって、ＭＣデバイスは、ＰＣＩ−ＭＣブリッ
ジ４０およびホスト・ブリッジ２０ａを介してホスト・
システム上の部品、例えばメモリ１５、プロセッサ１２
などと通信することができる。本明細書にはＭＣを例と
して使用するが、本発明の範囲は、他のタイプのブリッ
ジ・チップ４０および周辺装置１９をＩ／Ｏバス、例え
ばＩＳＡ、ＥＳＡ、ＶＭＥなどとともに使用することを
も考慮していることを記すべきである。さらには、別の
ブリッジ２０がバス１６および第三のバス１８に接続さ
れている。同様に、バス１８には、多数のステーション
または周辺装置２２ａ、２２ｂ、２２ｃおよび２２ｄが
接続されていてもよい。好ましい実施態様においては、
ブリッジ２０は、同一のプロトコルを有するバスどう
し、すなわち、いずれもＰＣＩバスであるバス１６と１
８とを接続するバス間ブリッジである。ブリッジ２０お
よび２０ａ以外、図１に関して上記に参照した各要素は
すべて当該技術において周知であり、本明細書でさらに
詳細に説明する必要はない。
バス１４と第二のバス１６とを接続するホスト・ブリッ
ジ２０ａが接続されている。また、システム・メモリ１
５がシステム・バス１４に接続されている。他の装置３
０、４０が同様にバス１６に接続されていてもよい。非
限定的な一例として、装置４０は、ＰＣＩバス（例えば
バス１６）を別のＩ／Ｏバス１７、例えばＩＢＭ社から
市販されているMicrochannelバス（MicrochannelはＩＢ
Ｍ社の商標である）に接続するための別のブリッジ・チ
ップであってもよい。また、Microchannel（ＭＣ）周辺
装置１９が図示のとおりＭＣバス１７に接続されてい
る。したがって、ＭＣデバイスは、ＰＣＩ−ＭＣブリッ
ジ４０およびホスト・ブリッジ２０ａを介してホスト・
システム上の部品、例えばメモリ１５、プロセッサ１２
などと通信することができる。本明細書にはＭＣを例と
して使用するが、本発明の範囲は、他のタイプのブリッ
ジ・チップ４０および周辺装置１９をＩ／Ｏバス、例え
ばＩＳＡ、ＥＳＡ、ＶＭＥなどとともに使用することを
も考慮していることを記すべきである。さらには、別の
ブリッジ２０がバス１６および第三のバス１８に接続さ
れている。同様に、バス１８には、多数のステーション
または周辺装置２２ａ、２２ｂ、２２ｃおよび２２ｄが
接続されていてもよい。好ましい実施態様においては、
ブリッジ２０は、同一のプロトコルを有するバスどう
し、すなわち、いずれもＰＣＩバスであるバス１６と１
８とを接続するバス間ブリッジである。ブリッジ２０お
よび２０ａ以外、図１に関して上記に参照した各要素は
すべて当該技術において周知であり、本明細書でさらに
詳細に説明する必要はない。
【００３３】本発明の範囲を決して限定することなく、
一例として、バス１６および１８はそれぞれ工業規格と
なったＰＣＩバスであってもよい。
一例として、バス１６および１８はそれぞれ工業規格と
なったＰＣＩバスであってもよい。
【００３４】次に、図２を参照しながら、ホスト・ブリ
ッジ２０ａをさらに詳細に説明する。本発明の好ましい
実施態様の説明に使用する際、「アウトバウンド」と
は、プロセッサ１２から離れるトランザクションに関し
ていい、「インバウンド」とは、プロセッサ１２に向か
うトランザクションに関していう。
ッジ２０ａをさらに詳細に説明する。本発明の好ましい
実施態様の説明に使用する際、「アウトバウンド」と
は、プロセッサ１２から離れるトランザクションに関し
ていい、「インバウンド」とは、プロセッサ１２に向か
うトランザクションに関していう。
【００３５】ブリッジ２０ａは、二つのデータ経路、す
なわちアウトバウンド経路２０２およびインバウンド経
路２０４を有している。すべてのトランザクションは、
インバウンドおよびアウトバウンドとも、状態機械２０
６によって制御される。
なわちアウトバウンド経路２０２およびインバウンド経
路２０４を有している。すべてのトランザクションは、
インバウンドおよびアウトバウンドとも、状態機械２０
６によって制御される。
【００３６】アウトバウンド・トランザクションがトラ
ンザクション・ルータ２０８によって受け取られると、
トランザクション・フォーマットが審査されて、トラン
ザクションが、読み出し要求（データの要求）、読み出
し返答（データを提供する読み出し要求に対する応答）
または書き込み要求（データを特定の装置に配置する要
求）のいずれであるかが判定される。
ンザクション・ルータ２０８によって受け取られると、
トランザクション・フォーマットが審査されて、トラン
ザクションが、読み出し要求（データの要求）、読み出
し返答（データを提供する読み出し要求に対する応答）
または書き込み要求（データを特定の装置に配置する要
求）のいずれであるかが判定される。
【００３７】読み出し要求は、アドレスおよび制御情報
のフォーマットを有している。読み出し返答は、アドレ
スと、制御情報と、すでに要求され、今や要求元に送ら
れようとしているデータとを含むフォーマットを有して
いる。
のフォーマットを有している。読み出し返答は、アドレ
スと、制御情報と、すでに要求され、今や要求元に送ら
れようとしているデータとを含むフォーマットを有して
いる。
【００３８】書き込みトランザクション、例えば転記さ
れたメモリ書き込み（ＰＭＷ）またはＩ／Ｏ書き込み
（Ｉ／Ｏ ＷＲ）は、アドレスと、制御情報と、選択さ
れたアドレスに書き込まれるデータとを含む。
れたメモリ書き込み（ＰＭＷ）またはＩ／Ｏ書き込み
（Ｉ／Ｏ ＷＲ）は、アドレスと、制御情報と、選択さ
れたアドレスに書き込まれるデータとを含む。
【００３９】例えば、現在トランザクション・ルータ２
０８中で活動中であるトランザクションが読み出し要求
であると仮定すると、そのトランザクションは、多数の
直列バッファ２１０、２１２、２１４の一つに転送され
る。直列バッファ・エントリ２１０、２１２、２１４
は、ブリッジ２０ａ中に保留中であると予想されるトラ
ンザクションのスタックを扱うのに十分な長さであれ
ば、いかなる適当な数のバッファ・エントリであっても
よい。また、トランザクションが書き込みトランザクシ
ョン、例えばＩ／Ｏ書き込みまたは転記されたメモリ書
き込みであるならば、そのトランザクションは、直列バ
ッファ２１０、２１２、２１４の一つに転送される。
０８中で活動中であるトランザクションが読み出し要求
であると仮定すると、そのトランザクションは、多数の
直列バッファ２１０、２１２、２１４の一つに転送され
る。直列バッファ・エントリ２１０、２１２、２１４
は、ブリッジ２０ａ中に保留中であると予想されるトラ
ンザクションのスタックを扱うのに十分な長さであれ
ば、いかなる適当な数のバッファ・エントリであっても
よい。また、トランザクションが書き込みトランザクシ
ョン、例えばＩ／Ｏ書き込みまたは転記されたメモリ書
き込みであるならば、そのトランザクションは、直列バ
ッファ２１０、２１２、２１４の一つに転送される。
【００４０】トランザクション・ルータ２０８中に保留
中であるトランザクションが読み出し返答（ＲＲＰ）で
あるならば、その読み出し返答トランザクションは、並
列バッファ・エントリ２１６、２１８の一つに伝送され
る。
中であるトランザクションが読み出し返答（ＲＲＰ）で
あるならば、その読み出し返答トランザクションは、並
列バッファ・エントリ２１６、２１８の一つに伝送され
る。
【００４１】いかなるときにも、トランザクション選択
回路２２０によって選択され、二次バスに通されるトラ
ンザクションは、状態機械２０６によって制御される。
これが、例えば、直列バッファ２１０、２１２もしくは
２１４中に記憶されたトランザクションまたは並列バッ
ファ２１６、２１８中に記憶された読み出し返答トラン
ザクションに対する順序外アクセスを可能にする。
回路２２０によって選択され、二次バスに通されるトラ
ンザクションは、状態機械２０６によって制御される。
これが、例えば、直列バッファ２１０、２１２もしくは
２１４中に記憶されたトランザクションまたは並列バッ
ファ２１６、２１８中に記憶された読み出し返答トラン
ザクションに対する順序外アクセスを可能にする。
【００４２】インバウンド経路２０４は、各要素が逆の
順序に接続されていることを除き、アウトバウンド経路
２０２と同じ要素を含む。すなわち、トランザクション
・ルータ２２２が二次バス１６に接続されている（図１
を参照）。アウトバウンド・トランザクション・ルータ
２０８を参照しながら上記に説明したように、インバウ
ンド・トランザクション・ルータ２２２は、状態機械２
０６によって制御される。各トランザクションは、読み
出し要求（ＲＲＱ）および書き込みトランザクション
（Ｉ／Ｏ書き込みおよびＰＭＷ）の場合には、直列イン
バウンド・バッファ２２４、２２６および２２８の一つ
に経路指定される。読み出し返答トランザクションは、
並列バッファ２３２、２３４に伝送される。インバウン
ド選択回路２３０が、状態機械２０６の制御の下で、直
列バッファ２２４、２２６もしくは２２８または並列バ
ッファ２３２もしくは２３４のいずれかからのトランザ
クションの伝送を制御する。
順序に接続されていることを除き、アウトバウンド経路
２０２と同じ要素を含む。すなわち、トランザクション
・ルータ２２２が二次バス１６に接続されている（図１
を参照）。アウトバウンド・トランザクション・ルータ
２０８を参照しながら上記に説明したように、インバウ
ンド・トランザクション・ルータ２２２は、状態機械２
０６によって制御される。各トランザクションは、読み
出し要求（ＲＲＱ）および書き込みトランザクション
（Ｉ／Ｏ書き込みおよびＰＭＷ）の場合には、直列イン
バウンド・バッファ２２４、２２６および２２８の一つ
に経路指定される。読み出し返答トランザクションは、
並列バッファ２３２、２３４に伝送される。インバウン
ド選択回路２３０が、状態機械２０６の制御の下で、直
列バッファ２２４、２２６もしくは２２８または並列バ
ッファ２３２もしくは２３４のいずれかからのトランザ
クションの伝送を制御する。
【００４３】状態機械２０６は、図３および４に示す状
態機械論理表によって定義されるプロトコルの下で動作
して、アウトバウンドまたはインバウンドのいずれかま
たは両方に流れる多数のトランザクションを制御する。
態機械論理表によって定義されるプロトコルの下で動作
して、アウトバウンドまたはインバウンドのいずれかま
たは両方に流れる多数のトランザクションを制御する。
【００４４】次に、図３および４を参照しながら、状態
機械２０６を制御する論理表を説明する。図３の論理表
の頂部にかけては、アウトバウンド・トランザクション
を表す、便宜上「第一のトランザクション」と呼ぶトラ
ンザクションが並んでいる。図３の論理表の左側に沿っ
ては、便宜上「第二のトランザクション」と呼ぶアウト
バウンド・トランザクションが並んでいる。同様に、図
４の論理表の頂部にかけては、インバウンド・トランザ
クションを表す、便宜上「第一のトランザクション」と
呼ぶトランザクションが並んでいる。図４の論理表の左
側に沿っては、便宜上「第二のトランザクション」と呼
ぶインバウンド・トランザクションが並んでいる。
機械２０６を制御する論理表を説明する。図３の論理表
の頂部にかけては、アウトバウンド・トランザクション
を表す、便宜上「第一のトランザクション」と呼ぶトラ
ンザクションが並んでいる。図３の論理表の左側に沿っ
ては、便宜上「第二のトランザクション」と呼ぶアウト
バウンド・トランザクションが並んでいる。同様に、図
４の論理表の頂部にかけては、インバウンド・トランザ
クションを表す、便宜上「第一のトランザクション」と
呼ぶトランザクションが並んでいる。図４の論理表の左
側に沿っては、便宜上「第二のトランザクション」と呼
ぶインバウンド・トランザクションが並んでいる。
【００４５】図３および４の表の項目に関して、「０」
項目は、後続の（第二の）トランザクションをして先行
の（第一の）トランザクションをバイパスさせてはなら
ないことを意味する。「１」項目は、後続のトランザク
ションをブリッジに入らせて、必要ならば、トランザク
ションを進行させるため、先行のトランザクションをバ
イパスさせなければならず、さもなければ、デッドロッ
クが起こりうることを意味する。「０／１」項目は、後
続のトランザクションをして先行のトランザクションを
バイパスさせてもよいが、そうする必要もないことを意
味する（順序づけ要件はない。つまり、どちらでもよ
く、性能および具現化コストの考慮に基づき、具現態様
特定的であることができる）。すなわち、特定の状況ま
たは具現態様に依存して、「０／１」は、ある場合には
バイパスを許可してもよく、他の場合にはバイパスを許
可してはならない。
項目は、後続の（第二の）トランザクションをして先行
の（第一の）トランザクションをバイパスさせてはなら
ないことを意味する。「１」項目は、後続のトランザク
ションをブリッジに入らせて、必要ならば、トランザク
ションを進行させるため、先行のトランザクションをバ
イパスさせなければならず、さもなければ、デッドロッ
クが起こりうることを意味する。「０／１」項目は、後
続のトランザクションをして先行のトランザクションを
バイパスさせてもよいが、そうする必要もないことを意
味する（順序づけ要件はない。つまり、どちらでもよ
く、性能および具現化コストの考慮に基づき、具現態様
特定的であることができる）。すなわち、特定の状況ま
たは具現態様に依存して、「０／１」は、ある場合には
バイパスを許可してもよく、他の場合にはバイパスを許
可してはならない。
【００４６】デッドロックを回避するため、ＤＭＡ読み
出し返答データには、ホスト・ブリッジ中に緩衝記憶さ
れた先行のロードおよび記憶トランザクションをバイパ
スすることを許可しなければならない。これは、バス間
（例えばＰＣＩ−ＰＣＩ）ブリッジの場合とは異なる要
件であり、ホスト・ブリッジとＰＣＩバスとの間の適切
な相互作用のために必要である。これはまた、性能を改
善することができる。
出し返答データには、ホスト・ブリッジ中に緩衝記憶さ
れた先行のロードおよび記憶トランザクションをバイパ
スすることを許可しなければならない。これは、バス間
（例えばＰＣＩ−ＰＣＩ）ブリッジの場合とは異なる要
件であり、ホスト・ブリッジとＰＣＩバスとの間の適切
な相互作用のために必要である。これはまた、性能を改
善することができる。
【００４７】例えば、読み出し要求（ＲＲＱ）であるア
ウトバウンドの第一のトランザクションおよび読み出し
返答（ＲＲＰ）であるアウトバウンドの第二のトランザ
クションがあるならば、図３の論理表の縦列と横列との
交差点が１を示す。１は、論理表のどの位置にあろう
と、後続のトランザクションをして先行のトランザクシ
ョンをバイパスさせなければならないことを示す。した
がって、ＤＭＡデータをもつ読み出し返答（ＲＲＰ）を
して読み出し要求をバイパスさせなければならない。ま
た、ＲＲＰをして書き込み動作、例えばＰＭＷまたはＩ
／Ｏ書き込みをもバイパスさせなければならないことが
見てとれる。ＤＭＡデータ（ＲＲＰ）動作をしてプロセ
ッサのロードおよび記憶動作をバイパスさせることによ
り、デッドロック状態を引き起こすおそれのある前述の
問題が解消される。例として、ＭＣ装置１９がＤＭＡ要
求によってシステム・メモリ１５からデータを要求して
いると仮定する。すると、ＲＲＱトランザクションが直
列バッファ２２４、２２６、２２８の一つに配置される
（これがインバウンド動作であるため）。この場合、Ｒ
ＲＱはバッファ２２８中にあると仮定される。ＤＭＡデ
ータがシステム・メモリ１５から戻される前に、プロセ
ッサ１２がＭＣ装置１９に対して書き込み動作を開始す
る。したがって、例えば、Ｉ／Ｏ書き込みトランザクシ
ョンが直列バッファ２１０、２１２、２１４の一つに配
置される（これがアウトバウンド・トランザクションで
あるため）。この場合、Ｉ／Ｏ書き込みがバッファ２１
４中に配置されると仮定する。続いて、システム・メモ
リ１５が、ＭＣ装置１９からのＲＲＱ（要求されたＤＭ
Ａデータを含む）に応答して、ＲＲＰを並列バッファ２
１６または２１８の一方、例えばバッファ２１６に配置
する。先に記したように、ある種のＩ／Ｏ装置、例えば
ＭＣ装置１９のプロトコルは、各トランザクションが完
了するまで、バス１７の制御を維持することをそれらに
要求する。したがって、ＭＣ装置１９が並列バッファ２
１６中のＤＭＡデータに仕えているためにバッファ２１
４中のＩ／Ｏ書き込み動作が完了できず、潜在的なデッ
ドロック状態が存在する。本発明は、バッファ２１６中
のＲＲＰトランザクション（ＤＭＡデータを含む）をし
てバッファ２１４中のＩ／Ｏ書き込みトランザクション
をバイパスさせて、ＭＣ装置１９によるＤＭＡ要求を完
了させることにより、このデッドロック状態の発生を防
ぐ。当然、本発明は、他のデッドロック状態、例えばＰ
ＭＷまたはＲＲＱトランザクションが直列バッファ２１
４中にあり、バッファ２１６中のＲＲＰと競合する状態
の発生をも防止する。
ウトバウンドの第一のトランザクションおよび読み出し
返答（ＲＲＰ）であるアウトバウンドの第二のトランザ
クションがあるならば、図３の論理表の縦列と横列との
交差点が１を示す。１は、論理表のどの位置にあろう
と、後続のトランザクションをして先行のトランザクシ
ョンをバイパスさせなければならないことを示す。した
がって、ＤＭＡデータをもつ読み出し返答（ＲＲＰ）を
して読み出し要求をバイパスさせなければならない。ま
た、ＲＲＰをして書き込み動作、例えばＰＭＷまたはＩ
／Ｏ書き込みをもバイパスさせなければならないことが
見てとれる。ＤＭＡデータ（ＲＲＰ）動作をしてプロセ
ッサのロードおよび記憶動作をバイパスさせることによ
り、デッドロック状態を引き起こすおそれのある前述の
問題が解消される。例として、ＭＣ装置１９がＤＭＡ要
求によってシステム・メモリ１５からデータを要求して
いると仮定する。すると、ＲＲＱトランザクションが直
列バッファ２２４、２２６、２２８の一つに配置される
（これがインバウンド動作であるため）。この場合、Ｒ
ＲＱはバッファ２２８中にあると仮定される。ＤＭＡデ
ータがシステム・メモリ１５から戻される前に、プロセ
ッサ１２がＭＣ装置１９に対して書き込み動作を開始す
る。したがって、例えば、Ｉ／Ｏ書き込みトランザクシ
ョンが直列バッファ２１０、２１２、２１４の一つに配
置される（これがアウトバウンド・トランザクションで
あるため）。この場合、Ｉ／Ｏ書き込みがバッファ２１
４中に配置されると仮定する。続いて、システム・メモ
リ１５が、ＭＣ装置１９からのＲＲＱ（要求されたＤＭ
Ａデータを含む）に応答して、ＲＲＰを並列バッファ２
１６または２１８の一方、例えばバッファ２１６に配置
する。先に記したように、ある種のＩ／Ｏ装置、例えば
ＭＣ装置１９のプロトコルは、各トランザクションが完
了するまで、バス１７の制御を維持することをそれらに
要求する。したがって、ＭＣ装置１９が並列バッファ２
１６中のＤＭＡデータに仕えているためにバッファ２１
４中のＩ／Ｏ書き込み動作が完了できず、潜在的なデッ
ドロック状態が存在する。本発明は、バッファ２１６中
のＲＲＰトランザクション（ＤＭＡデータを含む）をし
てバッファ２１４中のＩ／Ｏ書き込みトランザクション
をバイパスさせて、ＭＣ装置１９によるＤＭＡ要求を完
了させることにより、このデッドロック状態の発生を防
ぐ。当然、本発明は、他のデッドロック状態、例えばＰ
ＭＷまたはＲＲＱトランザクションが直列バッファ２１
４中にあり、バッファ２１６中のＲＲＰと競合する状態
の発生をも防止する。
【００４８】０は、図３および４の論理表のどの位置に
あろうと、バイパス・トランザクションの禁止を示す。
したがって、第一のトランザクションとしてのアウトバ
ウンド書き込み動作であって、第二のトランザクション
としてのアウトバウンド読み出し要求が後続するもの
が、その第二のトランザクションによってバイパスされ
てはならない。本明細書に使用する「バイパス」とは、
第一の要求の完了の前に第二の要求を行き先バス上で完
了させることをいう。しかし、第一のトランザクション
が例えばアウトバウンド書き込みトランザクションであ
るならば、アウトバウンド読み出し返答トランザクショ
ンのバイパスを許可しなければならない。
あろうと、バイパス・トランザクションの禁止を示す。
したがって、第一のトランザクションとしてのアウトバ
ウンド書き込み動作であって、第二のトランザクション
としてのアウトバウンド読み出し要求が後続するもの
が、その第二のトランザクションによってバイパスされ
てはならない。本明細書に使用する「バイパス」とは、
第一の要求の完了の前に第二の要求を行き先バス上で完
了させることをいう。しかし、第一のトランザクション
が例えばアウトバウンド書き込みトランザクションであ
るならば、アウトバウンド読み出し返答トランザクショ
ンのバイパスを許可しなければならない。
【００４９】図３および４の論理表の、バイパス・トラ
ンザクションの禁止を示す０が存在するすべての位置が
書き込みトランザクションに関与することに注目すべき
である。例えば、第二のトランザクションとしてのアウ
トバウンド読み出し要求は、第一のトランザクションと
してのアウトバウンド書き込みをバイパスすることはで
きない。図４から、インバウンド・トランザクションに
関しても同じ原則が当てはまることが見てとれる。した
がって、図４に示すように、インバウンド読み出し要求
（ＲＲＱ）、読み出し返答（ＲＲＰ）または書き込みト
ランザクション（ＰＭＷ）が、第一のトランザクション
としての先行のインバウンド書き込み（ＰＭＷ）をバイ
パスしてはならない。状態機械２０６の動作を制御する
図３および４の論理表が、トランザクション・ルータ２
０８および２２２ならびにトランザクション選択回路２
２０および２３０それぞれにおけるトランザクションの
ゲート動作を制御する。当業者であれば、いかにして図
３および４の表に表す論理を制御論理回路中に具現化
し、状態機械２０６内に含めることができるかを理解す
るであろう。
ンザクションの禁止を示す０が存在するすべての位置が
書き込みトランザクションに関与することに注目すべき
である。例えば、第二のトランザクションとしてのアウ
トバウンド読み出し要求は、第一のトランザクションと
してのアウトバウンド書き込みをバイパスすることはで
きない。図４から、インバウンド・トランザクションに
関しても同じ原則が当てはまることが見てとれる。した
がって、図４に示すように、インバウンド読み出し要求
（ＲＲＱ）、読み出し返答（ＲＲＰ）または書き込みト
ランザクション（ＰＭＷ）が、第一のトランザクション
としての先行のインバウンド書き込み（ＰＭＷ）をバイ
パスしてはならない。状態機械２０６の動作を制御する
図３および４の論理表が、トランザクション・ルータ２
０８および２２２ならびにトランザクション選択回路２
２０および２３０それぞれにおけるトランザクションの
ゲート動作を制御する。当業者であれば、いかにして図
３および４の表に表す論理を制御論理回路中に具現化
し、状態機械２０６内に含めることができるかを理解す
るであろう。
【００５０】ＰＣＩホスト・ブリッジ（ＰＨＢ）が、Ｉ
／ＯバスとしてのＰＣＩバスを、独自の特徴を有するマ
イクロプロセッサ、例えばＩＢＭ社から市販されている
PowerPC604マイクロプロセッサ（PowerPC およびPowerP
C604はＩＢＭ社の商標である）を使用するコンピュータ
・システム中のシステム・バスと接続する好ましい実施
態様の場合には、取り組まなければならない問題点がい
くつかある。一般に、性能を改善し、具現化を容易にす
るため、プロセッサ１２に対するロード（ＲＲＱ）およ
び記憶（ＰＭＷ、Ｉ／Ｏ ＷＲ）経路は、周辺装置に対
するＤＭＡ経路（例えばＲＲＰ）から独立しているべき
である。また、図３および４の表における「０／１」項
目に関して、これらのトランザクションは、バイパスを
行ってもよいが、バイパスを行う必要もない。バイパス
を行うか行わないかは、公平さの規則、性能の考慮また
は具現しやすさに基づいて決めることができる（以下の
段落に記載する場合は除く）。
／ＯバスとしてのＰＣＩバスを、独自の特徴を有するマ
イクロプロセッサ、例えばＩＢＭ社から市販されている
PowerPC604マイクロプロセッサ（PowerPC およびPowerP
C604はＩＢＭ社の商標である）を使用するコンピュータ
・システム中のシステム・バスと接続する好ましい実施
態様の場合には、取り組まなければならない問題点がい
くつかある。一般に、性能を改善し、具現化を容易にす
るため、プロセッサ１２に対するロード（ＲＲＱ）およ
び記憶（ＰＭＷ、Ｉ／Ｏ ＷＲ）経路は、周辺装置に対
するＤＭＡ経路（例えばＲＲＰ）から独立しているべき
である。また、図３および４の表における「０／１」項
目に関して、これらのトランザクションは、バイパスを
行ってもよいが、バイパスを行う必要もない。バイパス
を行うか行わないかは、公平さの規則、性能の考慮また
は具現しやすさに基づいて決めることができる（以下の
段落に記載する場合は除く）。
【００５１】ＰＣＩホスト・ブリッジの場合、ホスト・
ブリッジの周辺メモリ空間または周辺Ｉ／Ｏ空間のいず
れかに対するロード（例えばＲＲＱトランザクション）
は、同じホスト・ブリッジの周辺メモリ空間または周辺
Ｉ／Ｏ空間のいずれかに対する先行のロードの前には、
それらのロード両方が完全に同じアドレスに行く場合、
絶対にＩ／Ｏバスに通してはならない。図３から、第一
のトランザクションとしてのＲＲＱ（ロード）動作と、
第二のトランザクションとしてのＲＲＱ（ロード）動作
との交差点には「０／１」が存在することが見てとれ
る。この場合、すなわち標的のアドレスが同じではない
場合、バイパスが許可される。しかし、状態機械２０６
に含まれるコンパレータが、両アドレスが同じであると
判定するならば、第二のＲＲＱトランザクションが第一
のＲＲＱトランザクションをバイパスすることはできな
い。したがって、「０／１」（この場合）は、さらなる
要因に依存して、例えばアドレス比較の結果に依存し
て、第二のトランザクションによる第一のトランザクシ
ョンのバイパスが起こりうることを示す。これが、両ア
ドレスが異なる場合には、性能の改善（追い越しを許可
すること）を可能にするが、一方または両方の装置が同
じアドレスでデータにアクセスしている場合には、一方
の装置がもう一方の装置のデータを奪う（無効データを
得る）問題を回避する。これらのトランザクションが異
なるアドレスを有するならば、これらはバイパスするこ
とができる。これが、両アドレスが異なる場合には、性
能の改善を可能にするが、一方または両方の装置が同じ
アドレスに書き込む場合には、両方の装置が異なるアド
レスでデータにアクセスしており、競合が存在しないた
め、一方の装置がもう一方の装置の読み出しデータを奪
う（無効データを得る）問題を回避する。
ブリッジの周辺メモリ空間または周辺Ｉ／Ｏ空間のいず
れかに対するロード（例えばＲＲＱトランザクション）
は、同じホスト・ブリッジの周辺メモリ空間または周辺
Ｉ／Ｏ空間のいずれかに対する先行のロードの前には、
それらのロード両方が完全に同じアドレスに行く場合、
絶対にＩ／Ｏバスに通してはならない。図３から、第一
のトランザクションとしてのＲＲＱ（ロード）動作と、
第二のトランザクションとしてのＲＲＱ（ロード）動作
との交差点には「０／１」が存在することが見てとれ
る。この場合、すなわち標的のアドレスが同じではない
場合、バイパスが許可される。しかし、状態機械２０６
に含まれるコンパレータが、両アドレスが同じであると
判定するならば、第二のＲＲＱトランザクションが第一
のＲＲＱトランザクションをバイパスすることはできな
い。したがって、「０／１」（この場合）は、さらなる
要因に依存して、例えばアドレス比較の結果に依存し
て、第二のトランザクションによる第一のトランザクシ
ョンのバイパスが起こりうることを示す。これが、両ア
ドレスが異なる場合には、性能の改善（追い越しを許可
すること）を可能にするが、一方または両方の装置が同
じアドレスでデータにアクセスしている場合には、一方
の装置がもう一方の装置のデータを奪う（無効データを
得る）問題を回避する。これらのトランザクションが異
なるアドレスを有するならば、これらはバイパスするこ
とができる。これが、両アドレスが異なる場合には、性
能の改善を可能にするが、一方または両方の装置が同じ
アドレスに書き込む場合には、両方の装置が異なるアド
レスでデータにアクセスしており、競合が存在しないた
め、一方の装置がもう一方の装置の読み出しデータを奪
う（無効データを得る）問題を回避する。
【００５２】また、当業者であれば、いかにして状態機
械２０６がコンパレータを含んで、要求側の装置（例え
ばプロセッサ１２）によって標的にされるアドレスが同
一であるかどうかを判定することができるかを理解する
であろう。他に考慮すべきことには、ＰＨＢの周辺メモ
リ空間または周辺Ｉ／Ｏ空間は、その同じＰＨＢの周辺
メモリ空間または周辺Ｉ／Ｏ空間のいずれかに対する先
行の記憶の前には、絶対にＩ／Ｏバスに通してはならな
い場合がある。すなわち、一つのＰＨＢによって生成さ
れるＩ／Ｏバスに対する多数の記憶は順序どおりに維持
されなければならず、ロードが記憶を追い越してはなら
ない。例えば、図３から、第二のトランザクションとし
てのロード（ＲＲＱ）と記憶（ＰＭＷまたはＩ／Ｏ Ｗ
Ｒ）との交差点には「０」が存在するため、第二のトラ
ンザクションが記憶を追い越すことができないことが見
てとれる。さらに、図３の第一トランザクションと第二
のトランザクションとの交差点の「０」から見てとれる
ように、第二のトランザクションとしての記憶（例えば
ＰＭＷ）が第一のトランザクションとしての別の記憶
（ＰＭＷまたはＩ／Ｏ ＷＲ）を追い越すことはできな
い。
械２０６がコンパレータを含んで、要求側の装置（例え
ばプロセッサ１２）によって標的にされるアドレスが同
一であるかどうかを判定することができるかを理解する
であろう。他に考慮すべきことには、ＰＨＢの周辺メモ
リ空間または周辺Ｉ／Ｏ空間は、その同じＰＨＢの周辺
メモリ空間または周辺Ｉ／Ｏ空間のいずれかに対する先
行の記憶の前には、絶対にＩ／Ｏバスに通してはならな
い場合がある。すなわち、一つのＰＨＢによって生成さ
れるＩ／Ｏバスに対する多数の記憶は順序どおりに維持
されなければならず、ロードが記憶を追い越してはなら
ない。例えば、図３から、第二のトランザクションとし
てのロード（ＲＲＱ）と記憶（ＰＭＷまたはＩ／Ｏ Ｗ
Ｒ）との交差点には「０」が存在するため、第二のトラ
ンザクションが記憶を追い越すことができないことが見
てとれる。さらに、図３の第一トランザクションと第二
のトランザクションとの交差点の「０」から見てとれる
ように、第二のトランザクションとしての記憶（例えば
ＰＭＷ）が第一のトランザクションとしての別の記憶
（ＰＭＷまたはＩ／Ｏ ＷＲ）を追い越すことはできな
い。
【００５３】すべての後続のインバウンド・トランザク
ションをして先行のインバウンドの転記されたメモリ書
き込み（ＰＭＷ）をバイパスさせてはならないことに注
意すること。図４は、すべての第二のトランザクション
（Ｉ／Ｏ ＷＲは当てはまらないため、これは除く）
と、第一のトランザクションとしてのＰＭＷとの交差点
に「０」を示す。また、図４の第一のトランザクション
と第二のトランザクションとの交差点の「１」によって
示されるように、第二のトランザクションとしての後続
のインバウンド転記されたメモリ書き込みをして第一の
トランザクションとしての先行の読み出し要求（ＲＲ
Ｑ）および読み出し返答（ＲＲＰ）をバイパスさせなけ
ればならない。
ションをして先行のインバウンドの転記されたメモリ書
き込み（ＰＭＷ）をバイパスさせてはならないことに注
意すること。図４は、すべての第二のトランザクション
（Ｉ／Ｏ ＷＲは当てはまらないため、これは除く）
と、第一のトランザクションとしてのＰＭＷとの交差点
に「０」を示す。また、図４の第一のトランザクション
と第二のトランザクションとの交差点の「１」によって
示されるように、第二のトランザクションとしての後続
のインバウンド転記されたメモリ書き込みをして第一の
トランザクションとしての先行の読み出し要求（ＲＲ
Ｑ）および読み出し返答（ＲＲＰ）をバイパスさせなけ
ればならない。
【００５４】また、アウトバウンド・トランザクション
対インバウンド・トランザクションおよびインバウンド
・トランザクション対アウトバウンド・トランザクショ
ンを取り扱う表がないことに注目すること。これらの場
合、トランザクションは反対方向に移動し、異なるアド
レス空間に向かっているため、これらのトランザクショ
ンは独立しており、互いに対して順序づけ要件をもたな
い。アウトバウンド・トランザクション対インバウンド
・トランザクションまたはインバウンド・トランザクシ
ョン対アウトバウンド・トランザクションが順序づけを
要する場合には、それは、本発明の範囲を超えたソフト
ウェア・プロトコルによって扱われる。
対インバウンド・トランザクションおよびインバウンド
・トランザクション対アウトバウンド・トランザクショ
ンを取り扱う表がないことに注目すること。これらの場
合、トランザクションは反対方向に移動し、異なるアド
レス空間に向かっているため、これらのトランザクショ
ンは独立しており、互いに対して順序づけ要件をもたな
い。アウトバウンド・トランザクション対インバウンド
・トランザクションまたはインバウンド・トランザクシ
ョン対アウトバウンド・トランザクションが順序づけを
要する場合には、それは、本発明の範囲を超えたソフト
ウェア・プロトコルによって扱われる。
【００５５】図４のいくつかの表項目が「ｎａ」である
ことが注目されよう。これらのケースでは、PowerPCマ
イクロプロセッサを用いるシステムの場合を取り扱う本
発明の好ましい実施態様ではインバウンドＩ／Ｏ ＷＲ
トランザクションが定義されていないため、「当てはま
らない」のである。
ことが注目されよう。これらのケースでは、PowerPCマ
イクロプロセッサを用いるシステムの場合を取り扱う本
発明の好ましい実施態様ではインバウンドＩ／Ｏ ＷＲ
トランザクションが定義されていないため、「当てはま
らない」のである。
【００５６】上記に挙げた考察事項および本明細書に引
用例として含めるＩＢＭ社の特許出願第０８／４７３，
６０３号に挙げられた考察事項の他では、マイクロプロ
セッサ、例えばPowerPCマイクロプロセッサを用いるシ
ステムにおけるＰＣＩホスト・ブリッジに関するトラン
ザクション順序づけ要件は、ＰＣＩ−ＰＣＩブリッジの
場合と同じである（ＰＣＩローカル・バス仕様バージョ
ン２．１を参照）。
用例として含めるＩＢＭ社の特許出願第０８／４７３，
６０３号に挙げられた考察事項の他では、マイクロプロ
セッサ、例えばPowerPCマイクロプロセッサを用いるシ
ステムにおけるＰＣＩホスト・ブリッジに関するトラン
ザクション順序づけ要件は、ＰＣＩ−ＰＣＩブリッジの
場合と同じである（ＰＣＩローカル・バス仕様バージョ
ン２．１を参照）。
【００５７】読み出しアクセスを試み、再試行されるマ
スタは、アクセスが完了するまで再び定期的にアクセス
を試行しなければならない。
スタは、アクセスが完了するまで再び定期的にアクセス
を試行しなければならない。
【００５８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）少なくとも一つのプロセッサをメモリと接続する
システム・バスと、前記システム・バスとは異なるプロ
トコルを有するＩ／Ｏバスと、前記Ｉ／Ｏバスに接続さ
れた、前記メモリおよび前記少なくとも一つのプロセッ
サとでデータを共用する少なくとも一つの周辺装置と、
前記Ｉ／Ｏバスを前記システム・バスに相互接続し、前
記少なくとも一つの周辺装置と前記メモリとの間の第一
のデータ転送を、前記少なくとも一つのプロセッサと前
記少なくとも一つの周辺装置との間の第二のデータ転送
が完了する前に完了させることにより、トランザクショ
ンの順序を制御してデッドロック状態を防ぐブリッジ
と、を含むことを特徴とするデータ処理システム。 （２）前記第一のデータ転送が完了するまで、前記少な
くとも一つの周辺装置が処理活動を一時停止する上記
（１）記載のシステム。 （３）前記ブリッジが、前記少なくとも一つの周辺装置
から前記メモリへの、前記第一のデータ転送に相当する
要求を記憶する第一のバッファと、前記少なくとも一つ
のプロセッサから前記少なくとも一つの周辺装置への、
前記第二のデータ転送に相当する要求を記憶する第二の
バッファと、前記第二のバッファに対して並列である、
前記第一のデータ転送に相当するデータを含む前記メモ
リからの返答を記憶する第三のバッファと、前記メモリ
からの前記返答をして前記少なくとも一つのプロセッサ
からの前記要求をバイパスさせて、前記少なくとも一つ
の周辺装置が処理活動を継続することができるようにす
る手段とを含む上記（２）記載のシステム。 （４）前記第一のデータ転送が、前記少なくとも一つの
周辺装置による前記メモリの直接メモリ・アクセスであ
る上記（３）記載のシステム。 （５）前記第二のデータ転送が、前記少なくとも一つの
プロセッサによるロードまたは記憶動作である上記
（４）記載のシステム。 （６）前記ブリッジが、トランザクションを前記Ｉ／Ｏ
バスから前記システム・バスに伝送する第一のデータ経
路を含む上記（１）記載のシステム。 （７）前記第一のデータ経路および前記第二のデータ経
路が、前記ブリッジへの入力に接続された、前記第一の
データ経路中でバッファへのトランザクションをゲート
する第一のトランザクション・ルータ回路と、前記第一
のトランザクション・ルータ回路に接続された、読み出
し返答トランザクションを記憶する少なくとも一つの並
列バッファと、前記第一のトランザクション・ルータ回
路に接続された、読み出し要求トランザクションおよび
書き込みトランザクションを記憶する少なくとも一つの
直列バッファと、前記並列バッファおよび直列バッファ
の出力に接続された、状態機械の制御の下で前記第一の
データ経路から出力される一つ以上のトランザクション
を選択する第一のトランザクション選択回路とを含む上
記（６）記載のシステム。 （８）前記ブリッジが、トランザクションを前記システ
ム・バスから前記Ｉ／Ｏバスに伝送する第二のデータ経
路をさらに含む上記（７）記載のシステム。 （９）前記第二のデータ経路が、前記ブリッジへの入力
に接続された、前記第一のデータ経路中でバッファへの
トランザクションをゲートする第二のトランザクション
・ルータ回路と、前記第二のトランザクション・ルータ
回路に接続された、読み出し返答トランザクションを記
憶する少なくとも一つの並列バッファと、前記第二のト
ランザクション・ルータ回路に接続された、読み出し要
求トランザクションおよび書き込みトランザクションを
記憶する少なくとも一つの直列バッファと、前記並列バ
ッファおよび直列バッファの出力に接続された、前記状
態機械の制御の下で前記第二のデータ経路から出力され
る一つ以上のトランザクションを選択する第二のトラン
ザクション選択回路とを含む上記（８）記載のシステ
ム。 （１０）前記状態機械が、所定の論理構造にしたがっ
て、前記第一および第二のデータ経路中のトランザクシ
ョンのゲート動作を制御する上記（９）記載のシステ
ム。 （１１）少なくとも一つのプロセッサをメモリと接続す
るシステム・バスと、前記システム・バスとは異なるプ
ロトコルを有するＩ／Ｏバスと、前記Ｉ／Ｏバスに接続
された、それぞれが前記メモリおよび前記少なくとも一
つのプロセッサとの間でデータを転送することができる
複数の周辺装置と、前記Ｉ／Ｏバスを前記システム・バ
スに相互接続し、前記Ｉ／Ｏバス上の前記複数の周辺装
置と、前記システム・バス上の前記少なくとも一つのプ
ロセッサおよびメモリとの間の複数のデータ転送トラン
ザクションを処理するブリッジとを含み、第一のデータ
転送トランザクションが、後続のデータ転送トランザク
ションとは異なるアドレスでデータにアクセスすると
き、前記複数のデータ転送トランザクションが非順序的
に処理されることを特徴とするデータ処理システム。 （１２）前記ブリッジが、前記複数のデータ転送トラン
ザクションのうち、どの特定のデータ転送トランザクシ
ョンを非順序的に処理するかを決定する状態機械を含む
上記（１１）記載のシステム。 （１３）前記状態機械が、前記第一のデータ転送トラン
ザクションによってアクセスされるデータを含む第一の
アドレスが、前記後続のデータ転送トランザクションに
よってアクセスされるデータを含む第二のアドレスと一
致するかどうかを判定するコンパレータを含む上記（１
２）記載のシステム。 （１４）前記状態機械が、前記第一のアドレスと前記第
二のアドレスとが一致したとき、前記後続のトランザク
ションが前記第一のデータ転送トランザクションをバイ
パスすることを防ぐため、前記後続のデータ転送トラン
ザクションをゲートする手段をさらに含む上記（１３）
記載のシステム。 （１５）少なくとも一つのプロセッサとメモリとをシス
テム・バスによって接続するステップと、前記システム
・バスとは異なるプロトコルを有するＩ／Ｏバスを設け
るステップと、前記メモリおよび前記少なくとも一つの
プロセッサとでデータを共用する複数の周辺装置を前記
Ｉ／Ｏバスによって接続するステップと、前記Ｉ／Ｏバ
スを前記システム・バスに相互接続し、前記複数の周辺
装置の一つと前記メモリとの間の第一のデータ転送を、
前記少なくとも一つのプロセッサと前記複数の周辺装置
の前記一つとの間の第二のデータ転送が完了する前に完
了させることにより、トランザクションの順序を制御し
てデッドロック状態を防ぐステップと、を含むことを特
徴とするデータ処理システムにおけるデータ処理方法。 （１６）前記複数の周辺装置の前記一つを、前記第一の
データ転送が完了するまでデータ処理活動が一時停止さ
れる状態に維持するステップをさらに含む上記（１５）
記載の方法。 （１７）前記相互接続ステップが、前記複数の周辺装置
の前記一つから前記メモリへの、前記第一のデータ転送
に相当する要求を第一のバッファに記憶するステップ
と、前記少なくとも一つのプロセッサから前記複数の周
辺装置の前記一つへの、前記第二のデータ転送に相当す
る要求を第二のバッファに記憶するステップと、前記第
一のデータ転送に相当するデータを含む前記メモリから
の返答を、前記第二のバッファに対して並列である第三
のバッファに記憶するステップと、前記メモリからの前
記返答をして前記少なくとも一つのプロセッサからの前
記要求をバイパスさせて、前記複数の周辺装置の前記一
つが処理活動を再開することができるようにするステッ
プとを含む上記（１６）記載の方法。 （１８）前記第一のデータ転送が、前記複数の周辺装置
の前記一つによる前記メモリの直接メモリ・アクセスで
あり、前記第二のデータ転送が、前記少なくとも一つの
プロセッサによるロードまたは記憶動作である上記（１
７）記載の方法。
の事項を開示する。 （１）少なくとも一つのプロセッサをメモリと接続する
システム・バスと、前記システム・バスとは異なるプロ
トコルを有するＩ／Ｏバスと、前記Ｉ／Ｏバスに接続さ
れた、前記メモリおよび前記少なくとも一つのプロセッ
サとでデータを共用する少なくとも一つの周辺装置と、
前記Ｉ／Ｏバスを前記システム・バスに相互接続し、前
記少なくとも一つの周辺装置と前記メモリとの間の第一
のデータ転送を、前記少なくとも一つのプロセッサと前
記少なくとも一つの周辺装置との間の第二のデータ転送
が完了する前に完了させることにより、トランザクショ
ンの順序を制御してデッドロック状態を防ぐブリッジ
と、を含むことを特徴とするデータ処理システム。 （２）前記第一のデータ転送が完了するまで、前記少な
くとも一つの周辺装置が処理活動を一時停止する上記
（１）記載のシステム。 （３）前記ブリッジが、前記少なくとも一つの周辺装置
から前記メモリへの、前記第一のデータ転送に相当する
要求を記憶する第一のバッファと、前記少なくとも一つ
のプロセッサから前記少なくとも一つの周辺装置への、
前記第二のデータ転送に相当する要求を記憶する第二の
バッファと、前記第二のバッファに対して並列である、
前記第一のデータ転送に相当するデータを含む前記メモ
リからの返答を記憶する第三のバッファと、前記メモリ
からの前記返答をして前記少なくとも一つのプロセッサ
からの前記要求をバイパスさせて、前記少なくとも一つ
の周辺装置が処理活動を継続することができるようにす
る手段とを含む上記（２）記載のシステム。 （４）前記第一のデータ転送が、前記少なくとも一つの
周辺装置による前記メモリの直接メモリ・アクセスであ
る上記（３）記載のシステム。 （５）前記第二のデータ転送が、前記少なくとも一つの
プロセッサによるロードまたは記憶動作である上記
（４）記載のシステム。 （６）前記ブリッジが、トランザクションを前記Ｉ／Ｏ
バスから前記システム・バスに伝送する第一のデータ経
路を含む上記（１）記載のシステム。 （７）前記第一のデータ経路および前記第二のデータ経
路が、前記ブリッジへの入力に接続された、前記第一の
データ経路中でバッファへのトランザクションをゲート
する第一のトランザクション・ルータ回路と、前記第一
のトランザクション・ルータ回路に接続された、読み出
し返答トランザクションを記憶する少なくとも一つの並
列バッファと、前記第一のトランザクション・ルータ回
路に接続された、読み出し要求トランザクションおよび
書き込みトランザクションを記憶する少なくとも一つの
直列バッファと、前記並列バッファおよび直列バッファ
の出力に接続された、状態機械の制御の下で前記第一の
データ経路から出力される一つ以上のトランザクション
を選択する第一のトランザクション選択回路とを含む上
記（６）記載のシステム。 （８）前記ブリッジが、トランザクションを前記システ
ム・バスから前記Ｉ／Ｏバスに伝送する第二のデータ経
路をさらに含む上記（７）記載のシステム。 （９）前記第二のデータ経路が、前記ブリッジへの入力
に接続された、前記第一のデータ経路中でバッファへの
トランザクションをゲートする第二のトランザクション
・ルータ回路と、前記第二のトランザクション・ルータ
回路に接続された、読み出し返答トランザクションを記
憶する少なくとも一つの並列バッファと、前記第二のト
ランザクション・ルータ回路に接続された、読み出し要
求トランザクションおよび書き込みトランザクションを
記憶する少なくとも一つの直列バッファと、前記並列バ
ッファおよび直列バッファの出力に接続された、前記状
態機械の制御の下で前記第二のデータ経路から出力され
る一つ以上のトランザクションを選択する第二のトラン
ザクション選択回路とを含む上記（８）記載のシステ
ム。 （１０）前記状態機械が、所定の論理構造にしたがっ
て、前記第一および第二のデータ経路中のトランザクシ
ョンのゲート動作を制御する上記（９）記載のシステ
ム。 （１１）少なくとも一つのプロセッサをメモリと接続す
るシステム・バスと、前記システム・バスとは異なるプ
ロトコルを有するＩ／Ｏバスと、前記Ｉ／Ｏバスに接続
された、それぞれが前記メモリおよび前記少なくとも一
つのプロセッサとの間でデータを転送することができる
複数の周辺装置と、前記Ｉ／Ｏバスを前記システム・バ
スに相互接続し、前記Ｉ／Ｏバス上の前記複数の周辺装
置と、前記システム・バス上の前記少なくとも一つのプ
ロセッサおよびメモリとの間の複数のデータ転送トラン
ザクションを処理するブリッジとを含み、第一のデータ
転送トランザクションが、後続のデータ転送トランザク
ションとは異なるアドレスでデータにアクセスすると
き、前記複数のデータ転送トランザクションが非順序的
に処理されることを特徴とするデータ処理システム。 （１２）前記ブリッジが、前記複数のデータ転送トラン
ザクションのうち、どの特定のデータ転送トランザクシ
ョンを非順序的に処理するかを決定する状態機械を含む
上記（１１）記載のシステム。 （１３）前記状態機械が、前記第一のデータ転送トラン
ザクションによってアクセスされるデータを含む第一の
アドレスが、前記後続のデータ転送トランザクションに
よってアクセスされるデータを含む第二のアドレスと一
致するかどうかを判定するコンパレータを含む上記（１
２）記載のシステム。 （１４）前記状態機械が、前記第一のアドレスと前記第
二のアドレスとが一致したとき、前記後続のトランザク
ションが前記第一のデータ転送トランザクションをバイ
パスすることを防ぐため、前記後続のデータ転送トラン
ザクションをゲートする手段をさらに含む上記（１３）
記載のシステム。 （１５）少なくとも一つのプロセッサとメモリとをシス
テム・バスによって接続するステップと、前記システム
・バスとは異なるプロトコルを有するＩ／Ｏバスを設け
るステップと、前記メモリおよび前記少なくとも一つの
プロセッサとでデータを共用する複数の周辺装置を前記
Ｉ／Ｏバスによって接続するステップと、前記Ｉ／Ｏバ
スを前記システム・バスに相互接続し、前記複数の周辺
装置の一つと前記メモリとの間の第一のデータ転送を、
前記少なくとも一つのプロセッサと前記複数の周辺装置
の前記一つとの間の第二のデータ転送が完了する前に完
了させることにより、トランザクションの順序を制御し
てデッドロック状態を防ぐステップと、を含むことを特
徴とするデータ処理システムにおけるデータ処理方法。 （１６）前記複数の周辺装置の前記一つを、前記第一の
データ転送が完了するまでデータ処理活動が一時停止さ
れる状態に維持するステップをさらに含む上記（１５）
記載の方法。 （１７）前記相互接続ステップが、前記複数の周辺装置
の前記一つから前記メモリへの、前記第一のデータ転送
に相当する要求を第一のバッファに記憶するステップ
と、前記少なくとも一つのプロセッサから前記複数の周
辺装置の前記一つへの、前記第二のデータ転送に相当す
る要求を第二のバッファに記憶するステップと、前記第
一のデータ転送に相当するデータを含む前記メモリから
の返答を、前記第二のバッファに対して並列である第三
のバッファに記憶するステップと、前記メモリからの前
記返答をして前記少なくとも一つのプロセッサからの前
記要求をバイパスさせて、前記複数の周辺装置の前記一
つが処理活動を再開することができるようにするステッ
プとを含む上記（１６）記載の方法。 （１８）前記第一のデータ転送が、前記複数の周辺装置
の前記一つによる前記メモリの直接メモリ・アクセスで
あり、前記第二のデータ転送が、前記少なくとも一つの
プロセッサによるロードまたは記憶動作である上記（１
７）記載の方法。
【図１】本発明を具現化するデータ処理システムのブロ
ック図である。
ック図である。
【図２】図１のシステムによる本発明の特徴を表すホス
ト・ブリッジ（例えばＰＣＩホスト・ブリッジ）のブロ
ック図である。
ト・ブリッジ（例えばＰＣＩホスト・ブリッジ）のブロ
ック図である。
【図３】図２のホスト・ブリッジにおけるトランザクシ
ョンの制御を、アウトバウンド経路のトランザクション
に関して示す論理表である。
ョンの制御を、アウトバウンド経路のトランザクション
に関して示す論理表である。
【図４】図２のホスト・ブリッジにおけるトランザクシ
ョンの制御を、インバウンド経路のトランザクションに
関して示す論理表である。
ョンの制御を、インバウンド経路のトランザクションに
関して示す論理表である。
１０ データ処理システム １２ プロセッサ １４ 第一のバス １５ システム・メモリ １６ 第二のバス １７ Ｉ／Ｏバス １８ 第三のバス １９ 周辺装置 ２０ ブリッジ ２０Ａ ホスト・ブリッジ ２２ａ、２２ｂ、２２ｃ、２２ｄ 周辺装置 ３０ 装置 ４０ ＰＣＩ−ＭＣブリッ
ジ
ジ
フロントページの続き (72)発明者 ダニー・マービン・ニール アメリカ合衆国78681、 テキサス州ラウ ンドロック ハイタワー・ドライブ 4604 (72)発明者 エドワード・ジョン・シルハ アメリカ合衆国78759、 テキサス州オー スチンピレネー・ドライブ 11509 (72)発明者 スティーブン・マーク・サーバー アメリカ合衆国78717、 テキサス州オー スチンエプライム・ロード 8308
Claims (18)
- 【請求項１】少なくとも一つのプロセッサをメモリと接
続するシステム・バスと、 前記システム・バスとは異なるプロトコルを有するＩ／
Ｏバスと、 前記Ｉ／Ｏバスに接続された、前記メモリおよび前記少
なくとも一つのプロセッサとでデータを共用する少なく
とも一つの周辺装置と、 前記Ｉ／Ｏバスを前記システム・バスに相互接続し、前
記少なくとも一つの周辺装置と前記メモリとの間の第一
のデータ転送を、前記少なくとも一つのプロセッサと前
記少なくとも一つの周辺装置との間の第二のデータ転送
が完了する前に完了させることにより、トランザクショ
ンの順序を制御してデッドロック状態を防ぐブリッジ
と、を含むことを特徴とするデータ処理システム。 - 【請求項２】前記第一のデータ転送が完了するまで、前
記少なくとも一つの周辺装置が処理活動を一時停止する
請求項１記載のシステム。 - 【請求項３】前記ブリッジが、 前記少なくとも一つの周辺装置から前記メモリへの、前
記第一のデータ転送に相当する要求を記憶する第一のバ
ッファと、 前記少なくとも一つのプロセッサから前記少なくとも一
つの周辺装置への、前記第二のデータ転送に相当する要
求を記憶する第二のバッファと、 前記第二のバッファに対して並列である、前記第一のデ
ータ転送に相当するデータを含む前記メモリからの返答
を記憶する第三のバッファと、 前記メモリからの前記返答をして前記少なくとも一つの
プロセッサからの前記要求をバイパスさせて、前記少な
くとも一つの周辺装置が処理活動を継続することができ
るようにする手段とを含む請求項２記載のシステム。 - 【請求項４】前記第一のデータ転送が、前記少なくとも
一つの周辺装置による前記メモリの直接メモリ・アクセ
スである請求項３記載のシステム。 - 【請求項５】前記第二のデータ転送が、前記少なくとも
一つのプロセッサによるロードまたは記憶動作である請
求項４記載のシステム。 - 【請求項６】前記ブリッジが、トランザクションを前記
Ｉ／Ｏバスから前記システム・バスに伝送する第一のデ
ータ経路を含む請求項１記載のシステム。 - 【請求項７】前記第一のデータ経路および前記第二のデ
ータ経路が、 前記ブリッジへの入力に接続された、前記第一のデータ
経路中でバッファへのトランザクションをゲートする第
一のトランザクション・ルータ回路と、 前記第一のトランザクション・ルータ回路に接続され
た、読み出し返答トランザクションを記憶する少なくと
も一つの並列バッファと、 前記第一のトランザクション・ルータ回路に接続され
た、読み出し要求トランザクションおよび書き込みトラ
ンザクションを記憶する少なくとも一つの直列バッファ
と、 前記並列バッファおよび直列バッファの出力に接続され
た、状態機械の制御の下で前記第一のデータ経路から出
力される一つ以上のトランザクションを選択する第一の
トランザクション選択回路とを含む請求項６記載のシス
テム。 - 【請求項８】前記ブリッジが、トランザクションを前記
システム・バスから前記Ｉ／Ｏバスに伝送する第二のデ
ータ経路をさらに含む請求項７記載のシステム。 - 【請求項９】前記第二のデータ経路が、 前記ブリッジへの入力に接続された、前記第一のデータ
経路中でバッファへのトランザクションをゲートする第
二のトランザクション・ルータ回路と、 前記第二のトランザクション・ルータ回路に接続され
た、読み出し返答トランザクションを記憶する少なくと
も一つの並列バッファと、 前記第二のトランザクション・ルータ回路に接続され
た、読み出し要求トランザクションおよび書き込みトラ
ンザクションを記憶する少なくとも一つの直列バッファ
と、 前記並列バッファおよび直列バッファの出力に接続され
た、前記状態機械の制御の下で前記第二のデータ経路か
ら出力される一つ以上のトランザクションを選択する第
二のトランザクション選択回路とを含む請求項８記載の
システム。 - 【請求項１０】前記状態機械が、所定の論理構造にした
がって、前記第一および第二のデータ経路中のトランザ
クションのゲート動作を制御する請求項９記載のシステ
ム。 - 【請求項１１】少なくとも一つのプロセッサをメモリと
接続するシステム・バスと、 前記システム・バスとは異なるプロトコルを有するＩ／
Ｏバスと、 前記Ｉ／Ｏバスに接続された、それぞれが前記メモリお
よび前記少なくとも一つのプロセッサとの間でデータを
転送することができる複数の周辺装置と、 前記Ｉ／Ｏバスを前記システム・バスに相互接続し、前
記Ｉ／Ｏバス上の前記複数の周辺装置と、前記システム
・バス上の前記少なくとも一つのプロセッサおよびメモ
リとの間の複数のデータ転送トランザクションを処理す
るブリッジとを含み、 第一のデータ転送トランザクションが、後続のデータ転
送トランザクションとは異なるアドレスでデータにアク
セスするとき、前記複数のデータ転送トランザクション
が非順序的に処理されることを特徴とするデータ処理シ
ステム。 - 【請求項１２】前記ブリッジが、前記複数のデータ転送
トランザクションのうち、どの特定のデータ転送トラン
ザクションを非順序的に処理するかを決定する状態機械
を含む請求項１１記載のシステム。 - 【請求項１３】前記状態機械が、前記第一のデータ転送
トランザクションによってアクセスされるデータを含む
第一のアドレスが、前記後続のデータ転送トランザクシ
ョンによってアクセスされるデータを含む第二のアドレ
スと一致するかどうかを判定するコンパレータを含む請
求項１２記載のシステム。 - 【請求項１４】前記状態機械が、前記第一のアドレスと
前記第二のアドレスとが一致したとき、前記後続のトラ
ンザクションが前記第一のデータ転送トランザクション
をバイパスすることを防ぐため、前記後続のデータ転送
トランザクションをゲートする手段をさらに含む請求項
１３記載のシステム。 - 【請求項１５】少なくとも一つのプロセッサとメモリと
をシステム・バスによって接続するステップと、 前記システム・バスとは異なるプロトコルを有するＩ／
Ｏバスを設けるステップと、 前記メモリおよび前記少なくとも一つのプロセッサとで
データを共用する複数の周辺装置を前記Ｉ／Ｏバスによ
って接続するステップと、 前記Ｉ／Ｏバスを前記システム・バスに相互接続し、前
記複数の周辺装置の一つと前記メモリとの間の第一のデ
ータ転送を、前記少なくとも一つのプロセッサと前記複
数の周辺装置の前記一つとの間の第二のデータ転送が完
了する前に完了させることにより、トランザクションの
順序を制御してデッドロック状態を防ぐステップと、を
含むことを特徴とするデータ処理システムにおけるデー
タ処理方法。 - 【請求項１６】前記複数の周辺装置の前記一つを、前記
第一のデータ転送が完了するまでデータ処理活動が一時
停止される状態に維持するステップをさらに含む請求項
１５記載の方法。 - 【請求項１７】前記相互接続ステップが、 前記複数の周辺装置の前記一つから前記メモリへの、前
記第一のデータ転送に相当する要求を第一のバッファに
記憶するステップと、 前記少なくとも一つのプロセッサから前記複数の周辺装
置の前記一つへの、前記第二のデータ転送に相当する要
求を第二のバッファに記憶するステップと、 前記第一のデータ転送に相当するデータを含む前記メモ
リからの返答を、前記第二のバッファに対して並列であ
る第三のバッファに記憶するステップと、 前記メモリからの前記返答をして前記少なくとも一つの
プロセッサからの前記要求をバイパスさせて、前記複数
の周辺装置の前記一つが処理活動を再開することができ
るようにするステップとを含む請求項１６記載の方法。 - 【請求項１８】前記第一のデータ転送が、前記複数の周
辺装置の前記一つによる前記メモリの直接メモリ・アク
セスであり、前記第二のデータ転送が、前記少なくとも
一つのプロセッサによるロードまたは記憶動作である請
求項１７記載の方法。
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