JP3476174B2 - ピア・ツー・ピア・サポートを有する２重ホスト・ブリッジ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理システム
に関し、特にホスト・ブリッジの機能的な能力を効率的
に提供するメカニズムを有し、及び周辺機器相互接続
（ＰＣＩ）バスのような２次バスとしての２重（２つ
の）バス・インタフェースを提供する、データ処理シス
テムに関する。

【０００２】

【従来の技術】周辺機器相互接続（ＰＣＩ）バス仕様な
どのデータ処理システムで使用される標準バス・アーキ
テクチャの多くは、トランザクションの順序規則を有す
る。トランザクションはバス−バス・ブリッジをトラバ
ースするが、これは同じバス・プロトコルを有する少な
くとも２つのバスを接続することになる。このようなト
ランザクションの例は、ホスト・プロセッサから周辺装
置にアウトバウンドする読込み要求、ホスト・プロセッ
サにインバウンドする周辺装置からのデータを格納する
読込み応答（読込み要求への応答）、またはホスト・プ
ロセッサが他の処理を進めることを可能にするバス−バ
ス・ブリッジ内のバッファに書込みコマンドが後回しに
される、ポスト書込みである。ここでのポスト書込みと
は、開始バスでの書込みは完了したが、後で宛先バスで
書込みを完了させるためにホスト・ブリッジで後回しさ
れることを意味する。現在のバス−バス・ブリッジ・ア
ーキテクチャは、バス−バス・ブリッジをトラバースす
る読取りトランザクションの完了以前にアウトバウンド
（ホスト・プロセッサから）及びインバウンド（ホスト
・プロセッサへ）の両方向でフラッシュ・アウトされ
る、書込みバッファを必要とするか、またはＰＣＩバス
・アーキテクチャのＰＣＩローカル・バス仕様、バージ
ョン２．１で定められた特定のバス−バス順序規則を定
義するか、のどちらかである。バッファをフラッシュす
る要求は、ブリッジ・バッファにポスト書込みがある場
合に再試行が実行されるため、プロセッサ読取りアクセ
スが中断させられることにより、使用中のサーバにとっ
て性能問題が生じることになる。ここでの再試行は、マ
スタによってアドレス指定されたターゲット・デバイス
がアクセスを認識するが、使用中である信号を発信し、
トランザクションを終了させることを意味する。マスタ
はしばらくしてから再びアクセスを試みる。

【０００３】また、現在のバス−バス・ブリッジ・アー
キテクチャは、通常、１つの１次インタフェースと１つ
の２次インタフェースを提供する。そのためＰＣＩバス
・アーキテクチャは、僅か１０本のバス・ロードに限定
されたバス・ロード能力となる。はんだ付けされたデバ
イス（アダプタ）は１本のロード、及びスロット・タイ
プのアダプタは２本のロードと見なされる。従ってＰＣ
Ｉホスト・ブリッジは自らの２次バスに直接接続された
最大４個だけのスロットを有することができる。取り付
けられたスロット数が少なければ、多くのはんだ付けさ
れたデバイスが接続できる。また、ホスト・ブリッジは
２次バスで１０本のロードの１つとして数えられる。こ
れにより、複数のスロットを必要とするシステム内で、
複数のホスト・ブリッジ、または複数のＰＣＩ−ＰＣＩ
ブリッジのどちらかまたは両方を提供して、スロットを
生成する必要性が生じる。

【０００４】一方のＰＣＩバスを他方のＰＣＩバスに接
続するバス−バス・ブリッジは、ここではＰＣＩ−ＰＣ
Ｉブリッジと呼ぶ。ＰＣＩ−ＰＣＩブリッジをトラバー
スするトランザクションの順序規則は、ＰＣＩローカル
・バス仕様、バージョン２．１に定められる。ホスト・
プロセッサ、システム・バス、または他のシステム相互
接続部をＰＣＩバスに接続するブリッジは、ここではＰ
ＣＩホスト・ブリッジ（ＰＨＢ）またはホスト・ブリッ
ジと称する。

【０００５】ホスト・ブリッジは、ＰＣＩ−ＰＣＩブリ
ッジで必要とされる以上の特有の必要条件を有するが、
ＰＣＩ−ＰＣＩブリッジと全く同様の制約条件を有する
わけではない。これはホスト・ブリッジの場合、ホスト
・ブリッジ・インタフェースの１次（システム）側に存
在するほとんどのトランザクションのソースはＩ／Ｏデ
バイスではなくホスト・プロセッサで開始されるからで
ある。

【０００６】"Architecture for High Performance Tra
nsparent Bridges"（IBM TecnicalDisclosure Bulleti
n、July、1992、page 233）、は、ブリッジ内部を一様
に制御し、読取りまたは書込みであってもデータの転送
を保証するバッファリング・コンポーネントを含む、多
重ポート・ブリッジ相互接続ネットワークを有する高性
能ブリッジのアーキテクチャを示す。

【０００７】この論文は一般にブリッジ性能の改良を述
べているが、バス・ローディング制限の問題及びこれら
の制限の軽減策を解決しない。

【０００８】米国特許第５３３３２６９号、"Mechanism
for Transferring Messages Between Source and Dest
ination Users Through a Shared Memory（共有メモリ
のソース／宛先ユーザ間のメッセージ転送方法及び装
置）"は多数の独立したバッファを有するメモリ、メモ
リ・インタフェース及び中央制御装置が接続される共通
バスを教示する。メモリ・インタフェースはソース・ユ
ーザからメッセージを受信し、選択されたバッファにメ
ッセージを記憶し、バッファを一緒に連鎖する。制御装
置はメモリ・インタフェースから受信する命令に答え
て、インバウンド・メッセージ・キュー及びアウトバウ
ンド・メッセージ・キューを生成する。

【０００９】この特許は高性能バス・ブリッジ・アーキ
テクチャに幾らかの類似性があるが、制限されたバス・
ロード能力の問題に対する説明も解決策も提示していな
い。

【００１０】米国特許第５２４７６２０号、"Bridge Ap
paratus with an Address Check Circuit for Intercon
necting Networks（ネットワーク相互接続のためのアド
レス・チェック回路を有するブリッジ装置）"は、情報
をプロセッサから周辺装置に読出す、及びネットワーク
環境でブリッジングする、複数のインバウンド・バッフ
ァ及びアウトバウンド・バッファを教示する。

【００１１】前記特許の図１にバッファ・メモリを有す
るバス−バス・ブリッジが示されているが、複数のホス
トや複数のＰＣＩ−ＰＣＩブリッジ等の必要性を排除す
る、バス−バス・ブリッジのバス・ロード能力を改良す
るメカニズムの教示及び提示をしていない。

【００１２】従来技術のどれもファンアウト（ロード）
能力を処理する多重ブリッジを減らす方法を教示及び提
示していない。

【００１３】特にシステムが、通常可能な（例えば１つ
のＰＣＩバスに最大４つのスロットなど）よりも多くの
２次バス・スロット、及び効率的なピア・ツー・ピア・
オペレーションを必要とする場合に、特定の問題が発生
する。この問題に対処するコンピュータ産業の現在の解
決策は、更にホスト・ブリッジを付加するか、或いは複
数のＰＣＩ−ＰＣＩブリッジを提供し、１つのホスト・
ブリッジに４つのスロットである通常の容量を上回るス
ロット能力を追加させるか、である。これらの従来技術
はスロットの増加に対する解決を試みているが、しかし
ホスト及びバス−バス・ブリッジの数を最小にする一方
で、効率的なピア・ツー・ピア・サポートの必要性を解
決していない。

【００１４】

【発明が解決しようとする課題】本発明の目的は、ホス
ト・ブリッジにおけるインバウンド及びアウトバウンド
の両方向の複数の混合トランザクションを効率的に処理
することである。また、本発明はファンアウト（ロー
ド）能力を増強する２重２次バス・インタフェースを提
供し、及び２つの２次バス・インタフェースでのピア・
ツー・ピア・サポートを改良する基本的な内部バス−バ
ス・ブリッジ能力を提供する、制御メカニズムを提供す
ることである。

【００１５】本発明は２つの２次バス・インタフェース
を生成する２重ホスト・ブリッジを提供することによっ
て、ホスト・ブリッジの２次バス・インタフェースのス
ロット・ファンアウト能力をかなり高めることができ
る。例えば、ＰＣＩバスの場合では、通常は１０本のバ
ス・ロードの代わりに１つのＰＣＩホスト・ブリッジで
２０本のバス・ロードを提供する。

【００１６】本発明は、２つの２次バスを１つの論理バ
ス（アービトレーションの観点から）として扱う適切な
内部制御論理、及び２つの２次ＰＣＩバス・インタフェ
ースにピア・ツー・ピア・サポートを提供する。

【００１７】本発明はソフトウェアの衝突なしでこれら
の付加された特徴と利点を達成できる。

【００１８】更に、本発明は２重ホスト・ブリッジの上
部（１次システム・バス・インタフェースの下）に僅か
１つのホスト・ブリッジ機能を提供して簡略化し、バス
ステア論理と他の制御機能を加えた２重２次バス・イン
タフェースを生成する。

【００１９】これらの技術はホスト・ブリッジ、更にポ
スト書込み及び読取りトランザクションが行われるバス
−バス・ブリッジに適用できる。

【００２０】

【発明の実施の形態】本発明は、ホスト・ブリッジのイ
ンバウンド及びアウトバウンドの両方向において複数の
混合トランザクションを効率的に処理し、２倍のファン
アウト（ロード）能力をもたらす２重２次ＰＣＩインタ
フェースを提供する制御メカニズムを有し、２つの２次
バス・インタフェース間に改良されたピア・ツー・ピア
・サポートを提供する基本内部ＰＣＩ−ＰＣＩブリッジ
能力を提供できる。

【００２１】データ処理システムはホスト・プロセッサ
及び多数の周辺装置を有し、更に１つ以上のホスト・プ
ロセッサと、周辺装置、及びネットワークのような相互
接続された周辺装置を有する他のホスト・プロセッサと
を連結する１つ以上のブリッジを有する。ホスト・バス
−バス・ブリッジは、１次バス（例えばシステム・バ
ス）と２重２次バス（例、ＰＣＩバスのようなＩ／Ｏバ
ス）とを接続する。尚、説明の簡略化のために１次バス
はアウトバウンド・トランザクションのソース、且つイ
ンバウンド・トランザクションの宛先としてみなし、２
次バスはアウトバウンド・トランザクションの宛先、且
つインバウンド・トランザクションのソースとしてみな
す。実施形態次第では２次バスのトランザクションとは
異なるトランザクションが１次バスで同時に発生する場
合もある。各ホスト・ブリッジは、アウトバウンド・デ
ータパス、インバウンド・データパス及び制御メカニズ
ムを有する。アウトバウンド・データパスは、１次バス
からの受信順（または他の順序）にトランザクションを
記憶するキュー待機されたバッファを有し、キュー待機
バッファ内にある要求は読取り要求と書込みトランザク
ションとで混合される。またアウトバウンド・データ・
パスは、読取り応答データ及びアドレス情報を記憶する
多数の他のバッファを有する。

【００２２】インバウンド・パスはアウトバウンド・パ
スの鏡像のようなもので、読取り要求及び書込み要求は
トランザクション・バッファに記憶され、読取り応答は
多数の他のバッファに記憶される。ホスト・ブリッジの
インバウンド・パスとアウトバウンド・パスは状態マシ
ンによって制御される。状態マシンは両方向のアクティ
ビティを判断してトランザクションのバイパスを許可ま
たは禁止する。ここでのバイパスの意味は、前のトラン
ザクションが後からのトランザクションよりも早くキュ
ー待機に入っていたとしても、後からのトランザクショ
ンが前のトランザクションよりも早く処理され得ること
を意味する。

【００２３】本発明では、インバウンド及びアウトバウ
ンドのトランザクションは、特定の種類のトランザクシ
ョン及び定義された順序規則にもとづいて予め設定され
た状態マシンの制御によって順次及び非順次で処理され
る。更に、ホスト・ブリッジのインバウンド及びアウト
バウンドのトランザクションは、フラッシュ・アウトさ
れるバッファを必要とせずに読取りトランザクションが
書込みトランザクションの後に続くことができるメカニ
ズムによって効率的に処理される。

【００２４】本発明は、ホスト・ブリッジをトラバース
する異なるトランザクションに対応して正しいデータ整
合性を維持する。読取り要求などの他のトランザクショ
ンは、開始バスで完了する前に宛先バスで完了（データ
取り出し）しなければならない。例えば、ホスト・プロ
セッサはデータをＩ／Ｏバスの周辺装置に要求し得る。
データは宛先バスの周辺装置から取り出され、トランザ
クションが終了したとみなされる前にホスト・ブリッジ
を介して開始バスのホスト・プロセッサに渡さなければ
ならない。本発明の特徴として、読取りアクセスなどの
トランザクションの処理は、ポスト書込みをフラッシュ
することなしに行える。

【００２５】ここでのポスト読取りは、ターゲット・デ
バイスがアクセスを認識し、使用中の信号を発信し、再
試行制御信号でアクセスを終了することを意味する。後
で再度、マスタ（要求しているデバイス）はアクセスを
実行する。次に本発明のホスト・ブリッジは、後で処理
するために読取り要求を後回しにし、マスタがふたたび
後でアクセスを試みる場合、使用可能な読取りデータが
得られるようにする。ホスト・ブリッジが要求データを
獲得する前にマスタが再び試みるならば、ブリッジはふ
たたび再試行の信号を送るが、アクセス要求の第２のコ
ピーをバッファしない。ホスト・ブリッジは、プロセッ
サからの読取り要求にタグ付けし、プロセッサに再試行
を要求しない。

【００２６】一般に、本発明では性能改良及び実施形態
の簡素化のためにロード・オペレーション（ホスト・プ
ロセッサに対する読取りオペレーション）・パスとスト
ア（ホスト・プロセッサに対する書込みオペレーショ
ン）・パスは、周辺装置とシステム・メモリ間の直接記
憶アクセス（ＤＭＡ）・パスから独立させなければなら
ない。ロード・オペレーション及びストア・オペレーシ
ョンは、ロードはデータをホスト・プロセッサにロード
させ、ストアはデータをホスト・プロセッサから周辺装
置に記憶させるトランザクションの流れを考慮すること
に注意されたい。

【００２７】また、ホスト・ブリッジの周辺メモリ・ス
ペースまたは周辺Ｉ／Ｏスペース（Ｉ／Ｏ出力バッフ
ァ）へのロード要求は、同じホスト・ブリッジの周辺メ
モリ・スペース（メモリ出力バッファ）または周辺Ｉ／
Ｏスペースへの前のロードが行われる前に、両方のロー
ドが同じアドレスに行く場合は、Ｉ／Ｏバスに渡しては
ならない。このことによりアドレスが異なる場合は性能
が改良される（通過可能になる）が、一方または両方の
プロセッサが同じアドレスに書込みする場合に、一方の
プロセッサが他方のプロセッサのデータを盗む（すなわ
ち、旧データを獲得する）問題を解決しない。

【００２８】本発明によれば、ＤＭＡ読取り応答データ
はホスト・ブリッジにバッファされた前のロード・トラ
ンザクション及びストア・トランザクションをバイパス
できるので、デッドロックを回避できる。これはバス−
バス・ブリッジの場合とは異なる必要条件であり、性能
を改良するために、ホスト・ブリッジとＰＣＩバス間で
正しい対話が要求される。更に、ホスト・ブリッジの周
辺メモリ・スペースまたは周辺Ｉ／Ｏスペースへのロー
ドまたはストアは、同じホスト・ブリッジの周辺メモリ
・スペースまたは周辺Ｉ／Ｏスペースへの前のストアが
行われる前に、Ｉ／Ｏバスに対して行ってはならない
（すなわち１つのホスト・ブリッジによって生成された
Ｉ／Ｏバスへの複数のストアは順番に行われなければな
らず、且つロードはストアを渡してはいけない）。

【００２９】本発明は、２つのＰＣＩ２次バス・インタ
フェースを生成するＰＣＩ２重ホスト・ブリッジ（図５
参照）を提供することにより、ＰＣＩホスト・ブリッジ
の２次バス・インタフェースのスロット・ファンアウト
能力が非常に高まる手段を提供する。これは、１つのＰ
ＣＩホスト・ブリッジでは通常は１０本のバス・ロード
であるが、代わって２０本のバス・ロードを提供する。
適切な内部制御ロジックが２つの２次ＰＣＩバスを１つ
の論理バス（アービトレーション観点から）として処理
するために提供される。更に、本発明は、適切な内部制
御ロジックを提供することによって、２つの２次ＰＣＩ
バス・インタフェースにピア・ツー・ピア・サポートを
提供する。

【００３０】前述の付加された特徴と利点は、ソフトウ
ェアの衝突なしで提供できる。

【００３１】本発明はシステムを簡素化し、２重ホスト
・ブリッジの上部（１次システム・バス・インタフェー
スの下）に唯一１つのＰＣＩホスト・ブリッジ機能を含
めさせ、本質的にバス・ステア論理と他の制御機能を有
する２重２次ＰＣＩバス・インタフェースを生成する。

【００３２】これらの技術はホスト・ブリッジ、更にポ
スト書込み及び読取りトランザクションを行うバス−バ
ス・ブリッジに適用できる。

【００３３】ここで図１を参照すると、本発明を具体化
するデータ処理システムが説明される。

【００３４】システム１０は、マルチプロセッサ・シス
テムによって使用可能なシステム・バスのような、第１
のバス１４に接続された少なくとも１つのホスト・プロ
セッサ１２を有する。図１の点線で示される他のホスト
・プロセッサ１２もまた第１のバス１４に接続できる。

【００３５】システム・バスである第１のバス１４には
ホスト・ブリッジ２０ａが接続され、第１のバス１４と
第２のバス１６とを結ぶ。また、システム・メモリ１５
が第１のバス１４に接続されている。他のデバイスであ
る３０及び４０が同様に第２のバス１６に接続されてい
る。制限ではないが１例として、デバイスの４０は、Ｐ
ＣＩバス（例えば第２のバス１６）を、ＩＢＭから入手
できるマイクロチャネル・バスなどの他のＩ／Ｏバス１
７と接続する他のブリッジ・チップであり得る（マイク
ロチャネルはＩＢＭの商標）。ＭＣ（マイクロチャネ
ル）周辺デバイスであるＭＣデバイス１９がＭＣバス１
７に接続されているのが示されている。このようにＭＣ
デバイスは、ＰＣＩ−ＭＣブリッジ４０及びホスト・ブ
リッジ２０ａを介してシステム・メモリ１５、ホスト・
プロセッサ１２のようなホスト・システムの構成装置と
通信できる。マイクロチャネルが例としてここで使用さ
れているが、本発明の有効範囲内で他の種類のブリッジ
・チップ及び周辺デバイスがＩＳＡ、ＥＳＡ、ＶＭＥの
ようなＩ／Ｏバスと使用できることに留意されたい。更
に、他のブリッジ２０は、第２のバス１６と第３のバス
１８に接続されている。第３のバス１８には多数のステ
ーション或いは周辺装置２２ａ、２２ｂ、２２ｃ及び２
２ｄが接続できる。好適な実施例では、ブリッジ２０は
全く同じプロトコルを有するバスを接続するバス−バス
・ブリッジであり、ここで第２のバス１６及び第３のバ
ス１８は両方ともＰＣＩバスである。

【００３６】本発明の有効範囲内ではないが例として、
第２のバス１６及び第３のバス１８はそれぞれ標準規格
であるＰＣＩバスであり得る。

【００３７】図６は本発明の構成を詳細に示すブロック
図である。少なくとも１つのＣＰＵ１２が第１のバス１
４によってシステム・メモリ１５に接続されている。２
重ホスト・ブリッジ４００は、第１のバス１４（図５参
照）に接続されている。ホスト・ブリッジ４００は制御
ロジック４０６を有する。制御ロジック４０６は２つの
２次バス４０２及び４０４がホスト・ブリッジ４００に
よって制御できる機能（透過的なピア・ツー・ピア・サ
ポート、及びトランザクション・ステアなど）を提供す
る。Ｉ／Ｏデバイス４０１及び４０３はバス４０２及び
４０４にそれぞれ接続されている。好適な実施例では２
次バス４０２及び４０４はＰＣＩバスである。前述のよ
うに従来のＰＣＩバスに接続できるデバイス（スロッ
ト、或いははんだ付けされた構成装置）の数には制限が
ある。本発明は、単一のホスト・ブリッジ４００によっ
てサポートできる周辺装置の数を増すために、区別可能
なバス４０２及び４０４を単一の論理バス（アービトレ
ーション観点から）として処理できる。

【００３８】ここで図２を参照すると、ホスト・ブリッ
ジ２０ａが詳細に示されている。本発明の好適な実施例
の記述で使用される用語において、アウトバウンドはホ
スト・プロセッサ１２から出されるトランザクションを
意味し、インバウンドはホスト・プロセッサ１２に向か
うトランザクションを意味する。

【００３９】ホスト・ブリッジ２０ａはアウトバウンド
・パス２０２とインバウンド・パス２０４の２つのデー
タ・パスを有する。インバウンド及びアウトバウンドの
すべてのトランザクションは状態マシン２０６によって
制御される。

【００４０】アウトバウンド・トランザクションがアウ
トバウンド・トランザクション・ルータ２０８によって
受信されると、トランザクション・フォーマットが調べ
られ、トランザクションが読取り要求（データの要求）
か、読取り応答（読取り要求に応答しデータを提供す
る）か、または書込み要求（データを特定のデバイスに
置く要求）かどうか判断される。

【００４１】読取り要求は、アドレス及び制御情報のフ
ォーマットを有する。読取り応答は、アドレス、制御情
報、並びに要求され元の要求者に送られるデータを含む
フォーマットを有する。

【００４２】ポスト・メモリ書込み（ＰＭＷ）或いはＩ
／Ｏ書込み（Ｉ／Ｏ ＷＲ）のような書込みトランザク
ションは、アドレス、制御情報、及び選択されたアドレ
スに書込まれるデータを有する。

【００４３】例えば、アウトバウンド・トランザクショ
ン・ルータ２０８で現在アクティブであるトランザクシ
ョンが読取り要求である場合、トランザクションは多数
の順次バッファ２１０、２１２、２１４の１つに転送さ
れる。順次バッファ２１０、２１２、２１４のエントリ
は、ホスト・ブリッジ２０ａで保留が予測されるトラン
ザクションのスタックを処理するのに十分な長さのバッ
ファ・エントリの適切な任意の数である。また、トラン
ザクションが、Ｉ／Ｏ書込みまたはポスト・メモリ書込
みのような書込みトランザクションである場合、トラン
ザクションは順次バッファ２１０、２１２、２１４の１
つへ転送される。

【００４４】アウトバウンド・トランザクション・ルー
タ２０８で保留しているトランザクションが読取り応答
（ＲＲＰ）の場合、読取り応答トランザクションは並列
バッファ２１６、２１８のエントリの１つに伝送され
る。

【００４５】トランザクション選択回路２２０によって
選択され、２次バスに渡されるトランザクションは常
時、状態マシン２０６によって制御される。従って、順
番でなくても順次バッファ２１０、２１２或いは２１４
に記憶されたトランザクションへのアクセス、または並
列バッファ２１６、２１８の読取り応答トランザクショ
ンへのアクセスができる。

【００４６】インバウンド・パス２０４は、逆順に接続
されている素子を除いてアウトバウンド・パス２０２と
同じ素子を有する。すなわち、インバウンド・トランザ
クション・ルータ２２２は、２次バス１６（図１参照）
に接続されている。アウトバウンド・トランザクション
・ルータ２０８で説明したように、インバウンド・トラ
ンザクション・ルータ２２２は状態マシン２０６によっ
て制御される。各トランザクションは読取り要求（ＲＲ
Ｑ）及び書込みトランザクション（Ｉ／Ｏ書込み及びＰ
ＭＷ）において順次インバウンド・バッファ２２４、２
２６及び２２８の１つにステアされる。読取り応答トラ
ンザクションは、並列バッファ２３２、２３４に伝送さ
れる。状態マシン２０６の制御下のインバウンド選択回
路２３０は、順次インバウンド・バッファ２２４、２２
６及び２２８、または並列バッファ２３２及び２３４の
いずれからのトランザクションの伝送を制御する。

【００４７】状態マシン２０６は図３及び図４で示され
る状態マシン論理テーブルによって定義されるプロトコ
ルに従って動作し、アウトバウンド、インバウンドまた
は両方向への複数のトランザクションの流れを制御す
る。

【００４８】図３及び図４を参照すると、状態マシン２
０６を制御する論理テーブルが示されている。図３の論
理テーブルの上部はアウトバウンド・トランザクション
を表すトランザクションであり、便利上、第１のトラン
ザクションと呼ぶ。図３の論理テーブルの左側に沿って
アウトバウンド・トランザクションが示されており、便
利上、第２のトランザクションと呼ぶ。同様に図４の論
理テーブルの上部はインバウンド・トランザクションを
表すトランザクションであり、便利上、第１のトランザ
クションと呼ぶ。図４の論理テーブルの左側に沿ってイ
ンバウンド・トランザクションが示されており、便利
上、第２のトランザクションと呼ぶ。

【００４９】図３及び図４のテーブルのエントリにおい
て"０"エントリは、後の（第２の）トランザクションが
前の（第１の）トランザクションをバイパスしてはいけ
ないことを意味する。"１"エントリは、後のトランザク
ションがブリッジに入らなければならず、これはトラン
ザクションを処理するために前のトランザクションをバ
イパスする必要がある場合で、そうでなければデッドロ
ックが生じることを意味する。"０／ｌ"エントリは、後
のトランザクションが前のトランザクションをバイパス
できるが、しかし、そうすることは要求されない（順次
要求はなく（すなわち順序にこだわらない）、性能及び
実施の費用を配慮する実施形態仕様で決まる）ことを意
味する。"０／ｌ"は、バイパスを許可する場合もしない
場合もあるが、これは特定の状況或いは実施形態によ
る。

【００５０】ＤＭＡ読取り応答データはホスト・ブリッ
ジにバッファされている、前のロード・トランザクショ
ン及びストア・トランザクションをバイパスできるの
で、デッドロックを回避できる。これは、バス−バス
（例えばＰＣＩ−ＰＣＩ）・ブリッジとは異なる必要条
件であり、ホスト・ブリッジとＰＣＩバス間での正しい
対話が求められる。このことが性能を改良する。

【００５１】例えば、読取り要求（ＲＲＱ）であるアウ
トバウンドの第１のトランザクションがあり、読取り応
答（ＲＲＰ）であるアウトバウンドの第２のトランザク
ションがある場合、図３の論理テーブルの縦列と横列の
交差部は"１"を示す。論理テーブルのいずれの位置であ
っても"１"は後のトランザクションが前のトランザクシ
ョンをバイパスできることを示す。従って、ＤＭＡデー
タを有する読取り応答（ＲＲＰ）は、読取り要求をバイ
パスできる。また、ＲＲＰがＰＭＷ或いはＩ／Ｏ書込み
などの書込みオペレーションをバイパスできることが理
解できよう。ＤＭＡデータ（ＲＲＰ）・オペレーション
がプロセッサのロード・オペレーション及びストア・オ
ペレーションをバイパスできることにより、デッドロッ
ク条件を生じさせる前述の問題が排除される。ＭＣデバ
イス１９はＤＭＡ要求によってシステム・メモリ１５に
データを要求していると仮定する。ＲＲＱトランザクシ
ョンは、順次バッファ２２４、２２６及び２２８の１つ
に置かれる（これはインバウンド・オペレーションのた
め）。この場合では、ＲＲＱはバッファ２２８にあると
仮定する。ＤＭＡデータがシステム・メモリ１５から戻
る前に、ホスト・プロセッサ１２はＭＣデバイス１９に
対して書込みオペレーションを開始する。このようにＩ
／Ｏ書込みトランザクションは順次バッファ２１０、２
１２及び２１４の１つに置かれる（これはアウトバウン
ド・トランザクションなので）。この場合では、Ｉ／Ｏ
書込みはバッファ２１４に置かれると仮定する。続いて
システム・メモリ１５はＭＣデバイス１９（要求された
ＤＭＡデータを有する）からのＲＲＱに応答してＲＲＰ
を並列バッファ２１６または２１８の１つ（例えば、バ
ッファ２１６）に置く。前にも述べた通り、ＭＣデバイ
ス１９などのあるＩ／ＯデバイスのプロトコルはＲＲＰ
を要求して、各トランザクションが完了するまでＭＣバ
ス１７の制御を管理する。ＭＣデバイス１９がＤＭＡデ
ータがある並列バッファ２１６で待機しているので、バ
ッファ２１４のＩ／Ｏ書込みオペレーションが完了する
ことができず、潜在的デッドロックが存在する。本発明
は並列バッファ２１６のＲＲＰトランザクション（ＤＭ
Ａデータを有する）がバッファ２１４のＩ／Ｏ書込みト
ランザクションをバイパスさせ、ＭＣデバイス１９によ
ってＤＭＡ要求を完了させることによりデッドロック状
態が生じるのを防ぐ。本発明はまた、他のデッドロック
が生じるのを防止する。例えは、ＰＭＷ或いはＲＲＱト
ランザクションが順次バッファ２１４に存在し、バッフ
ァ２１６のＲＲＰと競合する場合などである。

【００５２】図３及び図４の論理テーブルのいずれの位
置における０は、トランザクションのバイパス禁止を示
す。従って、第１のトランザクションとしてのアウトバ
ウンド書込みオペレーション、後に続く第２のトランザ
クションとしてのアウトバウンド読取り要求は、第２の
トランザクションによってバイパスできない。ここで使
用される用語"バイパス"とは、宛先バスにおいて第１の
要求が完了する前に第２の要求が完了することを意味す
る。しかしながら、例えば第１のトランザクションがア
ウトバウンド書込みトランザクションである場合、アウ
トバウンド読取り応答トランザクションのバイパスは許
されなければならない。

【００５３】図３及び図４の論理テーブルに存在するい
ずれの０の表示は、書込みトランザクションを含むトラ
ンザクションのバイパス禁止であることに注意された
い。例えば、第２のトランザクションとしてのアウトバ
ウンド読取り要求は、第１のトランザクションとしての
アウトバウンド書込みをバイパスできない。図４におい
てもインバウンド・トランザクションの場合は同じ原則
が当てはまることが理解できよう。従って、図４で示さ
れるようにインバウンド読取り要求（ＲＲＱ）、読取り
応答（ＲＲＰ）或いは書込みトランザクション（ＰＭ
Ｗ）は、第１のトランザクションとしての前のインバウ
ンド書込み（ＰＭＷ）をバイパスできない。状態マシン
２０６のオペレーションを管理する図３及び図４の論理
テーブルは、アウトバウンド・トランザクション・ルー
タ２０８、インバウンド・トランザクション・ルータ２
２２、トランザクション選択回路２２０及び２３０のそ
れぞれのトランザクションの仕切りを制御する。当業者
は図３及び図４のテーブルに示された論理がどのように
して制御論理回路で実施され、状態マシン２０６に取り
込まれるかを理解できよう。

【００５４】好適な実施例ではＰＣＩホスト・ブリッジ
（ＰＨＢ）は特有の特性を有するマイクロプロセッサを
使用してＰＣＩバスをＩ／Ｏバスとしてコンピュータ・
システムのシステム・バスに接続する。このマイクロプ
ロセッサにはＩＢＭから入手できるPowerPC604マイクロ
プロセッサ（PowerPC及びPowerPC604はＩＢＭの商標で
ある）などがあるが、その説明には考慮すべき点があ
る。一般にホスト・プロセッサ１２に対するロード（Ｒ
ＲＱ）及びストア（ＰＭＷ、Ｉ／Ｏ ＷＲ）・パスは、
性能の改良及び簡単な実施形態の実現ために周辺装置に
対するＤＭＡパス（例えばＲＲＰ）から独立していなけ
ればならない。また、図３及び図４のテーブルの"０／
１"エントリにおいて、これらのトランザクションはバ
イパスできる可能性はあるが、バイパスすることを要求
されない。バイパスするか否かは、いずれの公正な規
則、性能問題或いは実施形態（以下のパラグラフで記述
される場合を除いて）の簡素化次第である。

【００５５】ＰＣＩホスト・ブリッジの場合、ホスト・
ブリッジの周辺メモリ・スペース或いは周辺Ｉ／Ｏスペ
ースのどちらかに対するロード（ＲＲＱトランザクショ
ンなど）は、これらの両方のロードが全く同じアドレス
に送られる場合、同じホスト・ブリッジの周辺メモリ・
スペース、或いは周辺Ｉ／Ｏスペースに対する、前のロ
ードが行われる前にＩ／Ｏバスにしてはならない。図３
を参照すると"０／ｌ"は第１のトランザクションとして
のＲＲＱ（ロード）オペレーションと、第２のトランザ
クションとしてのＲＲＱ（ロード）オペレーションの交
差部に存在することが分かる。この場合、ターゲット・
アドレスが同じでない場合はバイパスが許される。しか
しながら、状態マシン２０６が有する比較器が、アドレ
スが同じであると判定した場合、第２のＲＲＱトランザ
クションは第１のＲＲＱトランザクションをバイパスで
きない。従ってこの場合の"０／１"は、アドレスの比較
結果などの付加の要素にもとづいて、第２のトランザク
ションによって第１のトランザクションのバイパスが生
じる得ることを示す。これはアドレスが異なる場合には
性能が改良される（通過可能になる）が、一方または両
方のデバイスが同じアドレスのデータをアクセスする場
合に、一方のデバイスが他のデバイスのデータを盗む
（旧データの獲得する）問題を解決しない。これらのト
ランザクションが異なるアドレスを有する場合はバイパ
スできる。この場合、アドレスが異なるときには性能の
改良となるが、一方または両方のデバイスが同じアドレ
スに書込む場合、一方のデバイスが他のデバイスの読取
りデータを盗む（旧データの獲得する）問題を解決しな
い。これはデバイスが、異なるアドレスのデータをアク
セスしており、そこに競合が存在しないからである。

【００５６】当業者は要求デバイス（例えばホスト・プ
ロセッサ１２）によってターゲットされたアドレスが同
一であるかどうかを判定するために、どのように状態マ
シン２０６が比較器を動作させるかが理解できよう。他
の考慮すべき問題は、ＰＨＢの周辺メモリ・スペース或
いは周辺Ｉ／Ｏスペースに対するロードまたはストア
は、同じＰＨＢの周辺メモリ・スペースまたは周辺Ｉ／
Ｏスペースへの、前のストアが行われる前に、Ｉ／Ｏバ
スに対して行ってはならない（すなわち１つのＰＨＢに
よって生成されたＩ／Ｏバスへの複数のストアは順序を
保たなければならず且つロードはストアをパスしてはな
らない）、という場合を含む。例えば、図３から第２の
トランザクションとしてのロード（ＲＲＱ）はストア
（ＰＭＷ、或いはＩ／Ｏ ＷＲ）をパスできないことが
わかる。これは"０"がこれらのトランザクションの交差
部に存在するからである。更に、第２のトランザクショ
ン（例えばＰＭＷ）としてのストアは、第１のトランザ
クション（ＰＭＷ、或いはＩ／Ｏ ＷＲ）として他のス
トアをことはできない。これは図３のこれらのトランザ
クションの交差部に"０"が存在することから理解されよ
う。

【００５７】すべての、後からのインバウンド・トラン
ザクションは、前のインバウンド・ポスト・メモリ書込
み（ＰＭＷ）をバイパスしてはならないことに注目され
たい。図４を参照すると、すべての第２のトランザクシ
ョン（適用不可なのでＩ／ＯＷＲを除く）と第１のトラ
ンザクションとしてのＰＭＷとの間の交差部に"０"が示
されている。また、第２のトランザクションとしての後
のインバウンド・ポスト・メモリ書込み（ＰＭＷ）は、
第１のトランザクションとしての前の読取り要求（ＲＲ
Ｑ）及び読取り応答（ＲＲＰ）をバイパスできる。これ
は図４に示されるようにこれらのトランザクションの交
差部に"１"が示されている。

【００５８】また、アウトバウンド・トランザクション
対インバウンド・トランザクション、及びインバウンド
・トランザクション対アウトバウンド・トランザクショ
ンがテーブルにアドレス指定されていないことに注目さ
れたい。これらの場合では、トランザクションが反対方
向に、及び異なるアドレス・スペースに向かうので、こ
れらのトランザクションは独立していなければならず、
また互いの順序付けを要求しない。いずれのアウトバウ
ンド・トランザクション対インバウンド・トランザクシ
ョン、或いはいずれのインバウンド・トランザクション
対アウトバウンド・トランザクションは順序を必要と
し、これは本発明の有効範囲以外のソフトウェア・プロ
トコルによって扱われる。

【００５９】図４のあるテーブル・エントリが"ｎａ"で
ある点に注意されたい。この場合は"適用不可"である。
これはインバウンドＩ／Ｏ ＷＲトランザクションがPo
werPCマイクロプロセッサを利用するシステムの場合を
説明する好適な実施例において定義されていないからで
ある。

【００６０】前記及び関連するＩＢＭ特許明細で考えら
れる以外に、PowerPCマイクロプロセッサなどのマイク
ロプロセッサを使用したシステムのＰＣＩホスト・ブリ
ッジに対するトランザクション順位付け要求は、ＰＣＩ
−ＰＣＩブリッジの場合と同じである（ＰＣＩローカル
・バス仕様、バージョン２．１参照）。

【００６１】読取りアクセス及びその再試行を行うマス
タは、アクセスが完了するまでアクセスを定期的に試み
なければならない。

【００６２】ここで図５を参照すると、２つの２次ＰＣ
Ｉバス・インタフェース４０８及び４１０を提供する能
力を有する本発明の２重ＰＣＩホスト・ブリッジ４００
と、改良されたピア・ツー・ピア・サポートが述べられ
ている。

【００６３】ＰＣＩローカル・バス仕様はＰＣＩバスの
電気特性を定義する。ＰＣＩ電気定義の容量性負荷では
タイミング予算が可能であり、バス・タイミング定義で
は最悪な場合の１０本のロードのバス・ローディングが
可能である。本発明はＰＣＩバスのスロット・ファンア
ウト能力を非常に高める。これはシステム・インタフェ
ース４２０によりシステム・バスの第１のバス１４に接
続されたＰＣＩ２重ホスト・ブリッジ４００（図５参
照）を提供し、実施される様々なバス・プロトコルにも
とづくデータ及びアドレス情報などの制御情報をやりと
りするためである。ホスト・ブリッジ４００は２つのＰ
ＣＩバス・インタフェース４０８及び４１０を生成し、
ＰＣＩバス・インタフェース４０８及び４１０（最大合
計８スロット）において全体で２０本のバス・ロードを
使用可能にする。また、適切な内部制御論理を提供する
ことによって、この２重バス・チップは、２つのＰＣＩ
バス４０２及び４０４を１つの論理バスとして扱うこと
ができ、またこれらの両方のバスにピア・ツー・ピア・
サポートが提供できる。

【００６４】図５は本発明で述べられる能力を示す。２
つの２次ＰＣＩバス４０２及び４０４を生成するＰＣＩ
２重ホスト・ブリッジ４００が示されている。この２重
バス・チップ内の内部データ・パスは、方向制御ロジッ
ク（制御ロジック４０６内）によって制御され、ＰＣＩ
２次インタフェース４０８及び４１０、並びに制御モジ
ュール４０６に内蔵された制御の要となる中央ホストブ
リッジ間のトランザクションをステアし、その結果、２
重チップはアウトバウンド・トランザクション・バッフ
ァ４１２とインバウンド・トランザクション・バッファ
４１４の１組のホスト・ブリッジとなり、基本的に"１
つ"のホスト・ブリッジとして機能する。制御ロジック
４０６は、コンフィグレーションに必要な構成レジスタ
と同様に、必要な制御を、アドレス・デコード、バッフ
ァ制御、トランザクション順序規則、方向制御（一定の
方向にステアする）、アービトレーション、インタフェ
ース制御、ピア・ツー・ピア制御、及びシステム・クロ
ックに提供し、トランザクションがピア・ツー・ピアだ
と考えられるときを判断する。

【００６５】また、ピア・ツー・ピア・ブリッジ機能制
御論理回路４１６が図５で示されている。この回路は、
２つの２次ＰＣＩバス４０２及び４０４間でピア・ツー
・ピア・オペレーションのサポートをするために２重バ
ス・チップのホスト・ブリッジ４００内で単純なパス・
スルー（バッファ機能なし）のＰＣＩ−ＰＣＩブリッジ
機能を提供する。制御ロジック４０６内にある１つのア
ービタは、２次ＰＣＩバス４０２及び４０４の両方の制
御に使用でき、２つのＰＣＩバスはアービトレーション
観点から１つの論理バスとして動作する。しかし、構成
観点からは２つの物理及び論理バスである。２つのバス
４０２及び４０４を２つの独立した論理及び物理バスに
させるには、ホスト・ブリッジは、制御ロジック４０６
が有する独立した２組のホスト・ブリッジ構成レジスタ
を提供する。しかしながら、２重ホスト・ブリッジ４０
０は、１つの全体的ホスト・ブリッジとしての役割を行
うブリッジをトラバースするデータとトランザクション
のための１組の共通なバッファを有する。

【００６６】アウトバウンド・トランザクション・バッ
ファ４１２とインバウンド・トランザクション・バッフ
ァ４１４は、システム一貫性規則（図２参照）のトラン
ザクション順位付け必要条件にＰＣＩバス順位付け必要
条件を加えた適切な組み合わせにもとづいて、制御ロジ
ック４０６によって管理される。ピア・ツー・ピア・ブ
リッジ機能制御論理回路４１６を、制御ロジック４０６
のアービタと協動する単純なパス・スルー機能として保
持することにより、機能はシステム・コヒーレンシ・ド
メインのもとに保たれ、２つの物理ＰＣＩ２次バス４０
２及び４０４にてピア・ツー・ピア・オペレーションを
サポートできる。

【００６７】制御ロジック４０６の方向制御は、最後の
アービトレーション・サイクルを獲得する制御マスタ・
デバイスの位置にもとづき、情報を適切な内部データ・
バス４２２、４２４及び４２６において正しい方向にス
テアするために必要である。トランザクションが内部デ
ータ・バス４２２でプロセッサからアウトバウンドされ
る場合、トランザクション制御情報が内部データ・バス
４２４及び４２６に置かれ、情報を内部データ・バス４
２４及び４２６を介して２次ＰＣＩバス・インタフェー
ス４０８及び４１０の両方のそれぞれに送ることにより
両方のＰＣＩバス（１つの論理バスとして動作する）に
提供できる。更にトランザクションは、ターゲット・デ
バイスのアドレスにもとづいて、適切なＰＣＩバス４０
２または４０４へステアされる。トランザクションがバ
ス４０２及び４０４にステアされた場合、実際にターゲ
ット・デバイス（例えば４０４）を持たないバスへのデ
バイス選択（DEVSEL#）信号は、トランザクション制御
情報の応答からバス４０４において減法デコードを回避
するために、バス４０４で再駆動させねばらなない。こ
れは、できるだけ長い時間、減法デコードを設定する必
要がある。このDEVSEL#信号は、トランザクションへの
応答を示すための現トランザクションのターゲットによ
って駆動されるＰＣＩバス・オペレーション信号であ
る。１つの論理バスとして動作するには、バス４０２及
び４０４のバスのいずれかがターゲット・デバイスを有
する場合、両方のバスがDEVSEL#信号を発信する必要が
ある。内部データ・バス４２４または４２６の１つの物
理ＰＣＩバスからシステムへのインバウンド・トランザ
クションは、内部データ・バス４２４を介してシステム
・バス１４に送られるだけで、他の物理的なＰＣＩバス
へのアウトバウンド・パスをとらない。例えば、バス４
０４からのインバウンドＰＣＩトランザクションは、内
部データ・バス４２６及び４２２を介してシステムにス
テアされるが、内部データ・バス４２４を介してＰＣＩ
バス４０２にはステアされない。ＰＣＩピア・ツー・ピ
ア・トランザクションはアドレスにもとづいて検知され
る。Ｉ／Ｏ装置のアドレスが、ホスト・ブリッジのアド
レスを下回るように設計されたアドレス範囲内にある場
合（すなわち、Ｉ／Ｏ装置のアドレスがホスト・ブリッ
ジのアドレスを下回ることを指摘する制御ロジック４０
６内にあるホスト・ブリッジ構成レジスタの２組の内の
１組の範囲）、これがピア・ツー・ピア機能である。ホ
スト・ブリッジのアドレスを下回るアドレス範囲のアド
レスは２重ホスト・ブリッジ４００によって制御される
Ｉ／Ｏバスに接続された周辺装置の１つに対応するアド
レスであることに注目されたい。図５に示されている場
合では、バス４０２及び４０４のどちらかに接続された
ターゲット・デバイスは、ホスト・ブリッジのアドレス
を下回るとみなされるアドレスを持つ。オペレーション
がピア・ツー・ピア・オペレーションであり、アドレス
が、トランザクションを実施しているデバイスを有する
特定のブリッジの構成レジスタのアドレス範囲である場
合、オペレーションはホスト・ブリッジ・チップによっ
て完全に無視される。この場合、ホスト・ブリッジ・チ
ップは例えばマスタ・デバイスとターゲット・デバイス
であり、両方共バス４０４にある。オペレーションがピ
ア・ツー・ピア・オペレーションであり、ターゲット・
デバイスが２重ホスト・ブリッジ（他のブリッジ構成レ
ジスタによって指示される）の他のブリッジ下にある場
合、制御は、パス・スルー論理４１６で実現される、ピ
ア・ツー・ピア・ブリッジ・パス・スルー機能を仕切
る。例えば、マスタ・デバイスがバス４０４に接続され
且つターゲット・デバイスがバス４０２に接続されてい
る場合、両方のアドレスは"ホスト・ブリッジのアドレ
スを下回る"。そのためトランザクションはピア・ツー
・ピアとなり、パス・スルー制御機能は、マスタ・デバ
イスとターゲット・デバイスが異なるＰＣＩバスにある
ので呼び出される。これは２組のホスト・ブリッジ構成
レジスタが制御ロジック４０６によって提供できるので
可能である。異なる物理ＰＣＩバス間のこのタイプのピ
ア・ツー・ピア・トランザクションは、アドレスがシス
テムのアドレスでないのでシステムによって無視される
（すなわち、アドレスはホスト・ブリッジのアドレス
を"下回る"）。

【００６８】バス４０２及び４０４のインタフェース制
御４０８及び４１０のそれぞれは、独立したSERR#及びP
ERR#信号を有する（ＰＣＩバス仕様で定義）。他の制御
信号も同様に、拡張エラー回復能力を提供することがで
き、ホット・プラグ制御の物理バスの休止を可能にす
る。

【００６９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００７０】（１）メモリを有する少なくとも１つのプ
ロセッサを接続するシステム・バスと、各々が予め設定
された数の周辺装置をサポートする第１及び第２の２次
バスと、前記第１の２次バスと第２の２次バスを結合
し、前記予め設定された数より多い、多数の周辺装置を
サポートする１つの論理バスを生成する、前記システム
・バスに接続されたブリッジと、を有する、データ処理
システム。 （２）前記ブリッジは、前記第１の２次バスと第２の２
次バス間、及び前記第１及び第２の２次バスと前記シス
テム・バス間のトランザクションを制御する手段を含
む、前記（１）記載のデータ処理システム。 （３）前記制御する手段は、前記第１の２次バス、第２
の２次バス、またはシステム・バス上の周辺装置、プロ
セッサ及びメモリを含む、前記トランザクションの参加
者の位置を判断する手段を有する、前記（２）記載のデ
ータ処理システム。 （４）前記ブリッジは、前記第１の２次バスに接続され
た周辺装置の一方と、前記第２の２次バスに接続された
周辺装置の他方との間に透過的トランザクション処理を
提供する手段を更に有する、前記（３）記載のデータ処
理システム。 （５）前記トランザクションを提供する手段は、前記ト
ランザクションの参加者の一方が、前記第１の２次バス
にあると判定され、及び前記参加者の他方が前記第２の
２次バスにあると判定された場合、前記第１の２次バス
から前記第２の２次バスにトランザクション情報を転送
する手段を有する、前記（４）記載のデータ処理システ
ム。 （６）前記制御を行う手段は、前記トランザクション情
報を前記第１及び第２の２次バスと前記システム・バス
とにステアする手段を更に有する、前記（５）記載のデ
ータ処理システム。 （７）前記情報をステアする手段が、前記トランザクシ
ョン情報の元が前記システム・バスにある場合、前記ト
ランザクション情報を前記第１及び第２の２次バスの両
方に供給する手段と、前記トランザクション情報の元が
前記第１の２次バスまたは前記第２の２次バスのどちら
かにあり、及び前記参加者のターゲットされた１つが前
記システム・バスにある場合、前記トランザクション情
報を前記システム・バスだけに供給する手段と、前記参
加者のターゲットされた１つが前記第１の２次バスまた
は前記第２の２次バスの一方にある場合、前記トランザ
クション情報を前記第１の２次バスまたは前記第２の２
次バスの一方だけに供給する手段と、を有する、前記
（６）記載のデータ処理システム。 （８）前記参加者のターゲットされた１つが前記第１の
２次バスまたは前記第２の２次バスの一方にある場合、
前記トランザクション情報を前記第１の２次バスまたは
前記第２の２次バスの一方だけに供給する手段が、前記
ターゲットされた参加者のアドレスにもとづく、前記
（７）記載のデータ処理システム。 （９）判定を行う前記手段は、前記トランザクションの
参加者のアドレスを記憶する複数の構成レジスタと、前
記参加者が、前記第１の２次バス、前記第２の２次バス
または前記システムにあるかどうか判断するための前記
アドレスをデコードする手段と、を有する、前記（８）
記載のデータ処理システム。 （１０）データ処理システムの複数のバスを相互接続す
る方法であって、メモリを有する少なくとも１つのプロ
セッサをシステム・バスに接続するステップと、予め設
定された数の周辺装置をサポートする第１及び第２の２
次バスを提供するステップと、ブリッジを前記システム
・バスに接続し、前記第１の２次バスと前記第２の２次
バスとを結合させ、前記予め設定された数より多い多数
の周辺装置をサポートする１つの論理バスを生成する、
ステップと、を有する、方法。 （１１）前記接続するステップは、前記第１の２次バス
と前記第２の２次バス間、及び前記第１及び第２の２次
バスと前記システム・バス間のトランザクションを制御
するステップを更に有する、前記（１０）記載の方法。 （１２）前記制御するステップは、前記第１の２次バ
ス、第２の２次バス、またはシステム・バス上の周辺装
置、プロセッサ及びメモリを含む、前記トランザクショ
ンの参加者の位置を判断するステップを有する、前記
（１１）記載の方法。 （１３）前記ステップは、前記第１の２次バスに接続さ
れた周辺装置の一方と、前記第２の２次バスに接続され
た周辺装置の他方との間に透過的トランザクション処理
を提供するステップを更に有する、前記（１２）記載の
方法。 （１４）前記提供するステップは、前記トランザクショ
ンの参加者の一方が、前記第１の２次バスにあると判定
され、及び前記参加者の他方が前記第２の２次バスにあ
ると判定された場合、前記第１の２次バスから前記第２
の２次バスにトランザクション情報を転送するステップ
を有する、前記（１３）記載の方法。 （１５）前記転送するステップは、前記トランザクショ
ン情報を前記第１及び第２の２次バスと前記システム・
バスとでステアするステップを有する、前記（１４）記
載の方法。 （１６）前記ステアするステップは、前記トランザクシ
ョン情報の元が前記システム・バスにある場合、前記ト
ランザクション情報を前記第１の２次バス及び前記第２
の２次バスの両方に供給するステップと、前記トランザ
クション情報の元が前記第１の２次バスまたは前記第２
の２次バスのどちらかにあり、及び前記参加者のターゲ
ットされた１つが前記システム・バスにある場合、前記
トランザクション情報を前記システム・バスだけに供給
するステップと、前記参加者のターゲットされた１つが
前記第１の２次バスまたは前記第２の２次バスの一方に
ある場合、前記トランザクション情報を前記第１の２次
バスまたは前記第２の２次バスの一方だけに供給するス
テップと、を有する、方法。 （１７）前記参加者のターゲットされた１つが前記第１
の２次バスまたは前記第２の２次バスの一方にある場
合、前記トランザクション情報を前記第１の２次バスま
たは前記第２の２次バスの一方だけに供給するステップ
が、前記ターゲットされた参加者のアドレスにもとづ
く、前記（１６）記載の方法。 （１８）判定を行う前記ステップは、前記トランザクシ
ョンの参加者のアドレスを記憶する複数の構成レジスタ
を提供するステップと、前記参加者が前記第１の２次バ
ス、前記第２の２次バスまたは前記システム・バスにあ
るかどうかを求める前記アドレスをデコードするステッ
プと、を有する前記（１７）記載の方法。

【図面の簡単な説明】

【図１】本発明を具体化するデータ処理システムのブロ
ック図である。

【図２】図１のシステムに従い、本発明によって利用さ
れる基本ホスト・ブリッジの特徴を説明するホスト・ブ
リッジ（ＰＣＩホスト・ブリッジなど）のブロック図で
ある。

【図３】アウトバウンド・パス及びインバウンド・パス
での各種のトランザクションにおいて、図２のホスト・
ブリッジのトランザクションを制御する論理テーブルを
示す図である。

【図４】アウトバウンド・パス及びインバウンド・パス
での各種のトランザクションにおいて、図２のホスト・
ブリッジのトランザクションを制御する論理テーブルを
示す図である。

【図５】本発明の２重２次Ｉ／Ｏバス・インタフェース
及びピア・ツー・ピア・サポートをもたらすステア論理
のセットと他の制御デバイスを有するホスト・ブリッジ
を拡大したブロック図である。

【図６】単一のホスト・ブリッジが複数の２次バスをサ
ポートする本発明の他の好適な実施例を示すブロック図
である。

【符号の説明】

１０ システム １２ ホスト・プロセッサ １４ 第１のバス １５ システム・メモリ １６ 第２のバス １７ ＭＣバス １８ 第３のバス １９ ＭＣデバイス ２０ ブリッジ ２０ａ ホスト・ブリッジ ３０ デバイス ４０ ＰＣＩ−ＭＣブリッジ ２０２ アウトバウンド・パス ２０４ インバウンド・パス ２０６ 状態マシン ２０８ アウトバウンド・トランザクション・ルータ ２１０、２１２、２１４ 順次バッファ ２１６、２１８ 並列バッファ ２２０ トランザクション選択回路 ２２２ インバウンド・トランザクション・ルータ ２２４、２２６、２２８ 順次インバウンド・バッファ ２３０ インバウンド選択回路 ２３２、２３４ 並列バッファ ４００ ホスト・ブリッジ ４０１、４０３ Ｉ／Ｏデバイス ４０２、４０４ バス ４０６ 制御ロジック ４０８、４１０ ２次ＰＣＩバス・インタフェース ４１２ アウトバウンド・トラザクション・バッファ ４１４ インバウンド・トラザクション・バッファ ４１６ ピア・ツー・ピア・ブリッジ機能制御 ４２０ システム・インタフェース ４２２、４２４、４２６ 内部データ・バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・アレン・ケリィ アメリカ合衆国27502、ノース・カロラ イナ州アペックス、ブルーク・クリー ク・ドライブ 200 (72)発明者 ダニー・マービン・ニール アメリカ合衆国78681、テキサス州ラウ ンド・ロック、ハイタワー・ドライブ 4604 (72)発明者 スティーブン・マーク・サーバー アメリカ合衆国78717、テキサス州オー スティン、エファライム・ロード 8308 (56)参考文献 特開 平４−178751（ＪＰ，Ａ) 特開 平６−274638（ＪＰ，Ａ) 特開 平６−83761（ＪＰ，Ａ) 特開 平５−265931（ＪＰ，Ａ) 特開 平６−52095（ＪＰ，Ａ) 国際公開97／02533（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/20 - 13/378

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】メモリを有する少なくとも１つのプロセッ
   サを接続するシステム・バスと、周辺装置をサポートす
   る第１及び第２の２次バスと、 前記第１の２次バス及び第２の２次バスを結合して前記
   システム・バスに接続するブリッジとを有し、 前記ブリッジは、前記第１の２次バスと第２の２次バス
   間、及び、前記第１又は第２の２次バスと前記システム
   ・バス間のトランザクションを制御する手段を含み、 前記制御する手段は、前記第１の２次バスと第２の２次
   バス間のトランザクションは、バッファ機能の無いパス
   ・スルー論理により制御し、 前記第１又は第２の２次バスと前記システム・バス間の
   トランザクションは、前記プロセッサに対する読取り又
   は書込み要求が完了する前に、前記周辺装置と前記メモ
   リとの間の直接記憶アクセス要求を完了させるプロトコ
   ルに従い制御し、 それによりデッドロックを回避することを特徴とするデ
   ータ処理システム。
2. 【請求項２】前記ブリッジは、前記第１の２次バス、第
   ２の２次バス、またはシステム・バス上の周辺装置、プ
   ロセッサ及びメモリを含む、前記トランザクションの参
   加者の位置を判断する手段を更に有する、請求項１記載
   のデータ処理システム。
3. 【請求項３】トランザクションの参加者の一方が、前記
   第１の２次バスにあると判断され、及び前記参加者の他
   方が前記第２の２次バスにあると判定された場合、前記
   第１の２次バスから前記第２の２次バスにトランザクシ
   ョン情報がバッファ機能の無いパス・スルー論理により
   転送される、請求項２記載のデータ処理システム。
4. 【請求項４】前記ブリッジは、前記トランザクション情
   報を前記第１の２次バス、第２の２次バス又は前記シス
   テム・バスに方向制御する手段を更に有する、請求項１
   〜３のいずれか１項記載のデータ処理システム。
5. 【請求項５】前記方向制御する手段が、 前記トランザクション情報の元が前記システム・バスに
   ある場合、前記トランザクション情報を前記第１及び第
   ２の２次バスの両方に供給する手段と、 前記トランザクション情報の元が前記第１の２次バスま
   たは前記第２の２次バスのどちらかにあり、及び前記参
   加者のターゲットされた１つが前記システム・バスにあ
   る場合、前記トランザクション情報を前記システム・バ
   スだけに供給する手段と、 前記参加者のターゲットされた１つが前記第１の２次バ
   スまたは前記第２の２次バスの一方にある場合、前記ト
   ランザクション情報を前記第１の２次バスまたは前記第
   ２の２次バスの一方だけに供給する手段と、 を有する、請求項４記載のデータ処理システム。
6. 【請求項６】前記参加者のターゲットされた１つが前記
   第１の２次バスまたは前記第２の２次バスの一方にある
   場合、前記トランザクション情報を前記第１の２次バス
   または前記第２の２次バスの一方だけに供給する手段
   が、前記ターゲットされた参加者のアドレスにもとづき
   供給する、請求項５記載のシステム。
7. 【請求項７】前記位置を判断する手段は、 前記トランザクションの参加者のアドレスを記憶する複
   数の構成レジスタと、 前記参加者が、前記第１の２次バス、前記第２の２次バ
   スまたは前記システムにあるかどうか判断するための前
   記アドレスをデコードする手段と、 を有する、請求項２記載のデータ処理システム。
8. 【請求項８】メモリを有する少なくとも１つのプロセッ
   サ、前記プロセッサに接続されたシステム・バス、周辺
   装置、前記周辺装置に接続された第１及び第２の２次バ
   ス、及び、前記第１の２次バス及び第２の２次バスを結
   合して前記システム・バスに接続するブリッジを含むデ
   ータ処理システムにおいてバスのトランザクションを制
   御する方法であって、 前記プロセッサに対する読取り又は書込み要求が完了す
   る前に、前記周辺装置と前記メモリの間の直接記憶アク
   セス要求を完了させるステップと、前記第１の２次バスに接続された周辺装置と前記第２の
   ２次バスに接続された周辺装置との間のピア・ツー・ピ
   ア・オペレーションを、バッファ機能の無いパス・スル
   ー論理に従い行うステップと、 を含むことによって、デッドロックを回避することを特
   徴とする方法。
9. 【請求項９】前記第１の２次バス、第２の２次バス、ま
   たはシステム・バス上の周辺装置、プロセッサ及びメモ
   リを含む、前記トランザクションの参加者の位置を判断
   するステップを更に含む、請求項８記載の方法。
10. 【請求項１０】前記ピア・ツー・ピア・オペレーション
    を行うステップは、トランザクションの参加者の一方
    が、前記第１の２次バスにあると判定され、及び前記参
    加者の他方が前記第２の２次バスにあると判断された場
    合に行われる、請求項９記載の方法。
11. 【請求項１１】前記ピア・ツー・ピア・オペレーション
    を行うステップは、前記トランザクション情報を前記第
    １の２次バス、第２の２次バス又は前記システム・バス
    に方向制御するステップを更に含む、請求項１０記載の
    方法。
12. 【請求項１２】前記方向制御するステップは、 前記トランザクション情報の元が前記システム・バスに
    ある場合、前記トランザクション情報を前記第１の２次
    バス及び前記第２の２次バスの両方に供給するステップ
    と、 前記トランザクション情報の元が前記第１の２次バスま
    たは前記第２の２次バスのどちらかにあり、及び前記参
    加者のターゲットされた１つが前記システム・バスにあ
    る場合、前記トランザクション情報を前記システム・バ
    スだけに供給するステップと、 前記参加者のターゲットされた１つが前記第１の２次バ
    スまたは前記第２の２次バスの一方にある場合、前記ト
    ランザクション情報を前記第１の２次バスまたは前記第
    ２の２次バスの一方だけに供給するステップと、 を有する、請求項１１記載の方法。
13. 【請求項１３】前記参加者のターゲットされた１つが前
    記第１の２次バスまたは前記第２の２次バスの一方にあ
    る場合、前記トランザクション情報を前記第１の２次バ
    スまたは前記第２の２次バスの一方だけに供給するステ
    ップが、前記ターゲットされた参加者のアドレスを判断
    するステップを更に含み、前記判断されたアドレスに基
    いて供給が行われる、請求項１２記載の方法。
14. 【請求項１４】前記参加者の位置を判断するステップ
    は、 前記参加者のアドレスをデコードするステップ、 を含む請求項９記載の方法。