MXPA97005035A - Subsistema de procesador para uso con arquitectura de computadora universal - Google Patents

Abstract

Un sub-sistema procesador incluye un procesador y un dispositivo para conversión de puente conducto para insertar en una ranura de un sistema de computadora huésped. El procesador opera de acuerdo con un protocolo de señalización que es diferente al protocolo de señalización del conducto de sistema de computadora. El dispositivo de conversión de conducto convierte el protocolo de señalización del conducto de sistema al protocolo de señalización del procesador y viceversa. El dispositivo de conversión de conducto incluye lógica para conversión de arbitraje de conducto, lógica para bloqueo de conducto y lógica de coherencia de memoria intermedia de alta velocidad. También se incluye lógica que convierte solicitudes de ingreso y salida, de manera tal que la tarjeta puede hacer adecuadamente transacción con otros agentes acoplados al conducto.

Description

SUBSISTEMA DE PROCESADOR PARA USO CON ARQUITECTURA DB COMPUTADORA UNIVERSAL CAMPO DE LA IMVEHCION La presente invención se relaciona en general al campo de sistemas de computadora de alto desempeño, particularmente a protocolos de señalamiento y requerimientos operacionales asociado con conductos para uso con avanzados microprocesadores. ANTECED-aPEES DE LA INVEMCIOM El desarrollo de cada vez más avanzados misroprocesadores y arquitecturas de conducto asociadas continúa a un ritmo rápido. Por ejemplo, Intel Corporation de Santa Clara, California, recientemente introdujo su último procesador el Pentium Pro"* en un tiempo en que la demanda del mercado para la previa generación del procesador Pentium"" aún estaba en expansión. El procesador Pentium Pro"* ofrece un gran refuerzo en desempeño frente a la previa generación de Pentium"' e introduce una nueva arquitectura de conducto de sistema con ejecución simultánea de alto desempeño. Surge un dilema para los diseñadores de sistemas de computadoras quienes desean diseñar sistemas con base en la última arquitectura de ducto, pero que aun desean acomodar los diseños de procesador con base en procesadores de generación previa, o procesadores que tienen arquitecturas de conducto alternas. Por ejemplo, muchos diseñadores de sistema quisieran diseñar su sistema de computadoras para ser compatibles con el conducto Pentium Pro"* nuevo de Intel— para aprovechar las características del estado-de-la-técnica— pero que aun deben cumplir con la demanda actual del mercado por compatibilidad con la arquitectura del procesador Pentium"* . Esto en general significa que el procesador de sistema debe tener las mismas terminales y/o operar de acuerdo con la arquitectura de conducto diseñado para el procesador Pentium1* . Desafortunadamente, el protocolo de señalización de conducto del procesador Pentium Pro"* , difiere significativamente del protocolo de señalización de conducto del procesador Pentium***. Como resultado, los diseñadores de sistema se han quedado con la selección desagradable de ya tener que mantener la compatibilidad con los diseños de procesador de corriente principal — mientras que se olvidan de las ventajas asociadas con una arquitectura de conducto del estado-de-la-técnica — o diseñar su sistema de acuerdo con el protocolo de señalización de la arquitectura de conducto avanzado del procesador Pentium ProM* — a costo de reducir así aceptabilidad del mercado, debido a la más amplia base de clientes para los sistemas basados en procesador Pentium?* por lo tanto, lo que se requiere es una arquitectura de sistema de computadora que se adapta para utilizar con una variedad de tipos de procesador, con cada tipo de procesador que emplee potencialmente una arquitectura de conducto alterna.

Co o se verá la presente invención supera los problemas inherentes en la técnica previa al proporcionar un subsistema de procesador en la forma de un módulo o tarjeta insertable, acoplado a un huésped a través de una interfase de conducto a computadora estandarizado. La invención ofrece compatibilidad con una amplia variedad de tipos de procesador, mientras que evita la necesidad por modificar arquitectura de sistema básico. La presente invención permite ventajosamente un procesador de generación previa (por ejemplo un procesador Pentium"*) que transfiere información a/de otros agentes acoplados con el sistema de conducto de alto desempeño (es decir procesador Pentium Pro14*) en una forma sin costuras. CO ENDIO DE LA INVENCIÓN La presente invención cubre un subsistema procesador que incluye un procesador y un dispositivo de compresión de conducto para utilizar con un sistema computadora huésped que soporta un conducto de sistema estandarizado. Una interfase de conducto estandarizada proporciona conexión al conducto de sistema y permite comunicación entre el subsistema de procesador y el huésped. El sistema huésped incluye componentes tales como un procesador huésped, una memoria principal, dispositivos periféricos, etcétera. El procesador dentro del subsistema opera de acuerdo con una interfase de otra específica que difiere de la interfase de otra estandarizada del sistema huésped. El dispositivo de conversión de conducto proporciona conversión entre la interfase de conducto estandarizada del sistema huésped y la interfase del conducto específica del procesador. En una modalidad, el sistema procesador se aloja en una tarjeta que puede insertarse en una ranura del sistema de computadora huésped. La tarjeta incluye el subsistema procesador que tiene un procesador que opera de acuerdo a un protocolo de señalización especifico, que es diferente al protocolo de señalización del conducto de sistema. Un dispositivo de conversión de conducto, se acopla a las terminales del procesador y la interfase del conducto estandarizada de la tarjeta, que se conecta al conducto de sistema. El dispositivo de conversión de conducto, convierte el protocolo de señalización del conducto de sistema al protocolo de señalización del sub-sistema procesador y viceversa. El sistema de computadora huésped que interconecta con el sub-sistema de procesador, pueden soportar una variedad de agentes autónomos. Estos agentes autónomos, pueden comprender procesadores adicionales, diversos dispositivos bien conocidos tales como dispositivos de acceso a memoria directa (DMA) u otros sub-sistemas. Estos agentes se comunican entre si mediante una arquitectura de conducto para ejecución simultánea en una implementación. Agentes acoplados al conducto para ejecución simultánea se clasifican ya sea como agentes simétricos o agentes de prioridad. Los agentes simétricos soportan un esquema de arbitraje distribuido de acuerdo con un algoritmo de prioridad circular. El subsistema procesador se clasifica como un agente simétrico en el conducto para ejecución simultánea y solicita propiedad del conducto a nombre del procesador, de acuerdo con el algoritmo de prioridad circular. En una implementación específica, puede emplearse un algoritmo de circuito cíclico. En la mayoría de los casos, los agentes de prioridad logran propiedad inmediata del conducto sobre cualquier agente simétrico, al enviar una señal de solicitud de prioridad en el conducto. BREVE DESCRIPCIÓN PB LOS DIBUJOS La presente invención se comprenderá más completamente a partir de la descripción detallada que sigue y a partir de los dibujos acompañantes que sin embargo no deberán tomarse para limitar la invención a las modalidades específicas ilustradas sino que son para explicación y comprensión solamente. La Figura 1 ilustra la ejecución simultánea de procesador Pentium"*. La Figura 2 es un diagrama de bloque de alto nivel de una modalidad de la presente invención.

La Figura 3 muestra una modalidad de la invención en un sistema de computadora que incluye agentes múltiples acoplados mediante un conducto de alto desempeño. La Figura 4 es un diagrama de bloques conceptual de una modalidad de dispositivo de conversión de conducto mostrado en la Figura 2. La Figura 5 ilustra una modalidad del circuito convertidor de arbitraje ilustrado en la Figura 4. La Figura 6 es un diagrama de bloques de una modalidad del circuito convertidor de solicitud de salida ilustrado en la Figura 4, La Figura 7 muestra una modalidad del convertidor de bloqueo de conducto ilustrado en la Figura 4. La Figura 8 muestra una modalidad del convertidor de solicitud de ingreso de la Figura 4. La Figura 9 es un diagrama de bloques de una modalidad de la unidad de control de coherencia de memoria intermedia de alta velocidad ilustrada en la Figura 4. La Figura 10 ilustra la unidad lógica de conversión de protocolo para solicitud de conducto utilizada en una modalidad de la presente invención. ?BS RTP TQW mFTMfAI». Se describe un sub-sistema procesador para una arquitectura de computadora universal que incluye un procesador alojado en un módulo o tarjeta insertable junto con un dispositivo de conversión de conducto que convierte el protocolo de señalización del procesador de protocolo de señalización de un conducto de sistema de alto desempeño. En la siguiente descripción, numerosos detalles específicos se establecen, tales como tipos de gentes, bloques lógicos, conexiones de señal, etcétera, a fin de proporcionar una completa comprensión de la presente invención. Practicantes que tienen destreza ordinaria en las técnicas de procesamiento de datos, comprenderán que la invención puede practicarse sin muchos de estos detalles específicos. En otros casos, bien conocidas sincronizaciones de señal, componentes y circuitos, no se han descrito en detalle para evitar el obscurecer la invención. Aquellos con destreza en las técnicas computacionales apreciarán adicionalmente que la descripción que sigue incluye diversos términos que tienen significado específico y definido dentro del campo relevante. Por ejemplo, el término **interfase de conducto estandarizado" se conoce por aquellos con destreza que significa que la transmisión de señal entre un agente y un conducto sigue un protocolo de señalización comúnmente empleado que se aplica a través del sistema. Además, la interfase de conducto estandarizada no necesariamente se refiere a una norma industrial del tipo promovido por diversas organizaciones profesionales. Por el contrario, la interfase puede elegirse con base en cualquiera de una cantidad de criterios. A manera de ejemplo, una modalidad de la presente invención se describe en que la interfase de conducto estandarizada se basa sobre una arquitectura de conducto de alto desempeño que proporsiona compatibilidad hacia atrás con generaciones de procesador previas. En otros casos, la interfase de conducto estandarizada puede basarse en una arquitectura de conducto relativamente simple para reducir costo o para soportar un mercado de volumen superior con reducida complejidad de componentes. La Figura 1 ilustra la interfase de señal del microprocesador Pentium*1* de Intel. A manera de antecedentes, una explicación detallada de la operación en funciones de la señal ilustrada en la Figura 1, así como el protocolo de señalización de conductos asociado con el microprocesador Pentium Pro*** puede encontrarse en numerosas publicaciones. Por ejemplo, el libro con título "Pentium processor System Architecture , Second Edition" (Arquitectura de sistema prosesador Pentium, Segunda Edición) por Don Anderson y Tom Shanley, Addison- Wesley Publishing Company (1985) contiene dicha descripción. Aunque la siguiente discusión se refiere al microprocesador Pentium"* en modalidades ejemplares de la presente invención, debe entenderse que actualmente existen— o existirán en el futuro— otros procesadores que emplean arquitectura internas alternas que permanecen compatibles con las patillas o terminales con el microprocesador Pentium*1* similarmente, otros procesadores proporcionan señales que tienen funciones similares y se han diseñado con una ejecución simultánea diferente pero que mantienen compatibilidad con la arquitectura de conducto definida por el microprocesador Pentium***. Por lo tanto, referencia al microprocesador Pentium*1* en la presente solicitud deberá tomarse que incluye estos equivalentes. Para ponerlo de otra forma, la presente invención no se limita al microprocesador Pentium"*; sino que por el contrario la invención puede practicarse con cualquiera de una variedad de dispositivos de procesamiento de datos. Además, mientras que la presente invención se describe en el contexto de un sistema huésped con base en la arquitectura de procesador Pentium Pro1**, aquellos con destreza en la especialidad habrán de comprender que los procesadores que tienen diferentes arquitecturas, pueden adaptarse fácilmente para aprovechar los beneficios ofrecidos por la presente invención. Ahora con referencia a Figura 2 se ilustra un diagrama de bloques de alto nivel de una modalidad de la presente invención. En la modalidad de la Figura 2, una pluralidad de dispositivos de circuito integrado se monta o aloja en un tablero de circuito impreso (o módulo) 200. La tarjeta 200 incluye un procesador 11 acoplado a uno más memorias intermedias de alta velocidad 12 sobre las líneas 17, también incluido en la tarjeta 200 se encuentra un dispositivo de conversión de conducto 15 que se conecta con un procesador 11 mediante líneas 18. El dispositivo de conversión de conducto 11 a su vez se conecta al conducto de sistema 101. En la modalidad descrita, el conducto de sistema 101 comprende un conducto para ejecución simultánea de alto desempeño que tiene una interfase de conducto estandarizada. Líneas de datos, direcsión y sontrol 19, 13 y 16 respectivamente pueden conectarse directamente al procesador 11 al conducto de sistema 101 (como se ilustra) o acoplarse alternativamente a través del dispositivo de sonversión 15. Como se dessribirá en más detalle brevemente, el dispositivo de conversión de condusto 15 funciona para convertir el protocolo de señalización de conducto y las características eléctricas asociadas con el procesador 11 al protocolo de señal y carasteristisas eléstricas asociadas con el conducto de sistema 101 y viceversa. De esta manera, puede transferirse información entre el prosesador y otros agentes acoplados al condusto de sistema 101. (Hay que notar que las líneas de señal 14 se pretende que representen que puede haber otras líneas de alimentaciones/salida al procesador 11 acoplados a otros dispositivos incluidos en la tarjeta 200. Por ejemplo, las lineas 14 pueden incluir señales de alimentación de sincronización, señales de suministro de potencial operativo, conexiones a cirsuitos integrados adisionales, ets. ) . Ahora con referencia a la Figura 3, se ilustra una modalidad de la presente invensión en un sistema de somputadora que insluye múltiples agentes asoplados a un sondusto de alto desempeño 101. En la modalidad de la Figura 3, el condusto 101 somprende un sondusto para ejesusión simultánea que tiene una arquitestura tal somo aquella diseñada para el prosesador Pentium Pro"*. La tarjeta de prosesador 200 se ilustra que tiene una pluralidad de terminales de interfase dispuestas sobre un borde. Estas terminales se enshufan en un sonestor asoplado 201 que tiene una ranura son un sonjunto de sonexiones determinadas sorrespondiente. Por ejemplo, esta sonfigurasión puede representar una tablilla secundaria que se sonecta a una placa base mediante una ranura disponible dentro del sistema de computadora. Esta estructura permite que el condusto de alto desempeño intersonecte con una cantidad de tarjetas procesadoras , sada una de las suales puede insluir sualquiera de una variedad de diferentes prosesadores. Como puede verse, la tarjeta prosesadora 200 sontiene un prosesador (Px) 11 asoplado son las memorias intermedias de alta velocidad 12a-12c, y también intersonestado al conducto 101 mediante el dispositivo de conversión de conducto 15. Otros dispositivos acoplados al conducto 101 incluyen el maestro de condusto 205, dispositivo de acceso de memoria directa (DMA) 202, dispositivo(s) de E/S (I/O) 207, dispositivos de expansión 203 y un grupo de procesadores (PB) organizados en un agrupamiento 206. A manera de ejemplo, los procesadores PB pueden emplear procesadores Pentium Pro"* compatibles con la arquitectura de condusto del sondusto para ejesusión simultánea 101. De esta manera, un sistema multiprosesador (MP) se ilustra en el sistema de la somputadora de la Figura 3. Para propósitos de la siguiente discusión, el condusto de alto desempeño 101 puede tomarse para designar el conducto procesador Pentium Pro"* de Intel Corporation. El protocolo de señalización asociado con el condusto prosesador Pentium Pro"* se establese en la publisasión "Pentium Pro,» Processor Family Developer's Manual, Volume 1: Specifisations"(1996, (Manual de diseñadores de la Familia de procesadores Pentium Pro"* Volumen 1: especifisasiones (1996), esta publisasión está disponible de Intel Corporation al llamar al 1-800-879-4683, y esta publisasión aquí se insorpora por referensia. Para somprender mejor siertos aspestos de la presente invensión, sin embargo diversos atributos del sondusto prosesador Pentium Pro"*, se dissutirán ya que se refieren a la invensión. Para empezar, habrá de entenderse que de asuerdo son el arbitraje sondusto del sondusto prosesador Pentium Pro*1*, hay dos slases de agentes de sonductos: agentes simétricos y agentes de prioridad. Los agentes simétricos soportan un arbitraje claro, distribuido utilizando un algoritmo cirsuito síslico (es desir de prioridad sirsular). Cada agente si étriso tiene una identificación de agente único (ID) que se asigna al REINICIALIZAR (RESET); un valor ID giratorio que refleja el agente simétrico con la más baja prioridad para el siguiente evento de arbitraje; y un indicador de estado de propiedad simétrico que indica ya sea un estado "ocupado" o de "reserva". En la modalidad de la Figura 3, por ejemplo la tarjeta procesadora 200 aparece como uno de los varios agentes simétricos acoplados al condusto 101. En una sonfigurasión de eistema típiso, tal somo se ilustra en la Figura 3, los agentes simétricos pueden incluir dispositivos tales como procesadores PB organizados individualmente o en un agrupamiento 206, maestro de conducto 205 y diversos dispositivos de expansión 203 ilustrados que se acoplan al condusto 101. En sistemas de somputadora de la Figura 3, el dispositivo de acceso directo de memoria (DMA) 202 puede funcionar como un agente dß alta prioridad, ya que normalmente requiere una trayectoria diresta a la memoria. En otras sonfiguraciones él o los agentes de prioridad, pueden somprender un arbitro de alta prioridad que arbitra a nombre de múltiples dispositivos E/S (I/O) como se ilustra por el bloque E/S (I/O) 207 en la Figura 3.

Un evento de arbitraje es el proceso por el cual un nuevo propietario de condustos simétrisos se determina y cambia. En todo evento de arbitraje, el agente simétriso con la más alta prioridad se vuelve ßl propietario simétrico. Hay que notar que el propietario simétrico no necesariamente es el propietario de condusto total ya que un agente de prioridad, que tiene una superior prioridad que sualquier propietario simétriso, puede tomar la propiedad del conducto de un agente simétrico. Una vez que el agente de prioridad arbitra para el condusto, evita que el propietario simétrico entre a una nueva fase de solisitud a menos de que la nueva transacción se aparte de una operación enslavada de sondusto continúo. Las operaciones enclavadas de condusto son operaciones ató isas que no pueden ser interrumpidas. Un ejemplo de esta operasión de sonducto es un cislo de lestura - modifisa - escritura. Con referensia ahora a la Figura 4, se ilustra un diagrama de bloques sonceptual de una modalidad de un dispositivo de sonversión de sondusto 15, previamente ilustrado en las Figuras 2 y 3. Las líneas punteadas 10 y 100 representan la interfase de señal de sonducto entre el convertidor 15 tanto en el procesador 11 como el condusto 101 respestivamente. Los practicantes en la especialidad, comprenderán que cada una de las interfases 10 y 100 pueden incluir cerrojos de datos y dirección, cirsuitos de traducción de voltaje, lógica de conversión de señal, etcétera, según sea nesesario para tradusir y sonvertir los niveles de voltaje y lógicos asociados con cada una de las interfases de conducto respectivas . En ßl caso de la interfase de condusto 100, que intersonesta al sondusto para ejesusión simultánea 101, se insluye una lista de espera en orden de unidad de interfase (IOQ) 70. La IOQ 70 es un bloque lógiso standard asosiado son el sondusto prosesador Pentium Pro*** que da seguimiento al estado astual al sondusto 101. Todos los agentes de sondusto mantienen estados IOQ idénticos para dar seguimiento a toda transacción que se expide al condusto. Cuando se expide una transassión al sondusto, también se entra en el IOQ de sada agente. La profundidad del IOQ 70 es el límite de que tantas transassiones en orden pueden estar pendientes en el sonducto simultáneamente. Debido a que las transacciones reciben sus respuestas y datos en el mismo orden que se expidieron, la transacsión en la parte superior de IO 70 es la siguiente transasción que entra a las fases de respuesta y datos. Después de terminar la fase de respuesta, se retira una transacsión del IOQ. El IOQ también es responsable para enviar señales tales como HIT#/HITM#/DRDY#,DBSY#, así como otras señales de protocolo de condusto. La profundidad previamente definida de la IOQ es 8; sin embargo, los agentes de conducto pueden configurar la IOQ 70 a una profundidad de uno al activar la patilla o terminal A7# en RESET#.

Incluido dentro del dispositivo de conversión de conducto 15 se encuentra un convertidor de arbitraje de sondusto (BAC) 60 que convierte las señales de arbitro asociadas con los protocolos de conducto diferentes. Por ejemplo, BAC 60 permite que el procesador 11 logre control o propiedad sobre conducto para ejecusión simultánea 101 al tener sus señales de arbitro convertidas adecuadamente al protocolo de condusto asosiado con el condusto 101. Un diagrama de bloques detallado del sonvertidor arbitro de sondusto 60 se ilustra en la FG5. Insluidas dentro del BAC 60 están las máquinas de estado para deterrainasión de identifisasión de agente (ID) 61, máquina de estado para deter inasión de propietario simétriso 62, lógisa para estimación de parada programada 63 y lógica para solicitud de condusto 64. Se apresia que en el esquema de arbitraje simétriso del sondusto de sistema 101, sada asseso a restricción de agente al conducto debe estimar una señal de solicitud apropiada (BREQ#). Por ejemplo, el procesador 11 puede indicar su intención en enviar una solicitud al condusto 101 al dirigir la línea de señal (BREQ#) de acuerdo con el protocolo de condusto del prosesador 11. Las señales BREQ, LOCK# y HLDA se alimentan al prosesador 11 desde la lógisa de solisitud de conducto 64. (Hay que notar que cada señal que considera un estado lógico bajo cuando se estima se sigue por el signo dß número #. A manera de ejemplo la señal LOCK# se estima baja cuando el procesador 11 realiza una transacsión atómisa) . La señal BREQ es la salida de solisitud de sondusto estimada por el prosesador 11 para informar a la lógisa de solisitud de sondusto 64 que requiere obtener propiedad del sondusto 101 a fin de realizar un sislo de sondusto. La señal HLDA es una salida son resonosimiento de retensión estimada por el prosesador 11 para informar a otros dispositivos solisitantes que ya no tiene más propiedad del conducto. De acuerdo con el protocolo de condusto asociado son el procesador 1 , HLDA no se estima hasta que todos los cislos de sondustos pendientes (es desir que se han sometido a prosesamiento simultáneo previamente) se ha sompletado. La lógisa de solisitud de sondusto 64 sonvierte la señal de solisitud de sondusto generada por el procesador 11 en la señal BREQ#[0] compatible con la señal de solicitud de conducto asociada con el protocolo del conducto de sistema 101. En una modalidad, el convertidor arbitro de sondusto 60 logra propiedad del sondusto 101 somo un agente simétrico de acuerdo con ßl esquema de arbitraje de cirsuito sísliso implementado en el sondusto prosesador Pentium Pro"* a fin de sonectar adecuadamente al condusto 101, sada agente simétriso debe asignarse una identifisasión de agente simétriso (ID). Este es el propósito de la máquina de estado finito para determinasión de agente ID 61. Ante re-inisializasión o encendido, la máquina de estado para determinación de agente simétrico ID 61 recibe las lineas de señal BREQ#[3:0] para determinar la asignación de ID de agente de la tarjeta procesadora 200. La información ID de agente se proporciona a la máquina de estado para determinación de propietario simétrico 62. Para lograr propiedad del conducto de sistema 101, la señal BREQ#[0] de agente simétrico se estima y la máquina de estado para determinación de propietario simétrico 62 examina el estado del conducto para determinar cuando pueda obtenerse propiedad como un agente simétrico de acuerdo con el protocolo del condusto prosesador Pentium PRO"*. Las señales de arbitraje de conducto asociadas con el conducto de sistemas 101 incluyen BREQ#[3;0], BPRI#, LOCKf (ilustrado en la Figura 7) y RESET#. Las señales de condusto BREQ#[3:0] se sonestan a los agentes simétrisos — incluyendo el dispositivo de conversión de conducto 15 de la tarjeta procesadora 200 — en una forma giratoria. Este arreglo inicializa cada agente siraétriso con una ID de agente única durante encendido o RE-INICIALIZACION (RESET) . Las señales de solicitud de condusto BREQ#[3:0] proporcionan un mecanismo por el cual los agentes simétricos individuales envían y reciben solicitudes de propiedad de conducto para arbitrar la propiedad de un condusto de sistema 101.

La señal BPRI# es una señal de solisitud de prioridad son la que un agente simétriso resibe solisitudes de propiedad de sondusto desde un agente de sondusto de alta prioridad. Por ejemplo, BPRI# puede estimarse por un agente de prioridad de manera tal que pueda arbritar propiedad inmediata del sonducto 101. Los agentes simétricos acoplados al condusto 101 resiben la señal BPRI# somo una indicación de que un agente de prioridad está solicitando propiedad del condusto. Ante un evento de arbitraje en el sondusto 101, la tarjeta prosesadora 200 puede convertirse en un propietario simétriso del sondusto, si astualmente tiene la más alta prioridad en el sistema. Un agente de prioridad puede subsesuentemente solisitar el conducto y obtener propiedad frente a la tarjeta procesadora 200. Por ejemplo, el dispositivo E/S (I/o) 207 (ver Figura 3) puede obtener propiedad del condusto desde la tarjeta sesundaria 200 al estimar BPRI# a menos de que por supuesto, la tarjeta procesadora 200 realice una transacsión atómisa y tenga estimada la señal LOOCK#. la tarjeta prosesadora 200 por supuesto puede designarse somo un agente de prioridad en la modalidad alterna. La lógisa para estimasión de retensión 63 se asopla para resibir la señal BPRI# del sonducto 101 y generar las señales HOLD y AHOLD que se alimentan al procesador 11. Cuando la señal BPRI# se estima en el condusto 101, esto signifisa que un agente de alta prioridad interviene para obtener propiedad del sondusto. En respuesta a la señal BPRI#, la lógisa para estimasión de retensión 63 informa al prosesador 11 que no expida más solisitudes. Hay que notar que la señal AHOLD (retensión de diresción) provoca que el procesador 11 deje de dirigir sus conducto de dirección, de manera tal que el procesador sea incapaz de controlar los cislos de sonducto. Por lo tanto, el dirigir las señales HOLD y AHOLD, permite que el dispositivo de conversión de condusto 15 opere con otros agentes simétricos en el conducto 101. Esto forza al procesador 11 que no posea el conducto como condisión predefinida, mientras que en la arquitestura de sondusto del procesador Pentium***, el prosesador toma propiedad del sondusto somo sondisión predefinida. En una sonfiguración de sistema son múltiples procesadores o agentes, el uso de las señales HOLD y AHOLD elimina la posibilidad de dos o más prosesadores que retroceden entre si, dejando de esta manera una situasión de "bloqueo activo". La lógica de solicitud de condusto 64 también genera la alimentasión de señal BOFF# al prosesador 11 para provosar que el prosesador 11 libere inmediatamente sontrol del sondusto en el saso de que un agente de alta prioridad solicite propiedad del conducto utilizando la señal BPRI#. Después de que la señal B0FF# se retira, el procesador 11 reinicializa el sislo de sondusto sompleto.

En una modalidad alterna, la tarjeta procesadora 200 funciona como un agente de alta prioridad, en vez de un agente simétrico, en el sistema de computadora. Ahora con referencia a las Figuras 4 y 6 el dispositivo de conversión de conducto 15 además comprende el convertidor de solicitud de salida (ORC) 20 que convierte solicitudes generadas por el procesador 11 para expedir en el conducto de sistema 101. En una modalidad ejemplar, una vez que la propiedad del conducto 101 se ha obtenido por el Procesador Pentium*1*, las codifisasiones de solisitud de salida deben tradusirse del protocolo del Procesador Pentium"* al protocolo de señalización del conducto Procesador Pentium Pro"* 101. Además, el condusto Procesador Pentium Pro"* implementa un ciclo de solicitud de dos sincronizaciones, mientras que el Procesador Pentium"* opera con solo un cislo de una sincronizasión. Por lo tanto, ORC 20 es responsable por sesuenciar adecuadamente solicitudes expedidas por el procesador 11 así como convertir a diferentes terminales de tipo de solicitud desde el Procesador Pentium*1* al Pentium Pro*1*. El convertidor de solicitud de salida 20 incluye la máquina de estado finito (FSM) de ciclo de solicitud 21, codificadores de solicitud 22 y 23, y codificador de atributos 26. La máquina de estado de cislo de solisitud 21 resibe una señal en la línea 66 del BAC 60 indicando que el procesador 11 ha obtenido propiedad del condusto 101. En este punto, el procesador 11 puede estimar su señal de salida ADS# (estado de dirección) para indicar que una dirección válida y definición de cislo de condusto están presentes. La máquina de estado 21 utiliza esta información para generar señales de control acopladas a circuitos de multiplexor 24 y 25 para los diversos cambios de solicitud y codificasión de manera tal que las solisitudes de prosesador de un solo ciclo puedan secuenciarse adecuadamente como dos ciclos de sincronización separados en el conducto de sistema 101. La codificasión para los dos ciclos de solicitud se realiza por los bloques 22 y 23 que reciben como alimentaciones la señal de escritura/lestura (W/R#), la señal de transassión de memoria o E/S (I/O) (M/I0#) y la señal de definición de ciclo de condusto (CACHE#) del prosesador 11. La señal CACHE# se estima por el procesador durante sislos de essritura dß nuevo de la memoria intermedia de alta velocidad y también para notifisar a la memoria externa que el prosesador desea realizar un llenado de línea de memoria intermedia de alta velocidad utilizando un cislo de condusto ráfaga. Además, el sodifisador de solicitud 22 recibe la señal D/C# (datos/código) para indicar el tipo de operación de lectura solicitada. Las señales de salidas codificadas producidas por los bloques 22 a 23 se alimentan al multiplexor 24. La salida selecta del multiplexor 24 se controla por la máquina de estado de cislo de solicitud 21 como se ilustra en la Figura 6. Cuando la señal ADS# se expide en ßl conducto 101 por la máquina de estado de ciclo de solicitud 21, los diversos tipos de solicitud del procesador 11 se codifisan durante el primer ciclo por el codificador 22. En este momento, las señales de direcsión que se proporcionan por el procesador 11 se eligen para enviar de salida a las lineas de direcsión de conducto de sistema, A#[35:3], mediante el multiplexor 25. Información básica respecto al tipo de solicitud también se coloca en el condusto de sistema 101 mediante las líneas REQ#[4:0] durante el primer ciclo. El codificador de solicitud 22 puede implementarse utilizando lógica combinatoria ordinaria que convierte las terminales dß tipo Pentium"* en señales de tipo solicitud apropiada en el conducto Procesador Pentium Pro"* de acuerdo con una modalidad de la presente invención. Durante el segundo cislo de sinsronizasión, el multiplexor 24 elige la salida Reqb[4:0] del sodifisador 23 para enviar de salida hasia el sondusto de sistema 101. También durante el segundo ciclo, las líneas de señal de dirección se emplean para enviar información adicional respecto al tipo de solicitud al condusto para ejecución simultánea. Esta información incluye diversos atributos del tipo de solicitud tal como las líneas de señal de activación de octeto (BE#[7:0J); una señal de ciclo separado dividido (SCYC#) que notifica a la lógica que la solicitud de transferencia enclavada es el doble del número de ciclos de condusto esperados; la señal de eesritura directa de página (PWT) que espesifisa si la memoria intermedia de alta velocidad L2 deberá utilizar una política de reescritura o escritura directa para la línea en la que se escribe; y la señal CACHE#. Esta información se elige corao la salida en las lineas de dirección del conducto de sistema 101 por el multiplexor 25 durante el segundo ciclo. En una configuración de sistema que incluye un agente de respuesta capaz de diferir una transacción (es decir provocar que complete fuer -de-or en) ORC 20 deberá incluir lógica que des-estime la línea de señal DEN# con cada solicitud expedida en el condusto 101. La señal DEN# es la señal difiere-activa y se dirige en el condusto 101 en el segundo reloj o sinsronizador de la fase de solisitud en la terminal EXF1#/Ab4# (es desir bit 4 de las terminales de diressión del segundo ciclo). Esta lógica de señalización por ejemplo puede incluirse en la lógica de combinación ordinaria de la máquina de estado 21. La des-estimación DEN# con cada solicitad de salida evita que cualquier agente que responde difiera una transacción. Las señales de paridad de direcsión y paridad de solicitud también se generan por los bloques 27 y 28 respestivamente en el conducto 101 como parte de una solicitud de salida.

El dispositivo de conversión de condusto 15 además incluye un circuito convertidor de enclavamiento o bloqueo de conducto (BLC) 50 que permite que el condusto se enslave durante transassiones atómisas; esto es, transasciones durante varios ciclos de sincronización que no pueden ser interrumpidas. Aunque el protocolo de bloqueo para el procesador Pentium*** es similar al protocolo de señalización de bloqueo implementado en el conducto procesador Pentium Pro"* exactamente cuando un bloqueo puede estimarse en relación a los protocolos de condusto respestivos varía. La Figura 7, ilustra un sonvertidor de bloqueo de conducto que comprende una máquina de estado finito de conversión de bloqueo 51 que recibe una señal LOCK# del procesador 11, asi como una alimentación del OCR 20. En el condusto de sistema 101, la señal L0CK# es una señal bi-dirßcsional sonestada por conducto entre todos los agentes. De acuerdo con el protosolo de arbitraje de condusto del procesador Pentium Pro"* un propietario de condusto sorriente puede estimar L0CK# para definir una operasión enslavada de conducto indivisible. Brevemente después de que el procesador 11 estima su señal L0CK# el conducto de sistema 101 recibe la señal LOCK# tradusida de la máquina de estado de sonversión de bloqueo, de asuerdo con el protosolo de señalizasión del conducto 101. La máquina de estado 51 básicamente implementa un retardo variable — espera por señales tales somo ADS#, etc., sean generadas el ORC 20, antes de que estima la señal de LOCK# correspondiente en el sondusto 101. La señal L0CK# en el sonducto 101 dura por la serie de transacciones atómicas y luego se desestima después de que las transacsiones se han completado. De nuevo, el desestimado se realiza de asuerdo son el protocolo de señalización apropiada del conducto 101. Como puede verse en la Figura 4, el dispositivo de conversión de condusto 15 también insluye un sonvertidor de solicitud de ingreso (IRC) 30, para convertir solicitudes de señal en el condusto de sistema en señales que pueden alimentarse al procesador 11. De acuerdo con el protocolo de señalización del procesador Pentium"*, una señal de muestreo de dirección externa (EADS#) se estima para informar al procesador que una dirección válida está presente en su conducto de dirección local, y que esta direcsión puede ser essrutinada. Cuando el essrutinador se astiva, el prosesador transfiere la diressión de memoria del sondusto a los direstorios de memoria intermedia de alta velosidad y se lleva a cabo una búsqueda. Pero debido a que el conducto procesador Pentium Pro"* no incluye una señal EADS# o su equivalente, la presente invención implementa el siguiente esquema.

Ya que el conducto para ejecución simultánea 101 comúnmente es un condusto de sistema de múltiples agentes, una señal ADS# en el condusto indica una solicitud por uno de los múltiples agentes. Todos los agentes acoplados al conducto simplemente observan esta solicitudes y dependiendo del tipo de solicitud, determinan si es apropiado el escrutinar el conducto 101, y también que hacer con la información. Como se ilustra en la Figura 8 IRC 30 incluye un bloque lógico para conversión de solicitud de ingreso 31 que recibe señales de solicitud REQ#[4:0] del conducto de sistema 101. El bloque lógico 31 también recibe la señal ADS# del conducto 101. La lógica de conversión de solicitud de ingreso 31 funciona para determinar si una solicitud en el condusto 101 es escrutinada por el procesador 11. Si la transacción corriente en el conducto de sistema 101 es ßscrutinada, el bloque lógico 31 provoca que EADS# sea dirigido al procesador junto con la información de direcsión. Hay que notar que el bloque lógiso IRC 31 sontrola las memorias intermedias de tres estados 33 y 34 para estimar/des-estimar la señal EADS# y las terminales de direcsión del prosesador 11. El bloque lógiso de conversión de solisitud de ingreso 31 también genera la señal invalida (INV) para dirigir el prosesador 11 ya sea que deje la línea de memoria intermedia de alta vßlosidad valida o para marsarla inválida en el saso de un asierto de essrutinio. En el saso de que la línea de memoria intermedia de alta velosidad sontiene datos validos, la línea se soloca en un estado de coherencia de memoria intermedia de alta velocidad compartida. Hay que notar que el bloque lógico 31 deberá asegurarse que la señal dß retén direcsión (AHOLD) se estima de manera tal que el prosesador 11 pueda essrutinar adesuadamente el conducto de direcsión. Esto asegura que se mantenga la consistencia de memoria intermedia de alta velocidad. En este punto, deberá entenderse que la implementación de IRC ilustrada en la Figura 8 considera que el conducto de sistemas 101 sea desactivada la ejecución simultánea para propósitos de conversión de señales. En modalidades alternas de la presente invención, puede ser deseable el no desactivar la ejecución simultánea el conducto 101. En esta implementación, el dispositivo de conversión de conducto 15 además habrá de incluir un mecanismo de lista de espera que enviará todos los escrutinios al procesador 11.

Mientras que periódicamente bloquea el sondusto de sistema 101. También hay que notar que el IRC 31 incluye lógica de control de SN1 que evita solisitudes de 36 bits en el condusto de sistema 101 se envíen a la interfase del prosesador. Por ejemplo, el procesador Pentium"* se limita a solicitudes de 32 bits. Por lo tanto, el bloque lógico IRC 31 asegura que solisitudes que son mayores que 32 bits no se escrutinen por el procesador 11.

La Figura 9 es un diagrama detallado de la unidad de sontrol de soherensia (CCC) 40 ilustrada en el dispositivo de sonversión de conducto 15 de la Figura 3. La modalidad de la Figura 9 ilustra que CCC 40, comprende máquina de estado para conversión de resultados de escrutinio 41 acoplada a la memoria intermedia de datos sucios 42 que a su vez dirige el condusto de datos a través de memorias intermedias de tres estados 43. Una vez que el IRC 31 ha señalado a la máquina de estado 41 que se ha dirigido un escrutinio al procesador 11, en unas cuantas sincronizasiones posteriores el prosesador proporsiona señales al CCC 40 indisando que ya sea un asierto de memoria intermedia de alta velosidad, un asierto de memoria intermedia de alta velocidad a una línea susia o una falta de memoria intermedia de alta velosidad ha osurrido. Esta informasión se señala mediante las lineas de señal HIT/HITM y ADS. La máquina de estado para conversión de resultados de essrutinio 41 también somunica con la lista dß espera de alimentación-orden (IOQ) asociada son el sonducto 101. La IOQ verifica el condusto de sistema y envía señales apropiadas a la máquina de estado y la memoria intermedia de tres estados 43, de manera tal que los datos puedan transferirse al conducto 101 de acuerdo con el protocolo de señalización del conducto 101. En una modalidad, IOQ comprende lógica de seguimiento de estado de sonducto ordinaria. La lógica de seguimiento de estado de condusto simplemente presenta información de estado al tiempo correcto mediante el conducto de sistemas 101. En una modalidad, IOQ comprende una pluralidad de entradas, en donde cada entrada se traduce en una transacción corriente en el condusto para ejesución simultánea. Cada entrada de IOQ da seguimiento al estado de la transacción por igual. De esta manera, todos los agentes de condusto pueden dar seguimiento a sada transacción, conforme cirsula a través de ejesusión simultánea en el conducto. Para la modalidad actualmente descrita, la IOQ tiene una profundidad de "1" ya que en el conducto es desactivada la ejecusión simultánea para conversión al procesador 11. La máquina de estado 41 también comunisa algo de la información desde el evento escrutinado, de regreso a la lógisa de seguimiento de conducto del condusto de sistemas 101. En el saso de un asierto en una línea limpia o una falla de memoria intermedia de alta velocidad, la máquina de estado 41 simplemente reporta este estado al conducto de sistema 101 al tiempo apropiado. Pero si ocurre un acierto a una línea sucia (es decir el procesador estima la señal HITM#), esta situación requiere manejo especial ya que el procesador 11 se diseña para enviar de salida inmediatamente datos sucios. Cuando una señal ADS# se detecta por la máquina de estado 41 después de un acierto DSN1, esto significa que datos sucios se enviarán inmediatamente hacia afuera por el procesador 11. Ya que le protosolo de señalizasión del sondusto de sistema 101 no permite que los datos sean vasiado de esta manera, la memoria intermedia de datos susios 42 saptura los datos conforme se envían de salida al procesador 11, de manera tal que puedan enviarse en el conducto 11 al tierapo apropiado. Este proceso por supuesto está bajo el control de la máquina de estado de conversión de resultados de escrutinio 41. La lógica de seguimiento de estado de conducto en la IOQ también se acopla a la memoria intermedia de datos sucios 42 en la implemantación de la Figura 9, ya que tiene la información, indicando cuando pueden enviarse datos sucios en el conducto de sistema 101 para completar la transacsión. En forma alterna, la máquina de estado para la sonversión de resultados de escrutinio 41 puede utilizar la señal BRDY# para regular los datos que se envían de salida por el procesador 11. En esta implementación alterna, la memoria intermedia 42 puede eliminarse, y las líneas de condusto de datos del prosesador 11 pueden simplemente ser colocadas en tres estados, por dispositivos de tres estados 43 antes de acoplarse al condusto de sistema 101. Hay que notar que en esta modalidad BRDY# se emplea para indicar que el dispositivo díreccionado astualmente ha aceptado datoe del procesador Pentium"* en respuesta a una escritura. En otras palabras, lamáquina de estado de conversión de resultados de escrutinio 41, opera para permitir que se transfieran datos directamente al conducto de sietema 101 al proporcionar una señal de establecimiento de soraunisasiones apropiada. Para reiterar, el bloque lógico 41 toma el resultado de escrutinio del procesador 11 y lo pasa a la IOQ, que se incorpora en la interfase de conducto 101. En el caso de que una señal HITM# se estima por el procesador 11, la máquina de estado de conversión de resultados de escrutinio 41 espera hasta que se ha enviado de salida la siguiente señal ADS# por el procesador 11, ya que eso señala el inicio del vaciado de datos sucios. La Figura 10 ilustra la unidad lógica de conversión de protocolo para solicitud de condusto 70, que somprende la máquina de esta ordinaria y la lógisa de combinación. Como se ilustra, la unidad lógica 70 incluye la máquina de estado finito para conversión de protocolo de conducto 72 y la lista de espera en orden 71. La máquina de estado 71 realiza la conversión de señal de protocolo entre el procesador 11 y el condusto de sistema 101. La lista de espera en orden 71 se emplea para dar seguimiento al estado de ambos conductos, en lados opuestos de la interfase. La IOQ 71 incluye lógica ordinaria y almacenamiento de registro para la informasión de estado de conducto de retención, somo se especifica de acuerdo con el protocolo de condusto de sistemas 101.

Además de dar seguimiento al estado de las señales ilustradas en ambos lados de la interfase de sonducto, la unidad lógica 70 también proporciona señales de establecimiento de comunisasiones nesesarias, por ejemplo establecimiento de comunisasiones para transferensia de datos. (Hay que notar que en siertos casos, las señales de conducto en lados opuestos de la interfase tienen funciones cercanamente relacionadas. Por ejemplo, la señal ADS# acoplada al procesador 11 es una señal de muestreo de dirección unidireccional. La conversión correspondiente es a la señal ADS# del conducto de sistemas 101 que es de naturaleza bi-direccional) . Como puede verse, la unidad lógica de seguimiento de condusto 70 convierte diversas señales transmitidas entre el sondusto de sistema 101 y el prosesador 11. Insluida dentro de este grupo está la señal de error de paridad de dirección AERR#, de acuerdo con una modalidad de la presente invención. Un agente que detecta un error de paridad estima la señal AERR# durante la fase de error de la transacción. Todos los agentes de conducto observan AERR# y en la siguiente sincronizasión abortan la transasción errónea al retirar la transacción de la lista de espera en orden y cancelan todas las fases restantes asociadas con la transacción. La señal de paridad de dirección correspondiente en el lado del procesador de la interfase es APCHK#. En el saso de un error de paridad de dirección, el procesador 11 activa APCHK#.

También insluidas en el lado de sondusto de sistema de la interfase de la unidad lógisa 70 están señales HIT#/HITM#. HIT# y HITM# se emplean para indisar que una línea es valida o invalida en el agente de escrutinio, ya sea que la línea esté en ßl estado modificado (susio) en el agente de memoria intermedia de alta velocidad o si la fase de essrutinio requiere ser ejecutada. Las señales HIT# y HITM# se emplean para mantener soherensia de memoria intermedia de alta velosidad en el nivel de sistema. Como se explisa previamente, suando un agente de essrutinio estima HITM#, el agente adquiere responsabilidad para essribir de nuevo la linea modifisada durante la fase de datos (una re-essritura implícita) . La señal DEFERÍ también se dirige en la fase de escrutinio. La DEFER# se des-estima para indicar que la transacsión puede garantizarse en terminasión de orden. Un agente que estima DEFER# asegura remoción adesuada de la transasción de la IOQ 71 al generar la respuesta apropiada. El grupo de señal de respuesta de una transacción ocurre después de una fase de escrutinio de la misma transacsión e insluye las señales RS#[2:0] que proporsionan sodificaciones que describen el resultado de escrutinio requerido. El agente de respuesta es el agente responsable para completar la transacsión en la parte superior del I0Q 71. Para transacciones de escritura TRDY#, se estima por el agente de respuesta para que indique que está listo para aceptar datos de escritura o re-escritura.

El grupo de señales de transferencia de datos contiene señales dirigidas en la fase de datos e incluye DBSY#/DRDY# (conducto de datos ocupado y datos listos). DRDY# indica que los datos validos están en el conducto y deben ser enclavados. El propietario de condusto de datos estima DRDY# por sada sinsronización en la que se van a transferir datos validos. DBSY# se emplea para sostener el conducto antes que el primer DRDY# y entre las estimaciones DRDY# para una transferencia de datos de múltiples sincronizasiones. Las señales de escrutinio, respuesta y fase de datos, todas se les da seguimiento mediante IOQ 71. La máquina de estado para conversión de protocolo de conducto 71 proporciona salidas al procesador 11 que incluyen la siguiente alimentación de dirección (NA#). La alimentación NA# se estima para un dispositivo que solicita que el siguiente cislo de sonducto se envíe sobre los condustos antes del actual fin de ciclo. La señal vacía memoria intermedia derecha externa EWBE#) se proporciona al procesador 11, para asegurar que ocurren operaciones de memoria en orden de ejecución (es decir fuerte ordenamiento de memoria) . Esto asegura que todas las essrituras a memoria intermedia se completen al ejecutar la siguiente instrucsión. Como se dissutió previamente, la señal BRDY# indisa que el dispositivo direccionado actualmente ha presentado datos válidos en las terminales de condusto de datos en respuesta a una lectura, o que el dispositivo actualmente direcsionado ha aceptado datos del procesador en respuesta a una escritura. Similarmente, KEN# es la señal de control de memoria intermedia de alta velocidad indisando si una ubisasión se lee que está dentro del espasio de diresción susceptible a memoria intermedia de alta velocidad. Si una direcsión no es susceptible a memoria intermedia de alta velocidad, la linea KEN# se dirige inactiva diciendo al procesador que no realice un llenado de línea de memoria intermedia de alta velocidad.

Claims (18)

1. RBmWPICAIONS 1.- Un sub-sistema procesador que tiene una interfase para conexión a un conducto de un sistema de computadora huésped, el conducto que opera de acuerdo con un primer protocolo de señalización se caracteriza porque comprende: un procesador que opera de acuerdo con un segundo protocolo de señalización que difiere del primer protocolo de señalización; un dispositivo de conversión de conducto acoplado al procesador y a la interfase que convierte el primer protocolo de señalización del conducto al segundo protocolo de señalización del procesador y viceversa.
2. 2.- El sub-sistema procesador de conformidad con la reivindicación 1, caracterizado porque además comprende: al menos una memoria intermedia de alta velocidad acoplada al procesador.
3. 3.- El sub-sistema procesador de conformidad con la reivindicación 2, carasterizado porque el procesador, el dispositivo de conversión de conducto y al menos una memoria memoria intermedia de alta velocidad están contenidos dentro de un módulo, el módulo se clasifisa ya sea sorao un agente simétriso o un agente de prioridad, de asuerdo son un esquema de arbitraje distribuido del sondusto.
4. 4.- El sub-sistema prosesador de sonformidad con la reivindicación 3, caracterizado porque el dispositivo de conversión de conducto incluye lógica de sonversión de arbitraje que obtiene propiedad del conducto a nombre del procesador de acuerdo con un algoritmo de prioridad cirsular.
5. 5.- El sub-sistema procesador de conformidad con la reivindicación 4, carasterizado porque el dispositivo de sonversión de conducto además comprende: un convertidor para solisitud de salida que sonvierte solisitudes desde el prosesador en el primer y segundo sislos de solicitud en el sondusto.
6. 6.- El sub-sistema prosesador de sonformidad son la reivindisasión 5, caracterizado porque el condusto somprende un conducto para ejecución simultánea.
7. 7.- El sub-sistema procesador de conformidad con la reivindicación 6, carasterizado porque el dispositivo de sonversión de sondusto además somprende: un sonvertidor de solisitud de ingreso que identifica una transacsión en el sondusto que es escrutinado por el procesador, la transacción se alimenta por el convertidor de solicitud de ingreso al procesador.
8. 8.- El sub-sistema procesador de conformidad con la reivindicación 7, caracterizado porque el dispositivo de conversión de conducto además comprende: una unidad de control de soherensia de memoria intermedia de alta velosidad que resibe una señal desde el procesador indicando ya sea un acierto de memoria intermedia de alta velocidad, un acierto de memoria intermedia de alta velocidad a una línß* modificada o una falla de memoria intermedia de alta velocidad, la unidad de control de coherencia de memoria intermedia de alta velocidad responde a un acierto de memoria intermedia de alta velocidad a la línea modificada al estimar/desestimar una señal de estar listo que regula datos sucios desde la salida de línea modificada por ßl procesador al conducto.
9. 9.- El sub-sistema procesador de conformidad con la reivindicación 8, carasterizado porque el dispositivo de sonversión de conducto además comprende: una unidad dß sontrol de soherencia de memoria intermedia de alta velocidad, que recibe una señal desde el procesador indicando ya sea un acierto de memoria intermedia de alta velocidad, un acierto de memoria intermedia de alta velocidad a una línea modificada o una falla de memoria intermedia de alta velocidad, la unidad de control de coherensia de memoria intermedia de alta velosidad insluye una memoria intermedia que almasena datos sucios que responden al acierto de memoria intermedia de alta velocidad a la salida de línea modificada del procesador, los datos sucios luego se envían al condusto por la unidad de control de coherencia de memoria intermedia de alta velocidad de acuerdo con el primer protocolo de señalización.
10. 10.- El sub-sistema procesador de conformidad con la reivindicasión 9, caracterizado porque ßl dispositivo de conversión de conducto además comprende: un convertidor de bloqueo de conducto que convierte en una primer señal de bloqueo generada por el procesador en conjunto son una transacción atómica en una segunda señal de bloqueo que se proporciona en el condusto de asuerdo con el primer protosolo de señalizasión.
11. 11.- Tarjeta para insertar en una ranura de un sistema de computadora que incluye un procesador huésped acoplado a un condusto para ejesusión simultánea que opera de acuerdo con un primer protocolo de señalizasión; la tarjeta se caracteriza porque comprende: una pluralidad determinada de interfases dispuestas sobre al menos un borde de la tarjeta, las terminales se adaptan para inserción en la ranura, para proporcionar conexión eléctrica al conducto para ejecución simultánea; una pluralidad de dispositivos semiconductores montados en la tarjeta que incluyen: un procesador que opera de acuerdo con un segundo protocolo de señalización que difiere del primer protocolo de señalización del condusto para ejecución simultánea; un dispositivo para conversión de conducto que convierte el primer protocolo de señalización del conducto para ejecución simultánea en el segundo protocolo de señalización del procesador y viceversa, el dispositivo de conversión de conducto tiene una primer interfase conestada son las terminales que son compatibles con el primer protocolo de señalización dßl condusto para ejesución simultánea, y una segunda interfase acoplada al procesador que es compatible con el segundo protocolo de señalización del procesador.
12. 12.- La tarjeta de sonformidad con la reivindicación 11, carasterizada porque el primer protocolo de señalización comprende un esquema de arbritaje que incluye clasificaciones simétricas y de prioridad, en donde la tarjeta se clasifica con un agente simétrico en el conducto para ejecusión simultánea.
13. 13.- La tarjeta de sonformidad con la reivindicasión 11, saracterizada porque el dispositivo de conversión de conducto además incluye: lógica de solicitud de conducto que convierte señales de solicitud de condusto del prosesador a señales de solisitud de condusto del conducto para ejecución simultánea de acuerdo con el primer protocolo de señalización; una máquina de estado de ID de agente acoplada a la lógica de solicitud de condusto que determina una ID de agente para el dispositivo de conversión de conducto, en respuesta a una re-inicialización (RESET) en el conducto para ejecusión simultánea; una máquina de estado de propiedad simétrica acoplada a la máquina de estado de ID de agente, y lógica de solicitud de conducto que verifica un estado actual del condusto para ejesusión simultánea y determina suando el prosesador ha obtenido propiedad del sondusto para ejesusión simultánea; lógica de estimación de retención acoplada a la máquina de estado de propietario simétrico, que genera una alimentación de señal de retención al procesador, la señal de retención solicita al procesador que escrutine la propiedad del conducto para ejecusión simultánea.
14. 14.- El sistema de computadora de conformidad con la reivindicasión 13, carasterizado porque el dispositivo de sonversión de sondusto además comprende: un convertidor de solicitud de salida que convierte solicitudes desde el procesador en primeros y segundos ciclos de solicitud en el condusto para ejecución simultánea; y un convertidor de solicitud de ingreso que identifica una transacción en el condusto para ejecución simultánea que es escrutinado por el procesador, la transacsión se alimenta por el sonvertidor de solicitud de alimentasión al procesador.
15. 15.- La tarjeta de conformidad con la reivindicación 14, carasterizado porque el dispositivo de sonversión de sondusto además somprende: una unidad de control de coherencia de memoria intermedia de alta velosidad, gue resibe una señal desde el procesador indicando un acierto de memoria intermedia de alta velocidad, un acierto a una línea modificada, la unidad de control de coherencia memoria intermedia de alta velocidad es responsiva a la señal al regular datos susios desde la salida de línea raodifisada al prosesador al sonducto para ejecusión simultánea.
16. 16.- La tarjeta de sonformidad con la reivindicasión 15, sarasterizado porque el dispositivo de sonversión de sonducto además comprende: una unidad de control de coherencia de memoria intermedia de alta velocidad que recibe una señal desde el procesador indicando un acierto de memoria intermedia de alta velocidad, a una línea modificada, la unidad de control de control de coherencia memoria intermedia de alta velocidad también incluye una memoria intermedia que almacena datos sucios, los datos sucios se envían de salida desde la línea modificada por el procesador que se almacena en la memoria intermedia y subsecuentemente se envían al condusto para ejecusión simultánea por la unidad de control de coherensia de memoria intermedia dß alta velosidad de asuerdo son el primer protocolo de señalización.
17. 17.- La tarjeta de conformidad con la reivindicasión 16, saracterizado porque el dispositivo de conversión de conducto además comprende: un convertidor de bloqueo de sonducto que convierte en una primer señal de bloqueo generada por el procesador en conjunto con una transacción atómica a una segunda señal de bloqueo que se proporciona en el condusto de sistema de acuerdo con el primer protocolo de señalización.
18. 18.- El sistema de computadora de conformidad con la reivindicación 17, caracterizado porque el convertidor de solicitud de salida somprende: una máquina de estado de ciclo de solicitud que genera una señal de muestreo de dirección de conducto y señales de control, una vez que el procesador ha logrado propiedad del conducto para ejecusión simultánea y ha estimado una señal de muestreo de diressión de prosesador; circuitos multiplexores que tienen una pluralidad de alimentaciones y salidas selecsionadas por las señales de control; cirsuitos para sodifisasión de solisitud que sonvierten diversas señales de tipo solicitud desde el procesador al conducto para ejecución simultánea, los circuitos de tipo solicitud se acoplan a los circuitos multiplexores, de manera tal que una solicitud de un solo ciclo por el procesador se secuencia a una solicitud de cislo dual en el sonducto ejecusión simultánea. JSSIfflBJf PB LA I VENCIÓN Un sub-sistema procesador incluye un procesador y un dispositivo para conversión de puente conducto para insertar en una ranura de un sistema de computadora huésped. El procesador opera de acuerdo con un protocolo de señalización que es diferente al protocolo de señalización del conducto de sistema de computadora. El dispositivo de conversión de conducto convierte el protocolo de señalización del conducto de sistema al protocolo de señalización del procesador y viceversa. El dispositivo de conversión de conducto incluye lógica para conversión de arbitraje de conducto, lógica para bloqueo de conducto y lógica de coherencia de memoria intermedia de alta velocidad. También se incluye lógica que sonvierte solisitudes de ingreso y salida, de manera tal que la tarjeta puede haser adesuadamente transacción con otros agentes acoplados al condusto. RS/lTrp/21/Ppßi?ti.uu»