JP3391315B2 - バス制御装置 - Google Patents

バス制御装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バス制御装置に関
し、特に特定の資源を占有して排他的アクセスを行うた
めの制御を行うバス制御装置に関する。
【０００２】
【従来の技術】マルチプロセッサシステムにおいて、入
出力装置などの特定の資源に対してあるプロセッサが排
他的にアクセスする場合がある。この場合、他のプロセ
ッサから当該特定の資源へのアクセスを抑止するため
に、対応するロック変数（ロックワードともいう。）を
ロック状態とし、排他的アクセス終了後にそのロック変
数をアンロック状態としている。
【０００３】図８を参照すると、まずプロセッサＡがア
クセスしようとする入出力装置に対応するロック変数を
読み出した際（ステップＳ８０１）、ロック状態でなか
ったとすると（ステップＳ８０２）、そのロック変数を
ロック状態へ変更する（ステップＳ８０３）。その後、
その入出力装置にアクセスが行われ（ステップＳ８０
４）、最後のアクセス（ステップＳ８０５）が終了する
と、プロセッサＡはロック変数を再びアンロック状態に
変更する（ステップＳ８０６）。
【０００４】一方、プロセッサＢが同一の入出力装置に
アクセスしようとする場合、プロセッサＢは、まずロッ
ク変数を読み出すが（ステップＳ８１１）、既にプロセ
ッサＡによってロック状態にされている場合には、そこ
でロックが解除されるまで待機する。プロセッサＡにお
いてアンロック状態への変更がされてロックが解除され
ると（ステップＳ８０６）、今度はプロセッサＢがロッ
ク変数をロック状態へ変更する（ステップＳ８１３）。
その後、その入出力装置にアクセスが行われ（ステップ
Ｓ８１４）、最後のアクセス（ステップＳ８１５）が終
了すると、プロセッサＢはロック変数を再びアンロック
状態に変更する（ステップＳ８１６）。このように、ロ
ック機能を利用することにより、入出力装置などの資源
に対する排他的アクセスが保証される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来技術では、ロック変数がキャッシュメモリに存在す
る場合には、ロック変数の変更がプロセッサとキャッシ
ュメモリとの間で完了してしまい、高速に行われる反
面、Ｉ／Ｏアクセスはキャッシュメモリを介さないアン
キャッシャブルアクセスであってシステムバスを経由し
て行われるため、以下のように、ロック操作とＩ／Ｏア
クセスとの逆転現象が生じる場合がある。なお、このキ
ャッシュメモリを介するキャッシャブルなアクセスとキ
ャッシュメモリを介さないアンキャッシャブルなアクセ
スとの切分けは、例えば、ページ単位の属性やリクエス
ト中のフィールドによる指定により行われる。
【０００６】図９を参照すると、プロセッサＡが最後に
発行したＩ／Ｏアクセス（９０１）は、バス制御装置Ａ
に転送された後（９０２）、未だシステムバス４００に
発行されていない。プロセッサＡは、最後のＩ／Ｏアク
セスを完了したので、ロック変数をアンロック状態にす
るが、実際にはロック変数は自己のキャッシュメモリ内
に存在するため、そのロック変数へのアクセスはキャッ
シュメモリに対して実行される（９０９）。一方、プロ
セッサＢがロック変数の読出しを要求すると（９１
１）、バス制御装置Ｂはその読出し要求をシステムバス
４００に発行する（９１２）。この読出し要求はプロセ
ッサＡのキャッシュメモリにヒットするので、バス制御
装置Ａは、プロセッサＡに読出し要求を発行し（９１
３）、プロセッサＡからはバス制御装置Ａを経由してシ
ステムバス４００にロック変数が含まれる読出しデータ
を返却する（９１４）。ここで、バス制御装置Ａが、Ｉ
／Ｏアクセスをシステムバス４００に発行するための経
路と読出しデータをシステムバス４００に返却するため
の経路とが異なるため、先のＩ／Ｏアクセスをシステム
バスに発行する前にロック変数を含む読出しデータがシ
ステムバスに返却されることがある。このロック変数が
含まれるデータは、バス制御装置Ｂを経由してプロセッ
サＢに返却され（９１５）、プロセッサＢはロック変数
がアンロック状態であることを確認する。プロセッサＢ
は、ロック変数をロック状態にした（９１６）後、プロ
セッサＢにとって最初のＩ／Ｏアクセスを発行（９２
１）し、バス制御装置Ｂはシステムバス４００に発行す
る（９２２）。この後で、バス制御装置Ａが先のＩ／Ｏ
アクセス（９０２）をシステムバス４００に発行する
と、時間的には先に実行されたＩ／Ｏアクセスを後に実
行されたＩ／Ｏアクセスが追い越すことになる。ここで
先のＩ／Ｏアクセスがライトで、後のＩ／Ｏアクセスが
リードであると、更新前の古いデータを読み出すことに
なり、データ不整合が発生する。
【０００７】本発明の目的は、上述の課題を解決し、特
定の資源に対する排他的アクセスを保証することにあ
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明のバス制御装置は、上位装置からの所定の書込
みが終了していない状態でバス上に所定の読出し要求が
発行されると、その読出し要求に対してリトライを指示
する。
【０００９】また、本発明のバス制御装置は、上位装置
とバスとの間に接続されたバス制御装置であって、前記
上位装置から発行されたリクエストを保持するリクエス
トバッファと、このリクエストバッファに保持されたリ
クエストが所定の書込みに係るものである場合に前記バ
ス上に所定の読出し要求が発行されるとその読出し要求
に対してリトライを指示するリトライ制御回路とを含
む。
【００１０】また、本発明の他のバス制御回路は、前記
バス上に所定の読出し要求が発行されたことを判別して
前記リトライ制御回路に通知するリクエスト制御回路を
さらに含む。
【００１１】また、本発明の他のバス制御回路におい
て、前記リクエスト制御回路は、前記バス上に発行され
た要求が前記上位装置への転送を要するものである場合
に外部リクエストを生成して上位装置に転送する外部リ
クエスト生成回路を含む。
【００１２】また、本発明の他のバス制御回路におい
て、前記外部リクエスト生成回路は、前記所定の書込み
に係るリクエストが前記リクエストバッファに保持され
ているときに前記バス上に前記所定の読出し要求が発行
された旨前記リトライ制御回路が判断すると、前記外部
リクエストの生成を行わない。
【００１３】また、本発明の他のバス制御装置は複数の
上位装置に接続され、前記リクエストバッファは、保持
しているリクエストが前記複数の上位装置のうち何れの
上位装置からのものであるかを識別する識別子を前記リ
クエストに対応して保持し、前記リトライ制御回路は、
前記リクエストバッファに保持されたリクエストが所定
の書込みに係るものである場合に、前記バス上に所定の
読出し要求が発行されると、その要求が転送される上位
装置と前記リクエストバッファに保持されたリクエスト
に対応する識別子とが一致する場合にその読出し要求に
対してリトライを指示する。
【００１４】また、本発明の情報処理システムは、上位
装置と、バスと、前記上位装置と前記バスとの間に接続
されたバス制御装置とを含む情報処理システムであっ
て、前記バス制御装置は、前記上位装置から発行された
リクエストを保持するリクエストバッファと、このリク
エストバッファに保持されたリクエストが所定の書込み
に係るものである場合に前記バス上に所定の読出し要求
が発行されるとその読出し要求に対してリトライを指示
するリトライ制御回路とを含む。
【００１５】また、本発明の他のバス制御装置におい
て、前記所定の書込みはアンキャッシャブルであり、前
記所定の読出しはキャッシャブルである。
【００１６】
【発明の実施の形態】次に本発明のバス制御装置の実施
の形態について図面を参照して詳細に説明する。
【００１７】図１を参照すると、本発明の第１の実施の
形態のバス制御装置１００は、プロセッサ３００とシス
テムバス４００との間に接続され、両者間のやりとりを
制御する。具体的には、バス制御装置１００は、プロセ
ッサ３００から発行されるリクエスト（以下、「プロセ
ッサリクエスト」という。）を受信して、システムバス
４００にトランザクションを発行する。また、バス制御
装置１００は、システムバス４００からトランザクショ
ンを受信して、プロセッサ３００にリクエスト（以下、
「外部リクエスト」という。）を発行する。バス制御装
置１００には、プロセッサを接続するもの以外にも、メ
インメモリを接続するもの、ＰＣＩバス等のＩ／Ｏバス
を接続するもの等がある。このようにバス制御装置１０
０に接続されるプロセッサ等を総称して上位装置とい
う。
【００１８】バス制御装置１００は、プロセッサ３００
からのプロセッサリクエストをデコードするデコーダ１
１０と、デコードされたプロセッサリクエストをフォー
マット変換するコマンド変換回路１２０と、プロセッサ
リクエストを保持するプロセッサリクエストバッファ１
３０と、システムバス４００に発行するトランザクショ
ンを保持する発行バッファ１４０と、システムバス４０
０の調停を行うアービタ１５０と、トランザクションの
リトライを制御するリトライ制御回路１６０と、システ
ムバス４００から受信したトランザクションを保持する
受信バッファ１７０と、トランザクションから外部リク
エストを生成するリクエスト制御回路１８０と、プロセ
ッサ３００に対する外部リクエストを保持する外部リク
エストバッファ１９０とを含む。なお、プロセッサリク
エストには（図示しない）主記憶装置や入出力装置への
アクセスがあり、外部リクエストにはキャッシュメモリ
３１０に対する無効化やインターベンション（有効なエ
ントリを有するか否かのチェック）等がある。ここで、
キャッシュメモリ３１０は、プロセッサ３００の内部に
含まれていてもよく、プロセッサ３００の外部にあって
もよい。
【００１９】プロセッサ３００が発行したプロセッサリ
クエストは、デコーダ１１０でデコードされ、コマンド
変換回路１２０でシステムバス４００のために規定され
たフォーマットのコマンドに変換された後、プロセッサ
リクエストバッファ１３０に格納される。プロセッサリ
クエストバッファ１３０は、発行バッファ１４０からの
指示に従い、トランザクションをトランザクション発行
バッファ１４０に転送する。発行バッファ１４０は、シ
ステムバス４００の使用権を獲得するためにアービタ１
５０に要求を出す。アービタ１５０は、システムバス４
００の調停を行い、システムバス４００の使用権が獲得
できたならば、発行バッファ１４０に通知する。アービ
タ１５０からシステムバス４００の使用権獲得通知を受
けた発行バッファ１４０は、システムバス４００にトラ
ンザクションを発行する。
【００２０】システムバス４００に発行されたトランザ
クションは、受信バッファ１７０が受信し、リクエスト
制御回路１８０へ転送される。リクエスト制御回路１８
０は、受信したトランザクションをプロセッサ３００へ
外部リクエストとして発行するか否かを判断し、発行す
るのであればプロセッサ３００のために規定されたフォ
ーマットのコマンドに変換した後、外部リクエストバッ
ファ１９０に格納する。外部リクエストバッファ１９０
は、プロセッサ３００に対して外部リクエストを発行す
る。リトライ制御回路１６０は、システムバス４００に
発行されたトランザクションをリトライさせるための機
能を有する。
【００２１】図２を参照すると、プロセッサリクエスト
バッファ１３０は、有効なプロセッサリクエストが格納
されているかどうかを示すＶビット１３５と、システム
バス４００のために規定されたフォーマットに変換され
たコマンド１３６及びアドレス１３７と、プロセッサリ
クエストが入出力装置に対するアンキャッシャブルライ
トかどうかを示すＵＷフラグ１３８とを記憶する。ここ
では、プロセッサリクエストを４つまで格納できるもの
としているが、これはシステム構成により最適な値を採
用することができる。
【００２２】図３を参照すると、リクエスト制御回路１
８０は、デコード回路１８３と、判別回路１８２と、外
部リクエスト生成回路１８１とを含んでいる。デコード
回路１８３は、受信バッファ１７０で保持されていたト
ランザクションを信号線１７９から受け取り、デコード
する。判別回路１８２は、デコード回路１８３でデコー
ドされたトランザクションをプロセッサ３００へ転送す
べきものであるか否かを判別するとともに、そのトラン
ザクションがキャッシュメモリに保持され得るリード、
すなわちキャッシャブルリードであるか否かを判別す
る。外部リクエスト生成回路１８１は、プロセッサ３０
０へ転送すべきトランザクションであると判別された場
合に、プロセッサ３００に対する外部リクエストを生成
して信号線１８９に出力する。
【００２３】図４を参照すると、リトライ制御回路１６
０は、プロセッサリクエストバッファ１３０のＵＷフラ
グ１３８の論理和を生成する論理和回路１６１と、その
結果とリクエスト制御回路１８０からのキャッシャブル
リードを示す信号１８８の論理積を生成する論理積回路
１６２と、その結果と外部リクエストバッファ１９０か
らのバッファフル（外部リクエストバッファに空きがな
い状態）を示す信号１９９の論理和を生成する論理和回
路１６３と、この論理和回路１６３の出力が論理”１”
を示す場合にトランザクションのリトライを信号線１６
９により指示するリトライ回路１６４とを含む。
【００２４】次に、本発明の第１の実施の形態における
動作について図面を参照して説明すＲ。
【００２５】図１乃至図４を参照すると、プロセッサ３
００から発行されたプロセッサリクエストは、そのリク
エストがターゲットとするリソースを示すためのアドレ
スフィールドとリクエストの種別を示すコマンドフィー
ルドとを含む。これらアドレス及びコマンドは、共にデ
コーダ１１０でデコードされて、そのデコード結果に基
づいてコマンド変換回路１２０でコマンドの変換が行わ
れる。プロセッサ３００とシステムバス４００ではそれ
ぞれバスプロトコルが異なるため、それぞれのプロトコ
ルに合致したコマンドとして生成あるいは変換する必要
がある。変換されたコマンドは、プロセッサリクエスト
バッファ１３０内のコマンド１３６に、アドレスは同じ
くプロセッサリクエストバッファ１３０のアドレス１３
７に格納される。さらにプロセッサリクエストが有効で
あることを示すためにプロセッサリクエストバッファ１
３０のＶビット１３５に”１”をセットする。また、デ
コードの結果、プロセッサリクエストが入出力装置への
アンキャッシャブルライトである場合にはプロセッサリ
クエストバッファ１３０のＵＷフラグ１３８を”１”に
セットする。プロセッサリクエストバッファ１３０には
１つ以上（図２では４つ）のプロセッサリクエストを格
納することができ、プロセッサ３００から発行された順
番に発行バッファ１４０に転送される。
【００２６】システムバス４００には複数のバス制御装
置１００が接続されるので、システムバス４００にトラ
ンザクションを発行するためには待ち合わせが必要にな
る。そのため、発行バッファ１４０は、システムバス４
００の使用状況により、プロセッサリクエストバッファ
１３０からのプロセッサリクエストの転送を制御する。
発行バッファ１４０は、システムバス４００に対するト
ランザクションの発行が完了すると、プロセッサリクエ
ストバッファ１３０に発行完了通知を送る。発行完了通
知を受け取ったプロセッサリクエストバッファ１３０
は、Ｖビット１３５を”０”にクリアし、ＵＷフラグ１
３８が”１”にセットされていたならばこれも”０”に
クリアする。そして次のプロセッサリクエストが格納さ
れていたならば、発行バッファ１４０に新しいリクエス
トを転送する。
【００２７】発行バッファ１４０は、システムバス４０
０にトランザクションを発行したい場合、アービタ１５
０にシステムバス４００の使用権獲得要求を送る。アー
ビタ１５０は、システムバス４００の使用権調停規則に
従ってバス使用権の調停を行う。この調停規則として
は、固定優先、ラウンドロビン等の従来の技術を使用す
ることができる。システムバス４００の使用権が得られ
たならば、アービタ１５０は、発行バッファ１４０にバ
ス使用権獲得通知を送る。バス使用権獲得通知を受け取
った発行バッファ１４０は、システムバス４００にトラ
ンザクションを発行する。
【００２８】システムバス４００に発行されたトランザ
クションは、システムバス４００に接続された全てのバ
ス制御装置１００が監視し、自分に関係のあるトランザ
クションを取り込んで必要な処理を実行する。システム
バス４００に発行されたトランザクションは、受信バッ
ファ１７０に保持され、その後リクエスト制御回路１８
０に転送される。
【００２９】リクエスト制御回路１８０では、デコード
回路１８３でトランザクションをデコードし、デコード
結果が判別回路１８２に送られる。判別回路１８２は、
トランザクションをプロセッサ３００に転送する必要が
あるかどうかを判別するとともに、トランザクションが
キャッシャブルリードであるかどうかを判別する。判別
回路１８２にてトランザクションをプロセッサ３００に
転送すると判断した場合には、外部リクエスト生成回路
１８１にて外部リクエストの生成を行う。一方、トラン
ザクションがキャッシャブルリードであった場合には信
号線１８８にてリトライ制御回路１６０に通知する。外
部リクエスト生成回路１８１は、外部リクエストの生成
を行うとともに、リトライ制御回路１６０からキャンセ
ル信号１６８が通知されない場合には外部リクエストバ
ッファ１９０に外部リクエストを格納する。キャンセル
信号１６８が通知された場合には外部リクエストを格納
せずに破棄する。
【００３０】外部リクエストバッファ１９０は、１つ以
上の外部リクエストを格納でき、システムバス４００に
発行された順番にプロセッサ３００に外部リクエストを
発行する。また、外部リクエストバッファ１９０は、外
部リクエストを格納できる空きがなくなると、バッファ
フル信号１９９によりリトライ制御回路１６０に対して
トランザクションのリトライを要求する。リトライ制御
回路１６０は、外部リクエストバッファ１９０に空きが
ない場合、又は、プロセッサリクエストバッファ１３０
のＵＷフラグ１３８に”１”が立っているときにシステ
ムバス４００からキャッシャブルリードを受信した場
合、システムバス４００のトランザクションをリトライ
させる。ＵＷフラグ１３８は、プロセッサリクエストバ
ッファ１３０の段数分存在するので、まず論理和回路１
６１により全ＵＷフラグ１３８の論理和を生成する。こ
の結果とリクエスト制御回路１８０の判別回路１８２か
らのキャッシャブルリード通知信号１８８との論理積を
論理積回路１６２で生成することによって、トランザク
ションをリトライさせる一方の条件を生成する。もう一
方の条件は、外部リクエストバッファ１９０からのバッ
ファフル信号１９９により示されるので、先の論理積回
路１６２の結果とバッファフル信号１９９との論理和を
論理和回路１６３で生成することによって、トランザク
ションのリトライ条件を生成する。何れかのリトライ条
件が成立すると、リトライ回路１６４がシステムバス４
００に対してトランザクションのリトライを指示すると
ともに、論理和回路１６３の出力信号がキャンセル信号
１６８としてリクエスト制御回路１８０に通知される。
これにより、外部リクエストバッファ１９０への外部リ
クエストの格納が抑止される。
【００３１】このように、本発明の第１の実施の形態に
よれば、プロセッサリクエストバッファ１３０にアンキ
ャッシャブルライトが保持されている場合に、システム
バス４００上にキャッシャブルリードのトランザクショ
ンが発行されると、リトライ制御回路１６０によりトラ
ンザクションのリトライを要求することにより、アンキ
ャッシャブルライトとキャッシャブルリードとの間の順
序関係を保証することができる。
【００３２】次に本発明のバス制御装置の第２の実施の
形態について図面を参照して詳細に説明する。
【００３３】図５を参照すると、本発明の第２の実施の
形態のバス制御装置２００には、２つのプロセッサが接
続されている。プロセッサが２つある場合、アンキャッ
シャブルライトを保持していないプロセッサにはキャッ
シャブルリードを発行することができる。そこで、２つ
のプロセッサからのプロセッサリクエストを別々に管理
することにより、無駄な待ちを回避する。
【００３４】図６を参照すると、第２の実施の形態にお
けるプロセッサリクエストバッファ２３０は、図２によ
り説明した第１の実施の形態におけるプロセッサリクエ
ストバッファ１３０と比較して、何れのプロセッサから
発行されたプロセッサリクエストであるかを識別するた
めのＰビット２３９が追加されている。例えば、プロセ
ッサが２つ接続されている場合に、一方のプロセッサ
を”０”で表し、もう一方のプロセッサを”１”で表す
ことができる。
【００３５】図７を参照すると、第２の実施の形態にお
けるリトライ制御回路２６０では、プロセッサ毎に独立
したリトライ条件を生成する。まず、プロセッサリクエ
ストバッファ２３０の各段のＵＷフラグ２３８とＰビッ
ト２３９の論理積を論理積回路２６１１乃至２６１４及
び２６２１乃至２６２４によって生成する。ここで、一
方のプロセッサＡからのプロセッサリクエストにはＰビ
ット２３９を”０”、もう一方のプロセッサＢからのプ
ロセッサリクエストにはＰビット２３９を”１”とする
と、論理積回路２６１１乃至２６１４ではプロセッサＡ
が発行したアンキャッシャブルライトを、論理積回路２
６２１乃至２６２４ではプロセッサＢが発行したアンキ
ャッシャブルライトをそれぞれ検出できる。さらに論理
和回路２６１５でプロセッサＡのアンキャッシャブルラ
イトを、論理和回路２６２５でプロセッサＢのアンキャ
ッシャブルライトをまとめ、論理和回路２６１５の結果
とプロセッサＡに対するキャッシャブルリードを示す信
号２８８との論理積を論理積回路２６１６で生成し、論
理和回路２６２５の結果とプロセッサＢに対するキャッ
シャブルリードを示す信号２８９との論理積を論理積回
路２６２６で生成する。最後に論理積回路２６１６の結
果と、論理積回路２６２６の結果と、外部リクエストバ
ッファ２９０のバッファフル信号２９９との論理和を論
理和回路２６３０で生成することにより、システムバス
４００に対するトランザクションのリトライと外部リク
エストバッファ２９０への外部リクエスト格納を抑止す
ることができる
【００３６】このように、本発明の第２の実施の形態に
よれば、プロセッサリクエストバッファ２３０において
アンキャッシャブルライトをペンディングしているプロ
セッサを識別する機能２３９を設けたことにより、アン
キャッシャブルライトをペンディングしているプロセッ
サにはキャッシャブルリードの発行を抑止し、そうでな
いプロセッサにはキャッシャブルリードを発行すること
ができ、余分なリトライを減らすことにより、リクエス
トおよびトランザクションの流れを妨げないで済む。
【００３７】
【発明の効果】以上の説明で明らかなように、本発明に
よると、アンキャッシャブルライトとキャッシャブルリ
ードとの間の順序関係を保証することにより、入出力装
置等の資源に対する排他的アクセスを実現することがで
きる。
【図面の簡単な説明】
【図１】本発明のバス制御装置の第１の実施の形態を含
むマルチプロセッサシステムの構成を示すブロック図で
ある。
【図２】本発明のバス制御装置における第１の実施の形
態におけるプロセッサリクエストバッファの構成を示す
図である。
【図３】本発明のバス制御装置における第１の実施の形
態におけるリクエスト制御回路の構成を示す図である。
【図４】本発明のバス制御装置における第１の実施の形
態におけるリトライ制御回路の構成を示す図である。
【図５】本発明のバス制御装置の第２の実施の形態を含
むマルチプロセッサシステムの構成を示すブロック図で
ある。
【図６】本発明のバス制御装置における第２の実施の形
態におけるプロセッサリクエストバッファの構成を示す
図である。
【図７】本発明のバス制御装置における第２の実施の形
態におけるリトライ制御回路の構成を示す図である。
【図８】異なるプロセッサ間でロックの取得または解除
を行うロックシーケンスを説明するための図である。
【図９】従来の構成においてアクセスの逆転現象が生じ
る場合を説明するための図である。
【符号の説明】
１００，２００ バス制御装置 １１０，２１０ デコーダ １２０，２２０ コマンド変換回路 １３０，２３０ プロセッサリクエストバッファ １４０，２４０ 発行バッファ １５０，２５０ アービタ １６０，２６０ リトライ制御回路 １７０，２７０ 受信バッファ １８０，２８０ リクエスト制御回路 １９０，２９０ 外部リクエストバッファ ３００ プロセッサ ４００ システムバス
フロントページの続き (56)参考文献 特開 平７−287686（ＪＰ，Ａ) 特開 平５−53912（ＪＰ，Ａ) 特開 平７−44459（ＪＰ，Ａ) 特開 平10−232832（ＪＰ，Ａ) 特開 平10−293718（ＪＰ，Ａ) 特開 平９−138779（ＪＰ，Ａ) 特開 平８−286968（ＪＰ，Ａ) 特開 平６−187230（ＪＰ，Ａ) 特開 平４−163658（ＪＰ，Ａ) 特開 平４−157543（ＪＰ，Ａ) 特開 平４−140860（ＪＰ，Ａ) 特開 平３−271859（ＪＰ，Ａ) 特開 平３−232051（ＪＰ，Ａ) 特開 平３−164963（ＪＰ，Ａ) 特開 昭59−191186（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16 - 15/177 G06F 12/08 - 12/12 G06F 9/46 G06F 13/20 - 13/378

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】上位装置からのアンキャッシャブルな書込
    みが終了していない状態でバス上にキャッシャブルな読
    出し要求が発行されると、その読出し要求に対してリト
    ライを指示することを特徴とするバス制御装置。
  2. 【請求項２】上位装置とバスとの間に接続されたバス制
    御装置であって、前記上位装置から発行されたリクエス
    トを保持するリクエストバッファと、 このリクエストバッファに保持されたリクエストがアン
    キャッシャブルな書込みに係るものである場合に、前記
    バス上にキャッシャブルな読出し要求が発行されると、
    その読出し要求に対してリトライを指示するリトライ制
    御回路とを含むことを特徴とするバス制御装置。
  3. 【請求項３】前記バス上にキャッシャブルな読出し要求
    が発行されたことを判別して前記リトライ制御回路に通
    知するリクエスト制御回路をさらに含むことを特徴とす
    る請求項２記載のバス制御装置。
  4. 【請求項４】前記リクエスト制御回路は、前記バス上に
    発行された要求が前記上位装置への転送を要するもので
    ある場合に外部リクエストを生成して上位装置に転送す
    る外部リクエスト生成回路を含むことを特徴とする請求
    項３記載のバス制御装置。
  5. 【請求項５】前記外部リクエスト生成回路は、前記アン
    キャッシャブルな書込みに係るリクエストが前記リクエ
    ストバッファに保持されているときに、前記バス上にキ
    ャッシャブルな読出し要求が発行された旨を前記リトラ
    イ制御回路が判断すると、前記外部リクエストの生成を
    行わないことを特徴とする請求項４記載のバス制御装
    置。
  6. 【請求項６】上位装置と、バスと、前記上位装置と前記
    バスとの間に接続されたバス制御装置とを含む情報処理
    システムであって、 前記バス制御装置は、前記上位装置から発行されたリク
    エストを保持するリクエストバッファと、このリクエス
    トバッファに保持されたリクエストがアンキャッシャブ
    ルな書込みに係るものである場合に前記バス上にキャッ
    シャブルな読出し要求が発行されるとその読出し要求に
    対してリトライを指示するリトライ制御回路とを含むこ
    とを特徴とする情報処理システム。
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