JPH03164963A - 情報処理装置における排他制御方式 - Google Patents
情報処理装置における排他制御方式Info
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- JPH03164963A JPH03164963A JP1305926A JP30592689A JPH03164963A JP H03164963 A JPH03164963 A JP H03164963A JP 1305926 A JP1305926 A JP 1305926A JP 30592689 A JP30592689 A JP 30592689A JP H03164963 A JPH03164963 A JP H03164963A
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- JP
- Japan
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- exclusive control
- shared information
- main memory
- processing unit
- control byte
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- 230000015654 memory Effects 0.000 claims abstract description 104
- 238000000034 method Methods 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 1
- MOMWFXLCFJOAFX-UHFFFAOYSA-N OOOOOOOO Chemical compound OOOOOOOO MOMWFXLCFJOAFX-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサにおいて、各処理ユニット
が共有する資源を管理するための排他制御方式に関する
ものである。
が共有する資源を管理するための排他制御方式に関する
ものである。
第２図は、マルチプロセッサシステムの構成を説明する
ための図である。同図中、１，２．３は処理ユニット、
４はシステムバス、５はメインメモリ、１０．２０．３
０はプロセッサ、１１．２１．３１はキャッシュメモリ
である。
ための図である。同図中、１，２．３は処理ユニット、
４はシステムバス、５はメインメモリ、１０．２０．３
０はプロセッサ、１１．２１．３１はキャッシュメモリ
である。
メインメモリ５は、複数のブロックに分割されており、
キャッシュメモリ１１．１２および１３は、メインメモ
リ５の複数のブロックを格納している。
キャッシュメモリ１１．１２および１３は、メインメモ
リ５の複数のブロックを格納している。
プロセッサ１０がメインメモリ５のデータを読み出す場
合、読み出すデータを含むブロックがキャッシュメモリ
１１に格納されていれば、キャッシュメモリ１１から読
み出し、キャッシュメモリ１１に格納されていなければ
読み出すデータを含むブロックをメインメモリ５から読
み出し、キャッシュメモリ１１に格納するとともに、プ
ロセッサ１０ヘデータを転送する。
合、読み出すデータを含むブロックがキャッシュメモリ
１１に格納されていれば、キャッシュメモリ１１から読
み出し、キャッシュメモリ１１に格納されていなければ
読み出すデータを含むブロックをメインメモリ５から読
み出し、キャッシュメモリ１１に格納するとともに、プ
ロセッサ１０ヘデータを転送する。
各処理ユニット１，２．３のキャッシュメモリ３
１１、２１．３１に格納されているブロックの内容とメ
インメモリ５のブロックの内容との無矛盾性を保証する
制御の実現例について述べる。キャッシュメモリ１１．
２１．３１に格納されているブロックの内容とメインメ
モリ５のブロックの内容との矛盾は、メインメモリ５の
書き換えを行う時に生じる。各処理ユニット１，２．３
はメインメモリ５を書き換える場合、システムバス４を
介してメインメモリを書き換えると共に、自処理ユニッ
トのキャッシュメモリ内に書き換えるブロックが存在し
ていれば、当該ブロックも書き換える。他方の他の処理
ユニットは、システムバス４を常時監視し、メインメモ
リ５が書き換えられた場合、自処理ユニットのキャッシ
ュメモリ内に書き換えるブロックが存在していれば、当
該ブロックを書き換える。
インメモリ５のブロックの内容との無矛盾性を保証する
制御の実現例について述べる。キャッシュメモリ１１．
２１．３１に格納されているブロックの内容とメインメ
モリ５のブロックの内容との矛盾は、メインメモリ５の
書き換えを行う時に生じる。各処理ユニット１，２．３
はメインメモリ５を書き換える場合、システムバス４を
介してメインメモリを書き換えると共に、自処理ユニッ
トのキャッシュメモリ内に書き換えるブロックが存在し
ていれば、当該ブロックも書き換える。他方の他の処理
ユニットは、システムバス４を常時監視し、メインメモ
リ５が書き換えられた場合、自処理ユニットのキャッシ
ュメモリ内に書き換えるブロックが存在していれば、当
該ブロックを書き換える。
以上の制御を行うことにより、書き換えを行うメインメ
モリ５のブロックと各処理ユニット１゜２．３のキャッ
シュメモリ１１．２１．３１に格納しているブロックの
内容が常に一致するので、無矛盾性が保証される。
モリ５のブロックと各処理ユニット１゜２．３のキャッ
シュメモリ１１．２１．３１に格納しているブロックの
内容が常に一致するので、無矛盾性が保証される。
マルチプロセッサシステムにおいては、各処理ユニット
１．２．３が並列に処理を実行するので、各処理ユニッ
ト１，２．３で実行している処理によって共有して使用
される共有情報を他の処理ユニットが書き換えている途
中で読み出すと、各処理ユニットで実行する処理に矛盾
が生じる。
１．２．３が並列に処理を実行するので、各処理ユニッ
ト１，２．３で実行している処理によって共有して使用
される共有情報を他の処理ユニットが書き換えている途
中で読み出すと、各処理ユニットで実行する処理に矛盾
が生じる。
そこで、共有情報の読み出しまたは書き換えを行う場合
、他の処理ユニットからの読み出しおよび書き換えを禁
止する排他制御が必要となる。
、他の処理ユニットからの読み出しおよび書き換えを禁
止する排他制御が必要となる。
第３図は、従来の排他制御方式を説明するためのフロー
チャートであり、共有情報の読み出しまたは書き換えを
行う処理ユニットは、符号Ａから符号Ｂまでの一連の処
理を行い、共有情報の読み出しまたは書き換えを行う。
チャートであり、共有情報の読み出しまたは書き換えを
行う処理ユニットは、符号Ａから符号Ｂまでの一連の処
理を行い、共有情報の読み出しまたは書き換えを行う。
ステップ２０１において、処理ユニット１はシステムバ
スをロック（他の処理ユニットがシステムバスを介して
メインメモリ読み出しおよび書き換えを行うことを禁止
する）してメインメモリから排他制御バイトを読み出す
。ここで、排他制御パイ１〜が、ｒｏｏｏｏｏｏｏＯＪ
−ｒあれば共有情報を使用している処理ユニットは存
在しないことを示し、ｒｌ １１１１１１１Ｊであれば
いずれかの処理ユニットが共有情報を使用していること
を示すものとする。
スをロック（他の処理ユニットがシステムバスを介して
メインメモリ読み出しおよび書き換えを行うことを禁止
する）してメインメモリから排他制御バイトを読み出す
。ここで、排他制御パイ１〜が、ｒｏｏｏｏｏｏｏＯＪ
−ｒあれば共有情報を使用している処理ユニットは存
在しないことを示し、ｒｌ １１１１１１１Ｊであれば
いずれかの処理ユニットが共有情報を使用していること
を示すものとする。
次に、ステップ２０２において、ステップ２０１でメイ
ンメモリから読み出した排他制御バイトが「０００００
０００Ｊでなければ、ステップ２０７に分岐し、システ
ムバス４のロックを解除し、他処理ユニットからメイン
メモリ５の読み出しおよび書き換えを可能とするととも
に、ステップ２０１および２０２を繰り返えす。ステッ
プ２０１でメインメモリから読み出した排他制御バイト
がｒｏｏｏｏｏ。
ンメモリから読み出した排他制御バイトが「０００００
０００Ｊでなければ、ステップ２０７に分岐し、システ
ムバス４のロックを解除し、他処理ユニットからメイン
メモリ５の読み出しおよび書き換えを可能とするととも
に、ステップ２０１および２０２を繰り返えす。ステッ
プ２０１でメインメモリから読み出した排他制御バイト
がｒｏｏｏｏｏ。
００Ｊであれば、ステップ２０３以降を実行する。
ステップ２０３においては、排他制御バイトに［１１１
１１１１１Ｊを書き込み他の処理ユニットからの共有情
報への読み出しおよび書き込みを禁止する。ステップ２
０４においては、システムバス４のロックを解除し、他
処理ユニットからメインメモリの読み出しおよび書き換
えを可能とする。
１１１１１Ｊを書き込み他の処理ユニットからの共有情
報への読み出しおよび書き込みを禁止する。ステップ２
０４においては、システムバス４のロックを解除し、他
処理ユニットからメインメモリの読み出しおよび書き換
えを可能とする。
ステップ２０５においては、共有情報の読み出しまたは
書き換えを行う。この時、他の処理ユニットは、排他制
御バイトｒｌ １１１１１１１Ｊが格納されているので
、同時に共有情報の読み出しおよび書き換えを行うこと
はない。
書き換えを行う。この時、他の処理ユニットは、排他制
御バイトｒｌ １１１１１１１Ｊが格納されているので
、同時に共有情報の読み出しおよび書き換えを行うこと
はない。
共有情報に対する読み出しまたは書き換えが終了した後
、ステップ２０６において、メインメモリ上の排他制御
バイトをｒｏｏｏｏ○０００」に書き換える。
、ステップ２０６において、メインメモリ上の排他制御
バイトをｒｏｏｏｏ○０００」に書き換える。
ここで、メインメモリ５から制御バイトを読み出し、制
御バイトを書き換えるまでシステムバス４をロックして
いるのは、処理ユニレトが制御バイトを読み出しから書
換えるまでの間に他の処理ユニットが制御バイトを読み
出し、共有情報の使用権が確保可能であると判断しない
ようにするためのものである。
御バイトを書き換えるまでシステムバス４をロックして
いるのは、処理ユニレトが制御バイトを読み出しから書
換えるまでの間に他の処理ユニットが制御バイトを読み
出し、共有情報の使用権が確保可能であると判断しない
ようにするためのものである。
以上の処理制御により、排他制御を実現することが可能
となる。
となる。
しかしながら、従来の排他制御方式では、排他制御バイ
トの値がｒｌ １１１１１１１Ｊである場合、排他制御
バイトがｒｏｏｏｏｏｏｏｏＪになるまでシステムバス
をロックして排他制御バイトを読み出す処理が繰り返し
行われるという問題があった。
トの値がｒｌ １１１１１１１Ｊである場合、排他制御
バイトがｒｏｏｏｏｏｏｏｏＪになるまでシステムバス
をロックして排他制御バイトを読み出す処理が繰り返し
行われるという問題があった。
また、第２図に示すようなマルチプロセッサシステムに
おいては、各処理ユニットからメインメモリの読み出し
回数が増加すると、システムバスの使用率が高くなり、
システムバスの競合により、メインメモリから読み出し
を行う場合の待ち時間が長くなるという問題があった。
おいては、各処理ユニットからメインメモリの読み出し
回数が増加すると、システムバスの使用率が高くなり、
システムバスの競合により、メインメモリから読み出し
を行う場合の待ち時間が長くなるという問題があった。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、共有情報が他の処理ユニットにより書
き換えられている場合に、他の処理ユニットの書き換え
が終了したか否かを知るために発生するメインメモリへ
のアクセス回数を減少させ、システムバスの使用率を減
少させることができる技術を提供することにある。
き換えられている場合に、他の処理ユニットの書き換え
が終了したか否かを知るために発生するメインメモリへ
のアクセス回数を減少させ、システムバスの使用率を減
少させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
前記目的を達成するために、本発明は、プロセッサおよ
びキャッシュメモリからなる複数台の処理ユニットと、
複数のブロックからなるメインメモリとをシステムバス
で接続した情報処理装置において、前記プロセッサは、
前記メインメモリを読み出す場合、読み出すメインメモ
リのブロックが自処理ユニットのキャッシュメモリに格
納されていれば、キャッシュメモリから読み出し、キャ
ッシュメモリに格納されていなければ、メインメモリか
らブロックを読み出して自キャッシュメモリに格納し、
各処理ユニットのキャッシュメモリは、他の処理ユニッ
トが自キャッシュメモリに格納しているメインメモリの
ブロックの内容を書き換えた場合、書き換えられたメイ
ンメモリのブロックの内容と自キャッシュメモリに格納
しているブロックの内容との無矛盾性を保証する手段と
、前記メインメモリには、各処理ユニットが共有して使
用する共有情報を管理するために、メインメモリの予め
定められた番地に排他制御バイトと呼ばれる情報を格納
し、前記処理ユニットは共有情報を使用する場合、メイ
ンメモリの排他制御バイトに対する読み出しおよび書き
換えにより共有情報の使用権を獲得し、排他制御バイト
を読み出した結果、共有情報の使用が可能であれば、排
他制御バイトの内容を共有情報を使用中であることを示
す値に書き換え、共有情報の使用が禁止されていれば、
排他制御バイトを含むブロックを自処理ユニットのキャ
ッシュメモリに格納し、共有情報の使用を終了した処理
ユニットによってメインメモリの排他制御バイトが書き
換えら九、共有情報の使用が可能となった時、再度、共
有情報の使用権を獲得する処理を行う手段を備えたこと
を最も主要な特徴とする。
びキャッシュメモリからなる複数台の処理ユニットと、
複数のブロックからなるメインメモリとをシステムバス
で接続した情報処理装置において、前記プロセッサは、
前記メインメモリを読み出す場合、読み出すメインメモ
リのブロックが自処理ユニットのキャッシュメモリに格
納されていれば、キャッシュメモリから読み出し、キャ
ッシュメモリに格納されていなければ、メインメモリか
らブロックを読み出して自キャッシュメモリに格納し、
各処理ユニットのキャッシュメモリは、他の処理ユニッ
トが自キャッシュメモリに格納しているメインメモリの
ブロックの内容を書き換えた場合、書き換えられたメイ
ンメモリのブロックの内容と自キャッシュメモリに格納
しているブロックの内容との無矛盾性を保証する手段と
、前記メインメモリには、各処理ユニットが共有して使
用する共有情報を管理するために、メインメモリの予め
定められた番地に排他制御バイトと呼ばれる情報を格納
し、前記処理ユニットは共有情報を使用する場合、メイ
ンメモリの排他制御バイトに対する読み出しおよび書き
換えにより共有情報の使用権を獲得し、排他制御バイト
を読み出した結果、共有情報の使用が可能であれば、排
他制御バイトの内容を共有情報を使用中であることを示
す値に書き換え、共有情報の使用が禁止されていれば、
排他制御バイトを含むブロックを自処理ユニットのキャ
ッシュメモリに格納し、共有情報の使用を終了した処理
ユニットによってメインメモリの排他制御バイトが書き
換えら九、共有情報の使用が可能となった時、再度、共
有情報の使用権を獲得する処理を行う手段を備えたこと
を最も主要な特徴とする。
前述の手段によれば、いずれかの処理ユニットが共有情
報を使用している場合、他の処理ユニットが共有情報の
使用権を獲得するために、システムバスがロックしてメ
インメモリから制御バイト０− の読み出しを行う回数を減少させることが可能となり、
システムバスの使用率を低減し、各処理ユニットがメイ
ンメモリを読み出しまたは書き換える場合にシステムバ
スで生じる競合を減少させることができる。
報を使用している場合、他の処理ユニットが共有情報の
使用権を獲得するために、システムバスがロックしてメ
インメモリから制御バイト０− の読み出しを行う回数を減少させることが可能となり、
システムバスの使用率を低減し、各処理ユニットがメイ
ンメモリを読み出しまたは書き換える場合にシステムバ
スで生じる競合を減少させることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は、本発明のマルチプロセッサシステムにおける
排他制御方式の一実施例を説明するためのフローチャー
トである。
排他制御方式の一実施例を説明するためのフローチャー
トである。
なお、本発明のマルチプロセッサシステムの構成は、第
２図に、示す前述の従来のマルチプロセッサシステムの
構成と同じである。
２図に、示す前述の従来のマルチプロセッサシステムの
構成と同じである。
第１図及び第２図において、共有情報の読み出しまたは
書き換えを行う各処理ユニットエ、２゜３は、符号Ａか
ら符号Ｂまでの一連の処理を行い、共有情報の読み出し
または書き換えを行う。
書き換えを行う各処理ユニットエ、２゜３は、符号Ａか
ら符号Ｂまでの一連の処理を行い、共有情報の読み出し
または書き換えを行う。
ステップ１０１において、各処理ユニット１，２゜３は
システムバス４をロックしてメインメモリ５１ から排他制御バイトを読み出す。
システムバス４をロックしてメインメモリ５１ から排他制御バイトを読み出す。
次に、ステップ１０２において、ステップ１０１でメイ
ンメモリ５から読み出した排他制御バイトがｒｏ ＯＯ
ＯＯ０００Ｊであれば、ステップ１０３以降を実行する
。ステップ１０２でメインメモリ５がら読み出した排他
制御バイトがｒｏｏｏｏｏｏ。
ンメモリ５から読み出した排他制御バイトがｒｏ ＯＯ
ＯＯ０００Ｊであれば、ステップ１０３以降を実行する
。ステップ１０２でメインメモリ５がら読み出した排他
制御バイトがｒｏｏｏｏｏｏ。
Ｏ」でなければ、システムバス４のロックを解除しくス
テップ１０７） 、他の処理ユニットからのメインメモ
リ５へのアクセスを可能とするとともに、ステップ１０
８および１０９を繰り返えす。
テップ１０７） 、他の処理ユニットからのメインメモ
リ５へのアクセスを可能とするとともに、ステップ１０
８および１０９を繰り返えす。
ステップ１０８においては、システムバス４をロックせ
ずに、排他制御バイトをメインメモリ５またはキャッシ
ュメモリ１１．２１．３１から読み出す。
ずに、排他制御バイトをメインメモリ５またはキャッシ
ュメモリ１１．２１．３１から読み出す。
排他制御バイトがキャッシュメモリ１１．２１．３１に
存在せず、メインメモリ５から読み出した場合、キャッ
シュメモリ１１．２１．３１は排他制御バイトを含むブ
ロックを格納する。
存在せず、メインメモリ５から読み出した場合、キャッ
シュメモリ１１．２１．３１は排他制御バイトを含むブ
ロックを格納する。
ステップ１０９においては、ステップ１０８で読み出し
て排他制御バイトが「００００００００」であれば、ス
テップ１０１以降を実行する。ステップ１０８でメイン
メモリ５から読み出した排他制御バイトがｒｏ ０００
００００Ｊでなければ、ステップ１０８および１０９の
処理を繰り返えす。この時、ステップ１０８における制
御バイトの読み出しは、自処理ユニット内のキャッシュ
メモリから行い、メインメモリからの読み出しは行わな
い。ステップ１０８およびステップ１０９の処理は、他
の処理ユニットが共有情報の読み出しまたは書き換えを
終了し、メインメモリ５上の排他制御バイトを書き換え
た時、キャッシュメモリ１１．２１．３１とメインメモ
リ５との一致制御機能により、キャッシュメモリ１１゜
２１．３１から読み出した排他制御バイトが［００００
００００Ｊとなるまで繰り返えす。
て排他制御バイトが「００００００００」であれば、ス
テップ１０１以降を実行する。ステップ１０８でメイン
メモリ５から読み出した排他制御バイトがｒｏ ０００
００００Ｊでなければ、ステップ１０８および１０９の
処理を繰り返えす。この時、ステップ１０８における制
御バイトの読み出しは、自処理ユニット内のキャッシュ
メモリから行い、メインメモリからの読み出しは行わな
い。ステップ１０８およびステップ１０９の処理は、他
の処理ユニットが共有情報の読み出しまたは書き換えを
終了し、メインメモリ５上の排他制御バイトを書き換え
た時、キャッシュメモリ１１．２１．３１とメインメモ
リ５との一致制御機能により、キャッシュメモリ１１゜
２１．３１から読み出した排他制御バイトが［００００
００００Ｊとなるまで繰り返えす。
ステップ１０３において、排他制御バイトに「１１ ］
、 １１１１１ Ｊ を書き込み、他の処理ユニットか
らの共有情報への読み出しおよび書き込みを禁止する。
、 １１１１１ Ｊ を書き込み、他の処理ユニットか
らの共有情報への読み出しおよび書き込みを禁止する。
ステップ１０４においては、システムバス４のロックを
解除し、他処理ユニツＩ〜からのメインメモリ５へのア
クセスを可能とする。
解除し、他処理ユニツＩ〜からのメインメモリ５へのア
クセスを可能とする。
ステップ１０５においては、共有情報の読み出しまたは
書き換えを行う。この時、他の処理ユニットは、排他制
御バイトｒｌ １１１１１１１Ｊが格納されているので
、同時に共有情報の読み出しおよび書き換えを行うこと
はない。
書き換えを行う。この時、他の処理ユニットは、排他制
御バイトｒｌ １１１１１１１Ｊが格納されているので
、同時に共有情報の読み出しおよび書き換えを行うこと
はない。
共有情報に対する読み出しおよび書き換えが終了した後
、ステップ１０６において、メインメモリ５上の排他制
御バイトをｒｏｏｏｏｏｏｏｏＪに書き換える。
、ステップ１０６において、メインメモリ５上の排他制
御バイトをｒｏｏｏｏｏｏｏｏＪに書き換える。
以上説明したことかられかるように、本実施例によれば
、排他制御バイトの値がｒｌ １１１１１１１」である
場合、自処理ユニットのキャッシュメモリに排他制御バ
イトを格納し、排他制御バイトがｒｏ ＯＯＯＯＯＯＯ
Ｊになるまで、自処理ユニットのキャッシュメモリに格
納されている排他制御バイトを読み出し、システムバス
４をロックしてメインメモリ５から排他制御バイトを読
み出す処理を繰り返し行う必要がなくなるので、共有情
報が他の処理ユニットにより書き換えられている場合に
、他の処理ユニットの書き換えが終了したか否かを知る
ために発生するメインメモリ５へのアクセス回数を減少
させ、システムバス４の使用率を減少させることができ
る。
、排他制御バイトの値がｒｌ １１１１１１１」である
場合、自処理ユニットのキャッシュメモリに排他制御バ
イトを格納し、排他制御バイトがｒｏ ＯＯＯＯＯＯＯ
Ｊになるまで、自処理ユニットのキャッシュメモリに格
納されている排他制御バイトを読み出し、システムバス
４をロックしてメインメモリ５から排他制御バイトを読
み出す処理を繰り返し行う必要がなくなるので、共有情
報が他の処理ユニットにより書き換えられている場合に
、他の処理ユニットの書き換えが終了したか否かを知る
ために発生するメインメモリ５へのアクセス回数を減少
させ、システムバス４の使用率を減少させることができ
る。
以上、本発明は実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
以上、説明したように５本発明によれば、いずれかの処
理ユニットが共有情報を使用している場合、他の処理ユ
ニットが共有情報の使用権を獲得するために、システム
バスをロックしてメインメモリから制御バイトの読み出
しを行う回数を減少させることが可能となり、システム
バスの使用率を低減し、各処理ユニットがメインメモリ
を読み出しまたは書き換える場合にシステムバスで生じ
る競合を減少させることができる。
理ユニットが共有情報を使用している場合、他の処理ユ
ニットが共有情報の使用権を獲得するために、システム
バスをロックしてメインメモリから制御バイトの読み出
しを行う回数を減少させることが可能となり、システム
バスの使用率を低減し、各処理ユニットがメインメモリ
を読み出しまたは書き換える場合にシステムバスで生じ
る競合を減少させることができる。
第１図は１本発明のマルチプロセッサシステムにおける
排他制御方式の一実施例を説明するためのフローチャー
ト、 第２図は、マルチプロセッサシステムを説明するブロッ
ク図 第３図は、従来の排他制御方式の問題点を説明するため
のフローチャートである。 Ｉ中、１，２．３・・・処理ユニット、４由システムバ
ス、５・・・メインメモリ、１０．２０．１０・・・プ
ロセッサ、１１．２１．３１・・・キャッシュメモリ。
排他制御方式の一実施例を説明するためのフローチャー
ト、 第２図は、マルチプロセッサシステムを説明するブロッ
ク図 第３図は、従来の排他制御方式の問題点を説明するため
のフローチャートである。 Ｉ中、１，２．３・・・処理ユニット、４由システムバ
ス、５・・・メインメモリ、１０．２０．１０・・・プ
ロセッサ、１１．２１．３１・・・キャッシュメモリ。
Claims (1)
- （１）プロセッサおよびキャッシュメモリからなる複数
台の処理ユニットと、複数のブロックからなるメインメ
モリとをシステムバスで接続した情報処理装置において
、前記プロセッサは、前記メインメモリを読み出す場合
、読み出すメインメモリのブロックが自処理ユニットの
キャッシュメモリに格納されていれば、キャッシュメモ
リから読み出し、キャッシュメモリに格納されていなけ
れば、メインメモリからブロックを読み出して自キャッ
シュメモリに格納し、各処理ユニットのキャッシュメモ
リは、他の処理ユニットが自キャッシュメモリに格納し
ているメインメモリのブロックの内容を書き換えた場合
、書き換えられたメインメモリのブロックの内容と自キ
ャッシュメモリに格納しているブロックの内容との無矛
盾性を保証する手段と、前記メインメモリには、各処理
ユニットが共有して使用する共有情報を管理するために
、メインメモリの予め定められた番地に排他制御バイト
と呼ばれる情報を格納し、前記処理ユニットは共有情報
を使用する場合、メインメモリの排他制御バイトに対す
る読み出しおよび書き換えにより共有情報の使用権を獲
得し、排他制御バイトを読み出した結果、共有情報の使
用が可能であれば、排他制御バイトの内容を共有情報を
使用中であることを示す値に書き換え、共有情報の使用
が禁止されていれば、排他制御バイトを含むブロックを
自処理ユニットのキャッシュメモリに格納し、共有情報
の使用を終了した処理ユニットによってメインメモリの
排他制御バイトが書き換えられ、共有情報の使用が可能
となった時、再度、共有情報の使用権を獲得する処理を
行う手段を備えたことを特徴とする情報処理装置におけ
る排他制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305926A JPH03164963A (ja) | 1989-11-24 | 1989-11-24 | 情報処理装置における排他制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305926A JPH03164963A (ja) | 1989-11-24 | 1989-11-24 | 情報処理装置における排他制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03164963A true JPH03164963A (ja) | 1991-07-16 |
Family
ID=17950964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305926A Pending JPH03164963A (ja) | 1989-11-24 | 1989-11-24 | 情報処理装置における排他制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03164963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697899B1 (en) | 1999-10-20 | 2004-02-24 | Nec Corporation | Bus control device allowing resources to be occupied for exclusive access |
| JP4767361B2 (ja) * | 2008-03-31 | 2011-09-07 | パナソニック株式会社 | キャッシュメモリ装置、キャッシュメモリシステム、プロセッサシステム |
-
1989
- 1989-11-24 JP JP1305926A patent/JPH03164963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697899B1 (en) | 1999-10-20 | 2004-02-24 | Nec Corporation | Bus control device allowing resources to be occupied for exclusive access |
| JP4767361B2 (ja) * | 2008-03-31 | 2011-09-07 | パナソニック株式会社 | キャッシュメモリ装置、キャッシュメモリシステム、プロセッサシステム |
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