JPH0355657A - マルチタスク・マルチプロセッサシステムにおける共有メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチタスク・マルチプロセンサシステムに
おける共有メモリアクセス方弐に関するものである． 〔従来の技術〕 システム全体の処理能力を高める為に、システムを同レ
ベルの複数のプロセッサで構威し且つ各々のプロセッサ
上で複数のタスクを並行して動作させるようにしたマル
チタスク・マルチプロセッサシステムにおいては、一般
的に共有メモリを備えており、各プロセッサは共通バス
を介してその共有メモリをアクセスすることができるよ
うに構威されている．そして、複数のプロセッサによる
共有メモリ上の同一データに対する同時更新等による矛
盾を回避する為の共有メモリアクセス方式としては、従
来、ロックフラグを使用した以下のような方式を採用し
ていた。

先ず、或るプロセッサ上で動作するタスクが共有メモリ
上のデータの更新等を行おうとする場合、そのプロセッ
サは共通ハスを介して例えば共有メモリ上に設けられた
ロックフラグの値を読み出し、それがそのデータの非占
有中を示すオフ値であれば共通バスを介してそのロック
フラグに占有中を示すオン値を書き込んでから即ちロッ
クを取得してからデータへのアクセスを行い、このアク
セス終了後に共通バスを介してそのロックフラグをアク
セスしてオフ値に書き戻す．他方、ロックフラグの値を
読み出したときそれがオン値であれば、他のプロセッサ
がその共有メモリ上のデータのアクセスを行っているの
で、そのプロセッサは、（１）ロックフラグのスキャン
動作即ちロックフラグの値を連続して読み出す動作を、
ロックフラグがオフ値になるまで続けるか、或いは、（
２）或る定められた一定時間だけウェイトした後にロッ
クフラグの値を読み出す動作を、ロックフラグがオフ値
になるまで繰り返す。そして、これら（＋），　（２）
の動作にてロックフラグがオフ値になったことを検出す
ると、それをオン値に書き換えて共有メモリに対してア
クセスを行う。

〔発明が解決しようとする課題〕

上述した従来の共有メモリアクセス方式は、共有メモリ
上のデータに対する同時更新等を防止する面では問題は
なかったが、システムの処理能力の面では次のような問
題があった。

■　ロックフラグがオンされていた場合に、ロックフラ
グをスキャンする方式（１）では、プロセッサの能力が
スキャンに占有されてしまい、マルチタスクとしての能
力を活かし切れない。

■　同様にロックフラグがオンされていた場合に、一定
時間ウェイトして再度トライする方式（２）では、いく
ら速くても、ウェイトしている時間内にロックを取得す
ることはできず、速やかにロックを取得してデータへの
アクセスを行うことが困難になそこで本発明の目的は、
ロックフラグがオンされていた場合、プロセッサの処理
能力を低下させることなく、最短時間でロックを取得し
て共有メモリ上のデータに対するアクセスを行うことが
できるようにすることにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するために、各々複数のタス
クが稼動する複数のプロセッサと、これら複数のプロセ
ソサに共通バスを介して接続された共有メモリとを含み
、この共有メモリ上のデータに対する排他制御を前記共
通バスを介して各プロセッサよりアクセス可能なロック
フラグを用いて行うマルチタスク・マルチプロセッサシ
ステムにおいて、プロセッサから設定されたデータと前
記共通バス上の書込み時のアドレスとを比較し一致する
ことによりプロセッサに割込を発生する付加回路を、各
プロセッサ対応に設け、各プロセッサは、或るタスクの
処理において前記共通バスを介して読み出した前記ロッ
クフラグの値が占有中を示していた場合、自プロセノサ
対応の前記付加回路に前記ロックフラグのアドレスを設
定した後に前記タスクをウェイト状態にして他のタスク
の実行を行い、自プロセッサ対応の前記付加回路から割
込が発生することにより前記ウェイト状態にしたタスク
を実行可能状態とする． 〔作用〕 本発明のマルチタスク・マルチプロセソサシステムにお
ける共有メモリアクセス方弐においては、各プロセッサ
は、或るタスクの処理において共通バスを介して読み出
したロックフラグの値が占有中を示している場合、自プ
ロセッサ対応の付加回路にロックフラグのアドレスを設
定した後にそのタスクをウェイト状態にして他のタスク
の実行を行い、上記ロックフラグのアドレスが設定され
た付加回路は、そのアドレスと共通バス上の書込み時の
アドレスとを比較し始める。その後、他のプロセッサが
共有メモリ上のデータに対するアクセスを終了しロック
フラグに非占有中に相当する値を書き込む為に共通バス
にロックフラグのアドレスを出力すると、上記の付加回
路で比較一致が検出されて対応するプロセソサに割込が
発生され、この割込を受けたプロセッサが前記ウェイト
状態にしたタスクを実行可能状態にする。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例の要部ブロック図であり、各
々複数のタスクが稼動する複数の処理装置１．２と、こ
れらの処理装置１．２に共通バス３を介して接続された
共有メモリ４とを含み、共有メモリ４上のデータに対す
る排他制御を共通バス３を介して各処理装置１．２より
アクセス可能なロソクフラグ例えば共有メモリ４上に設
けられたロックフラグを用いて行うマルチタスク・マル
チプロセノサシステムに本発明を適用したものである。

処理装置１は、第１図に示すように、プロセッサ１０と
、プロセッサ１０によって制御されプロセッサ１０のバ
スを共通バス３に接続するパスバッファ１１と、プロセ
ッサｌＯの命令によってプロセッサ１０から出されたデ
ータを保持するラッチ回路ｌ２と、共通バス３にデータ
の書込みにかかるアドレスが出力された時にそのアドレ
ス値とランチ回路ｌ２に保持されたデータとを比較し一
致することにより一致信号を出力する比較回路１３と、
この比較回路ｌ３から一致信号が出力されることにより
ブロセソサｌＯに対し割込信号を発生すると共にラッチ
回路１２にリセント信号を発生する割込回路１４とを含
んでいる。処理装置２も処理装置１と同じ構成を有して
いる。

第２図は処理装置１．２内におけるプロセノサの処理例
を示す流れ図であり、以下、各図を参照して本実施例の
動作を説明する。

第１図において、処理装置ｌ上のプロセッサ】０は、或
るタスク処理において共有メモリ４のデータの更新処理
等を行う場合、第２図に示すようにそのデータにかかる
ロックフラグを調査し（ステップ５１）、ロックフラグ
がオフであればロンクフラグをオンにし（ステップ５４
）、そのデー夕の更新処理等を含むデータ処理を行う（
ステップ５５）。

他方、他の処理装置２がロックを取得している為にステ
ップ５ｌでロックフラグがオンであることを検知すると
、プロセッサ１０はそのロソクフラグのアドレスをラッ
チ回路１２にセントし（ステップ５２）、当１亥タスク
をウェイト状態とする（ステ・ノプ５３）．そして、実
行可能状態にある他のタスクを実行する。

その後、処理装置２がロックフラグをオフに書き換える
処理の一環として共通バス３にロックフラグのアドレス
を出力すると、そのアドレスとラッチ回路１２に保持さ
れたアドレスとの一致が比較回路１３において検出され
、割込回路ｌ４からプロセソサＩＯに対し割込信号が送
出される．なお、このときランチ回路１２はリセットさ
れる。

プロセノサ１０は割込回路１４から割込信号が加えられ
ると、第２図に示す割込処理に入り、上述のウェイト状
態にしたタスクをポストし（ステップ５６）、実行可能
状態とする。そして、そのタスクが実行状態となると、
プロセソサ１０は第２図に示すように、ロックフラグを
オンとし（ステップ５４）、データ処理を行う（ステソ
プ５５）以上は処理装置１の動作であるが、処理装置２
も同様の動作を行うものである。

〔発明の効果〕

以上説明したように、本発明のマルチタスク・マルチプ
ロセソサシステムにおける共有メモリアクセス方式にお
いては、各プロセソサ毎に、プロセッサから設定された
データと共通ハス上の書込み時のアドレスとを比較し一
致することによりプロセッサに割込を発生する付加回路
を設け、各プロセッサは共有メモリ上のデータを処理す
るときに既に他のプロセッサが占有していた場合は自プ
ロセッサ対応の付加回路にロックフラグのアドレスを設
定すると共に当該タスクを待ち状態にして別のタスクを
処理し、共有メモリ上のデータを占有中であった他のプ
ロセッサがその占有を解いた時点で発生する上記付加回
路からの割込を契機として上記待ち状態のタスクを実行
可能状態としているので、マルチタスクとしての能力を
十二分に活かすことができ、プロセソサの処理能力を低
下させることなく、最短時間でロノクを取得して共有メ
モリ上のデータに対するアクセスを行うことが可能とな
る．

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図および、 第２図はプロセッサの処理例の流れ図である．図におい
て、 １．２・・・処理装置 ３・・・共通バス ４・・・共有メモリ １０・・・プロセッサ １ｌ・・・パスバッファ ｌ２・・・ラッチ回路 １３・・・比較回路 ｌ４・・・割込回路

Claims (1)

1. 【特許請求の範囲】 　各々複数のタスクが稼動する複数のプロセッサと、該
   複数のプロセッサに共通バスを介して接続された共有メ
   モリとを含み、該共有メモリ上のデータに対する排他制
   御を前記共通バスを介して各プロセッサよりアクセス可
   能なロックフラグを用いて行うマルチタスク・マルチプ
   ロセッサシステムにおいて、 プロセッサから設定されたデータと前記共通バス上の書
   込み時のアドレスとを比較し一致することによりプロセ
   ッサに割込を発生する付加回路を、前記各プロセッサ対
   応に設け、 前記各プロセッサは、或るタスクの処理において前記共
   通バスを介して読み出した前記ロックフラグの値が占有
   中を示していた場合、自プロセッサ対応の前記付加回路
   に前記ロックフラグのアドレスを設定した後に前記タス
   クをウェイト状態にして他のタスクの実行を行い、自プ
   ロセッサ対応の前記付加回路から割込が発生することに
   より前記ウェイト状態にしたタスクを実行可能状態とす
   ることを特徴とするマルチタスク・マルチプロセッサシ
   ステムにおける共有メモリアクセス方式。