JPS59210598A - 記憶保護機能を備えた入出力制御装置 - Google Patents
記憶保護機能を備えた入出力制御装置Info
- Publication number
- JPS59210598A JPS59210598A JP58083862A JP8386283A JPS59210598A JP S59210598 A JPS59210598 A JP S59210598A JP 58083862 A JP58083862 A JP 58083862A JP 8386283 A JP8386283 A JP 8386283A JP S59210598 A JPS59210598 A JP S59210598A
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- Japan
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- memory
- address
- control device
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- Pending
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- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、記憶保護機能を備え直接メモリアクセス可能
な入出力制御装置に関するものである。
な入出力制御装置に関するものである。
従来技術とその問題点
従来、プログラム相互間の侵害を防止するため。
メモリアクセスの可否を表示する記憶保護キー（情報）
を照合しつつメモリアクセスを行う記憶保護方式が使用
されている。入出力制御装置からの直接メモリアクセス
に対して上記ｔＱ内の記憶を保護する方式としては、従
来、主記憶装置側に記１、ａ保護情報保持機能と記憶保
護判定機能を備えたものが知られている。 第１図は、
上記従来方式を説明するためのシステム・ブロック図で
あり、ハス制御装置１により制御される共通ハス２に中
央処理装置（ＣＰＵ）３．入出力制御装置４ａ、４ｂ、
４ｃ・・・、主記憶制御装置５及び主記（Ｑ装置６が接
続されている。各入出力制御装置４ａ。
を照合しつつメモリアクセスを行う記憶保護方式が使用
されている。入出力制御装置からの直接メモリアクセス
に対して上記ｔＱ内の記憶を保護する方式としては、従
来、主記憶装置側に記１、ａ保護情報保持機能と記憶保
護判定機能を備えたものが知られている。 第１図は、
上記従来方式を説明するためのシステム・ブロック図で
あり、ハス制御装置１により制御される共通ハス２に中
央処理装置（ＣＰＵ）３．入出力制御装置４ａ、４ｂ、
４ｃ・・・、主記憶制御装置５及び主記（Ｑ装置６が接
続されている。各入出力制御装置４ａ。
４ｂ、４ｃ・・・ば、固有のアクセス装置識別コード７
を有すると共に入出力装置１２ａ、１２ｂ。
を有すると共に入出力装置１２ａ、１２ｂ。
１２Ｃ・・・が接続されている。また主記憶制御装置５
は上記アクセス装置識別コードを保持するレジスタ８．
アドレスレジスタ９．データレジスタ１０．記す、ａ保
護情報選択回路１１．記す、９保護情報格納レジスタ１
２及び記憶保護判定回路１３を備えている。記憶保護情
報格納レジスタ１２の内容は、Ｃ１）Ｕ３から書替え可
能となっている。
は上記アクセス装置識別コードを保持するレジスタ８．
アドレスレジスタ９．データレジスタ１０．記す、ａ保
護情報選択回路１１．記す、９保護情報格納レジスタ１
２及び記憶保護判定回路１３を備えている。記憶保護情
報格納レジスタ１２の内容は、Ｃ１）Ｕ３から書替え可
能となっている。
ＣＩ） Ｕ ３が、入出力制御装置４ａの配下にある入
出力装置１２ａから主記憶装置６に直接メモリアクセス
によりデータを書込もうとする場合、 ＣＰＵ３は、
まず入出力制御装置４ａのアクセス装置識別コード７を
検出し、このコードに対応する記憶保護情報格納レジス
タ１２に記憶保護情報を格納し、入出力制御装置４ａに
対して主記憶装置６への直接メモリアクセスを指令する
。この指令を受けた入出力制御装置４ａば、入出力装置
１２ａから読込んだデータを主記憶装置の所定アドレス
に書込むために、自己のアクセス装置識別コード。
出力装置１２ａから主記憶装置６に直接メモリアクセス
によりデータを書込もうとする場合、 ＣＰＵ３は、
まず入出力制御装置４ａのアクセス装置識別コード７を
検出し、このコードに対応する記憶保護情報格納レジス
タ１２に記憶保護情報を格納し、入出力制御装置４ａに
対して主記憶装置６への直接メモリアクセスを指令する
。この指令を受けた入出力制御装置４ａば、入出力装置
１２ａから読込んだデータを主記憶装置の所定アドレス
に書込むために、自己のアクセス装置識別コード。
上記１．１アドレス及びデータを共通バス２に出力する
。
。
主記憶制御装置５は、共通バス２上のアクセス装置識別
コード、主記憶アドレス及びデータを。
コード、主記憶アドレス及びデータを。
それぞれアクセス装置識別コードレジスタ８．アドレス
レジスタ９及びデータレジスタ１０に一旦保持し、記憶
保護情報選択回路１１を介して記憶保護情報格納レジス
タ１２から入出力制御装置４ａのアクセス識別コーＦ７
に対応する記憶保護情報を記憶保護判定回路１３に読出
させる。記憶保護判定回路１３は、」二記記惇保護情：
弔及びアドレスレジスタ９に保持されているアドレスを
比較することにより、主記憶装置の該アドレスに対する
書込みが許容されているか否かを」′１ｊ定する。−得
込みが許容されておれば、この主記憶アドレスとデータ
レジスタ１０内のデータが主記憶装置６に送られ、共通
ハス２にデータ転送の正常終了信号が出力される。一方
、主記憶アドレスへの書込が許容されていなければ、主
記憶へのデータの送出が行われず、共通ハスにはデータ
転送の界雷終了信号か出力される。
レジスタ９及びデータレジスタ１０に一旦保持し、記憶
保護情報選択回路１１を介して記憶保護情報格納レジス
タ１２から入出力制御装置４ａのアクセス識別コーＦ７
に対応する記憶保護情報を記憶保護判定回路１３に読出
させる。記憶保護判定回路１３は、」二記記惇保護情：
弔及びアドレスレジスタ９に保持されているアドレスを
比較することにより、主記憶装置の該アドレスに対する
書込みが許容されているか否かを」′１ｊ定する。−得
込みが許容されておれば、この主記憶アドレスとデータ
レジスタ１０内のデータが主記憶装置６に送られ、共通
ハス２にデータ転送の正常終了信号が出力される。一方
、主記憶アドレスへの書込が許容されていなければ、主
記憶へのデータの送出が行われず、共通ハスにはデータ
転送の界雷終了信号か出力される。
上述した従来例では５予想される入出力制御装置の最大
数だり記憶保護情報格納レジスタを用意しなげればなら
ず、ハードウェアの負担か過大になるという欠点がある
。これは、逆に入出力制御装置の少ない小規模なシステ
ムでは、バー１−′ウェア的な無駄が生しることを意味
する。また、従来例では、直接メモリアクセスのたびに
アクセス装置識別コードを共通バスに出力しなければな
らないので、共通ハスの制御が複雑になるという欠点も
ある。
数だり記憶保護情報格納レジスタを用意しなげればなら
ず、ハードウェアの負担か過大になるという欠点がある
。これは、逆に入出力制御装置の少ない小規模なシステ
ムでは、バー１−′ウェア的な無駄が生しることを意味
する。また、従来例では、直接メモリアクセスのたびに
アクセス装置識別コードを共通バスに出力しなければな
らないので、共通ハスの制御が複雑になるという欠点も
ある。
発明の目的
本発明は、上記従来欠点に鑑みてなされたものであり、
その目的は、ハードウェアの使用効率の高い記憶保護方
式を実現できる入出力制御装置を提供することにある。
その目的は、ハードウェアの使用効率の高い記憶保護方
式を実現できる入出力制御装置を提供することにある。
本発明の他の目的は、共通バスの制御が容易な記憶保護
方式を実現できる入出力制御装置を提供することにある
。
方式を実現できる入出力制御装置を提供することにある
。
発明の要点
上記目的を達成する本発明は、中央処理装置から書替え
可能な記憶保護情報を格納する記憶保護情報格納レジス
タ、並びに、主記憶への直接メモリアクセスに際し、該
記憶保護情報格納レジスタの内容及びアクセスすべき主
記憶のアドレスから該アクセスの可否を判定する主記憶
保護判定回路を備えるように構成されている。
可能な記憶保護情報を格納する記憶保護情報格納レジス
タ、並びに、主記憶への直接メモリアクセスに際し、該
記憶保護情報格納レジスタの内容及びアクセスすべき主
記憶のアドレスから該アクセスの可否を判定する主記憶
保護判定回路を備えるように構成されている。
以下１本発明を実施例により詳細に説明する。
発明の実施例
第２図は２本発明の一実施例が適用されるシステムの構
成ブロック図であり、第１図と同一の構成要素には、同
一の参照符号が付されている。
成ブロック図であり、第１図と同一の構成要素には、同
一の参照符号が付されている。
入出力制御装置４ａは主制御部２１と残余のバスインク
フェース部から構成されており、このハスインタフェー
ス部は、アドレスレジスタ２３゜データレジスタ２２．
記憶保護情報格納レジスタ２０、記憶保護判定回路２４
．ハスアクセス制御回路２゛５から構成されている。記
↑、Ｏ保護情報格納レジスタ２０は、ＣＰＵ３からのデ
ータ書込みが可能な２個のレジスタから成り、それぞれ
のレジスタには、主記憶装置６内のアクセス可能な記憶
領域の先頭アドレスと最終アドレスがＣＰＵ３かも書込
まれる。このような構成において、入出力制御装置４ａ
の配下にある入出力装置１２ａから主記憶装置６に、直
接メモリアクセスによってデータを書込む場合について
説明する。
フェース部から構成されており、このハスインタフェー
ス部は、アドレスレジスタ２３゜データレジスタ２２．
記憶保護情報格納レジスタ２０、記憶保護判定回路２４
．ハスアクセス制御回路２゛５から構成されている。記
↑、Ｏ保護情報格納レジスタ２０は、ＣＰＵ３からのデ
ータ書込みが可能な２個のレジスタから成り、それぞれ
のレジスタには、主記憶装置６内のアクセス可能な記憶
領域の先頭アドレスと最終アドレスがＣＰＵ３かも書込
まれる。このような構成において、入出力制御装置４ａ
の配下にある入出力装置１２ａから主記憶装置６に、直
接メモリアクセスによってデータを書込む場合について
説明する。
ＣＰＵ３は、入出力制御装置４ａに直接メモリアクセス
指令を与えるに先立って、入出力制御装置４ａ内の記憶
保護情報格納レジスタ２０に、この入出力制御装置４ａ
によってアクセスが可能な主記憶装置６内のアドレス領
域の先頭アドレスと最終アドレスを格納する。この格納
が終了すると。
指令を与えるに先立って、入出力制御装置４ａ内の記憶
保護情報格納レジスタ２０に、この入出力制御装置４ａ
によってアクセスが可能な主記憶装置６内のアドレス領
域の先頭アドレスと最終アドレスを格納する。この格納
が終了すると。
ＣＩ） Ｕ ３ば、入出力制御装置４ａに、入出力装置
１２ａから主記憶装置６への直接メモリアクセスを指令
する。
１２ａから主記憶装置６への直接メモリアクセスを指令
する。
この指令を受けた入出力制御装置４ａ内の主制御部２１
は、入出力装置１２ａからデータを読込み、読込んだデ
ータ及び主記憶アドレスをそれぞれデータレジスタ２２
及びアドレスレジスタ２３に格納し、バスアクセス制御
回路２５に対し共通バス２へのデータ出力を指令する。
は、入出力装置１２ａからデータを読込み、読込んだデ
ータ及び主記憶アドレスをそれぞれデータレジスタ２２
及びアドレスレジスタ２３に格納し、バスアクセス制御
回路２５に対し共通バス２へのデータ出力を指令する。
これと並行して、主制御部 ２１は、記憶保護判定回路
２４にアドレスレジスタ２３の主記憶アドレスを供給す
る。これを受けた記憶保護判定回路２４は、これを記憶
保護情報格納レジスタ２０内の先頭アドレス及び最終ア
ドレスと比較する。記憶保護判定回路２４は、主記憶ア
ドレスが上記先頭アドレスと最終アドレスの中間にあれ
ば、アクセス可能と判定し、ハスアクセス制御回路２５
に連なる信号線上にハスアクセス許容信号を出力する。
２４にアドレスレジスタ２３の主記憶アドレスを供給す
る。これを受けた記憶保護判定回路２４は、これを記憶
保護情報格納レジスタ２０内の先頭アドレス及び最終ア
ドレスと比較する。記憶保護判定回路２４は、主記憶ア
ドレスが上記先頭アドレスと最終アドレスの中間にあれ
ば、アクセス可能と判定し、ハスアクセス制御回路２５
に連なる信号線上にハスアクセス許容信号を出力する。
記１．９保護判定回路２４は１主記憶アドレスが−に記
先頭アドレスと最終アドレスの中間に無ければ、アクセ
ス不能と判定し、バスアクセス制御回路２５に連なる信
号線上にハスアクセス禁止信号を出力する。
先頭アドレスと最終アドレスの中間に無ければ、アクセ
ス不能と判定し、バスアクセス制御回路２５に連なる信
号線上にハスアクセス禁止信号を出力する。
ハスアクセス許容信号が出力された場合、−ｊ′ドレス
レジスタ２３の主記憶アドレスがハスアクセス制御回路
２５を経て、共通ハス２上に出力され。
レジスタ２３の主記憶アドレスがハスアクセス制御回路
２５を経て、共通ハス２上に出力され。
引続きデータレジスフ２２内のデータが共通ハス２上に
出力される。これによって、主記憶アドレスにデータが
書込まれる。これに対して、ハスアクセス禁止信号が出
力された場合、記憶保護判定回路２４から主制御部２］
にハスアクセスが界雷終了した旨が通知される。これを
受けた主制御ｒ＋＋＋２１は、ＣＰＵ３にその旨を通知
した後、直接メモリアクセス動作を終了させる。
出力される。これによって、主記憶アドレスにデータが
書込まれる。これに対して、ハスアクセス禁止信号が出
力された場合、記憶保護判定回路２４から主制御部２］
にハスアクセスが界雷終了した旨が通知される。これを
受けた主制御ｒ＋＋＋２１は、ＣＰＵ３にその旨を通知
した後、直接メモリアクセス動作を終了させる。
以上、主記憶装置６にデータを書込む場合の記憶保護に
ついて説明したが、逆に主記憶装置６からデータを読出
ず場合についても全く同様な構成及び動作により記憶保
護動作を行わせることが出来る。
ついて説明したが、逆に主記憶装置６からデータを読出
ず場合についても全く同様な構成及び動作により記憶保
護動作を行わせることが出来る。
また、上記実施例では、記憶保護情報としてアクセス可
能領域の先頭アドレスと最終アドレスを使用したが、ブ
ロック化された主記憶装置６内のアクセス可能なプロ・
７り番号を記憶保護情報として使用することも出来る。
能領域の先頭アドレスと最終アドレスを使用したが、ブ
ロック化された主記憶装置６内のアクセス可能なプロ・
７り番号を記憶保護情報として使用することも出来る。
発明の効果
以上詳細に説明したように９本発明は、記憶保護情報の
保持機能と記憶保護判定機能を主記憶制御装置内ではな
く１個々の入出力制御装置内に分散配置する構成である
から、主記憶制御装置内に無駄なハードウェアが存在し
なくなり、ハードウェアの使用効率を高めることができ
るという利点がある。
保持機能と記憶保護判定機能を主記憶制御装置内ではな
く１個々の入出力制御装置内に分散配置する構成である
から、主記憶制御装置内に無駄なハードウェアが存在し
なくなり、ハードウェアの使用効率を高めることができ
るという利点がある。
また２本発明によれば、直接メモリアクセスの都度アク
セス装置識別コードを共通ハス２上に出力する必要が無
くなるので、バス制御が容易になるという利点がある。
セス装置識別コードを共通ハス２上に出力する必要が無
くなるので、バス制御が容易になるという利点がある。
第１図は、従来例を説明するためのシステムの構成ブロ
ック図、第２図は本発明の一実施例が適用されるシステ
ムの構成ブロック図である。 １・・ハス制御装置、２・・共通ハス、３・・ＣＰＵ、
４ａ、 ４．ｂ、 ４．ｃ ・−人出力制御装
置。 ５・・主記憶制御装置、６・・主記す、徒装置、２０・
・記憶保護情報格納レジスタ、２１・・主制御部、２２
・・データレジスタ、２３・・アドレスレジスタ、２４
・・記憶保護判定回路、２５・・ハスアクセス制御回路
。
ック図、第２図は本発明の一実施例が適用されるシステ
ムの構成ブロック図である。 １・・ハス制御装置、２・・共通ハス、３・・ＣＰＵ、
４ａ、 ４．ｂ、 ４．ｃ ・−人出力制御装
置。 ５・・主記憶制御装置、６・・主記す、徒装置、２０・
・記憶保護情報格納レジスタ、２１・・主制御部、２２
・・データレジスタ、２３・・アドレスレジスタ、２４
・・記憶保護判定回路、２５・・ハスアクセス制御回路
。
Claims (1)
- 【特許請求の範囲】 直接メモリアクセス可能な入出力制御装置において。 中央処理装置から書替え可能な記憶保護情報を格納する
記憶保護情報格納レジスタ、並びに。 主記憶への直接メモリアクセスに際し、該記憶保護情報
格納レジスタの内容及びアクセスすべき主記憶のアドレ
スから該アクセスの可否を判定する主記す、ａ保護判定
回路を備えたごとを特徴とする記憶保護機能を備えた入
出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083862A JPS59210598A (ja) | 1983-05-13 | 1983-05-13 | 記憶保護機能を備えた入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083862A JPS59210598A (ja) | 1983-05-13 | 1983-05-13 | 記憶保護機能を備えた入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210598A true JPS59210598A (ja) | 1984-11-29 |
Family
ID=13814484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083862A Pending JPS59210598A (ja) | 1983-05-13 | 1983-05-13 | 記憶保護機能を備えた入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100371906C (zh) * | 2003-05-29 | 2008-02-27 | 飞思卡尔半导体公司 | 用于确定访问许可的方法和设备 |
-
1983
- 1983-05-13 JP JP58083862A patent/JPS59210598A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100371906C (zh) * | 2003-05-29 | 2008-02-27 | 飞思卡尔半导体公司 | 用于确定访问许可的方法和设备 |
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