JPH02238536A - 記憶保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータの書替えが可能なメモリにおける記憶保
護回路に関する。

［従来の技術］ 従来のメモリアクセス方式における一般的なメモリライ
ト手順では、先ずメモリに書込むべきデータをラッチ回
路に保持し、メモリに対する書込みアドレスの確定後、
一定の時間が経過した後に書込みタイミングが与えられ
ると、メモリに対するデータの書込みが行われるように
なっていた。

一方、近年、コンピュータネットワーク及びディジタル
通信回線の進歩に伴って、メモリアクセス方式も多種多
様になってきている。例えば、マルチプロセッサシステ
ムでは、複数のプロセッサが１つのメモリに対してアク
セスすることが行われる。この場合、共有メモリに対す
る記憶管理を正確に行わないと、本来消してはならない
データが誤って書替えられてしまうという可能性がある
。

また、ローカルエリアネットワーク（ＬＡＮ）において
は、送受信バッファとしてメモリが使用されている。こ
の場合、大量のデータを連続的に受信すると、初めに受
信されていたデータが上書きされてしまうことがある。

［発明が解決しようとする課題コ このように、上述した従来のメモリアクセス方式では、
システム上の予期しない事故によって、又はネットワー
クを使用した悪質な侵入者によってメモリに対する不本
意な上書きが行われる可能性があり、このためにプログ
ラム又はデータを破壊し、システムをストールさせてし
まうという問題点があった。

本発明はかかる問題点に艦みてなされたものであって、
一度書込んだデータの確実な記憶保護を図ることができ
る記憶保護回路を提供することを目的とする。

［課題を解決するための手段コ 本発明に係る記憶保護回路は、メモリの各記憶領域に対
応して設けられ各記憶領域への書込みを許可するか禁止
するかを示すチェックビットを格納するチェックビット
格納部と、メモリライトモード時にデータを書込むべき
メモリの記憶領域に対応するチェックビットを前記チェ
ックビット格納部から読出す制御信号を出力する手段と
、この手段によって読出されたチェックビットがデータ
の書込みを許可している場合には当該記憶領域及びこれ
に対応するチェックビット格納部に対するデータ及びチ
ェックビットの書込みを指示する制御信号を出力し、前
記読出されたチェックビットがデータの書込みを禁止し
ている場合には当該メモリライトデータを抑止させる制
御信号を出力する手段とを具備したことを特徴とする。

［作用コ 本発明においては、各データの記憶領域に対応してその
記憶領域の書込みを許可するか否がを示すチェックビッ
トが格納される。そして、メモリライトモード時にはデ
ータの書込みに先立って、先ず、書込み先の記憶領域に
対応するチェックビットが読出され判定される。もし、
チェックビットが書込みを許可している場合には、デー
タとチェックビットとの書込みは行われ、書込みを禁止
している場合には書込みが行われない。

従って、消してはならないデータをメモリに書き込む場
合には、書込み禁止を示すチェックビットをデータと同
時にメモリに書込むことにより、以後のアクセスによっ
てその記憶領域が上書きされるのを防止することができ
る。このため、本発明によれば、システムの意図しない
暴走や所謂コンピュータウィルス等に対して確実な記憶
保護を図ることができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の一実施例に係る記憶保護回路を備えた
システムを示す図である。

このシステムは、書替え可能なリードライトメモリから
なる記憶部１に対し、中央処理装置（以下、ＣＰＵと呼
ぶ）２がバス３を介してアクセスできるように構成され
たものである。

記憶部１は、本来のデータを格納するデータ格納部２１
と、このデータ格納部２１の各アドレスー５一 領域に対応するチェックビットを格納するチェックビッ
ト格納部２２とから構成されている。チェックビットデ
ータは、その値が１１　０　Ｉ１の場合には対応するア
ドレスに対する書込みを許可し、″１”′の場合には対
応するアドレスに対する書込みを禁止することを示して
いる。

ＣＰＵ２から出力されるアドレスは、バス３及びアドレ
スレジスタ４を介して記憶部１のアドレス入力部に与え
られている。また、このアドレスはイネーブル制御部５
にも供給されており、ここでタイミング信号に基づいて
メモリイネーブル信号が生成され記憶部工に与えられる
ようになっている。

また、ＣＰＵ２と記憶部１のデータ格納部２１との間の
データバスラインには、メモリライト時に使用されるデ
ータライトレジスタ６と、メモリリード時に使用される
データリードレジスタ７とが夫々介挿されている。また
、ｃＰＵ２がら出カされるチェックビットデータはバス
３及びチェックビットラッチレジスタ８を介して記憶部
１のチー６一 ェックビット格納部２２に与えられるようになっている
。

更に、ＣＰＵ２から出力されるリード／ライトコントロ
ール信号（ＲＤ／ＷＲ）は、フリップフロップ９を介し
てＡＮＤゲート１０の一方の入力に与えられている。Ａ
ＮＤゲート１０の他方の入力には、後述するモード切換
部１１に出力が供給されている。このＡＮＤゲート１０
の出力は、記憶部１に対するリード／ライトコントロー
ル信号として与えられている。

一方、チェックビット格納部２２から読出されたチェッ
クビットデータは比較部１２に入力されるようになって
いる。比較部１２はフリップフロップ９の出力に基づい
てチェックビットデータの値を判定し、その出力をＡＮ
Ｄゲート１３の一方の入力に供給している。ＡＮＤゲー
ト１３は比較部１２の判定結果とフリップフロップ９か
ら出力されるリード／ライトコントロール信号の値とか
らモード切換部１１を起動する。モード切換部１１はリ
セット後及びメモリに対するリード／ライトの各モード
実行後にクリアされ、且つ、記憶部１に対するライトモ
ードを実行するに当たり、初めにリードサイクルを実施
し、次にライトサイクルを連続して制御する。また、比
較部１２の出力は、バッファ１４を介してＣＰＵ２の割
込信号として与えられている。

次に、このように構成された本システムの動作について
説明する。

先ず、初期時においては、チェックビット格納部２２は
全てクリアされたものとなっている。

メモリリードモードにおいては、ＣＰＵ２からアドレス
及び０レベルのＲＤ／ＷＲ信号が出力され、これらが夫
々アドレスレジスタ４並びにフリップフロップ９及びＡ
ＮＤゲート１０を経由して記憶部１に与えられる。続い
て、メモリイネーブル信号がイネーブル制御部５から記
憶部１へ送られる。その後、アドレスで指定されたデー
タ格納部２１からデータが読み出され、データリードレ
ジスタ７にラッチされ、バス３を介してＣＰＵ２に取込
まれる。

このように、メモリリードモードでは、従来と同様の動
作が行われる。

一方、メモリライトモードにおいては、ＣＰＵ２からア
ドレス、データ、チェックビットデータ及び１レベルの
ＲＤ／ＷＲ信号が送出され、これらが夫々アドレスレジ
スタ４、データライトレジスタ６、チェックビットラッ
チレジスタ８及びフリップフロップ９に保持される。そ
の後、アドレスレジスタ４及びイネーブル制御部５から
夫々アドレス及びメモリイネーブル信号が出力され、ま
た、フリップフロップ９とモード切換部１１とのＡＮＤ
ゲート１０による論理積結果がメモリリード信号（０レ
ベルのＲＤ／ＷＲ信号）として記憶部１に送出されて、
メモリリードサイクルが起動される。

メモリリードサイクルが起動されると、アドレスレジス
タ４の示すアドレスに対応するチェックビット格納部２
２からチェックビットデータが比較部１２に読み出され
る。

チェックビットデータは、前述したようにＩｔ　Ｏ　Ｉ
Ｉ一〇一 の場合、そのアドレスに対する上書きを許可し、″１′
”の場合上書きを禁止するという意味を持つが、ここで
比較部１２によりチェックビットデータが“０″′と判
定された場合には、比較部１２の出力が′゛１”レベル
になり、この出力がＡＮＤゲート１３に入力されてモー
ド切換部１１を制御することになる。この結果、モード
切換部１１の出力は゛′０”′レベルからｌ（　Ｉ　Ｉ
Ｉレベルに切換えられ、ＡＮＤゲート１１の出力（ＲＤ
／ＷＲ）は、１レベル（メモリライトモード）に変化し
、この信号が記憶部１に送出されると共に、データライ
トレジスタ６とチェックビットラッチレジスタ８の出力
イネーブル信号として与えられるので、保持している書
込みデータ及びチェックビットデータが夫々データ格納
部２１とチェックビット格納部２２とに格納される。

一方、比較部１２により、チェックビットデータが“１
”と判定された場合には、比較部１２の出力は“０”レ
ベルになり、この出力がＣＰＵ２への割込信号ＩＮＴと
して入力され、実行しようとしているメモリライトモー
ドが抑止される。その後、ＣＰＵ２は処理すべき動作の
状況判断を行う。

［発明の効果］ 以上説明したように本発明によれば、メモリへのデータ
格納時において指定した記憶領域に対し、上書きを許可
するか禁止するかをチェックビットによってチェックし
ながらデータの書込みを行うようにしたので、不本意な
データ破壊によるシステムの障害を減少させることがで
きる。

【図面の簡単な説明】

第１図は本発明の実施例に係る記憶保護回路を使用した
システムを示すブロック図である。

Claims (1)

【特許請求の範囲】
1. （１）メモリの各記憶領域に対応して設けられ各記憶領
   域への書込みを許可するか禁止するかを示すチェックビ
   ットを格納するチェックビット格納部と、メモリライト
   モード時にデータを書込むべきメモリの記憶領域に対応
   するチェックビットを前記チェックビット格納部から読
   出す制御信号を出力する手段と、この手段によって読出
   されたチェックビットがデータの書込みを許可している
   場合には当該記憶領域及びこれに対応するチェックビッ
   ト格納部に対するデータ及びチェックビットの書込みを
   指示する制御信号を出力し、前記読出されたチェックビ
   ットがデータの書込みを禁止している場合には当該メモ
   リライトデータを抑止させる制御信号を出力する手段と
   を具備したことを特徴とする記憶保護回路。