JPH02238536A - 記憶保護回路 - Google Patents
記憶保護回路Info
- Publication number
- JPH02238536A JPH02238536A JP1060405A JP6040589A JPH02238536A JP H02238536 A JPH02238536 A JP H02238536A JP 1060405 A JP1060405 A JP 1060405A JP 6040589 A JP6040589 A JP 6040589A JP H02238536 A JPH02238536 A JP H02238536A
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- JP
- Japan
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- data
- check bit
- memory
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- written
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- Pending
Links
- 241000700605 Viruses Species 0.000 abstract description 2
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000013500 data storage Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はデータの書替えが可能なメモリにおける記憶保
護回路に関する。
護回路に関する。
[従来の技術]
従来のメモリアクセス方式における一般的なメモリライ
ト手順では、先ずメモリに書込むべきデータをラッチ回
路に保持し、メモリに対する書込みアドレスの確定後、
一定の時間が経過した後に書込みタイミングが与えられ
ると、メモリに対するデータの書込みが行われるように
なっていた。
ト手順では、先ずメモリに書込むべきデータをラッチ回
路に保持し、メモリに対する書込みアドレスの確定後、
一定の時間が経過した後に書込みタイミングが与えられ
ると、メモリに対するデータの書込みが行われるように
なっていた。
一方、近年、コンピュータネットワーク及びディジタル
通信回線の進歩に伴って、メモリアクセス方式も多種多
様になってきている。例えば、マルチプロセッサシステ
ムでは、複数のプロセッサが1つのメモリに対してアク
セスすることが行われる。この場合、共有メモリに対す
る記憶管理を正確に行わないと、本来消してはならない
データが誤って書替えられてしまうという可能性がある
。
通信回線の進歩に伴って、メモリアクセス方式も多種多
様になってきている。例えば、マルチプロセッサシステ
ムでは、複数のプロセッサが1つのメモリに対してアク
セスすることが行われる。この場合、共有メモリに対す
る記憶管理を正確に行わないと、本来消してはならない
データが誤って書替えられてしまうという可能性がある
。
また、ローカルエリアネットワーク(LAN)において
は、送受信バッファとしてメモリが使用されている。こ
の場合、大量のデータを連続的に受信すると、初めに受
信されていたデータが上書きされてしまうことがある。
は、送受信バッファとしてメモリが使用されている。こ
の場合、大量のデータを連続的に受信すると、初めに受
信されていたデータが上書きされてしまうことがある。
[発明が解決しようとする課題コ
このように、上述した従来のメモリアクセス方式では、
システム上の予期しない事故によって、又はネットワー
クを使用した悪質な侵入者によってメモリに対する不本
意な上書きが行われる可能性があり、このためにプログ
ラム又はデータを破壊し、システムをストールさせてし
まうという問題点があった。
システム上の予期しない事故によって、又はネットワー
クを使用した悪質な侵入者によってメモリに対する不本
意な上書きが行われる可能性があり、このためにプログ
ラム又はデータを破壊し、システムをストールさせてし
まうという問題点があった。
本発明はかかる問題点に艦みてなされたものであって、
一度書込んだデータの確実な記憶保護を図ることができ
る記憶保護回路を提供することを目的とする。
一度書込んだデータの確実な記憶保護を図ることができ
る記憶保護回路を提供することを目的とする。
[課題を解決するための手段コ
本発明に係る記憶保護回路は、メモリの各記憶領域に対
応して設けられ各記憶領域への書込みを許可するか禁止
するかを示すチェックビットを格納するチェックビット
格納部と、メモリライトモード時にデータを書込むべき
メモリの記憶領域に対応するチェックビットを前記チェ
ックビット格納部から読出す制御信号を出力する手段と
、この手段によって読出されたチェックビットがデータ
の書込みを許可している場合には当該記憶領域及びこれ
に対応するチェックビット格納部に対するデータ及びチ
ェックビットの書込みを指示する制御信号を出力し、前
記読出されたチェックビットがデータの書込みを禁止し
ている場合には当該メモリライトデータを抑止させる制
御信号を出力する手段とを具備したことを特徴とする。
応して設けられ各記憶領域への書込みを許可するか禁止
するかを示すチェックビットを格納するチェックビット
格納部と、メモリライトモード時にデータを書込むべき
メモリの記憶領域に対応するチェックビットを前記チェ
ックビット格納部から読出す制御信号を出力する手段と
、この手段によって読出されたチェックビットがデータ
の書込みを許可している場合には当該記憶領域及びこれ
に対応するチェックビット格納部に対するデータ及びチ
ェックビットの書込みを指示する制御信号を出力し、前
記読出されたチェックビットがデータの書込みを禁止し
ている場合には当該メモリライトデータを抑止させる制
御信号を出力する手段とを具備したことを特徴とする。
[作用コ
本発明においては、各データの記憶領域に対応してその
記憶領域の書込みを許可するか否がを示すチェックビッ
トが格納される。そして、メモリライトモード時にはデ
ータの書込みに先立って、先ず、書込み先の記憶領域に
対応するチェックビットが読出され判定される。もし、
チェックビットが書込みを許可している場合には、デー
タとチェックビットとの書込みは行われ、書込みを禁止
している場合には書込みが行われない。
記憶領域の書込みを許可するか否がを示すチェックビッ
トが格納される。そして、メモリライトモード時にはデ
ータの書込みに先立って、先ず、書込み先の記憶領域に
対応するチェックビットが読出され判定される。もし、
チェックビットが書込みを許可している場合には、デー
タとチェックビットとの書込みは行われ、書込みを禁止
している場合には書込みが行われない。
従って、消してはならないデータをメモリに書き込む場
合には、書込み禁止を示すチェックビットをデータと同
時にメモリに書込むことにより、以後のアクセスによっ
てその記憶領域が上書きされるのを防止することができ
る。このため、本発明によれば、システムの意図しない
暴走や所謂コンピュータウィルス等に対して確実な記憶
保護を図ることができる。
合には、書込み禁止を示すチェックビットをデータと同
時にメモリに書込むことにより、以後のアクセスによっ
てその記憶領域が上書きされるのを防止することができ
る。このため、本発明によれば、システムの意図しない
暴走や所謂コンピュータウィルス等に対して確実な記憶
保護を図ることができる。
[実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の一実施例に係る記憶保護回路を備えた
システムを示す図である。
システムを示す図である。
このシステムは、書替え可能なリードライトメモリから
なる記憶部1に対し、中央処理装置(以下、CPUと呼
ぶ)2がバス3を介してアクセスできるように構成され
たものである。
なる記憶部1に対し、中央処理装置(以下、CPUと呼
ぶ)2がバス3を介してアクセスできるように構成され
たものである。
記憶部1は、本来のデータを格納するデータ格納部21
と、このデータ格納部21の各アドレスー5一 領域に対応するチェックビットを格納するチェックビッ
ト格納部22とから構成されている。チェックビットデ
ータは、その値が11 0 I1の場合には対応するア
ドレスに対する書込みを許可し、″1”′の場合には対
応するアドレスに対する書込みを禁止することを示して
いる。
と、このデータ格納部21の各アドレスー5一 領域に対応するチェックビットを格納するチェックビッ
ト格納部22とから構成されている。チェックビットデ
ータは、その値が11 0 I1の場合には対応するア
ドレスに対する書込みを許可し、″1”′の場合には対
応するアドレスに対する書込みを禁止することを示して
いる。
CPU2から出力されるアドレスは、バス3及びアドレ
スレジスタ4を介して記憶部1のアドレス入力部に与え
られている。また、このアドレスはイネーブル制御部5
にも供給されており、ここでタイミング信号に基づいて
メモリイネーブル信号が生成され記憶部工に与えられる
ようになっている。
スレジスタ4を介して記憶部1のアドレス入力部に与え
られている。また、このアドレスはイネーブル制御部5
にも供給されており、ここでタイミング信号に基づいて
メモリイネーブル信号が生成され記憶部工に与えられる
ようになっている。
また、CPU2と記憶部1のデータ格納部21との間の
データバスラインには、メモリライト時に使用されるデ
ータライトレジスタ6と、メモリリード時に使用される
データリードレジスタ7とが夫々介挿されている。また
、cPU2がら出カされるチェックビットデータはバス
3及びチェックビットラッチレジスタ8を介して記憶部
1のチー6一 ェックビット格納部22に与えられるようになっている
。
データバスラインには、メモリライト時に使用されるデ
ータライトレジスタ6と、メモリリード時に使用される
データリードレジスタ7とが夫々介挿されている。また
、cPU2がら出カされるチェックビットデータはバス
3及びチェックビットラッチレジスタ8を介して記憶部
1のチー6一 ェックビット格納部22に与えられるようになっている
。
更に、CPU2から出力されるリード/ライトコントロ
ール信号(RD/WR)は、フリップフロップ9を介し
てANDゲート10の一方の入力に与えられている。A
NDゲート10の他方の入力には、後述するモード切換
部11に出力が供給されている。このANDゲート10
の出力は、記憶部1に対するリード/ライトコントロー
ル信号として与えられている。
ール信号(RD/WR)は、フリップフロップ9を介し
てANDゲート10の一方の入力に与えられている。A
NDゲート10の他方の入力には、後述するモード切換
部11に出力が供給されている。このANDゲート10
の出力は、記憶部1に対するリード/ライトコントロー
ル信号として与えられている。
一方、チェックビット格納部22から読出されたチェッ
クビットデータは比較部12に入力されるようになって
いる。比較部12はフリップフロップ9の出力に基づい
てチェックビットデータの値を判定し、その出力をAN
Dゲート13の一方の入力に供給している。ANDゲー
ト13は比較部12の判定結果とフリップフロップ9か
ら出力されるリード/ライトコントロール信号の値とか
らモード切換部11を起動する。モード切換部11はリ
セット後及びメモリに対するリード/ライトの各モード
実行後にクリアされ、且つ、記憶部1に対するライトモ
ードを実行するに当たり、初めにリードサイクルを実施
し、次にライトサイクルを連続して制御する。また、比
較部12の出力は、バッファ14を介してCPU2の割
込信号として与えられている。
クビットデータは比較部12に入力されるようになって
いる。比較部12はフリップフロップ9の出力に基づい
てチェックビットデータの値を判定し、その出力をAN
Dゲート13の一方の入力に供給している。ANDゲー
ト13は比較部12の判定結果とフリップフロップ9か
ら出力されるリード/ライトコントロール信号の値とか
らモード切換部11を起動する。モード切換部11はリ
セット後及びメモリに対するリード/ライトの各モード
実行後にクリアされ、且つ、記憶部1に対するライトモ
ードを実行するに当たり、初めにリードサイクルを実施
し、次にライトサイクルを連続して制御する。また、比
較部12の出力は、バッファ14を介してCPU2の割
込信号として与えられている。
次に、このように構成された本システムの動作について
説明する。
説明する。
先ず、初期時においては、チェックビット格納部22は
全てクリアされたものとなっている。
全てクリアされたものとなっている。
メモリリードモードにおいては、CPU2からアドレス
及び0レベルのRD/WR信号が出力され、これらが夫
々アドレスレジスタ4並びにフリップフロップ9及びA
NDゲート10を経由して記憶部1に与えられる。続い
て、メモリイネーブル信号がイネーブル制御部5から記
憶部1へ送られる。その後、アドレスで指定されたデー
タ格納部21からデータが読み出され、データリードレ
ジスタ7にラッチされ、バス3を介してCPU2に取込
まれる。
及び0レベルのRD/WR信号が出力され、これらが夫
々アドレスレジスタ4並びにフリップフロップ9及びA
NDゲート10を経由して記憶部1に与えられる。続い
て、メモリイネーブル信号がイネーブル制御部5から記
憶部1へ送られる。その後、アドレスで指定されたデー
タ格納部21からデータが読み出され、データリードレ
ジスタ7にラッチされ、バス3を介してCPU2に取込
まれる。
このように、メモリリードモードでは、従来と同様の動
作が行われる。
作が行われる。
一方、メモリライトモードにおいては、CPU2からア
ドレス、データ、チェックビットデータ及び1レベルの
RD/WR信号が送出され、これらが夫々アドレスレジ
スタ4、データライトレジスタ6、チェックビットラッ
チレジスタ8及びフリップフロップ9に保持される。そ
の後、アドレスレジスタ4及びイネーブル制御部5から
夫々アドレス及びメモリイネーブル信号が出力され、ま
た、フリップフロップ9とモード切換部11とのAND
ゲート10による論理積結果がメモリリード信号(0レ
ベルのRD/WR信号)として記憶部1に送出されて、
メモリリードサイクルが起動される。
ドレス、データ、チェックビットデータ及び1レベルの
RD/WR信号が送出され、これらが夫々アドレスレジ
スタ4、データライトレジスタ6、チェックビットラッ
チレジスタ8及びフリップフロップ9に保持される。そ
の後、アドレスレジスタ4及びイネーブル制御部5から
夫々アドレス及びメモリイネーブル信号が出力され、ま
た、フリップフロップ9とモード切換部11とのAND
ゲート10による論理積結果がメモリリード信号(0レ
ベルのRD/WR信号)として記憶部1に送出されて、
メモリリードサイクルが起動される。
メモリリードサイクルが起動されると、アドレスレジス
タ4の示すアドレスに対応するチェックビット格納部2
2からチェックビットデータが比較部12に読み出され
る。
タ4の示すアドレスに対応するチェックビット格納部2
2からチェックビットデータが比較部12に読み出され
る。
チェックビットデータは、前述したようにIt O I
I一〇一 の場合、そのアドレスに対する上書きを許可し、″1′
”の場合上書きを禁止するという意味を持つが、ここで
比較部12によりチェックビットデータが“0″′と判
定された場合には、比較部12の出力が′゛1”レベル
になり、この出力がANDゲート13に入力されてモー
ド切換部11を制御することになる。この結果、モード
切換部11の出力は゛′0”′レベルからl( I I
Iレベルに切換えられ、ANDゲート11の出力(RD
/WR)は、1レベル(メモリライトモード)に変化し
、この信号が記憶部1に送出されると共に、データライ
トレジスタ6とチェックビットラッチレジスタ8の出力
イネーブル信号として与えられるので、保持している書
込みデータ及びチェックビットデータが夫々データ格納
部21とチェックビット格納部22とに格納される。
I一〇一 の場合、そのアドレスに対する上書きを許可し、″1′
”の場合上書きを禁止するという意味を持つが、ここで
比較部12によりチェックビットデータが“0″′と判
定された場合には、比較部12の出力が′゛1”レベル
になり、この出力がANDゲート13に入力されてモー
ド切換部11を制御することになる。この結果、モード
切換部11の出力は゛′0”′レベルからl( I I
Iレベルに切換えられ、ANDゲート11の出力(RD
/WR)は、1レベル(メモリライトモード)に変化し
、この信号が記憶部1に送出されると共に、データライ
トレジスタ6とチェックビットラッチレジスタ8の出力
イネーブル信号として与えられるので、保持している書
込みデータ及びチェックビットデータが夫々データ格納
部21とチェックビット格納部22とに格納される。
一方、比較部12により、チェックビットデータが“1
”と判定された場合には、比較部12の出力は“0”レ
ベルになり、この出力がCPU2への割込信号INTと
して入力され、実行しようとしているメモリライトモー
ドが抑止される。その後、CPU2は処理すべき動作の
状況判断を行う。
”と判定された場合には、比較部12の出力は“0”レ
ベルになり、この出力がCPU2への割込信号INTと
して入力され、実行しようとしているメモリライトモー
ドが抑止される。その後、CPU2は処理すべき動作の
状況判断を行う。
[発明の効果]
以上説明したように本発明によれば、メモリへのデータ
格納時において指定した記憶領域に対し、上書きを許可
するか禁止するかをチェックビットによってチェックし
ながらデータの書込みを行うようにしたので、不本意な
データ破壊によるシステムの障害を減少させることがで
きる。
格納時において指定した記憶領域に対し、上書きを許可
するか禁止するかをチェックビットによってチェックし
ながらデータの書込みを行うようにしたので、不本意な
データ破壊によるシステムの障害を減少させることがで
きる。
第1図は本発明の実施例に係る記憶保護回路を使用した
システムを示すブロック図である。
システムを示すブロック図である。
Claims (1)
- (1)メモリの各記憶領域に対応して設けられ各記憶領
域への書込みを許可するか禁止するかを示すチェックビ
ットを格納するチェックビット格納部と、メモリライト
モード時にデータを書込むべきメモリの記憶領域に対応
するチェックビットを前記チェックビット格納部から読
出す制御信号を出力する手段と、この手段によって読出
されたチェックビットがデータの書込みを許可している
場合には当該記憶領域及びこれに対応するチェックビッ
ト格納部に対するデータ及びチェックビットの書込みを
指示する制御信号を出力し、前記読出されたチェックビ
ットがデータの書込みを禁止している場合には当該メモ
リライトデータを抑止させる制御信号を出力する手段と
を具備したことを特徴とする記憶保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1060405A JPH02238536A (ja) | 1989-03-13 | 1989-03-13 | 記憶保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1060405A JPH02238536A (ja) | 1989-03-13 | 1989-03-13 | 記憶保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02238536A true JPH02238536A (ja) | 1990-09-20 |
Family
ID=13141236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1060405A Pending JPH02238536A (ja) | 1989-03-13 | 1989-03-13 | 記憶保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02238536A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Cpu動作異常検出システム |
WO2001061503A1 (en) * | 2000-02-16 | 2001-08-23 | Fujitsu Limited | Nonvolatile memory |
-
1989
- 1989-03-13 JP JP1060405A patent/JPH02238536A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Cpu動作異常検出システム |
WO2001061503A1 (en) * | 2000-02-16 | 2001-08-23 | Fujitsu Limited | Nonvolatile memory |
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