JP3028567B2 - Ｅｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵マイクロコンピュータInfo
- Publication number
- JP3028567B2 JP3028567B2 JP20989590A JP20989590A JP3028567B2 JP 3028567 B2 JP3028567 B2 JP 3028567B2 JP 20989590 A JP20989590 A JP 20989590A JP 20989590 A JP20989590 A JP 20989590A JP 3028567 B2 JP3028567 B2 JP 3028567B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- eeprom
- data
- address
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Read Only Memory (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はEEPROM内蔵マイクロコンピュータに関し、特
にライトプロテクト機能を有し、誤書き込みを防止した
EEPROM内蔵マイクロコンピュータに関する。
にライトプロテクト機能を有し、誤書き込みを防止した
EEPROM内蔵マイクロコンピュータに関する。
EEPROMは、パワーダウン後も書き込んだデータを保持
している為に、単にバッテリーバックアップが不要であ
るというだけでなく、装置の調整用データをEEPROMの中
に書き込む事により、装置のアッセンブリ後の調整作業
を簡略化する、という目的にも広く使用されている。又
ICカード等で各種の重要な情報を記憶する為にも使用さ
れている。
している為に、単にバッテリーバックアップが不要であ
るというだけでなく、装置の調整用データをEEPROMの中
に書き込む事により、装置のアッセンブリ後の調整作業
を簡略化する、という目的にも広く使用されている。又
ICカード等で各種の重要な情報を記憶する為にも使用さ
れている。
上述した従来のEEPROM内蔵マイクロコンピュータは電
気的に消去、書き込み可能となっているので、たとえば
装置の調整用データの様に、アッセンブリ後の調整期間
は比較的頻繁にデータを書き換える。しかし、その後は
書き換える必要がない場合や、書き換えられては困る場
合には、ソフトウェアで書き込みを禁止していたが、ソ
フトウェアの暴走や、バグ等により、誤書き込みする可
能性があり、書き換え禁止状態を完全に保証する事は難
かしいという欠点を有していた。
気的に消去、書き込み可能となっているので、たとえば
装置の調整用データの様に、アッセンブリ後の調整期間
は比較的頻繁にデータを書き換える。しかし、その後は
書き換える必要がない場合や、書き換えられては困る場
合には、ソフトウェアで書き込みを禁止していたが、ソ
フトウェアの暴走や、バグ等により、誤書き込みする可
能性があり、書き換え禁止状態を完全に保証する事は難
かしいという欠点を有していた。
本発明の目的は、書き換え禁止状態を完全に保証でき
るEEPROM内蔵マイクロコンピュータを提供することにあ
る。
るEEPROM内蔵マイクロコンピュータを提供することにあ
る。
本発明のEEPROM内蔵マイクロコンピュータは、書き込
み信号をトリガとしてEEPROMの特定アドレスを読み出す
手段と、前記特定アドレスから読み出されたデータを保
持するラッチと、前記ラッチ情報に応じて前記EEPROMに
対するデータの書き込みを許可するか又は禁止するかを
制御する制御手段とを有することを特徴とする。
み信号をトリガとしてEEPROMの特定アドレスを読み出す
手段と、前記特定アドレスから読み出されたデータを保
持するラッチと、前記ラッチ情報に応じて前記EEPROMに
対するデータの書き込みを許可するか又は禁止するかを
制御する制御手段とを有することを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例を示すEEPROM内蔵マイクロコンピュ
ータの構成図である。第２図（ａ）はEEPROMへの書き込
み許可モードの時のタイミング図、第２図（ｂ）は書き
込み禁止モードの時のデータ書き込み時のタイミング図
である。データバス１はライト及びリードデータを伝え
るI/Oバス、リードバッファ２はEEPROM7からのリードデ
ータをデータバス１に読み出す為のバッファ、ライトラ
ッチ３はデータライト時に、データバス１からのライト
データを保持する為のラッチである。モードラッチ４
は、EEPROM7の特定アドレスから読み出したデータをラ
ッチするモードラッチ、タイマー５は、EEPROM7へのラ
イト信号WRをトリガとして、特定アドレス読み出しサイ
クルタイミングT1及びEEPROM消去・書き込みサイクルタ
イミングT2を発生するタイミング発生回路である。高電
圧発生回路６はタイミングT2の期間に高電圧を発生し、
EEPROM7の消去・書き込みを制御し、アドレスラッチ８
はライトタイミングでアドレスバス10上のライトアドレ
スを保持するアドレスラッチである。d1〜dnはタイミン
グT1で特定アドレスを発生する制御ゲート、デコーダ９
は制御ゲートd1〜dnの出力をデコードするアドレスデコ
ーダ、アドレスバス10はライトデータやリードデータの
番地を転送するバスである。
は本発明の一実施例を示すEEPROM内蔵マイクロコンピュ
ータの構成図である。第２図（ａ）はEEPROMへの書き込
み許可モードの時のタイミング図、第２図（ｂ）は書き
込み禁止モードの時のデータ書き込み時のタイミング図
である。データバス１はライト及びリードデータを伝え
るI/Oバス、リードバッファ２はEEPROM7からのリードデ
ータをデータバス１に読み出す為のバッファ、ライトラ
ッチ３はデータライト時に、データバス１からのライト
データを保持する為のラッチである。モードラッチ４
は、EEPROM7の特定アドレスから読み出したデータをラ
ッチするモードラッチ、タイマー５は、EEPROM7へのラ
イト信号WRをトリガとして、特定アドレス読み出しサイ
クルタイミングT1及びEEPROM消去・書き込みサイクルタ
イミングT2を発生するタイミング発生回路である。高電
圧発生回路６はタイミングT2の期間に高電圧を発生し、
EEPROM7の消去・書き込みを制御し、アドレスラッチ８
はライトタイミングでアドレスバス10上のライトアドレ
スを保持するアドレスラッチである。d1〜dnはタイミン
グT1で特定アドレスを発生する制御ゲート、デコーダ９
は制御ゲートd1〜dnの出力をデコードするアドレスデコ
ーダ、アドレスバス10はライトデータやリードデータの
番地を転送するバスである。
まず、EEPROMに対する書き込み許可になっている場合
の動作について説明する。第２図（ａ）に示すように、
EEPROM7にデータをライトする場合は、ライト信号WRが
“1"の期間に、アドレスバス10に書込むべき所定の番地
情報を、データバス１に書き込むデータをそれぞれ外部
から入力する。ライトデータはライトラッチ３にWR＝１
でφ２＝１のタイミングで書き込まれ次の書き込みが行
なわれるまでデータを保持する。又ライトアドレスも同
様にアドレスラッチ８に保持される。
の動作について説明する。第２図（ａ）に示すように、
EEPROM7にデータをライトする場合は、ライト信号WRが
“1"の期間に、アドレスバス10に書込むべき所定の番地
情報を、データバス１に書き込むデータをそれぞれ外部
から入力する。ライトデータはライトラッチ３にWR＝１
でφ２＝１のタイミングで書き込まれ次の書き込みが行
なわれるまでデータを保持する。又ライトアドレスも同
様にアドレスラッチ８に保持される。
タイマー５はライト信号WRをトリガとし、まずタイミ
ング信号T1を発生する。タイミング信号T1により制御ゲ
ートd1〜dnの出力はT1は“1"の期間に“1"となり、EEPR
OM7の書き込みの制御を行なう情報を記憶している特定
番地を発生し、この特定アドレスに書き込まれている情
報を、T1＝1,φ２＝１のタイミングでモードラッチ４に
ラッチする。書き込み許可情報として例えば“0"がラッ
チされているとすると、モードラッチ４の出力MDが“0"
であるため、アンドゲートAN3の出力が“0"となり、タ
イマクリア信号CLEは発生しないので、タイマー５はク
リアされず次にタイミング信号T2を発生する。
ング信号T1を発生する。タイミング信号T1により制御ゲ
ートd1〜dnの出力はT1は“1"の期間に“1"となり、EEPR
OM7の書き込みの制御を行なう情報を記憶している特定
番地を発生し、この特定アドレスに書き込まれている情
報を、T1＝1,φ２＝１のタイミングでモードラッチ４に
ラッチする。書き込み許可情報として例えば“0"がラッ
チされているとすると、モードラッチ４の出力MDが“0"
であるため、アンドゲートAN3の出力が“0"となり、タ
イマクリア信号CLEは発生しないので、タイマー５はク
リアされず次にタイミング信号T2を発生する。
タイミングT2はEEPROMセル７の消去・書き込みを行な
うサイクルであり、タイミングT1に比較して長い時間を
必要とする。タイミングT2では高電圧発生回路６が動作
し、EEPROM7には高電圧が供給される。タイミングT2で
はT1が“0"であるので、デコーダ９にアドレスバス９の
情報が伝達されることにより有効なアドレス選択され、
消去，書き込みが行なわれる。次に、タイマー５のオー
バフローOVFが出力されると、タイマ５がクリアされ、
書き込みサイクルを終了する。以上の動作を繰り返し
て、EEPROM7の任意のアドレスにデータを書き込む事が
出来る。
うサイクルであり、タイミングT1に比較して長い時間を
必要とする。タイミングT2では高電圧発生回路６が動作
し、EEPROM7には高電圧が供給される。タイミングT2で
はT1が“0"であるので、デコーダ９にアドレスバス９の
情報が伝達されることにより有効なアドレス選択され、
消去，書き込みが行なわれる。次に、タイマー５のオー
バフローOVFが出力されると、タイマ５がクリアされ、
書き込みサイクルを終了する。以上の動作を繰り返し
て、EEPROM7の任意のアドレスにデータを書き込む事が
出来る。
次に、EEPROM7に対する書き込み動作をすべて終了
し、今後は書き換えないという場合における書き込み禁
止モードを設定する場合について説明する。書き込み禁
止モードは特定アドレスに書き込み禁止情報をライトす
る事で達成できる。すなわち、特定アドレスに対するラ
イト動作も前述したように、まずタイミングT1で特定ア
ドレス情報を読み出し、この時は許可情報が“0"となっ
ているため、書き込み許可であり、次のタイミングT2で
特定アドレスに情報１が書き込まれ、書き込み禁止モー
ドが設定される。
し、今後は書き換えないという場合における書き込み禁
止モードを設定する場合について説明する。書き込み禁
止モードは特定アドレスに書き込み禁止情報をライトす
る事で達成できる。すなわち、特定アドレスに対するラ
イト動作も前述したように、まずタイミングT1で特定ア
ドレス情報を読み出し、この時は許可情報が“0"となっ
ているため、書き込み許可であり、次のタイミングT2で
特定アドレスに情報１が書き込まれ、書き込み禁止モー
ドが設定される。
次に書き込み禁止モード時に書き込みを行なった場合
の動作について説明する。書き込み禁止モードにおい
て、データバス１に書き込みデータ，アドレスバス10に
書き込みアドレスを設定してライト信号WR＝１にした場
合は、第２図（ｂ）に示すように、ライト信号WRをトリ
ガとしてタイマー５はまず読み出しタイミングT1を発生
し、アドレスデコーダ９は特定アドレスを選択し、“1"
である特定アドレスデータがモードラッチ４にラッチさ
れる。このモードラッチの出力MDが“1"であり、タイマ
ークリア信号CLEが“1"となる為、タイマー５はT1終了
後動作を停止し、EEPROM7に対して書き込み、消去用タ
イミングサイクルT2を発生しないのでデータの書き込み
は行なわれない。以後EEPROM7に対する書き込みはすべ
て無効になり、すでに書き込まれたデータは保護され
る。
の動作について説明する。書き込み禁止モードにおい
て、データバス１に書き込みデータ，アドレスバス10に
書き込みアドレスを設定してライト信号WR＝１にした場
合は、第２図（ｂ）に示すように、ライト信号WRをトリ
ガとしてタイマー５はまず読み出しタイミングT1を発生
し、アドレスデコーダ９は特定アドレスを選択し、“1"
である特定アドレスデータがモードラッチ４にラッチさ
れる。このモードラッチの出力MDが“1"であり、タイマ
ークリア信号CLEが“1"となる為、タイマー５はT1終了
後動作を停止し、EEPROM7に対して書き込み、消去用タ
イミングサイクルT2を発生しないのでデータの書き込み
は行なわれない。以後EEPROM7に対する書き込みはすべ
て無効になり、すでに書き込まれたデータは保護され
る。
第３図は本発明の第２の実施例を示す構成図である。
MD1〜MD4は４つのアドレス範囲に対する書き込み許可，
禁止を制御するモードラッチ出力、a1〜a4はアドレス範
囲を検出するアンドゲートan1〜an4はモードラッチ出力
MD1〜MD4とアドレス範囲検出用アンドゲートa1〜a4との
一致をとるアンドゲートである。その他の構成は第１の
実施例と同様である。
MD1〜MD4は４つのアドレス範囲に対する書き込み許可，
禁止を制御するモードラッチ出力、a1〜a4はアドレス範
囲を検出するアンドゲートan1〜an4はモードラッチ出力
MD1〜MD4とアドレス範囲検出用アンドゲートa1〜a4との
一致をとるアンドゲートである。その他の構成は第１の
実施例と同様である。
本実施例では、書き込み許可禁止モードラッチを４ビ
ットにしており、各ビットがEEPROM7の各1/4のアドレス
領域への書き込みの許可禁止を指定する。動作として
は、タイミングT1で特定アドレスのデータを読み出し、
モードラッチ４にラッチする。今例えば、MD1が“1"でM
D2〜MD4が“0"であった場合には、EEPROMのアドレス領
域の上位1/4を選択する選択ゲートa1が“1"の時にはア
ンドゲートan1＝１となるのでタイマー５に対してクリ
ア信号が発生され、書き込みサイクルは途中で終了し、
データの書き込みは行なわれない。書き込みアドレス領
域が下位3/4の場合はa1が“0"でa2〜a4のいずれかが
“1"であるが、MD2〜MD4が“0"なので、am1〜an4が“0"
となり、クリア信号が発生しない為書き込みが行なわれ
る。以上の様に本実施例によれば書き込み許可領域と禁
止領域を任意に設定出来る利点がある。
ットにしており、各ビットがEEPROM7の各1/4のアドレス
領域への書き込みの許可禁止を指定する。動作として
は、タイミングT1で特定アドレスのデータを読み出し、
モードラッチ４にラッチする。今例えば、MD1が“1"でM
D2〜MD4が“0"であった場合には、EEPROMのアドレス領
域の上位1/4を選択する選択ゲートa1が“1"の時にはア
ンドゲートan1＝１となるのでタイマー５に対してクリ
ア信号が発生され、書き込みサイクルは途中で終了し、
データの書き込みは行なわれない。書き込みアドレス領
域が下位3/4の場合はa1が“0"でa2〜a4のいずれかが
“1"であるが、MD2〜MD4が“0"なので、am1〜an4が“0"
となり、クリア信号が発生しない為書き込みが行なわれ
る。以上の様に本実施例によれば書き込み許可領域と禁
止領域を任意に設定出来る利点がある。
以上説明したように発明はEEPROMにライト動作を行な
うと、まずEEPROMの特定な領域のデータを読み出し、読
み出したデータの情報にもとずきその後のEEPROMへのラ
イト動作の許可又は禁止を制御する事により、最初頻繁
にデータの書き換えを行ない、ある一定期間後はデータ
の書き換えを禁止したい場合に、特定番地に書き込み禁
止情報を書き込むことにより確実に書き込み禁止を保証
出来る。又、モードレジスタを複数持つ事により特定領
域だけの書き込みを禁止も出来る効果がある。
うと、まずEEPROMの特定な領域のデータを読み出し、読
み出したデータの情報にもとずきその後のEEPROMへのラ
イト動作の許可又は禁止を制御する事により、最初頻繁
にデータの書き換えを行ない、ある一定期間後はデータ
の書き換えを禁止したい場合に、特定番地に書き込み禁
止情報を書き込むことにより確実に書き込み禁止を保証
出来る。又、モードレジスタを複数持つ事により特定領
域だけの書き込みを禁止も出来る効果がある。
第１図は本発明の第１の実施例を示す構成図、第２図
（ａ），（ｂ）は第１の実施例の動作を示すタイミング
図、第３図は本発明の第２の実施例を示す構成図であ
る。 １……データバス、２……リードバッファ、３……ライ
トラッチ、４……モードラッチ、５……タイマー、６…
…高電圧発生回路、７……EEPROMアレイ、８……アドレ
スラッチ、９……アドレスデコーダ。
（ａ），（ｂ）は第１の実施例の動作を示すタイミング
図、第３図は本発明の第２の実施例を示す構成図であ
る。 １……データバス、２……リードバッファ、３……ライ
トラッチ、４……モードラッチ、５……タイマー、６…
…高電圧発生回路、７……EEPROMアレイ、８……アドレ
スラッチ、９……アドレスデコーダ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/14 G06F 12/16 G11C 17/00 G06F 12/06 G06F 15/78
Claims (1)
- 【請求項１】ライト信号をトリガとして特定アドレス読
み出しタイミング信号を所定期間活性レベルとし次に書
き込みタイミング信号を所定期間活性レベルとするタイ
マーと、前記特定アドレス読み出しタイミング信号が活
性レベルの期間中にEEPROMの特定アドレスに対応するデ
ータを読み出しそのデータを格納するラッチ手段と、前
記ラッチ手段に格納されたデータが所定値の時、前記特
定アドレス読み出しタイミング信号が活性レベルとなっ
た後に前記タイマーを停止するクリア信号を発生する制
御手段と、前記書き込みタイミング信号が活性レベルの
時に前記EEPROMに対し書込動作を行う書き込み手段とを
有することを特徴とするEEPROM内蔵マイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989590A JP3028567B2 (ja) | 1990-08-08 | 1990-08-08 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989590A JP3028567B2 (ja) | 1990-08-08 | 1990-08-08 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496156A JPH0496156A (ja) | 1992-03-27 |
| JP3028567B2 true JP3028567B2 (ja) | 2000-04-04 |
Family
ID=16580425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989590A Expired - Lifetime JP3028567B2 (ja) | 1990-08-08 | 1990-08-08 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028567B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
| JP4492025B2 (ja) * | 2002-05-21 | 2010-06-30 | 株式会社デンソー | 電子制御装置のデータ格納方法 |
| JP2005078369A (ja) * | 2003-08-29 | 2005-03-24 | Sony Corp | 半導体処理装置 |
-
1990
- 1990-08-08 JP JP20989590A patent/JP3028567B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496156A (ja) | 1992-03-27 |
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