JPS6329859A - 記憶保護装置 - Google Patents
記憶保護装置Info
- Publication number
- JPS6329859A JPS6329859A JP61173093A JP17309386A JPS6329859A JP S6329859 A JPS6329859 A JP S6329859A JP 61173093 A JP61173093 A JP 61173093A JP 17309386 A JP17309386 A JP 17309386A JP S6329859 A JPS6329859 A JP S6329859A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- output signal
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 76
- 238000001514 detection method Methods 0.000 claims abstract description 44
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 230000007704 transition Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、記憶手段の書込み及び読出しの少なくとも一
方の動作、即ち記憶手段のアクセスを制限して、記憶手
段を保護する記憶保護装置に関する。
方の動作、即ち記憶手段のアクセスを制限して、記憶手
段を保護する記憶保護装置に関する。
[従来の技術1
例えば、ローカル・エリア・ネットワークの1つである
イサーネット(ETHERNET)では、各電子機器毎
に電子機器固有のアドレスや種々のパラメータを設定し
ておく必要がある。これら設定値は、リード・オンリー
・メモリ(ROM)やジャンパーにより各電子機器毎に
記憶できるが、ランダム・アクセス・メモリ (RAM
)やエレクトリカル・イレーザブル・プログラマブル・
リード・オンリー・メモリ (EEPROM)の如く電
気的にデジタル情報の書込み及び読出しのできる記憶手
段に記憶した方力瓢管理やその後の変更を考慮すると便
利である。(なお、RAMの場合は電池によるバックア
ップが必要である。)このように、電気的に書込み及び
読出しができる記憶手段に記憶された情報を、読出しは
自由であるが、事故(例えば、中央処理装置の暴走)に
より書き換えされないように、即ち消去されないように
保護する必要がある。また、記憶手段に記憶された情報
が秘密の場合、読出し動作から記憶手段を保護する必要
もあるし、書込み及び読出し動作の両方から記憶手段を
保護する必要もある。
イサーネット(ETHERNET)では、各電子機器毎
に電子機器固有のアドレスや種々のパラメータを設定し
ておく必要がある。これら設定値は、リード・オンリー
・メモリ(ROM)やジャンパーにより各電子機器毎に
記憶できるが、ランダム・アクセス・メモリ (RAM
)やエレクトリカル・イレーザブル・プログラマブル・
リード・オンリー・メモリ (EEPROM)の如く電
気的にデジタル情報の書込み及び読出しのできる記憶手
段に記憶した方力瓢管理やその後の変更を考慮すると便
利である。(なお、RAMの場合は電池によるバックア
ップが必要である。)このように、電気的に書込み及び
読出しができる記憶手段に記憶された情報を、読出しは
自由であるが、事故(例えば、中央処理装置の暴走)に
より書き換えされないように、即ち消去されないように
保護する必要がある。また、記憶手段に記憶された情報
が秘密の場合、読出し動作から記憶手段を保護する必要
もあるし、書込み及び読出し動作の両方から記憶手段を
保護する必要もある。
更に、記憶手段の大容量化及び電子機器の小型化に伴い
、記憶手段の数を減らすために、1個の記憶手段内にア
クセス可能領域及びアクセス禁止領域を混在させる必要
もある。なお、この明細書でアクセスとは、記憶手段に
情報を書き込んだり、読出したりすることをいう。
、記憶手段の数を減らすために、1個の記憶手段内にア
クセス可能領域及びアクセス禁止領域を混在させる必要
もある。なお、この明細書でアクセスとは、記憶手段に
情報を書き込んだり、読出したりすることをいう。
従来、電気的にデジタル情報の書込み及び読出しのでき
る記憶手段を保護するためには、ソフトウェア的に鍵を
掛けた(キー・ロック)。すなわち、特定のアドレス信
号又はデータ信号(キー信号)をソフトウェアが判断し
、記憶手段をアクセス可能状態にした。また、他の従来
技術では、記憶手段のチップ・セレクト端子又は書込み
制御端子にジャンパーを設け、通常はそのジャンパーを
外しておいた。
る記憶手段を保護するためには、ソフトウェア的に鍵を
掛けた(キー・ロック)。すなわち、特定のアドレス信
号又はデータ信号(キー信号)をソフトウェアが判断し
、記憶手段をアクセス可能状態にした。また、他の従来
技術では、記憶手段のチップ・セレクト端子又は書込み
制御端子にジャンパーを設け、通常はそのジャンパーを
外しておいた。
[発明が解決しようとする問題点]
上述のソフトウェアを利用した従来技術で:よ、マイク
ロプロセッサなどの中央処理装置(cpu)が暴走した
とき、アドレス信号又はデータ信号が偶然にキー信号に
一致する可能性があり、記憶手段がアクセスされるおそ
れがあった。また、ジャンパーを利用した従来技術では
、記憶手段単位での保護になり、1個の記憶手段内にア
クセス可能領域とアクセス禁止領域とを混在できなかっ
た。
ロプロセッサなどの中央処理装置(cpu)が暴走した
とき、アドレス信号又はデータ信号が偶然にキー信号に
一致する可能性があり、記憶手段がアクセスされるおそ
れがあった。また、ジャンパーを利用した従来技術では
、記憶手段単位での保護になり、1個の記憶手段内にア
クセス可能領域とアクセス禁止領域とを混在できなかっ
た。
したがって本発明の目的の1つは、電気的に書込み及び
読出しが可能な記憶手段のアクセスをCPUの暴走等の
事故から高い確率で保護すると共に、必要に応じてアク
セスも可能にする記憶保護装置の提供にある。
読出しが可能な記憶手段のアクセスをCPUの暴走等の
事故から高い確率で保護すると共に、必要に応じてアク
セスも可能にする記憶保護装置の提供にある。
本発明の他の目的は、1個の記憶手段内にアクセス可能
領域及びアクセス禁止領域を混在できる記憶保護装置の
提供にある。
領域及びアクセス禁止領域を混在できる記憶保護装置の
提供にある。
[問題点を解決するための手段]
本発明の記憶保護装置は、CPUのごとき処理手段から
の特定アドレス信号を検出するアドレス検出手段と、こ
のアドレス検出手段が特定アドレス信号を検出したとき
に、処理手段が所定内容かつ所定順序のデータ信号を発
生していることを検出する順序検出手段とを具丸、この
順序検出手段の検出出力信号により、記憶手段をアクセ
ス可能状態にしている。
の特定アドレス信号を検出するアドレス検出手段と、こ
のアドレス検出手段が特定アドレス信号を検出したとき
に、処理手段が所定内容かつ所定順序のデータ信号を発
生していることを検出する順序検出手段とを具丸、この
順序検出手段の検出出力信号により、記憶手段をアクセ
ス可能状態にしている。
[作用1
本発明では、アドレス検出手段が処理手段からの特定ア
ドレスを検出すると順序検出手段が動作可能になり、こ
の順序検出手段は処理手段が所定内容かつ所定順序のデ
ータを発生しているかを検出する。そして、この検出出
力により記憶手段をアクセス可能な状態にする。すなわ
ち、記憶手段がアクセス可能状態になるには、所定のア
ドレス信号及び複数のデータ信号の組合せが一致したと
きのみである。
ドレスを検出すると順序検出手段が動作可能になり、こ
の順序検出手段は処理手段が所定内容かつ所定順序のデ
ータを発生しているかを検出する。そして、この検出出
力により記憶手段をアクセス可能な状態にする。すなわ
ち、記憶手段がアクセス可能状態になるには、所定のア
ドレス信号及び複数のデータ信号の組合せが一致したと
きのみである。
[実施例]
以下、添付図を参照して本発明の好適な実施例を説明す
る。第1図は本発明の好適な第1実施例のブロック図で
ある。マイクロプロセッサ等の中央処理装置である処理
手段(息下CPUという)10をデータ・バス12及び
アドレス・バス14に接続する。記憶手段であるEEP
ROM (以下メモリという)16は、そのデータ端子
及びアドレス端子カデータ・バス12及びアドレス・バ
ス14に夫々接続されており、その全記憶領域が後述の
特定の場合を除いて書込み及び読出しの両方のアクセス
禁止領域である。なお、データ・バス12及びアドレス
・バス14には他のRAM、ROMなどのメモリや種々
の回路が接続されているが、本発明に関係しないので省
略しである。メモリ・アドレス・デコーダ18は、ロジ
ック・ゲートの組合せであり、アドレス・バス14から
のアドレス信号の上位ビットを受け、アクセスするメモ
リを選択する。第1図では、メモリ・アドレス・デコー
ダ18とメモリ16との関係のみを示しており、メモリ
・アドレス・デコーダ18の出力信号がアンド・ゲート
26に供給され、このアンド・ゲート26の出力信号が
メモリ16のチップ・セレクト端子C8に徂給される。
る。第1図は本発明の好適な第1実施例のブロック図で
ある。マイクロプロセッサ等の中央処理装置である処理
手段(息下CPUという)10をデータ・バス12及び
アドレス・バス14に接続する。記憶手段であるEEP
ROM (以下メモリという)16は、そのデータ端子
及びアドレス端子カデータ・バス12及びアドレス・バ
ス14に夫々接続されており、その全記憶領域が後述の
特定の場合を除いて書込み及び読出しの両方のアクセス
禁止領域である。なお、データ・バス12及びアドレス
・バス14には他のRAM、ROMなどのメモリや種々
の回路が接続されているが、本発明に関係しないので省
略しである。メモリ・アドレス・デコーダ18は、ロジ
ック・ゲートの組合せであり、アドレス・バス14から
のアドレス信号の上位ビットを受け、アクセスするメモ
リを選択する。第1図では、メモリ・アドレス・デコー
ダ18とメモリ16との関係のみを示しており、メモリ
・アドレス・デコーダ18の出力信号がアンド・ゲート
26に供給され、このアンド・ゲート26の出力信号が
メモリ16のチップ・セレクト端子C8に徂給される。
アドレス検出手段であるキー・ロジック・アドレス・デ
コーダ20は、メモリ・アドレス・デコーダ18と同様
にロジック・ゲートの組合せであり、アドレス・バス1
4から特定のアドレス信号を受けたときのみ出力信号を
発生する。アンド・ゲート22は、CPUl0の書込み
制御信号WR及びキー・ロジック・アドレス・デコーダ
20の出力信号を受ける。
コーダ20は、メモリ・アドレス・デコーダ18と同様
にロジック・ゲートの組合せであり、アドレス・バス1
4から特定のアドレス信号を受けたときのみ出力信号を
発生する。アンド・ゲート22は、CPUl0の書込み
制御信号WR及びキー・ロジック・アドレス・デコーダ
20の出力信号を受ける。
順序検出回路(順序検出手段)24ば、オア・ゲート2
8を介してアンド・ゲート22及び26の出力信号を受
け、オア・ゲート28の出力信号の立ち下り縁のときに
データ・バス12からのデータ信号を判断し、このデー
タ信号が所定内容かつ所定順序のときに出力信号を発生
する。アンド・ゲート26は、メモリ・アドレス・デコ
ーダ18の出力信号以外に順序検出回路24の出力信号
も受ける。CPUl0の書込み制御信号WRはメモリ1
6の書込み制御端子WEにも供給する。
8を介してアンド・ゲート22及び26の出力信号を受
け、オア・ゲート28の出力信号の立ち下り縁のときに
データ・バス12からのデータ信号を判断し、このデー
タ信号が所定内容かつ所定順序のときに出力信号を発生
する。アンド・ゲート26は、メモリ・アドレス・デコ
ーダ18の出力信号以外に順序検出回路24の出力信号
も受ける。CPUl0の書込み制御信号WRはメモリ1
6の書込み制御端子WEにも供給する。
次に、第2図に示す順序検出回路の状態遷移図を参照し
て第1図の装置の動作を説明する。通常、メモリ16は
アクセス禁止状態であり、順序検出回路24は第2図の
状態SOである。この状態では順序検出回路24の出力
信号が低レベルなので、アンド・ゲート26の出力信号
はメモリ・アドレス・デコーダ18の出力信号に無関係
に常に低レベルであり、メモリ16をアクセスできない
。すなわち、CPU10がメモリ16の読出し又は書込
みを行おうとして、メモリ16のアドレス信号をメモリ
16及びメモリ・アドレス・デコーダ18に出力しても
、アンド・ゲート26の出力信号が常に低レベルなので
、メモリ16を選択できない。
て第1図の装置の動作を説明する。通常、メモリ16は
アクセス禁止状態であり、順序検出回路24は第2図の
状態SOである。この状態では順序検出回路24の出力
信号が低レベルなので、アンド・ゲート26の出力信号
はメモリ・アドレス・デコーダ18の出力信号に無関係
に常に低レベルであり、メモリ16をアクセスできない
。すなわち、CPU10がメモリ16の読出し又は書込
みを行おうとして、メモリ16のアドレス信号をメモリ
16及びメモリ・アドレス・デコーダ18に出力しても
、アンド・ゲート26の出力信号が常に低レベルなので
、メモリ16を選択できない。
メモリ16のアクセス禁止状態を解除して、データを書
き込んだり読出したりするには、CPUl0が特定アド
レス信号、例えば16進法で「080000j及び第1
特定データ信号、例えば「N1」を発生し、書込み制御
信号WRを高レベルにする。すなわち、CPU10はア
ドレス「080000」にデータ「N1」を書き込む。
き込んだり読出したりするには、CPUl0が特定アド
レス信号、例えば16進法で「080000j及び第1
特定データ信号、例えば「N1」を発生し、書込み制御
信号WRを高レベルにする。すなわち、CPU10はア
ドレス「080000」にデータ「N1」を書き込む。
キー・ロジック・アドレス・デコーダ20は、アドレス
が特定アドレスro 80000Jであることを検出し
、出力信号を高レベルにする。よって、CPU10の1
サイクルの書込み動作にる書込み制御信号に応じて、ア
ンド・ゲート22の出力信号は低レベルから高レベルに
変化し再び低レベルに変化する。このとき、アンド・ゲ
ート26の出力信号は低レベルなので、アンド・ゲート
22のこの変化がオア・ゲート28を介して順序検出回
路24に伝わる。アンド・ゲート22の出力信号の高レ
ベルから低レベルへの立ち下がり縁のときに、順序検出
回路24はデータ・バス12のデータ信号を判断し、そ
のデータが「N1」ならば状態SOから81に変化する
。また、そのときのデータが「N1」以外ならば、順序
検出回路24は状態SOを維持する。順序検出口&@2
4が状態S1に変化した後、引き続きCPUl0が特定
アドレスro 80000Jに第2特定データ信号「N
2」を書き込むと、順序検出回路24はアンド・ゲート
22の出力信号の立ち下がり縁でデータ「N2」を検出
し、状態S2に移る。また、このときのデータが「N2
」以外の場合、順序検出回路24は状態SOに戻る。そ
の後、同様にCPUl0が特定アドレスにデータ「N3
」、「N4」、「N5」、「N6」及び「N7」を順次
書き込むと、順序検出回路24は状態S3、N4、N5
、N6及びS7に変化し、状態S7において出力信号を
高レベルにする。順序検出回路24の状態は、CPUl
0からの書込み制御信号WRの立ち下がり縁、即ち後縁
で変化するので、状態S7による高レベル出力信号は次
の動作サイクル期間中維持される。
が特定アドレスro 80000Jであることを検出し
、出力信号を高レベルにする。よって、CPU10の1
サイクルの書込み動作にる書込み制御信号に応じて、ア
ンド・ゲート22の出力信号は低レベルから高レベルに
変化し再び低レベルに変化する。このとき、アンド・ゲ
ート26の出力信号は低レベルなので、アンド・ゲート
22のこの変化がオア・ゲート28を介して順序検出回
路24に伝わる。アンド・ゲート22の出力信号の高レ
ベルから低レベルへの立ち下がり縁のときに、順序検出
回路24はデータ・バス12のデータ信号を判断し、そ
のデータが「N1」ならば状態SOから81に変化する
。また、そのときのデータが「N1」以外ならば、順序
検出回路24は状態SOを維持する。順序検出口&@2
4が状態S1に変化した後、引き続きCPUl0が特定
アドレスro 80000Jに第2特定データ信号「N
2」を書き込むと、順序検出回路24はアンド・ゲート
22の出力信号の立ち下がり縁でデータ「N2」を検出
し、状態S2に移る。また、このときのデータが「N2
」以外の場合、順序検出回路24は状態SOに戻る。そ
の後、同様にCPUl0が特定アドレスにデータ「N3
」、「N4」、「N5」、「N6」及び「N7」を順次
書き込むと、順序検出回路24は状態S3、N4、N5
、N6及びS7に変化し、状態S7において出力信号を
高レベルにする。順序検出回路24の状態は、CPUl
0からの書込み制御信号WRの立ち下がり縁、即ち後縁
で変化するので、状態S7による高レベル出力信号は次
の動作サイクル期間中維持される。
CPUl0は、特定アドレスにデータ「N7」を書き込
んだ後、メモリ16の所望アドレスをアクセスする。よ
って、メモリ・アドレス・デコーダ18はメモリ16を
選択して高レベルを発生し、アンド・ゲート26の全入
力信号は高レベルになるので、メモリ16はアクセス可
能な状態になって、所望アドレスをアクセスする。この
アクセス・サイクルの終了時、即ちアンド・ゲート26
の出力信号の後縁がオア・ゲート28を介して順序検出
回路24に伝わり、順序検出回路24は新たなデータを
取り込んで、状態SOに戻る。この様に、CPUl0が
特定アドレスに異なる所定デー夕を所定順序で書き込ん
だ後に、メモリ16のアクセス禁止が解除され、アクセ
ス可能状態になる。
んだ後、メモリ16の所望アドレスをアクセスする。よ
って、メモリ・アドレス・デコーダ18はメモリ16を
選択して高レベルを発生し、アンド・ゲート26の全入
力信号は高レベルになるので、メモリ16はアクセス可
能な状態になって、所望アドレスをアクセスする。この
アクセス・サイクルの終了時、即ちアンド・ゲート26
の出力信号の後縁がオア・ゲート28を介して順序検出
回路24に伝わり、順序検出回路24は新たなデータを
取り込んで、状態SOに戻る。この様に、CPUl0が
特定アドレスに異なる所定デー夕を所定順序で書き込ん
だ後に、メモリ16のアクセス禁止が解除され、アクセ
ス可能状態になる。
特に、データ「N1」〜「N7」をこの順序で連続的に
特定アドレスに書き込まなければメモリ16がアクセス
可能状態にならないことに留意されたい。よって、順序
検出回路24が出力信号を発生するまでの状態数及びデ
ータのビット数が多いほど、メモリ16の保護の程度が
高くなる。
特定アドレスに書き込まなければメモリ16がアクセス
可能状態にならないことに留意されたい。よって、順序
検出回路24が出力信号を発生するまでの状態数及びデ
ータのビット数が多いほど、メモリ16の保護の程度が
高くなる。
第3図は順序検出回路24の一例を示すブロック図であ
る。状態発生回路30は、所謂ステート・マシーンであ
す、プログラマブル・ロジック・アレイ (PLA)に
より実現できる。この状態発生回路30は、第2図に示
すごとくデータ「Nl」〜「N7」が順次発生すると、
状態がSO〜S7に変化し、再び状態SOに戻るように
設定しである。状態発生回路30の出力信号は、現在の
状態を表わすデータ・ワードである。デコーダ32は、
ロジック・ゲートの組合せであり、状態発生回路30が
状態S7であることを検出し、検出出力信号を第1図の
アンド・ゲート26に供給する。なぉ、PLAによりス
テート・マシーンを構成することは当業者に周知なので
、詳細な説明;よ省略する。
る。状態発生回路30は、所謂ステート・マシーンであ
す、プログラマブル・ロジック・アレイ (PLA)に
より実現できる。この状態発生回路30は、第2図に示
すごとくデータ「Nl」〜「N7」が順次発生すると、
状態がSO〜S7に変化し、再び状態SOに戻るように
設定しである。状態発生回路30の出力信号は、現在の
状態を表わすデータ・ワードである。デコーダ32は、
ロジック・ゲートの組合せであり、状態発生回路30が
状態S7であることを検出し、検出出力信号を第1図の
アンド・ゲート26に供給する。なぉ、PLAによりス
テート・マシーンを構成することは当業者に周知なので
、詳細な説明;よ省略する。
第4図は、順序検出回路24の他の実施例のブロック図
である。この順序検出回路は、後述の所定パターンが書
き込まれたROM40及びラッチ回路(Dフリップ・フ
ロップ)42〜46で構成されている。メモリ40ばア
ドレス端子A3〜A10にデータ・バス12からのデー
タ信号を受ける。ラッチ回路42〜46は、メモリ40
のデータ端子DO〜D2からの出力信号をオア・ゲート
28からの出力信号の立ち下がり縁でラッチし、ラッチ
した信号をメモリ40のアドレス端子AO〜A2に供給
する。メモリ40のデータ端子D3が、順序検出回路の
出力端子になる。
である。この順序検出回路は、後述の所定パターンが書
き込まれたROM40及びラッチ回路(Dフリップ・フ
ロップ)42〜46で構成されている。メモリ40ばア
ドレス端子A3〜A10にデータ・バス12からのデー
タ信号を受ける。ラッチ回路42〜46は、メモリ40
のデータ端子DO〜D2からの出力信号をオア・ゲート
28からの出力信号の立ち下がり縁でラッチし、ラッチ
した信号をメモリ40のアドレス端子AO〜A2に供給
する。メモリ40のデータ端子D3が、順序検出回路の
出力端子になる。
まず、第2図の状態SOにおいて、メモリ40のデータ
端子DO〜D3の信号及びラッチ回路42〜46の出力
信号は、総て低レベルとする。CPUl0が特定アドレ
スにデータ「N1」を書き込むと、即ちデータ・バス1
2を介してメモリ40がデータ「N1」を受けると、状
態S1を表わす3ビツトのデジタル信号がデータ端子D
O〜D2に現われろ。このデジタル信号がオア・ゲート
28の出力信号の立ち下がり縁によりラッチ回路42〜
46にラッチされる。よって、状態S1を表わす信号が
メモリ40のアドレス端子AO−A2に供給される。次
にデータ「N2」がメモリ40のアドレス端子A3〜A
IOに供給されると、アドレス端子AO〜A2の信号と
の組合せで状態S2を表わす信号をデータ端子DO−D
2に発生する。この信号もラッチ回路42〜46にラッ
チされ、メモリ40のアドレス端子AO−A2に供給さ
れろ。以下、同様な動作を繰り返し、データ「N3」〜
「N7」に対し状態83〜S7を表わす信号がメモリ4
0のデータ端子DO〜D2に順次発生する。データ端子
D3の信号は、状態SO〜S6の間では低レベルである
が、状態S7において高レベルになる。すなわち、しP
Uloが特定アドレスにデータ「N1」〜「N7」を書
き込むとメモリ40のデータ端子D3が高レベルになる
。メモリ40には、この様に動作するためのデジタル・
パターンが予め配信されている。よって、第4図の回路
は、順序検出回路として動作する。
端子DO〜D3の信号及びラッチ回路42〜46の出力
信号は、総て低レベルとする。CPUl0が特定アドレ
スにデータ「N1」を書き込むと、即ちデータ・バス1
2を介してメモリ40がデータ「N1」を受けると、状
態S1を表わす3ビツトのデジタル信号がデータ端子D
O〜D2に現われろ。このデジタル信号がオア・ゲート
28の出力信号の立ち下がり縁によりラッチ回路42〜
46にラッチされる。よって、状態S1を表わす信号が
メモリ40のアドレス端子AO−A2に供給される。次
にデータ「N2」がメモリ40のアドレス端子A3〜A
IOに供給されると、アドレス端子AO〜A2の信号と
の組合せで状態S2を表わす信号をデータ端子DO−D
2に発生する。この信号もラッチ回路42〜46にラッ
チされ、メモリ40のアドレス端子AO−A2に供給さ
れろ。以下、同様な動作を繰り返し、データ「N3」〜
「N7」に対し状態83〜S7を表わす信号がメモリ4
0のデータ端子DO〜D2に順次発生する。データ端子
D3の信号は、状態SO〜S6の間では低レベルである
が、状態S7において高レベルになる。すなわち、しP
Uloが特定アドレスにデータ「N1」〜「N7」を書
き込むとメモリ40のデータ端子D3が高レベルになる
。メモリ40には、この様に動作するためのデジタル・
パターンが予め配信されている。よって、第4図の回路
は、順序検出回路として動作する。
第5図は本発明の好適な他の実施例のブロック図である
。この実施例は第1図の実施例と類似しており、同じ構
成要素は同じ参照番号で示し、異なる点についてのみ説
明する。第5図の実施例では、メモリ16にアクセス領
域及びアクセス可能領域が混在している。よって、メモ
リ・アドレス・デコーダ18ば、CPU10からのアド
レス信号の上位ビットに応じて、メモリ16のアクセス
禁止領域をアクセスするときに信号線50に高レベルを
出力し、メモリ16のアクセス可能領域を通常にアクセ
スするときに信号線52に高レベルを出力する。
。この実施例は第1図の実施例と類似しており、同じ構
成要素は同じ参照番号で示し、異なる点についてのみ説
明する。第5図の実施例では、メモリ16にアクセス領
域及びアクセス可能領域が混在している。よって、メモ
リ・アドレス・デコーダ18ば、CPU10からのアド
レス信号の上位ビットに応じて、メモリ16のアクセス
禁止領域をアクセスするときに信号線50に高レベルを
出力し、メモリ16のアクセス可能領域を通常にアクセ
スするときに信号線52に高レベルを出力する。
メモリ16のアクセス可能領域にデータを書き込んだり
読出したりする場合、CPUl0はそのアドレスを発生
し、書込み動作のときは更にデータを発生すると共に、
書込み制御信号WRを高レベルにする。よって、メモリ
・アドレス・デコ−ダ18は信号線52のみを高レベル
にする。この高レベルはオア・ゲート54を介してメモ
リ16を選択する。したがって、メモリ16のアクセス
可能領域の所望アドレスをアクセスできる。なお、この
ときメモリ・アドレス・デコーダ18の信号線50の出
力信号及び順序検出回路24の出力信号は共に低レベル
である。
読出したりする場合、CPUl0はそのアドレスを発生
し、書込み動作のときは更にデータを発生すると共に、
書込み制御信号WRを高レベルにする。よって、メモリ
・アドレス・デコ−ダ18は信号線52のみを高レベル
にする。この高レベルはオア・ゲート54を介してメモ
リ16を選択する。したがって、メモリ16のアクセス
可能領域の所望アドレスをアクセスできる。なお、この
ときメモリ・アドレス・デコーダ18の信号線50の出
力信号及び順序検出回路24の出力信号は共に低レベル
である。
次に、メモリ16のアクセス禁止領域を解除してアクセ
スする場合、CPU10は第1図の実施例と同様に特定
アドレスに特定データ「N1」〜「N7」を順次書き込
む。すると、第1図の場合と同様にキー・ロジック・ア
ドレス・デコーダ20及び順序検出回路24が動作し、
状態S7になったときに順序検出回路24の出力信号が
高レベルになる。その後、CPUl0はアクセスするア
ドレスを発生し、書込み動作ならば、書込みデータを発
生すると共に書込み制御信号WRを高レベルにする。よ
って、メモリ゛アドレス°デコーダ18は信号線50の
みを高レベルにする。この信号線50からの高レベル及
び順序検出回路24の高レベル出力信号がアンド・ゲー
ト26に加わり、このアンド・ゲート26の高レベル出
力信号がオア・ゲート54を介してメモリ16Qi択す
る。
スする場合、CPU10は第1図の実施例と同様に特定
アドレスに特定データ「N1」〜「N7」を順次書き込
む。すると、第1図の場合と同様にキー・ロジック・ア
ドレス・デコーダ20及び順序検出回路24が動作し、
状態S7になったときに順序検出回路24の出力信号が
高レベルになる。その後、CPUl0はアクセスするア
ドレスを発生し、書込み動作ならば、書込みデータを発
生すると共に書込み制御信号WRを高レベルにする。よ
って、メモリ゛アドレス°デコーダ18は信号線50の
みを高レベルにする。この信号線50からの高レベル及
び順序検出回路24の高レベル出力信号がアンド・ゲー
ト26に加わり、このアンド・ゲート26の高レベル出
力信号がオア・ゲート54を介してメモリ16Qi択す
る。
したがって、メモリ16のアクセス禁止領域を解除して
、所望アドレスをアクセスできる。一方、アンド・ゲー
ト26の出力信号はオア・ゲート28を介して順序検出
回路24に加わり、この順序検出回路24の状態をSO
に戻す。
、所望アドレスをアクセスできる。一方、アンド・ゲー
ト26の出力信号はオア・ゲート28を介して順序検出
回路24に加わり、この順序検出回路24の状態をSO
に戻す。
第6図は本発明の好適な第3実施例のブロック図である
。この実施例ではメモリ16の書込み動作のみが保護さ
れる。まず、通常の読出し動作では、CPU10がメモ
リ16のアドレスを指定し、書込み制御信号WRを低レ
ベルにする。よって、メモリ・アドレス・デコーダ18
は高レベル出力信号を発生し、反転器(インバータ)5
8の出力信号も高レベルになる。アンド・ゲート56の
両人力信号は高レベルなので、その出力信号も高レベル
となって、オア・ゲート54を介してメモリ16を選択
する。また、メモリ16の書込み制卸端子WRは低レベ
ルなので、メモリ16は読出しモードになる。この動作
の間、順序検出回路24の出力信号は低レベルである。
。この実施例ではメモリ16の書込み動作のみが保護さ
れる。まず、通常の読出し動作では、CPU10がメモ
リ16のアドレスを指定し、書込み制御信号WRを低レ
ベルにする。よって、メモリ・アドレス・デコーダ18
は高レベル出力信号を発生し、反転器(インバータ)5
8の出力信号も高レベルになる。アンド・ゲート56の
両人力信号は高レベルなので、その出力信号も高レベル
となって、オア・ゲート54を介してメモリ16を選択
する。また、メモリ16の書込み制卸端子WRは低レベ
ルなので、メモリ16は読出しモードになる。この動作
の間、順序検出回路24の出力信号は低レベルである。
次にメモリ16に単に書込みを行おうとして、CPUl
0がメモリ16のアドレスを指定し、書込み制御信号W
Rを高レベルにしても、順序検出回路24及びインバー
タ58の出力信号は共に低レベルなので、アンド・ゲー
ト26及び56の出力信号は共に低レベルであり、メモ
リ16をアクセスできない。しかし、第1図に関連して
説明したようにCPUl0が特定アドレスにデータ「N
1」〜「N7」を書き込むと、順序検出回路24の出力
信号が高レベルになる。そして、次にCPUl0がメモ
リ16の所望アドレスにデータを書き込もうとすると、
アンド・ゲート26の全入力信号が高レベルになり、メ
モリ16をアクセスできる。
0がメモリ16のアドレスを指定し、書込み制御信号W
Rを高レベルにしても、順序検出回路24及びインバー
タ58の出力信号は共に低レベルなので、アンド・ゲー
ト26及び56の出力信号は共に低レベルであり、メモ
リ16をアクセスできない。しかし、第1図に関連して
説明したようにCPUl0が特定アドレスにデータ「N
1」〜「N7」を書き込むと、順序検出回路24の出力
信号が高レベルになる。そして、次にCPUl0がメモ
リ16の所望アドレスにデータを書き込もうとすると、
アンド・ゲート26の全入力信号が高レベルになり、メ
モリ16をアクセスできる。
第7図は本発明の好適な第4実施例のブロック図である
。この実施例ではメモリ16の読出し動作を保護し、書
込みは自由に行える。第6図の実施例との違いは、CP
Ul0の書込み制御信号WRが直接アンド・ゲート56
に供給されると共にインバータ60を介してアンド・ゲ
ート26に供給される点である。すなわち、読出し動作
のときのみ、アンド・ゲート26がイネーブルされ、書
込み動作のときのみアンド・ゲート56がイネーブルさ
れる。よって、メモリ16の読出しを行うには、CPU
10が特定アドレスに所定のデータを所定の順序で書込
みを行ない、順序検出回路24の出力信号を高レベルに
しなければならない。
。この実施例ではメモリ16の読出し動作を保護し、書
込みは自由に行える。第6図の実施例との違いは、CP
Ul0の書込み制御信号WRが直接アンド・ゲート56
に供給されると共にインバータ60を介してアンド・ゲ
ート26に供給される点である。すなわち、読出し動作
のときのみ、アンド・ゲート26がイネーブルされ、書
込み動作のときのみアンド・ゲート56がイネーブルさ
れる。よって、メモリ16の読出しを行うには、CPU
10が特定アドレスに所定のデータを所定の順序で書込
みを行ない、順序検出回路24の出力信号を高レベルに
しなければならない。
その他の動作は、第6図の動作に類似しているので説明
を省略する。
を省略する。
第8図及び第9図は、本発明の第5及び第6実施例のブ
ロック図である。第8図の実施例は、第5図及び第6図
の実施例を組み合わせたものであり、メモリ16の全記
憶領域は読出しが自由であるが、書込みについて(よ書
込み可能領域及び書込み禁止領域に別れている。この書
込み禁止領域に書込みを行う場合のみ、CPU10は上
述のごとく特定アドレスに所定のデータを所定順序で書
込み、その後にメモリ16の書込みを行う。第9図の実
施例は、第5図及び第7図の実施例を組み合わせたもの
であり、メモリ16の全記憶領域は書込みが自由である
が、読出しについて:よ読出し可能領域及び読出し禁止
領域に別れている。この読出し禁止領域の読出しを行う
場合のみ、CPUl0ば上述のごとく特定アドレスに所
定のデータを所定順序で書込み、その後にメモリ16の
読出しを行う。
ロック図である。第8図の実施例は、第5図及び第6図
の実施例を組み合わせたものであり、メモリ16の全記
憶領域は読出しが自由であるが、書込みについて(よ書
込み可能領域及び書込み禁止領域に別れている。この書
込み禁止領域に書込みを行う場合のみ、CPU10は上
述のごとく特定アドレスに所定のデータを所定順序で書
込み、その後にメモリ16の書込みを行う。第9図の実
施例は、第5図及び第7図の実施例を組み合わせたもの
であり、メモリ16の全記憶領域は書込みが自由である
が、読出しについて:よ読出し可能領域及び読出し禁止
領域に別れている。この読出し禁止領域の読出しを行う
場合のみ、CPUl0ば上述のごとく特定アドレスに所
定のデータを所定順序で書込み、その後にメモリ16の
読出しを行う。
上述は本発明の好適な実施例についてのみ説明したが、
本発明の要旨を逸脱することなく種々の変更変形が可能
である。例えば、記憶手段は、RAM、EEPROM以
外に、電気的に書込み及び読出しができればシフト・レ
ジスタなどの任意の記憶手段でよい。また、順序検出手
段の出力信号をラッチして、所望のアクセスが終わった
後にこのラッチを解除してもよい。この場合、順序検出
手段の出力側にラッチ回路を挿入し、デコーダなどによ
りアクセスの終了を検知し、この検知出力によりラッチ
回路を解除すればよい。
本発明の要旨を逸脱することなく種々の変更変形が可能
である。例えば、記憶手段は、RAM、EEPROM以
外に、電気的に書込み及び読出しができればシフト・レ
ジスタなどの任意の記憶手段でよい。また、順序検出手
段の出力信号をラッチして、所望のアクセスが終わった
後にこのラッチを解除してもよい。この場合、順序検出
手段の出力側にラッチ回路を挿入し、デコーダなどによ
りアクセスの終了を検知し、この検知出力によりラッチ
回路を解除すればよい。
[発明の効果]
上述のごとく、記憶手段がアクセス可能状態になるには
、即ちアクセス禁止状態が解除さ四するのは、所定のア
ドレス信号及び複数のデータ信号の組合せが一致したと
きのみである。よって、処理手段の誤動作により記憶手
段がアクセス可能状態になる可能性が非常に低くなり、
実用上、記憶手段の保護に問題がなくなる。また、アド
レス検出手段及び順序検出手段はハードウェアで容易に
実現できるため、処理手段の暴走に影響されなくなる。
、即ちアクセス禁止状態が解除さ四するのは、所定のア
ドレス信号及び複数のデータ信号の組合せが一致したと
きのみである。よって、処理手段の誤動作により記憶手
段がアクセス可能状態になる可能性が非常に低くなり、
実用上、記憶手段の保護に問題がなくなる。また、アド
レス検出手段及び順序検出手段はハードウェアで容易に
実現できるため、処理手段の暴走に影響されなくなる。
更に、所定の条件を満たすことにより記憶手段をアクセ
ス可能状態にできるので、1個の記憶手段内にアクセス
可能領域及びアクセス禁止領域を混在でき、記憶手段を
有効に利用できろ。
ス可能状態にできるので、1個の記憶手段内にアクセス
可能領域及びアクセス禁止領域を混在でき、記憶手段を
有効に利用できろ。
第1図は本発明の好適な第1実施例のブロック図、第2
図(よ本発明の詳細な説明するための状態遷移図、第3
及び第4図は本発明に利用する順序検出手段の例を示す
ブロック図、第5図(よ本発明の好適な第2実施例のブ
ロック図、第6図は本発明の好適な第3実施例のブロッ
ク図、第7図(よ本発明の好適な第4実施例のブロック
図、第8図は本発明の好適な第5実施例のブロック図第
9図は本発明の好適な第6実施例のブロック図である。 図において、10は処理手段、16は記憶手段、20は
アドレス検出手段、24は順序検出手段である。
図(よ本発明の詳細な説明するための状態遷移図、第3
及び第4図は本発明に利用する順序検出手段の例を示す
ブロック図、第5図(よ本発明の好適な第2実施例のブ
ロック図、第6図は本発明の好適な第3実施例のブロッ
ク図、第7図(よ本発明の好適な第4実施例のブロック
図、第8図は本発明の好適な第5実施例のブロック図第
9図は本発明の好適な第6実施例のブロック図である。 図において、10は処理手段、16は記憶手段、20は
アドレス検出手段、24は順序検出手段である。
Claims (1)
- 【特許請求の範囲】 電気的に書込み及び読出しを行う記憶手段に記憶された
記憶情報を保護する記憶保護装置において、 処理手段からの特定アドレス信号を検出するアドレス検
出手段と、 該アドレス検出手段が上記特定アドレス信号を検出した
ときに、上記処理手段が所定内容かつ所定順序のデータ
信号を発生していることを検出する順序検出手段とを具
え、 該順序検出手段の検出出力信号により、上記記憶手段の
アクセスを可能にすることを特徴とする記憶保護装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61173093A JPS6329859A (ja) | 1986-07-23 | 1986-07-23 | 記憶保護装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61173093A JPS6329859A (ja) | 1986-07-23 | 1986-07-23 | 記憶保護装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6329859A true JPS6329859A (ja) | 1988-02-08 |
Family
ID=15954063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61173093A Pending JPS6329859A (ja) | 1986-07-23 | 1986-07-23 | 記憶保護装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6329859A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01287761A (ja) * | 1988-05-14 | 1989-11-20 | Fujitsu Ltd | 半導体記憶装置 |
JPH0290251A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | メモリ書き込みプロテクト回路 |
JPH03205690A (ja) * | 1989-07-07 | 1991-09-09 | Hudson Soft Co Ltd | メモリアクセス制御装置 |
JPH06266624A (ja) * | 1992-09-21 | 1994-09-22 | Internatl Business Mach Corp <Ibm> | メモリの保護装置及びアドレスの発生方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
JPS57135500A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Data memory protecting circuit |
-
1986
- 1986-07-23 JP JP61173093A patent/JPS6329859A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
JPS57135500A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Data memory protecting circuit |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01287761A (ja) * | 1988-05-14 | 1989-11-20 | Fujitsu Ltd | 半導体記憶装置 |
JPH0290251A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | メモリ書き込みプロテクト回路 |
JPH03205690A (ja) * | 1989-07-07 | 1991-09-09 | Hudson Soft Co Ltd | メモリアクセス制御装置 |
JPH06266624A (ja) * | 1992-09-21 | 1994-09-22 | Internatl Business Mach Corp <Ibm> | メモリの保護装置及びアドレスの発生方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5056009A (en) | IC memory card incorporating software copy protection | |
US8397042B2 (en) | Secure memory interface | |
US7213117B2 (en) | 1-chip microcomputer having controlled access to a memory and IC card using the 1-chip microcomputer | |
JPS61267846A (ja) | メモリを有する集積回路装置 | |
JPH08124380A (ja) | 半導体メモリ及び半導体メモリアクセス方法 | |
EP0374733B1 (en) | Single-chip microcomputer including EPROM therein | |
JPS6329859A (ja) | 記憶保護装置 | |
US6647475B2 (en) | Processor capable of enabling/disabling memory access | |
US6125054A (en) | Rom data read protect circuit | |
EP0338089A1 (en) | Apparatus for protecting local memory in a multiprocessor system | |
JPS6035694B2 (ja) | 主記憶保護方式 | |
JPH01123342A (ja) | メモリの書込保護回路 | |
JPS58208999A (ja) | メモリ装置 | |
JPH09146845A (ja) | 不揮発性半導体記憶装置の機密保護機構 | |
JPS6336349A (ja) | マイクロプロセツサ内メモリの書込み防止回路 | |
JP2854610B2 (ja) | 携帯可能電子装置 | |
JPH08129508A (ja) | コンピュータシステム及びその共有メモリ制御方法 | |
JPS6393059A (ja) | メモリカ−ド | |
JPH023164A (ja) | デュアル・ポート・メモリ | |
KR940006823B1 (ko) | 메모리 라이트 보호회로 | |
JPH0395653A (ja) | データ記憶装置のアドレス誤り検出方法 | |
JPH0336650A (ja) | メモリ保護方式 | |
JP2000207235A (ja) | 情報処理装置 | |
JP2944080B2 (ja) | メモリ内容保護回路 | |
JPS62266602A (ja) | システムパラメ−タの設定ガ−ド装置 |