JPS6329859A - 記憶保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶手段の書込み及び読出しの少なくとも一
方の動作、即ち記憶手段のアクセスを制限して、記憶手
段を保護する記憶保護装置に関する。

［従来の技術１ 例えば、ローカル・エリア・ネットワークの１つである
イサーネット（ＥＴＨＥＲＮＥＴ）では、各電子機器毎
に電子機器固有のアドレスや種々のパラメータを設定し
ておく必要がある。これら設定値は、リード・オンリー
・メモリ（ＲＯＭ）やジャンパーにより各電子機器毎に
記憶できるが、ランダム・アクセス・メモリ　（ＲＡＭ
）やエレクトリカル・イレーザブル・プログラマブル・
リード・オンリー・メモリ　（ＥＥＰＲＯＭ）の如く電
気的にデジタル情報の書込み及び読出しのできる記憶手
段に記憶した方力瓢管理やその後の変更を考慮すると便
利である。（なお、ＲＡＭの場合は電池によるバックア
ップが必要である。）このように、電気的に書込み及び
読出しができる記憶手段に記憶された情報を、読出しは
自由であるが、事故（例えば、中央処理装置の暴走）に
より書き換えされないように、即ち消去されないように
保護する必要がある。また、記憶手段に記憶された情報
が秘密の場合、読出し動作から記憶手段を保護する必要
もあるし、書込み及び読出し動作の両方から記憶手段を
保護する必要もある。

更に、記憶手段の大容量化及び電子機器の小型化に伴い
、記憶手段の数を減らすために、１個の記憶手段内にア
クセス可能領域及びアクセス禁止領域を混在させる必要
もある。なお、この明細書でアクセスとは、記憶手段に
情報を書き込んだり、読出したりすることをいう。

従来、電気的にデジタル情報の書込み及び読出しのでき
る記憶手段を保護するためには、ソフトウェア的に鍵を
掛けた（キー・ロック）。すなわち、特定のアドレス信
号又はデータ信号（キー信号）をソフトウェアが判断し
、記憶手段をアクセス可能状態にした。また、他の従来
技術では、記憶手段のチップ・セレクト端子又は書込み
制御端子にジャンパーを設け、通常はそのジャンパーを
外しておいた。

［発明が解決しようとする問題点］ 上述のソフトウェアを利用した従来技術で：よ、マイク
ロプロセッサなどの中央処理装置（ｃｐｕ）が暴走した
とき、アドレス信号又はデータ信号が偶然にキー信号に
一致する可能性があり、記憶手段がアクセスされるおそ
れがあった。また、ジャンパーを利用した従来技術では
、記憶手段単位での保護になり、１個の記憶手段内にア
クセス可能領域とアクセス禁止領域とを混在できなかっ
た。

したがって本発明の目的の１つは、電気的に書込み及び
読出しが可能な記憶手段のアクセスをＣＰＵの暴走等の
事故から高い確率で保護すると共に、必要に応じてアク
セスも可能にする記憶保護装置の提供にある。

本発明の他の目的は、１個の記憶手段内にアクセス可能
領域及びアクセス禁止領域を混在できる記憶保護装置の
提供にある。

［問題点を解決するための手段］ 本発明の記憶保護装置は、ＣＰＵのごとき処理手段から
の特定アドレス信号を検出するアドレス検出手段と、こ
のアドレス検出手段が特定アドレス信号を検出したとき
に、処理手段が所定内容かつ所定順序のデータ信号を発
生していることを検出する順序検出手段とを具丸、この
順序検出手段の検出出力信号により、記憶手段をアクセ
ス可能状態にしている。

［作用１ 本発明では、アドレス検出手段が処理手段からの特定ア
ドレスを検出すると順序検出手段が動作可能になり、こ
の順序検出手段は処理手段が所定内容かつ所定順序のデ
ータを発生しているかを検出する。そして、この検出出
力により記憶手段をアクセス可能な状態にする。すなわ
ち、記憶手段がアクセス可能状態になるには、所定のア
ドレス信号及び複数のデータ信号の組合せが一致したと
きのみである。

［実施例］ 以下、添付図を参照して本発明の好適な実施例を説明す
る。第１図は本発明の好適な第１実施例のブロック図で
ある。マイクロプロセッサ等の中央処理装置である処理
手段（息下ＣＰＵという）１０をデータ・バス１２及び
アドレス・バス１４に接続する。記憶手段であるＥＥＰ
ＲＯＭ　（以下メモリという）１６は、そのデータ端子
及びアドレス端子カデータ・バス１２及びアドレス・バ
ス１４に夫々接続されており、その全記憶領域が後述の
特定の場合を除いて書込み及び読出しの両方のアクセス
禁止領域である。なお、データ・バス１２及びアドレス
・バス１４には他のＲＡＭ、ＲＯＭなどのメモリや種々
の回路が接続されているが、本発明に関係しないので省
略しである。メモリ・アドレス・デコーダ１８は、ロジ
ック・ゲートの組合せであり、アドレス・バス１４から
のアドレス信号の上位ビットを受け、アクセスするメモ
リを選択する。第１図では、メモリ・アドレス・デコー
ダ１８とメモリ１６との関係のみを示しており、メモリ
・アドレス・デコーダ１８の出力信号がアンド・ゲート
２６に供給され、このアンド・ゲート２６の出力信号が
メモリ１６のチップ・セレクト端子Ｃ８に徂給される。

アドレス検出手段であるキー・ロジック・アドレス・デ
コーダ２０は、メモリ・アドレス・デコーダ１８と同様
にロジック・ゲートの組合せであり、アドレス・バス１
４から特定のアドレス信号を受けたときのみ出力信号を
発生する。アンド・ゲート２２は、ＣＰＵｌ０の書込み
制御信号ＷＲ及びキー・ロジック・アドレス・デコーダ
２０の出力信号を受ける。

順序検出回路（順序検出手段）２４ば、オア・ゲート２
８を介してアンド・ゲート２２及び２６の出力信号を受
け、オア・ゲート２８の出力信号の立ち下り縁のときに
データ・バス１２からのデータ信号を判断し、このデー
タ信号が所定内容かつ所定順序のときに出力信号を発生
する。アンド・ゲート２６は、メモリ・アドレス・デコ
ーダ１８の出力信号以外に順序検出回路２４の出力信号
も受ける。ＣＰＵｌ０の書込み制御信号ＷＲはメモリ１
６の書込み制御端子ＷＥにも供給する。

次に、第２図に示す順序検出回路の状態遷移図を参照し
て第１図の装置の動作を説明する。通常、メモリ１６は
アクセス禁止状態であり、順序検出回路２４は第２図の
状態ＳＯである。この状態では順序検出回路２４の出力
信号が低レベルなので、アンド・ゲート２６の出力信号
はメモリ・アドレス・デコーダ１８の出力信号に無関係
に常に低レベルであり、メモリ１６をアクセスできない
。すなわち、ＣＰＵ１０がメモリ１６の読出し又は書込
みを行おうとして、メモリ１６のアドレス信号をメモリ
１６及びメモリ・アドレス・デコーダ１８に出力しても
、アンド・ゲート２６の出力信号が常に低レベルなので
、メモリ１６を選択できない。

メモリ１６のアクセス禁止状態を解除して、データを書
き込んだり読出したりするには、ＣＰＵｌ０が特定アド
レス信号、例えば１６進法で「０８００００ｊ及び第１
特定データ信号、例えば「Ｎ１」を発生し、書込み制御
信号ＷＲを高レベルにする。すなわち、ＣＰＵ１０はア
ドレス「０８００００」にデータ「Ｎ１」を書き込む。

キー・ロジック・アドレス・デコーダ２０は、アドレス
が特定アドレスｒｏ　８００００Ｊであることを検出し
、出力信号を高レベルにする。よって、ＣＰＵ１０の１
サイクルの書込み動作にる書込み制御信号に応じて、ア
ンド・ゲート２２の出力信号は低レベルから高レベルに
変化し再び低レベルに変化する。このとき、アンド・ゲ
ート２６の出力信号は低レベルなので、アンド・ゲート
２２のこの変化がオア・ゲート２８を介して順序検出回
路２４に伝わる。アンド・ゲート２２の出力信号の高レ
ベルから低レベルへの立ち下がり縁のときに、順序検出
回路２４はデータ・バス１２のデータ信号を判断し、そ
のデータが「Ｎ１」ならば状態ＳＯから８１に変化する
。また、そのときのデータが「Ｎ１」以外ならば、順序
検出回路２４は状態ＳＯを維持する。順序検出口＆＠２
４が状態Ｓ１に変化した後、引き続きＣＰＵｌ０が特定
アドレスｒｏ　８００００Ｊに第２特定データ信号「Ｎ
２」を書き込むと、順序検出回路２４はアンド・ゲート
２２の出力信号の立ち下がり縁でデータ「Ｎ２」を検出
し、状態Ｓ２に移る。また、このときのデータが「Ｎ２
」以外の場合、順序検出回路２４は状態ＳＯに戻る。そ
の後、同様にＣＰＵｌ０が特定アドレスにデータ「Ｎ３
」、「Ｎ４」、「Ｎ５」、「Ｎ６」及び「Ｎ７」を順次
書き込むと、順序検出回路２４は状態Ｓ３、Ｎ４、Ｎ５
、Ｎ６及びＳ７に変化し、状態Ｓ７において出力信号を
高レベルにする。順序検出回路２４の状態は、ＣＰＵｌ
０からの書込み制御信号ＷＲの立ち下がり縁、即ち後縁
で変化するので、状態Ｓ７による高レベル出力信号は次
の動作サイクル期間中維持される。

ＣＰＵｌ０は、特定アドレスにデータ「Ｎ７」を書き込
んだ後、メモリ１６の所望アドレスをアクセスする。よ
って、メモリ・アドレス・デコーダ１８はメモリ１６を
選択して高レベルを発生し、アンド・ゲート２６の全入
力信号は高レベルになるので、メモリ１６はアクセス可
能な状態になって、所望アドレスをアクセスする。この
アクセス・サイクルの終了時、即ちアンド・ゲート２６
の出力信号の後縁がオア・ゲート２８を介して順序検出
回路２４に伝わり、順序検出回路２４は新たなデータを
取り込んで、状態ＳＯに戻る。この様に、ＣＰＵｌ０が
特定アドレスに異なる所定デー夕を所定順序で書き込ん
だ後に、メモリ１６のアクセス禁止が解除され、アクセ
ス可能状態になる。

特に、データ「Ｎ１」〜「Ｎ７」をこの順序で連続的に
特定アドレスに書き込まなければメモリ１６がアクセス
可能状態にならないことに留意されたい。よって、順序
検出回路２４が出力信号を発生するまでの状態数及びデ
ータのビット数が多いほど、メモリ１６の保護の程度が
高くなる。

第３図は順序検出回路２４の一例を示すブロック図であ
る。状態発生回路３０は、所謂ステート・マシーンであ
す、プログラマブル・ロジック・アレイ　（ＰＬＡ）に
より実現できる。この状態発生回路３０は、第２図に示
すごとくデータ「Ｎｌ」〜「Ｎ７」が順次発生すると、
状態がＳＯ〜Ｓ７に変化し、再び状態ＳＯに戻るように
設定しである。状態発生回路３０の出力信号は、現在の
状態を表わすデータ・ワードである。デコーダ３２は、
ロジック・ゲートの組合せであり、状態発生回路３０が
状態Ｓ７であることを検出し、検出出力信号を第１図の
アンド・ゲート２６に供給する。なぉ、ＰＬＡによりス
テート・マシーンを構成することは当業者に周知なので
、詳細な説明；よ省略する。

第４図は、順序検出回路２４の他の実施例のブロック図
である。この順序検出回路は、後述の所定パターンが書
き込まれたＲＯＭ４０及びラッチ回路（Ｄフリップ・フ
ロップ）４２〜４６で構成されている。メモリ４０ばア
ドレス端子Ａ３〜Ａ１０にデータ・バス１２からのデー
タ信号を受ける。ラッチ回路４２〜４６は、メモリ４０
のデータ端子ＤＯ〜Ｄ２からの出力信号をオア・ゲート
２８からの出力信号の立ち下がり縁でラッチし、ラッチ
した信号をメモリ４０のアドレス端子ＡＯ〜Ａ２に供給
する。メモリ４０のデータ端子Ｄ３が、順序検出回路の
出力端子になる。

まず、第２図の状態ＳＯにおいて、メモリ４０のデータ
端子ＤＯ〜Ｄ３の信号及びラッチ回路４２〜４６の出力
信号は、総て低レベルとする。ＣＰＵｌ０が特定アドレ
スにデータ「Ｎ１」を書き込むと、即ちデータ・バス１
２を介してメモリ４０がデータ「Ｎ１」を受けると、状
態Ｓ１を表わす３ビツトのデジタル信号がデータ端子Ｄ
Ｏ〜Ｄ２に現われろ。このデジタル信号がオア・ゲート
２８の出力信号の立ち下がり縁によりラッチ回路４２〜
４６にラッチされる。よって、状態Ｓ１を表わす信号が
メモリ４０のアドレス端子ＡＯ−Ａ２に供給される。次
にデータ「Ｎ２」がメモリ４０のアドレス端子Ａ３〜Ａ
ＩＯに供給されると、アドレス端子ＡＯ〜Ａ２の信号と
の組合せで状態Ｓ２を表わす信号をデータ端子ＤＯ−Ｄ
２に発生する。この信号もラッチ回路４２〜４６にラッ
チされ、メモリ４０のアドレス端子ＡＯ−Ａ２に供給さ
れろ。以下、同様な動作を繰り返し、データ「Ｎ３」〜
「Ｎ７」に対し状態８３〜Ｓ７を表わす信号がメモリ４
０のデータ端子ＤＯ〜Ｄ２に順次発生する。データ端子
Ｄ３の信号は、状態ＳＯ〜Ｓ６の間では低レベルである
が、状態Ｓ７において高レベルになる。すなわち、しＰ
Ｕｌｏが特定アドレスにデータ「Ｎ１」〜「Ｎ７」を書
き込むとメモリ４０のデータ端子Ｄ３が高レベルになる
。メモリ４０には、この様に動作するためのデジタル・
パターンが予め配信されている。よって、第４図の回路
は、順序検出回路として動作する。

第５図は本発明の好適な他の実施例のブロック図である
。この実施例は第１図の実施例と類似しており、同じ構
成要素は同じ参照番号で示し、異なる点についてのみ説
明する。第５図の実施例では、メモリ１６にアクセス領
域及びアクセス可能領域が混在している。よって、メモ
リ・アドレス・デコーダ１８ば、ＣＰＵ１０からのアド
レス信号の上位ビットに応じて、メモリ１６のアクセス
禁止領域をアクセスするときに信号線５０に高レベルを
出力し、メモリ１６のアクセス可能領域を通常にアクセ
スするときに信号線５２に高レベルを出力する。

メモリ１６のアクセス可能領域にデータを書き込んだり
読出したりする場合、ＣＰＵｌ０はそのアドレスを発生
し、書込み動作のときは更にデータを発生すると共に、
書込み制御信号ＷＲを高レベルにする。よって、メモリ
・アドレス・デコ−ダ１８は信号線５２のみを高レベル
にする。この高レベルはオア・ゲート５４を介してメモ
リ１６を選択する。したがって、メモリ１６のアクセス
可能領域の所望アドレスをアクセスできる。なお、この
ときメモリ・アドレス・デコーダ１８の信号線５０の出
力信号及び順序検出回路２４の出力信号は共に低レベル
である。

次に、メモリ１６のアクセス禁止領域を解除してアクセ
スする場合、ＣＰＵ１０は第１図の実施例と同様に特定
アドレスに特定データ「Ｎ１」〜「Ｎ７」を順次書き込
む。すると、第１図の場合と同様にキー・ロジック・ア
ドレス・デコーダ２０及び順序検出回路２４が動作し、
状態Ｓ７になったときに順序検出回路２４の出力信号が
高レベルになる。その後、ＣＰＵｌ０はアクセスするア
ドレスを発生し、書込み動作ならば、書込みデータを発
生すると共に書込み制御信号ＷＲを高レベルにする。よ
って、メモリ゛アドレス°デコーダ１８は信号線５０の
みを高レベルにする。この信号線５０からの高レベル及
び順序検出回路２４の高レベル出力信号がアンド・ゲー
ト２６に加わり、このアンド・ゲート２６の高レベル出
力信号がオア・ゲート５４を介してメモリ１６Ｑｉ択す
る。

したがって、メモリ１６のアクセス禁止領域を解除して
、所望アドレスをアクセスできる。一方、アンド・ゲー
ト２６の出力信号はオア・ゲート２８を介して順序検出
回路２４に加わり、この順序検出回路２４の状態をＳＯ
に戻す。

第６図は本発明の好適な第３実施例のブロック図である
。この実施例ではメモリ１６の書込み動作のみが保護さ
れる。まず、通常の読出し動作では、ＣＰＵ１０がメモ
リ１６のアドレスを指定し、書込み制御信号ＷＲを低レ
ベルにする。よって、メモリ・アドレス・デコーダ１８
は高レベル出力信号を発生し、反転器（インバータ）５
８の出力信号も高レベルになる。アンド・ゲート５６の
両人力信号は高レベルなので、その出力信号も高レベル
となって、オア・ゲート５４を介してメモリ１６を選択
する。また、メモリ１６の書込み制卸端子ＷＲは低レベ
ルなので、メモリ１６は読出しモードになる。この動作
の間、順序検出回路２４の出力信号は低レベルである。

次にメモリ１６に単に書込みを行おうとして、ＣＰＵｌ
０がメモリ１６のアドレスを指定し、書込み制御信号Ｗ
Ｒを高レベルにしても、順序検出回路２４及びインバー
タ５８の出力信号は共に低レベルなので、アンド・ゲー
ト２６及び５６の出力信号は共に低レベルであり、メモ
リ１６をアクセスできない。しかし、第１図に関連して
説明したようにＣＰＵｌ０が特定アドレスにデータ「Ｎ
１」〜「Ｎ７」を書き込むと、順序検出回路２４の出力
信号が高レベルになる。そして、次にＣＰＵｌ０がメモ
リ１６の所望アドレスにデータを書き込もうとすると、
アンド・ゲート２６の全入力信号が高レベルになり、メ
モリ１６をアクセスできる。

第７図は本発明の好適な第４実施例のブロック図である
。この実施例ではメモリ１６の読出し動作を保護し、書
込みは自由に行える。第６図の実施例との違いは、ＣＰ
Ｕｌ０の書込み制御信号ＷＲが直接アンド・ゲート５６
に供給されると共にインバータ６０を介してアンド・ゲ
ート２６に供給される点である。すなわち、読出し動作
のときのみ、アンド・ゲート２６がイネーブルされ、書
込み動作のときのみアンド・ゲート５６がイネーブルさ
れる。よって、メモリ１６の読出しを行うには、ＣＰＵ
１０が特定アドレスに所定のデータを所定の順序で書込
みを行ない、順序検出回路２４の出力信号を高レベルに
しなければならない。

その他の動作は、第６図の動作に類似しているので説明
を省略する。

第８図及び第９図は、本発明の第５及び第６実施例のブ
ロック図である。第８図の実施例は、第５図及び第６図
の実施例を組み合わせたものであり、メモリ１６の全記
憶領域は読出しが自由であるが、書込みについて（よ書
込み可能領域及び書込み禁止領域に別れている。この書
込み禁止領域に書込みを行う場合のみ、ＣＰＵ１０は上
述のごとく特定アドレスに所定のデータを所定順序で書
込み、その後にメモリ１６の書込みを行う。第９図の実
施例は、第５図及び第７図の実施例を組み合わせたもの
であり、メモリ１６の全記憶領域は書込みが自由である
が、読出しについて：よ読出し可能領域及び読出し禁止
領域に別れている。この読出し禁止領域の読出しを行う
場合のみ、ＣＰＵｌ０ば上述のごとく特定アドレスに所
定のデータを所定順序で書込み、その後にメモリ１６の
読出しを行う。

上述は本発明の好適な実施例についてのみ説明したが、
本発明の要旨を逸脱することなく種々の変更変形が可能
である。例えば、記憶手段は、ＲＡＭ、ＥＥＰＲＯＭ以
外に、電気的に書込み及び読出しができればシフト・レ
ジスタなどの任意の記憶手段でよい。また、順序検出手
段の出力信号をラッチして、所望のアクセスが終わった
後にこのラッチを解除してもよい。この場合、順序検出
手段の出力側にラッチ回路を挿入し、デコーダなどによ
りアクセスの終了を検知し、この検知出力によりラッチ
回路を解除すればよい。

［発明の効果］ 上述のごとく、記憶手段がアクセス可能状態になるには
、即ちアクセス禁止状態が解除さ四するのは、所定のア
ドレス信号及び複数のデータ信号の組合せが一致したと
きのみである。よって、処理手段の誤動作により記憶手
段がアクセス可能状態になる可能性が非常に低くなり、
実用上、記憶手段の保護に問題がなくなる。また、アド
レス検出手段及び順序検出手段はハードウェアで容易に
実現できるため、処理手段の暴走に影響されなくなる。

更に、所定の条件を満たすことにより記憶手段をアクセ
ス可能状態にできるので、１個の記憶手段内にアクセス
可能領域及びアクセス禁止領域を混在でき、記憶手段を
有効に利用できろ。

【図面の簡単な説明】

第１図は本発明の好適な第１実施例のブロック図、第２
図（よ本発明の詳細な説明するための状態遷移図、第３
及び第４図は本発明に利用する順序検出手段の例を示す
ブロック図、第５図（よ本発明の好適な第２実施例のブ
ロック図、第６図は本発明の好適な第３実施例のブロッ
ク図、第７図（よ本発明の好適な第４実施例のブロック
図、第８図は本発明の好適な第５実施例のブロック図第
９図は本発明の好適な第６実施例のブロック図である。 図において、１０は処理手段、１６は記憶手段、２０は
アドレス検出手段、２４は順序検出手段である。

Claims (1)

1. 【特許請求の範囲】 電気的に書込み及び読出しを行う記憶手段に記憶された
   記憶情報を保護する記憶保護装置において、 処理手段からの特定アドレス信号を検出するアドレス検
   出手段と、 該アドレス検出手段が上記特定アドレス信号を検出した
   ときに、上記処理手段が所定内容かつ所定順序のデータ
   信号を発生していることを検出する順序検出手段とを具
   え、 該順序検出手段の検出出力信号により、上記記憶手段の
   アクセスを可能にすることを特徴とする記憶保護装置。