JPH08129508A - コンピュータシステム及びその共有メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】共有メモリ装置を使用するコンピュータシステ
ムにおいて、特にオフライン時のＣＰＵにより、共有メ
モリ装置に誤ったデータ書込みの発生を確実に防止し
て、共有メモリ装置のデータを確実に保護することによ
りシステム全体の信頼性を向上させることにある。 【構成】各ＣＰＵ２は書込み要求信号を出力して、共有
メモリ装置３をアクセスし、データの書込みを行なう。
各ＣＰＵ２はＯＳの動作時には書込み許可を示すオンラ
イン信号ＯＬを出力し、その停止時には書込み禁止を示
すオンライン信号ＯＬを出力する。インターフェース５
は、ＣＰＵ２からの書込み要求信号ＷＥＱに応じて共有
メモリ装置３の書込み動作を許可するが、書込み禁止信
号の出力時には書込み要求信号を無効にして、共有メモ
リ装置３の書込み動作を禁止する。これにより、オフラ
イン状態のＣＰＵ２により、共有メモリ装置３に対して
誤ってデータの書込みが発生するような事態を防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のコンピュータに
よりアクセス可能な共有メモリ装置を有するコンピュー
タシステムに関する。

【０００２】

【従来の技術】従来、複数のコンピュータの各ＣＰＵが
共通にアクセスできる共有メモリ装置を有するコンピュ
ータシステムがある。共有メモリ装置は、例えばマルチ
ポートを備えたＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）であり、各ＣＰＵからデータの読出しと
書込みを実行する。

【０００３】各ＣＰＵは、共有メモリ装置をメインメモ
リのアドレス空間の一部としてアクセスすることにな
る。共有メモリ装置は、各ＣＰＵとはシステムバスとイ
ンターフェース（共有メモリインターフェース）を介し
て接続されており、各ＣＰＵによる並列処理やシステム
のバックアップ運転を行なうために使用される。

【０００４】このようなシステムにおいて、あるＣＰＵ
が誤って共有メモリ装置の記憶領域の一部、特に他のＣ
ＰＵが使用している領域を書換えた場合に、システム全
体が停止するような事態となる可能性がある。

【０００５】通常では、各コンピュータのＯＳ（ｏｐｅ
ｒａｔｉｎｇ ｓｙｓｔｅｍ）の動作時（オンライン
時）には、メモリ保護機能が働くため、共有メモリ装置
に誤ったデータ書込みが発生する可能性は少ない。しか
し、ＯＳの停止時（オフライン時）には、メモリ保護機
能は働かないため、オフライン時のＣＰＵから誤ったデ
ータ書込みがなされる可能性がある。

【０００６】具体的には、例えばオフライン時のＣＰＵ
に、システムのハードウェア（共有メモリ装置も含む）
を点検するためのテストプログラムを実行させ、他の各
ＣＰＵが稼働状態の場合に、前記のような誤動作が発生
しやすい。即ち、点検中のハードウェアの故障や誤操
作、またはテストプログラムの誤操作などにより、共有
メモリ装置に誤ったデータ書込みが実行されることがあ
る。このため、稼働中の他のＣＰＵが使用している共有
メモリ装置内のデータを破壊して、システムを停止させ
る事態となる。

【０００７】

【発明が解決しようとする課題】共有メモリ装置を使用
するシステムでは、特にオフライン時のＣＰＵにより例
えばテストプログラムを実行しているときに、共有メモ
リ装置に誤ったデータ書込みを行ない、他のＣＰＵに必
要な記録データを破壊するような事態が発生することが
ある。最悪の場合には、システムを停止させる要因とな
る。

【０００８】本発明の目的は、共有メモリ装置を使用す
るコンピュータシステムにおいて、特にオフライン時の
ＣＰＵにより、共有メモリ装置に誤ったデータ書込みの
発生を確実に防止して、共有メモリ装置のデータを確実
に保護することによりシステム全体の信頼性を向上させ
ることにある。

【０００９】

【課題を解決するための手段】本発明は、ＣＰＵをそれ
ぞれ有する複数のコンピュータおよび各ＣＰＵにより共
通にアクセスされる共有メモリ装置を備えたコンピュー
タシステムにおいて、各コンピュータのシステム制御手
段であるＯＳの動作時に書込み許可信号を出力し、その
ＯＳの停止時に書込み禁止信号を出力する書込み制御信
号出力手段、および書込み禁止信号の出力時には共有メ
モリ装置に対する書込み動作を禁止するメモリ制御手段
を備えたシステムである。

【００１０】

【作用】本発明では、各ＣＰＵは書込み要求信号を出力
して、共有メモリ装置をアクセスし、データの書込みを
行なう。書込み制御信号出力手段は、システム制御手段
であるＯＳの停止時には書込み禁止信号を出力する。メ
モリ制御手段は、ＣＰＵからの書込み要求信号に応じて
共有メモリ装置の書込み動作を許可するが、書込み禁止
信号の出力時には書込み要求信号を無効にして、共有メ
モリ装置の書込み動作を禁止する。これにより、ＯＳの
停止状態のコンピュータにより、共有メモリ装置に対し
て誤ってデータの書込みが発生するような事態を防止で
きる。

【００１１】

【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は第１の実施例に係わるコンピュータシステム
の基本的構成を示すブロック図、図２は第１の実施例の
動作を説明するためのフローチャート、図３は第２の実
施例に係わるコンピュータシステムの要部を示すブロッ
ク図、図４は第２の実施例の動作を説明するためのフロ
ーチャート、図５は第３の実施例に係わるコンピュータ
システムの基本的構成を示すブロック図、図６は第３の
実施例に係わるコンピュータシステムの要部を示すブロ
ック図である。 （第１の実施例の基本的構成）本システムは、図１に示
すように、複数のコンピュータ（１ａ…１ｎ）および共
有メモリ装置３からなるマルチコンピュータシステムで
ある。共有メモリ装置３は例えばマルチポートを備えた
ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
であり、各コンピュータのメインメモリのアドレス空間
の一部としてアクセスされる。

【００１２】各コンピュータ（１ａ…１ｎ）は、中央処
理ユニットであるＣＰＵ２、システムバス４および共有
メモリ装置３をアクセスするためのインターフェース５
を有する。各ＣＰＵ２は、システム制御手段であるＯＳ
が動作時（オンライン時）であることを示すオンライン
フラグ（制御情報）を記憶し、このオンラインフラグに
基づいてオンライン信号ＯＬを出力するためのレジスタ
（書込み制御信号出力手段）２ａを有する。オンライン
フラグは、起動したＯＳによりセットされて、システム
クリア信号または停止時のＯＳによりリセットされる。

【００１３】各インターフェース５は、共有メモリ装置
３に対する書込み動作の許可または禁止を制御する書込
み制御信号ＷＥを出力する論理ゲート回路（アンド回
路）５ａを有する。アンド回路５ａは、ＣＰＵ２から出
力される書込み要求信号ＷＲＱとオンライン信号ＯＬを
入力とし、両者が有意信号（論理レベル“１”）の場合
に論理レベル“１”の書込み許可信号ＷＥを出力する。
一方、オンラインフラグがリセットされたオフライン時
には、オンライン信号ＯＬは論理レベル“０”となるた
め、アンド回路５ａは論理レベル“０”の書込み禁止信
号ＷＥを出力する。（第１の実施例の動作）図２のフロ
ーチャートを参照して、同実施例の動作を説明する。

【００１４】同実施例では、便宜的にコンピュータ１ａ
の動作について説明する。他のコンピュータ１ｎはコン
ピュータ１ａと同様の機能を有する。まず、コンピュー
タ１ａにおいて、ＯＳが起動されて、ＯＳの制御の下で
ＣＰＵ２が共有メモリ装置３をアクセスすると想定す
る。即ち、コンピュータ１ａはオンライン状態となり、
ＯＳによりオンラインフラグがセットされる（ステップ
Ｓ１のＹＥＳ，Ｓ２）。

【００１５】この状態で、ＣＰＵ２は、共有メモリ装置
３をアクセスしてデータの書込み要求が発生すると、書
込み要求信号ＷＲＱを出力する（ステップＳ３）。イン
ターフェース５では、アンド回路５ａには共に論理レベ
ル“１”の書込み要求信号ＷＲＱとオンライン信号ＯＬ
が入力されるため、アンド回路５ａは論理レベル“１”
の書込み許可信号ＷＥを共有メモリ装置３に出力する。

【００１６】これにより、共有メモリ装置３は書込み可
能の状態となり、ＣＰＵ２からシステムバスを介して転
送されるデータを指定のアドレスに書込むことになる
（ステップＳ４）。ここで、コンピュータ１ａがリセッ
トされて、システムクリア信号が出力されると、ＣＰＵ
２のオンラインフラグはリセットされて、オフライン状
態となる（ステップＳ５，Ｓ６）。または、ＯＳが停止
するときに、ＯＳによりオンラインフラグはリセットさ
れる。即ち、ＣＰＵ２がオンライン時以外では、オンラ
インフラグはリセットされている。

【００１７】オフライン状態では、コンピュータ１ａで
のＯＳは停止状態である（ステップＳ１のＮＯ，Ｓ
７）。このとき、例えばＣＰＵ２から誤って書込み要求
信号ＷＲＱが出力されたと想定する（ステップＳ８のＹ
ＥＳ）。

【００１８】インターフェース５では、オフライン状態
により、オンライン信号ＯＬが論理レベル“０”である
ため、アンド回路５ａは書込み要求信号ＷＲＱを無効に
する。したがって、アンド回路５ａは論理レベル“０”
の書込み禁止信号ＷＥを出力する。これにより、共有メ
モリ装置３に対する書込み動作は全て禁止状態となる
（ステップＳ９）。

【００１９】ここで、ＣＰＵのオフライン時に、テスト
プログラムにより共有メモリ装置３をテストする必要が
ある場合には、テストプログラムによりオンラインフラ
グをセットさせることは可能である（ステップＳ１０の
ＹＥＳ）。オンラインフラグをセットさせることによ
り、テストプログラムに基づいて、テスト用データを共
有メモリ装置３に書込むことができる（ステップＳ３，
Ｓ４）。

【００２０】なお、共有メモリ装置３をテストする場合
には、システムの全てのＣＰＵ２がオフライン状態であ
ることが必要である。これを確認するために、通常のテ
ストプログラムの操作とは別に、オンラインフラグを意
識的にセットさせる操作を加える方式が望ましい。

【００２１】以上のように、ＯＳの動作時にオンライン
フラグをセットすることにより、ＣＰＵ２からの書込み
要求信号ＷＲＱを有効にし、オフライン時には全て書込
み要求信号ＷＲＱを無効にすることができる。したがっ
て、メモリ保護機能は働かないＯＳの停止時（オフライ
ン時）に、共有メモリ装置３に対してＣＰＵ２から誤っ
たデータ書込みが発生する事態を確実に防止することが
できる。これにより、あるコンピュータ１ａのオフライ
ン時に、オンライン時の他のコンピュータ１ｎが使用し
ている共有メモリ装置３のデータを破壊するような事態
を防止できることになる。 （第２の実施例）図３は第２の実施例に係わるブロック
図であり、図１のシステムにおいて便宜的にコンピュー
タ１ａについてのみ説明する。同実施例では、インター
フェース５は、アンド回路５ａ以外にオア回路５ｂとフ
リップフロップ５ｃを有する。

【００２２】ここで、第１の実施例では、前述のよう
に、ＣＰＵ２のオフライン時に共有メモリ装置３のテス
トを実行する場合に、オンラインフラグをセットする必
要がある。しかし、ＯＳの停止時にオンラインフラグを
セットすると、システムや他のコンピュータ１ｎに不都
合な事態が発生する可能性がある。換言すれば、ＯＳの
動作時のみ、オンラインフラグをセットする方式がシス
テムの運用上望ましい。

【００２３】そこで、第２の実施例は、オフライン状態
の場合でも、オンラインフラグをセットせずに、共有メ
モリ装置３に対する書込み禁止状態を解除できる機能を
付加したものである。具体的には、インターフェース５
に設けられたフリップフロップ５ｃにより、オンライン
フラグとは無関係に、論理レベル“１”のオンライン信
号ＯＬに相当する信号ＡＬを生成する。フリップフロッ
プ５ｃは、ＣＰＵ２の初期化時にリセットされる。オア
回路５ｂは、オンライン信号ＯＬまたは信号ＡＬをアン
ド回路５ａの一方の入力端子に出力する。 （第２の実施例の動作）図４のフローチャートを参照し
て、同実施例の動作を説明する。

【００２４】まず、ＣＰＵ２の初期化時に、フリップフ
ロップ５ｃはＣＰＵ２からのリセット信号によりリセッ
トされる（ステップＳ２０）。この状態で、ＯＳが起動
されて、オンラインフラグがセットされると、前記第１
の実施例の場合と同様に、ＣＰＵ２からの書込み要求信
号ＷＲＱに応じて、インターフェース５のアンド回路５
ａは書込み許可信号ＷＥを出力する。

【００２５】即ち、インターフェース５では、オア回路
５ｂは論理レベル“１”のオンライン信号ＯＬをアンド
回路５ａに出力する。アンド回路５ａは、論理レベル
“１”の書込み要求信号ＷＲＱに応じて、書込み許可信
号ＷＥを共有メモリ装置３に出力する。これにより、Ｃ
ＰＵ２は、共有メモリ装置３にデータの書込み動作を実
行することが可能となる（ステップＳ２１〜Ｓ２４）。

【００２６】一方、オンラインフラグがリセットされた
オフライン状態時では、ＣＰＵ２から誤って書込み要求
信号ＷＥＱが出力されても、アンド回路５ａにより無効
にされる。したがって、共有メモリ装置３に対する書込
み動作は禁止状態となる（ステップＳ２７〜Ｓ２９）。

【００２７】この様なＣＰＵ２のオフライン時に、テス
トプログラムにより共有メモリ装置３をテストする場合
を想定する。この場合には、テストプログラムによりＣ
ＰＵ２からセット信号を出力して、フリップフロップ５
ｃをセットさせる（ステップＳ３０のＹＥＳ）。したが
って、フリップフロップ５ｃは出力端子Ｑから論理レベ
ル“１”の信号ＡＬを出力する。

【００２８】この状態で、テストプラグラムにより、Ｃ
ＰＵ２から書込み要求信号ＷＥＱが出力されると、アン
ド回路５ａは論理レベル“１”の書込み要求信号ＷＲＱ
に応じて書込み許可信号ＷＥを共有メモリ装置３に出力
する（ステップＳ３１のＹＥＳ）。これにより、オンラ
インフラグをセットせずに、テストプログラムに基づい
て、テスト用データを共有メモリ装置３に書込むことが
できる（ステップＳ３２）。

【００２９】このようにして、第２の実施例によれば、
オフライン時に、インターフェース５のフリップフロッ
プ５ｃをセットすることにより、オンライン信号ＯＬに
相当する信号ＡＬを生成して、共有メモリ装置３に対す
るデータの書込み禁止状態を解除することができる。換
言すれば、オフライン時にオンラインフラグをセットせ
ずに、共有メモリ装置３のテスト処理等に必要なデータ
書込み動作を可能にすることができる。 （第３の実施例）図５は第３の実施例に係わるコンピュ
ータシステムのブロック図であり、図６はその共有メモ
リ装置３の要部を示すブロック図である。

【００３０】同実施例では、各ＣＰＵ（１ａ，１ｂ…１
ｎ）からのオンライン信号（ＯＬａ，ＯＬｂ…ＯＬｎ）
は各インターフェース５を介して、共有メモリ装置３に
送られて、共有メモリ装置３において書込み禁止の制御
が実行される方式である。

【００３１】同実施例の共有メモリ装置３は、図６に示
すように、メモリ制御回路３ａおよびデータの書込み制
御を実行するための論理ゲート回路群を有する。メモリ
制御回路３ａは、論理ゲート回路群の各アンド回路（３
１ａ，３１ｂ…３１ｎ）のいずれから論理レベル“１”
の書込み許可信号（ＷＥａ，ＷＥｂ…ＷＥｎ）が出力さ
れたら、共有メモリ装置３のメモリセルに対するデータ
の書込み動作が可能となる。

【００３２】論理ゲート回路群は、アンド回路（３１
ａ，３１ｂ…３１ｎ）、オア回路（３０ａ，３０ｂ…３
０ｎ）およびノア（ＮＯＲ）回路３２からなる。各ＣＰ
Ｕ（１ａ，１ｂ…１ｎ）からのオンライン信号（ＯＬ
ａ，ＯＬｂ…ＯＬｎ）は、対応するオア回路（３０ａ，
３０ｂ…３０ｎ）の第１の入力端子、およびノア回路３
２の各入力端子に与えられる。オア回路（３０ａ，３０
ｂ…３０ｎ）の各第２の入力端子には、ノア回路３２の
出力信号が与えられる。アンド回路（３１ａ，３１ｂ…
３１ｎ）の各第１の入力端子には、対応するオア回路
（３０ａ，３０ｂ…３０ｎ）の出力信号が与えられる。
アンド回路（３１ａ，３１ｂ…３１ｎ）の各第２の入力
端子には、対応する各ＣＰＵ（１ａ，１ｂ…１ｎ）から
の書込み要求信号（ＷＥＱａ，ＷＥＱｂ…ＷＥＱｎ）が
与えられる。 （第３の実施例の動作）同実施例の動作を図６を参照し
て説明する。

【００３３】ノア回路３２は、各ＣＰＵ（１ａ，１ｂ…
１ｎ）のオンライン状態を反映しており、１台でもオン
ラインフラグがセットされていれば、論理レベル“０”
の信号ＮＧを出力する。一方、各ＣＰＵ（１ａ，１ｂ…
１ｎ）の全てがオフラインの状態であれば、オンライン
信号（ＯＬａ，ＯＬｂ…ＯＬｎ）の全てが論理レベル
“０”となるため、論理レベル“１”の信号ＮＧを出力
する。

【００３４】各ＣＰＵ（１ａ，１ｂ…１ｎ）の中で、例
えばオンライン状態のＣＰＵ（１ａとする）から書込み
要求信号ＷＥＱａが出力されると、アンド回路３１ａか
ら書込み許可信号ＷＥａが出力される。したがって、Ｃ
ＰＵ１ａは、他のＣＰＵとは無関係にオンライン状態時
には、共有メモリ装置３に対して書込み許可の状態とな
る。

【００３５】一方、例えばＣＰＵ１ｎがオフラインの状
態で、ＣＰＵ１ａがオンラインの状態では、ノア回路３
２は論理レベル“０”の信号ＮＧを出力する。したがっ
て、ＣＰＵ１ｎからの書込み要求信号ＷＥＱｎは、アン
ド回路３１ｎにより無効の状態となる。これにより、オ
フライン状態のＣＰＵ１ｎは、共有メモリ装置３に対し
て書込み禁止の状態となる。

【００３６】また、全てのＣＰＵ（１ａ，１ｂ…１ｎ）
がオフライン状態の場合に、ノア回路３２の出力信号Ｎ
Ｇは論理レベル“１”となる。このため、オンライン信
号（ＯＬａ，ＯＬｂ…ＯＬｎ）の全てが論理レベル
“０”の場合でも、アンド回路（３１ａ，３１ｂ…３１
ｎ）は、対応するＣＰＵからの書込み要求信号（ＷＥＱ
ａ，ＷＥＱｂ…ＷＥＱｎ）を有効にする。換言すれば、
オフライン状態による書込み禁止状態を、書込み要求信
号（ＷＥＱａ，ＷＥＱｂ…ＷＥＱｎ）の出力に応じて解
除することになる。

【００３７】要するに第３の実施例によれば、第１にオ
ンライン状態のＣＰＵは、他のＣＰＵの状態とは無関係
に、共有メモリ装置３に対して書込み許可の状態とな
る。第２に、１台でもオンライン状態のＣＰＵがあれ
ば、オフライン状態のＣＰＵはいかなる場合でも、共有
メモリ装置３に対して書込み禁止の状態となる。

【００３８】第３に、全てのＣＰＵがオフライン状態に
なった場合には、オフライン状態のＣＰＵでも書込み要
求に応じて、共有メモリ装置３に対して書込み許可の状
態となる。この第３の特徴により、第３の実施例の方式
は、共有メモリ装置３をテストする場合に、オフライン
状態のＣＰＵにより、オンラインフラグのセットまたは
フリップフロップ５ｃにより、書込み禁止状態を解除す
る操作を不要にすることができる。即ち、共有メモリ装
置３のテスト処理モードでは、システムの全てのＣＰＵ
がオフライン状態であることが必要であるが、テスト処
理を実行するＣＰＵからの書込み動作を許可する操作が
必要であった。この操作を、第３の実施例では不要にす
ることができる。

【００３９】

【発明の効果】以上詳述したように本発明によれば、共
有メモリ装置を使用するコンピュータシステムにおい
て、オフライン時のＣＰＵにより、誤って共有メモリ装
置にデータ書込み動作を実行するような事態を防止する
ことができる。したがって、他のＣＰＵが使用している
共有メモリ装置のデータを破壊するような事態を未然に
防止し、共有メモリ装置を確実に保護することが可能と
なる。また、オフライン時のＣＰＵにより、共有メモリ
装置のテスト処理等を行なう場合には、共有メモリ装置
のデータを保護すると共に、テスト処理に必要なデータ
の書込み動作を可能にすることができる。よって、結果
的にシステム全体の信頼性を向上させると共に、共有メ
モリ装置のテスト処理等を効率的に行なうことが可能と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるコンピュータシ
ステムの基本的構成を示すブロック図。

【図２】第１の実施例の動作を説明するためのフローチ
ャート。

【図３】本発明の第２の実施例に係わるコンピュータシ
ステムの要部を示すブロック図。

【図４】第２の実施例の動作を説明するためのフローチ
ャート。

【図５】本発明の第３の実施例に係わるコンピュータシ
ステムの基本的構成を示すブロック図。

【図６】第３の実施例に係わるコンピュータシステムの
要部を示すブロック図。

【符号の説明】

１ａ，１ｂ，１ｎ…コンピュータ、２…ＣＰＵ、２ａ…
レジスタ、３…共有メモリ装置、４…システムバス、５
…インターフェース、５ａ，３１ａ，３１ｂ，３１ｎ…
アンド回路、５ｂ，３０ａ，３０ｂ，３０ｎ…オア回
路、５ｃ…フリップフロップ、３２…ノア回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 独立してデータ処理を実行する複数のデ
   ータ処理装置と、 この各データ処理装置のそれぞれにアクセスされる共有
   メモリ装置と、 前記各データ処理装置のそれぞれに設けられて、前記共
   有メモリ装置をアクセスする前記データ処理装置におい
   てそのシステム制御手段の動作時に前記共有メモリ装置
   に対する書込み動作を許可し、前記システム制御手段の
   停止時に前記共有メモリ装置に対する書込み動作を禁止
   するメモリ制御手段とを具備したことを特徴とするコン
   ピュータシステム。
2. 【請求項２】 独立してデータ処理を実行する複数のデ
   ータ処理装置と、 この各データ処理装置のそれぞれにアクセスされる共有
   メモリ装置と、 前記各データ処理装置のそれぞれに設けられて、前記共
   有メモリ装置をアクセスする前記データ処理装置におい
   てそのシステム制御手段の動作時にセットまたはリセッ
   トされる制御情報に基づいて、前記システム制御手段の
   動作時に前記共有メモリ装置に対する書込み許可信号を
   出力し、前記システム制御手段の停止時に前記共有メモ
   リ装置に対する書込み禁止信号を出力する書込み制御信
   号出力手段と、 前記共有メモリ装置に対する書込み要求信号を出力した
   前記データ処理装置において、前記書込み制御信号出力
   手段から前記書込み禁止信号が出力されたときには前記
   共有メモリ装置に対する書込み動作を禁止し、前記書込
   み許可信号が出力されたときには前記共有メモリ装置に
   対する書込み動作を許可するメモリ制御手段とを具備し
   たことを特徴とするコンピュータシステム。
3. 【請求項３】 独立してデータ処理を実行する複数のデ
   ータ処理装置と、 この各データ処理装置のそれぞれにアクセスされる共有
   メモリ装置と、 前記各データ処理装置のそれぞれに設けられて、前記共
   有メモリ装置をアクセスする前記データ処理装置におい
   てそのシステム制御手段の動作時にセットまたはリセッ
   トされる制御情報に基づいて、前記システム制御手段の
   動作時に前記共有メモリ装置に対する書込み許可信号を
   出力し、前記システム制御手段の停止時に前記共有メモ
   リ装置に対する書込み禁止信号を出力する書込み制御信
   号出力手段と、 前記システム制御手段が停止状態の前記データ処理装置
   において、前記制御情報に基づいて前記書込み禁止信号
   が出力されたときには前記共有メモリ装置に対する書込
   み動作を禁止し、かつ所定の処理モード時に前記制御情
   報に基づいた前記共有メモリ装置に対する書込み禁止状
   態を解除し、前記システム制御手段が停止状態の場合で
   も前記共有メモリ装置に対して書込み要求に応じた書込
   み動作を許可するメモリ制御手段とを具備したことを特
   徴とするコンピュータシステム。
4. 【請求項４】 独立してデータ処理を実行する複数のデ
   ータ処理装置と、 この各データ処理装置のそれぞれにアクセスされる共有
   メモリ装置と、 前記各データ処理装置のそれぞれに設けられて、前記共
   有メモリ装置をアクセスする前記データ処理装置におい
   てそのシステム制御手段の動作時にセットまたはリセッ
   トされる制御情報に基づいて、前記システム制御手段の
   動作時に前記共有メモリ装置に対する書込み許可信号を
   出力し、前記システム制御手段の停止時に前記共有メモ
   リ装置に対する書込み禁止信号を出力する書込み制御信
   号出力手段と、 前記各データ処理装置の中で、前記書込み禁止信号を出
   力したときに前記共有メモリ装置に対する前記データ処
   理装置からの書込み要求信号を無効にし、かつ前記制御
   情報に基づいた書込み禁止状態時に前記共有メモリ装置
   のテスト処理モードの実行時に前記書込み要求信号を有
   効にする論理ゲート回路を有するメモリ制御手段とを具
   備したことを特徴とするコンピュータシステム。
5. 【請求項５】 独立してデータ処理を実行する複数のデ
   ータ処理装置と、 この各データ処理装置のそれぞれに設けられて、システ
   ム制御手段の動作時にセットまたはリセットされる制御
   情報に基づいて、前記システム制御手段の動作時に書込
   み許可信号を出力し、前記システム制御手段の停止時に
   書込み禁止信号を出力する書込み制御信号出力手段と、 前記各データ処理装置のそれぞれにアクセスされる共有
   メモリ手段であって、前記各データ処理装置の中で少な
   くとも１台のデータ処理装置から前記書込み許可信号が
   出力された場合に前記書込み禁止信号を出力したデータ
   処理装置からの書込み動作を禁止し、前記各データ処理
   装置の全てが前記書込み禁止信号を出力している状態時
   に前記各データ処理装置の中で少なくとも１台のデータ
   処理装置からの書込み要求に応じて書込み動作を許可す
   るメモリ制御手段を有する共有メモリ装置とを具備した
   ことを特徴とするコンピュータシステム。
6. 【請求項６】 独立してデータ処理を実行する複数のデ
   ータ処理装置、この各データ処理装置のそれぞれにアク
   セスされる共有メモリ装置、および前記各データ処理装
   置のそれぞれに設けられてシステム制御手段の動作時に
   セットされた制御情報に基づいて書込み許可信号を出力
   し、前記制御情報のリセット状態で書込み禁止信号を出
   力する書込み制御信号出力手段を備えたコンピュータシ
   ステムにおいて、 前記書込み許可信号を出力したデータ処理装置からの書
   込み要求信号に応じて、前記共有メモリ装置に対する書
   込み動作を実行するステップと、 前記書込み禁止信号を出力したデータ処理装置からの書
   込み要求信号を無効にして、前記共有メモリ装置に対す
   る書込み動作を禁止するステップと、 前記制御情報のリセット状態のデータ処理装置におい
   て、前記共有メモリ装置のテスト処理モードの実行時に
   前記共有メモリ装置に対する書込み動作の禁止状態を解
   除し、そのデータ処理装置からの書込み要求信号を有効
   にするステップとからなることを特徴とする共有メモリ
   制御方法。