JP2007220085A - プロセッサアーキテクチャ - Google Patents
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Abstract
【解決手段】処理システムは、N個のポートを有するマルチポートメモリモジュール、N個のデータ通信バス、及び、それぞれN個のデータ通信バスのうちの一つ上でN個のポートのうち一つのポートと通信するN個のハードウェア高速化モジュールを備える。N個のハードウェア高速モジュールのうち第1のハードウェア高速化モジュールは、第1の処理タスクをデータに対して実行し、当該データをマルチポートメモリモジュールへN個のデータ通信バスのうちの第1のデータ通信バス上で送信する。N個のハードウェア高速化モジュールのうち第2のハードウェア高速化モジュールは、データをマルチポートメモリモジュールからN個のデータ通信バスのうちの第2のデータ通信バス上で受信し、第2の処理タスクを当該データに対して実行する。
【選択図】図5
Description
Claims (18)
- N個のポートを有するマルチポートメモリモジュールと、
N個のデータ通信バスと、
それぞれ前記N個のポートのうちの一つと、前記N個のデータ通信バスのうちの一つデータ通信バス上で通信するN個のハードウェア高速化モジュールと、
を備え、
前記N個のハードウェア高速化モジュールのうちの第1のハードウェア高速化モジュールが、第1の処理タスクをデータに対して実行して、該データを前記マルチポートメモリモジュールへ前記N個のデータ通信バスのうちの第1のデータ通信バス上で送信し、前記N個のハードウェア高速化モジュールのうちの第2のハードウェア高速化モジュールが、前記データを前記マルチポートメモリモジュールから前記N個のデータ通信バスのうちの第2のデータ通信バス上で受信して、第2の処理タスクを該データに対して実行し、Nが1より大きい整数である、
データ処理システム。 - 前記データが、ビデオデータ及び制御データのうちの少なくとも一方である、請求項1記載のデータ処理システム。
- 前記マルチポートメモリモジュールが、マルチポートデータ密結合メモリ(MP−DTCM)モジュールを含む、請求項1記載のデータ処理システム。
- 前記マルチポートメモリモジュールが、J個の追加のポートと、J個の追加のデータ通信バスを有しており、
該データ処理システムが、更に、それぞれ前記J個のデータ通信バスのうちの一つのデータ通信バス上で前記マルチポートメモリモジュールと通信する、J−A個のプロセッサモジュールと、J−B個のダイナミックランダムアクセスメモリ(DRAM)モジュールと、を備えており、
Jが1より大きい整数であり、A及びBが1以上の整数であり、A+B=Jである、
請求項1記載のデータ処理システム。 - 前記N個のデータ通信バスにおける前記第1のデータ通信バス及び前記第2のデータ通信バスのうちの少なくとも一方が、第1のデータ幅を有し、前記J個のデータ通信バスが第2のデータ幅を有する、請求4記載のデータ処理システム。
- 前記第1のデータ幅は、前記第2のデータ幅より小さい、請求項5記載のデータ処理システム。
- 前記第1のデータ幅は、8ビット及び16ビットのうちの少なくとも一つであり、前記第2のデータ幅は、32ビット、64ビット、及び128ビットのうちの少なくとも一つである、請求項6記載のデータ処理システム。
- 更に、少なくとも一つのプログラム可能なサイドバンドプロセッサモジュールを備える、
請求項1記載のデータ処理システム。 - 前記少なくとも一つのプログラム可能なサイドバンドプロセッサモジュールが、
命令密結合メモリ(ITCM)モジュールと、
プロセッサコアと、
データ密結合メモリ(DTCM)モジュールと、
を備える、請求項8記載のデータ処理システム。 - 前記DTCMモジュールが、前記マルチポートメモリモジュールと、前記DTCMモジュールと前記マルチポートメモリモジュールの間のデータ転送を制御するダイレクトメモリアクセス(DMA)モジュールと、通信する、請求項9記載のデータ処理システム。
- 前記DTCMモジュールが、デュアルポート又はマルチバンクのうちの少なくとも一方である、請求項9記載のデータ処理システム。
- 共用バスを更に備える、請求項4記載のデータ処理システム。
- 前記共用バスが、
第1のバス部と、
第2のバス部と、
前記第1のバス部及び前記第2のバス部と通信するバスブリッジと、
を備え、
前記N個のハードウェア高速化モジュールが、前記第1のバス部上で第1の速度で通信し、前記J−A個のプロセッサモジュール及びJ−B個のダイナミックランダムアクセスメモリ(DRAM)モジュールが、前記第2のバス部上で第2の速度で通信する、
請求項12記載のデータ処理システム。 - 前記プログラム可能なサイドバンドプロセッサモジュールが、8ビットデータ及び16ビットの倍数のデータのうちの少なくとも一方を処理する、請求項8記載のデータ処理システム。
- 前記プログラム可能なサイドバンドプロセッサモジュールが、単一命令複数データ(SIMD)プロセッサを含む、請求項14記載のデータ処理システム。
- 請求項1記載のデータ処理システムを備える高精細テレビ(HDTV)。
- N+M個のポートを有するマルチポートメモリモジュールと、
N+M個のデータ通信バスと、
それぞれ前記N個のポートのうちの一つと、前記N個のデータ通信バスのうちの一つのデータ通信バス上で通信するN個のハードウェア高速化モジュールと、
それぞれ前記M個のポートのうちの一つと、前記M個のデータ通信バスのうちの一つのデータ通信バス上で通信するM個のプログラム可能なサイドバンドプロセッサモジュールと、
を備え、
前記N個のハードウェア高速化モジュールのうちの一つが、第1の処理タスクをデータに対して実行して、該データを前記マルチポートメモリモジュールへ前記N個のデータ通信バスのうちの一つのデータ通信バス上で送信し、前記M個のプログラム可能なサイドバンドプロセッサモジュールのうちの一つが、前記データを前記マルチポートメモリモジュールから前記M個のデータ通信バスのうちの一つのデータ通信バス上で受信して、第2の処理タスクを該データに対して実行し、N及びMが1以上の整数である、
データ処理システム。 - 前記マルチポートメモリモジュールがJ個の追加のポートを有しており、
該データ処理システムが、更に、共用バスを備えており、
前記共用バスが、前記N個のハードウェア高速化モジュール及び前記M個のプログラム可能なサイドバンドプロセッサモジュールと第1の速度で通信する第1のバス部と、J−A個のプロセッサモジュール及びJ−B個のRAMモジュールと第2の速度で通信する第2のバス部と、前記第1のバス部及び前記第2のバス部と通信するバスブリッジと、を有しており、
Jが1より大きい整数であり、A及びBが1以上の整数であり、A+B=Jである、
請求項17記載のデータ処理システム。
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