JPH0371364A - プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野〉 本発明はプロセッサに関し、詳細には並列処理に適し且
、他のプロセッサにデータあるいはメツセージを転送す
る際、ソフト的手段を用いて極めて高速に実行すること
ができるように構成したプロセッサに関する。

（従来技術） 近年、高速処理を目的として、複数のコンピュータを接
続するとともに夫々に一つのジョブを分割して割当て、
同時に処理する並列処理システムが構築されるようにな
ったが、そのためのプロセッサとしては英国インモス社
（ＩＮＭＯＳ社）が開発したトランスピユータ（Ｔｒａ
ｎＳｐｕｔｅｒ）が周知である。

このトランスピユータはそれ自体極めて高速処理が可能
なマイクロコンピュータであるが、複数個を相互に結合
して使用する機能をもち、例えば同社が開発した並列処
理言語オッカム（Ｏｃｃａ■）を用いれば比較的容易に
高速な並列処理が可能となる。

第６図はインモス社の３２ビツトトランスピユータのブ
ロック・ダイヤグラムであって７３２ビブトプロセッサ
１を中心にパスライン２により接続された四つのリンク
・インタフェース３．４．５．６と４にバイトのオンチ
ップＲＡＭ７、外部メモリ・インタフェース８、及びシ
ステム全体の制御を行うシステム制御部９、浮動小数点
演算ユニット１０とタイマ１１と前記リンク・インタフ
ェースを制御するリンク制御部１２が主たる構成ブロッ
クである。

以下、各ブロックのうちトランスピユータの動作機能上
の特徴をもたらす部分について説明すれば、プロセッサ
１はスゲジューラ、ディスパッチャを内蔵し、前記オン
チップＲＡＭ７と共働して任意の数の並列プロセスをタ
イム・シェアリング（時分割的に）で極めて高速に実行
することができる。

又、上記四つのリンク・インタフェース３乃至６は夫々
入力と出力端を持ち、前記リンク制御部１２からの制御
信号によって−ａ大四つの他のトランスピユータとの接
続が可能であり、これらリンク・インタフェースを介し
てのメ・ソセージ授受は、ｐａｉｎｔ−ｔｏ−ｐｏｉｎ
（のシリアル・リンクであって、ＤＭＡ転送メカニズム
を使って自己のメモリと他のトランスピユータとの間に
てメツセージ転送が実施される。

更に、リンク・インタフェースによるチャネル通信は前
記内部プロセッサ１と完全に独立して並列に動作し得る
ので、全てのチャネルを介してデータ転送がなされてい
る間であっても、プロセッサｌは継続して他のプロセス
を実行することができる。

尚、外部メモリ・インタフェース８は様々なタイプの外
部メモリに対応しつるように備えられたもので、例えば
４Ｇバイトのリニア・アドレス空間にデータとアドレス
とをマルチプレクスした状態にて書込みと読み出しがで
きる。

このように構成されたトランスピユータの機能上の特徴
は、特別につくられた並列処理言語オツカム又はそれに
類したプログラムによれば、上述したリンク・インタフ
ェース３乃至６による物理的（ハード的〉通信手段によ
って他のトランスピユータと任意にメツセージ交換が可
能であり、またトランスピユータ内部に於ては複数のプ
ロセス処理間でのデータ授受に際してプログラムによる
転送処理手段（ソフト的〉の使用が可能である。

これら通信手段のうちトランスピユータ内部で行うソフ
ト的通信手段は比較的スピードが速く、しかも１バイト
乃至４バイト単位でパラレル転送されるので例えば２０
Ｍバイト／秒程度の高速でメツセージ転送が可能であり
、更に転送相手の数はプログラムによって任意に設定可
能である。

これに対し、外部転送時のリンク・インタフェースによ
るものは、１ビツトづつのシリアル転送のため著しく速
度が遅くなって例えば１０〜２０Ｍビット／秒程度とな
るうえ、転送相手の数もトランスピユータに備えられた
リンクインタフェース数に限定される如く幾多の制約を
受ける。

従って、複数のプロセス間のメツセージ転送にはソフト
的通信手段を用いる方が有利であるが、他のプロセッサ
に対する転送はリンクインタフェースによらざるを得な
い。

尚、他のプロセッサへの転送にあたってもプログラム上
の割込みルーチンによる方法もあるが、上述したトラン
スピユータの特徴を活かした並列処理言語オッカムの簡
便なプログラミング手法がそのまま活用されず、プログ
ラムが複雑になって結果的にさ程の高速処理が望めない
。

このような不具合は例えばトランスピユータを用いてコ
ンピュータ・グラフィック等の画像信号処理を行う場合
に高速処理の妨げとなる。

即ち、画像信号処理に際してはＣＲＴ等の表示装置を始
めとして多数の周辺装置との間で頻繁にメツセージ及び
データ転送が必要なため、その都度リンク・インタフェ
ースを介してシリアル転送を行っていたのでは高度なコ
ンピュータ・グラフィック処理が困難となる。

（目的） 本発明は上述したような並列処理に適したプロセッサ、
例えば英国インモス社製トランスビュタ等の構成に改良
を加え、複数のプロセッサ間のメツセージ転送に際して
もその内部に於けるソフト的通信手段と同様の手法を使
用して高速転送を可能とし、且これらに用意されたオッ
カム等の既存の並列処理言語をそのまま、あるいは若干
の変更を加えるのみで使用可能なプロセッサを提供する
ことを目白勺とする。

〈発明の概要〉 この目的を達成するため、本発明においては上述したよ
うに、夫々独自に管理した複数の通信チャネルと、外部
メモリインク・フェースを備えたプロセッサ（ＰＥ）に
更に、外部チャネル制御機能とデータ転送信号入出力ポ
ート（外部チャネル制御ポート）とを設けると共に、当
該プロセッサ複数量に前記外部メモリ・インタフェーズ
を介してマルチポート・メモリを接続し、これら複数の
プロセッサにて共有するメモリ・エリアを形成した場合
、該共通メモリを介して前記複数のプロセッサ間のデー
タ転送をソフト的通信手段によって実現し得るようにｔ
！戒する。

即ち、本発明によるプロセッサはそれに属するメモリ装
置の一部領域を他のプロセッサと共有する如く設定する
とともに、該共通領域に記憶したメツセージ等を他のプ
ロセッサに転送する場合にはその旨を示す信号を発生し
、且各プロセッサには該信号を授受するための通信ポー
トを備えたものである。

（実施例） 以下、図示した実施例に従って本発明の詳細な説明する
。

第１図は本発明に係るプロセッサの一実施例を示すブロ
ック図である。

同に於いて、１乃至１２は前記第６図と同様にマイクロ
プロセッサ（１）、パスライン（２）、リンク・インタ
フェース（３乃至６）、オヘンチツプＲＡＭ　（７）、
外部メモリ・インタフェース（８）、システム制御部（
９）、浮動小数点ユニ・７ト（１０）、タイマ（１１）
及びリンク制御部（１２〉であり、タイマ１１．リンク
制御部１２及びシステム制御部９以外は共通パスライン
２によって接続され、以上の他に、次に詳述するような
機能をもった外部チャネル制御ボー）２０を前記システ
ム制御部９に付加する。

外部チャネル制御ポート２０はトランスピユータが元来
有するリンク・インタフェースとは別のもので、後述す
る如く二つのＰＥ間に接続した２ポートメモリに記憶さ
れたデータを相互に接続した他方のＰＥに於いてアクセ
スする場合、相手のＰＥに対してその旨、即ち、互いに
共有する２ボトメモリに記憶したデータを転送する旨の
信号を発生し且授受するためのポートである。

このことを、前記並列処理言語オッカムに準じて説明す
れば、−ａにプロセスＡからプロセスＢにデータを転送
する場合の命令は例えば第２図に示すように、プロセス
Ａにて定義された変数Ｘの内容をチャネルａを介してプ
ロセスＢに転送する場合はａ！ｘと記述し、又逆にプロ
セスＢに於いてチャネルａを介して転送されてくるデー
タを受けて、その内容を変数ｙに代入する場合はａ？ｙ
なる記述を行う。

従来、この場合の前記チャネルａとして上述したトラン
スピユータの物理的通信手段であるリンク・インタフェ
ースを使用する場合は特定のアドレス（通常０．１．２
．３〉を指定して外部ＰＥとの間の転送を行うが、本発
明に於いては、上記チャネル指定アドレスを共有した２
ポートメモリに割当てたアドレスを記載すると共に、転
送先のＰＥに対しかかる手段によってデータを転送する
旨を示す信号を発生する。

第３図は上述の本発明に基づいたプロセッサを用いたマ
ルチプロセッサ・コンピュータシステムの一実施例を示
すブロック図であって、この図を参照しつつ前記本発明
のプロセッサについて更に説明する。

即ち、同図に於いてＰＥＩ乃至ＰＥｎは上述したとよう
に改良された本発明に係るプロセッサであって、これら
をリンク・インタフェース−を介して連結接続すると共
に、各々には外部メモリ・インタフェースを介して外部
拡張メモリＭｌ、Ｍ２・・・Ｍｎを接続したものである
。

例えば、この使用例では同図に示すように、ＰＥｌとＰ
Ｅ２に属する外部メモリＭ１とＭ２とに第−の２ボ一ト
メモリＭＥＭ１をＪ又ＰＥ３とＰＥ４夫々の外部メモリ
Ｍ３とＭ４とに第二の２ボ一トメモリＭＥＭ２を、更に
は前記二つの２ボ一トメモリ間に第三の２ボ一トメモリ
ＭＥＭ３と第四の２ボ一トメモリＭＥＭ４を夫々接続し
たものである。

又、それと同時に２ポートメモリによって互いに接続し
たＰＥ間を前記外部チャネル制御ポートＥＣＰを介して
互いに接続する。

即ち、この実施例ではＰＥＩとＰＥ２及びＰＥ４、又Ｐ
Ｅ２については前記ＰＥＩの他にＰＥ３と、更にＰＥ３
についてはＰＥ２とＰＥ４に、従ってＰＥ４については
ＰＥ３とＰＥ１との間夫々を外部チャネル制御ポートＥ
ＣＰＩ乃至ＥＣＰ４によって接続する。

この外部チャネル制御ポートは夫々共有する２ポートメ
モリに対し一対づつ設ける必要があって、第３図に示し
た実施例の場合、上述した如くＰＥ１はＰＥ２とＰＥ４
との間に２ポートメモリを共有しているので、これらに
対応してＥＣＰＩとＥＣＰ２を設け、同様にＰＥ２、Ｐ
Ｅ３、ＰＥ４には夫々二対づつＥＣＰが必要である。

このように構成したコンビエータシステムによれば、以
下説明するように異なるプロセッサ間に於けるデータ転
送であっても、ソフト的通信手段を使用して高速に処理
することが可能となる。

即ち、第３図に示したように二つのＰＥ間にて共有する
２ポートメモリのアドレスを夫々のＰＥに属するメモリ
に付したアドレス値と異なったものとし、しかも複数の
２ポートメモリを縦続接続する場合は各々に順次違った
アドレスに設定すれば、各々のＰＥにとっては付加した
２ポートメモリも本来付属している他の外部メモリも区
別なく自己のＰＥに属するメモリとして　従来のプログ
ラムそのものによって自在に書込みと読み出しが出来る
。

例えば、第１の２ボ一トメモリＭＥＭ１に付されたアド
レスを指定するアクセスはＰＥ１とＰＥ２の両者から自
在に行うことが出来るから、ＰＥ１からＰＥ２にデータ
転送を行う場合は、先ずＰＥ１のプロセスに於いて２ボ
一トメモリＭＥＭ　１に転送すべきデータを書込み、次
にＰＥ２の所要プロセスに於いて前記２ボ一トメモリＭ
ＥＭ１の同一アドレスにアクセスして読み出せばよい。

尚、この際ＰＥ１とＰＥ２とは独立に動作しているので
、何らかの手段によって互いにデータ転送要求の発生を
伝達すること、所謂同期をとる必要があるが、本発明に
於いては上記の如く使用するＰＥに改良を加え、送信転
送・受信転送夫々の発生時に所定の信号を出力する外部
チャネル制御ポートを付加しこれを実現している。

第４図は以上のように構成したシステムによって複数の
プロセスを並列処理する際のデータ転送の様子を説明す
る概念図である。

同図に於いて点線で囲まれたブロックはリンク・インタ
フェースＬＣにて互いに接続されたＰＥ（プロセッサ）
であって、この例ではＰＥＩとＰＥ２の部分を抜出して
記載したもので、ＰＥ内部には例えば夫々三つのプロセ
ス（Ａ、Ｂ、Ｃ及びり、Ｅ、Ｆ）がタイム・シェアリン
グ的に処理されている。

この状態にて、各ＰＥ内部のプロセス間でのデータ転送
は、周知の通りソフトウェア（プログラム）によって自
在に実行しうるが、ＰＥＩとＰＥ２との間のデータ転送
にあたっては、前記リンク・インタフェースＬＣを介し
て行う他、本発明によればＰＥＩとＰＥ２に共通に接続
した２ボ一トメモリＭＥＭ１を介して行うことが出来る
。　このことは、異なるＰＥのプロセス間でありながら
、ＰＥ内部のプロセス間と同様にソフト的な通信手段に
よってデータ転送が可能となることを意味する。従って
、従来のようにリンク・インタフェースＬＣによる場合
に比べてはるかに高速なデータ転送ができる。

第５図は本発明に係るプロセッサを用いたコンピュータ
・システムの変形実施例を示したブロック図であって、
このシステムは例えばコンピュータ・グラフィック等に
適したもので、一つのＰＥ１を中心にＣＲＴデイスプレ
ィ用プロセッサＰＥ２、ハードディスク・システム用プ
ロセッサＰＥ３あるいは必要に応じてネットワーク接続
用プロセッサＰＲ４等が連結されたシステムで、この場
合は同図に示すように前記ＰＥＩに属するメモリＭｌに
又はＰＥに直接三つの２ボ一トメモリＭＥＭｌ乃至ＭＥ
Ｍ３を縦続接続すると共に、これら２ポートメモリの他
方ポートをＰＥ２、ＰＥ３、ＰＥ４に接続したものであ
る。

この構成によれば、中心となるＰＥＩは他のＰＥいずれ
とも共通メモリを有することになるので画像処理システ
ム等として最適であろう。

尚、この場合に於いてもＰＥＩは上述した外部チャネル
制御ボー）　（ＥＣＰ）を介して他のＰＥと転送要求発
生信号の授受を行うように構成することは云うまでもな
い。

以上、本発明の実施例について説明したが、実施にあた
ってはこれらの例に限定する必要はなく種々変形が可能
である。

例えば、前記２ポートメモリは必ずしも従来の半導体素
子で構成したものに限らず、高速かつ大容量の磁気ディ
スクシステム等のメモリシステムが利用可能で、半導体
素子に比べて若干処理速度は低下するものの、大量のデ
ータを扱う上で有利であろう。

更に、ＰＥ間にて共有するメモリは２ポートに限らず３
以上のマルチポートメモリの使用が可能である。但しこ
の場合は多数のＰＥ間にて同時にアクセスしたとき、所
謂衝突の発生が懸念されるので、ソフト上又はハード上
の対策を講じる必要があろう。

（効果） 本発明は以上説明したように楕成し且機能せしめたもの
であるから、複数のプロセッサを連結したマルチプロセ
ッサ・コンピュータシステムに於けるプロセッサ間のデ
ータあるいはメツセージ転送を、従来のソフト的通信手
段とほぼ同様に極めて高速に行うことを可能とし、並列
処理システムの機能を著しく向上する上で大きな効果が
ある。

【図面の簡単な説明】

第１図は本発明に係るプロセッサの一実施例を示すブロ
ック図、第２図はトランスピユータのデータ転送にあた
っての手順を説明する概念図、第３図は本発明のプロセ
ッサを使用したマルチプロセッサ・コンピュータシステ
ムの一実施例を示すブロック図、第４図は前記第３図の
システムに於けるデータ転送の仕組みを説明する概念図
、第５図は本発明のプロセッサを使用したコンピュータ
・システムの他の実施例を示すブロック図、第６図は従
来のトランスピユータの構成を示すブロック図である。 １、ＰＥ、ＰＥＩ乃至ＰＥｎ・−−プロセッサ、３．４
．５．６・・・リンク・インタフェース、９・・・シス
テム制御部、　ＭＥＭｌ乃至ＭＥＭｎ−−−２ポートメ
モリ、ＥＣＰＩ乃至ＥＣＰ４・・・外部チャネル制御ポ
ート。 第４図

Claims (2)

【特許請求の範囲】
1. （１）少なくとも独自に管理する通信チャネル及び、外
   部メモリと接続可能なインタフェースをもったプロセッ
   サに於いて、該プロセッサ二つ以上を前記インタフェー
   スを介して複数の入出力ポートを有する同一メモリに接
   続すると共に一方のプロセッサから他方のプロセッサに
   前記共有するメモリ内容を転送する場合、その旨を示す
   信号を発生する手段と、該信号を受信し且送信するポー
   トとを備えたことを特徴とするプロセッサ。
2. （２）前記信号発生手段と、該信号の送信・受信ポート
   は夫々共有するメモリの数に対応して設けたことを特徴
   とする特許請求の範囲（１）項記載のプロセッサ。