JPS61273659A - デ−タ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反１目Ｆ野 本発明はデータ処理方式に関し、特に複数のマイクロプ
ロセッサを使用して情報処理を行うシステムにおいて密
結合のマイクロプロセッサ間にわたるデータの処理及び
転送の方式にｌ１１１１′る。

従来技術 従来、この種のデータ処理方式では、シリアルまたはパ
ラレルの１１０コントロールにより各々のマイクロプロ
セッサが割込みやセンスによって１バイトや１ワード等
の単位でのデータ転送を行うことにより、プロセッサ相
互間にわたるデータ処理を実現していた。また、デュア
ルポートメモリを介してデータ転送する方式もすでに知
られている。

上述した前者の方式では、バイト単位やワード単位の割
込みによるファームウェアのオーバーヘッドやマイクロ
プロセッサの処理能力がイメージデータのような多量の
データをマイクロプロセッサ間で送受信する場合に、転
送時間の長さとして問題になるＪ また、デュアルポートメモリを介してデータ転送を行う
方式においては、プロセッサ相互間にわたるデータ処理
が複数のＩ１０負源の並列処理を必要どしかつ各Ｉ１０
資源の必要とするバッファメモリが大容量となった場合
、各プロセッサからアクセス可能な全メモリエリアの中
でデュアルポートメモリの占める割合を大きくしなけれ
ばならないため、プロセッサの専用メモリエリアを圧迫
することになり、プログラム古川の制限等の問題が生じ
る。

Ｒｎｌの」Ｌ的 本発明は」−記従来ものの欠点を解決すべくなされたも
のであって、イの目的とするところは、自プロヒッ４ノ
内の専用メモリを圧迫することなく他のプロセラ（ｊへ
データ処理を要求することが可能なデータ処理方式を提
供することにある。

馴艮件感 本発明によるデータ処理方式は、第１及び第２のマイク
ロプロセッサ間においてデータ処理及びデータ転送をな
すようにしたデータ処理方式であって、前記第２のプロ
セラ勺からは常にアクセス可能でかつ前記第１のプロセ
ッサからは必要に応じて選択的に１部を切換えることに
よりアクセス可能となるデュアルポートメモリを設け、
前記第１のプロセッサからの選択的切換え指令により前
記デュアルポートメモリの１部へ処理データを書込み、
しかる後に前記第１のプロセッサから前記第２のプロセ
ッサへの割込要求を発生して、この割込要求をに応答し
て前記第２のプロセッサーが前記デュアルポートメモリ
の１部に書込まれている処理データを処理するようにし
たことを特徴どする。

害」１例 次に本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例であり、２つのプロセッサ間
にわたる大容量データの複数Ｉ１０資源を使用した並列
処理を実現するためのハードウェアブロック図である。

第１のマイク［−１プロ（２ツザ１はバスを通じてメモ
リ２、Ｉ１０１００を制御して一連の動作を実現してい
る。同様に第２のマイクロプロセッサ８はメモリ９．Ｉ
１０装置群１０を制御して別め機能を実現している。こ
こで、第１のプロセッサ１０制御しているＩ１０装固３
は、必要な最小限のもの（例えば、ユーザインターフェ
ースを満たすためのＣＲＴ、−１＝−ボード等）に限り
、大容量データの処理に必要なＩ１０資源（外部記憶装
置、イメージ、音声等の符号化復号装置等）を、すべて
第２のプロセッサ８の管理下に置くものとする。

デュアルポートメモリ７はプロセッサ１及び８相方から
常にアクセス可能である。デュアルポートメモリ群１１
はプロセッサ８からはすべてが常にアクセス可能である
が、プロセッサ１からは、メモリウィンドウ切換え回路
１２により選択的に切換えられた１つのみが自プロセッ
サ内の特定アドレスのメモリエリアとしてアクセス可能
になる。

第１のフラグレジスタ４はマイクロプロセッサ１からは
ライトオンリのレジスタであり、マイクロプロセッサ８
からはリードオンリのレジスタである。

第２のフラグレジスタ５はマイクロブ［１セッリ−１か
らはリードオンリレジスタであり、マイクロプロセッサ
１からはライトオンリのレジスタである。これらのフラ
グレジスタは非同期に処理が進行している各々のマイク
ロプロセッサが、相手側にデータを送信するときのタイ
ミングをとるためのフラグとして使用する。ここでのフ
ラグの意味であるが、説明の都合上″′１″を送信不可
（相手側ビジィ）、“０″を送信可（相手側エンプティ
）とする。

また、割込発生機構６は自プロセッサからのＩ１０命令
により相手側マイクロプロセッサに対する割込みを発生
する。このとき、同時に割込Ｆ／Ｆ（フリップ７０ツブ
）をセットする。この割込みＦ／Ｆはマイクロプロセッ
サからリード可能であり、リセットのタイミングは、相
手側マイクロプロセッサがフラグレジスタ４（もしくは
フラグレジスタ５）に１″′をセラ１−シた時点である
。

割込みＦ／Ｆはマイクロプロセッサ１からリード可能で
かつフイクロブ［１セツリ８からセツ］〜可能なものと
、マイク［］ブ［１セッ１Ｊ−８からリード可能でかつ
マイク［１プロヒッリ−１セツトから可能なもの２秤類
存在する。

さらに、デュアルポートメモリ７は本来どちらのマイク
（−１プロセツサからもすべてのエリアをリード／ライ
ト可能であるが、ここでは排他制御を完全に’ｔ　＜Ｌ
　／こめに、一方のマイクロプロセッサから見て受信用
メモリ（リードオンリ群）と送信用メ［す（ライ１〜オ
ンリ群）とに分けて使用する。

このことは、使方のプロセッサーから見ると上記の受信
用メモリが送信用メモリに送信用メモリが受信用メモリ
に見えることになる。

これらの送受信用メモリは、プロセッサ１がプロセッサ
８の管理下の複数のＩ１０資源及びデュアルポートメモ
リ群１１を使用して大容量データの並列処理を実現する
ための制御情報の送受信に使用される。両プ「１セツサ
からアクはス可能な全メモリエリアのマツプを第２図に
示す。第１のプロセッサ１のアクセス可能なデュアルポ
ートメモリは選択的に切換え可能なので、その分専用メ
モリが大きくできる。

次に、−［記の構成の情報処理装置の動作について説明
する。

マイクロプロセッサ１がマイクロプロセッサ８の管理下
のＩ１０資源１０のうちの１つまたは複数を利用してデ
ータを処理したい場合、まずデュアルポートメモリ１１
の１つを切換回路１２により選択し、処理したいデータ
を書込む。次にフラグレジスタ５の状態をチェックして
“０″（送信可）ならば、デュアルポートメモリ７のラ
イトオンリ部に送信したい制御情報を書込む。この場合
の制御情報は、プロセッサ１がプロセッサ８に対しバッ
フ７メモリに書いたデータの処理要求を表す情報及び選
択されたデュアルポートメモリを示す情報である。

プロセッサ１はその後刻込み発生機構６に■１０命令を
実行し、プ［ｌセッサ８に割込みをかける。

このとき割込みＦ／Ｆはセットされ、プロセッサ１は割
込みＦ／Ｆがリセットされるまで待ら、リセッ１〜され
た時点で制御情報の送信完了すなわち処理要求の完了を
認識する。

プロセッサ８側は、プロセッサ１からの割込み発生によ
り、フラグレジスタ５を１″にし、プロセッサ１からの
制御情報をデュアルポートメモリ７のリードオンリ部よ
りメモリ９へ転送し、転送が完了した時点でフラグレジ
スタ５を＃　ＯＮにして受信処理を完了する。

プロセッサ８は受信処理完了後、プロセッサ１からの制
御情報を解析し、処理の要求内容及び処理データの書か
れているデュアルポートメモリ１１を認識した後、管理
下の必要Ｉ１０資源を使用して処理を実行する。

プロセッサ８は要求された処理の実行が完了すると、テ
コアルボ−１〜メモリ７のリードオンリ部、フラグレジ
スタ４、割込み発生機構６を使用して、プロセラ４）１
からの送信時と同様の動作により、要求された処理の完
了を示す制御情報をプロセッサ１側に送信し、プロセッ
サ１側は受信動作を行う。プロセッサ１は受信動作完了
後、プロセッサ８からの制御情報の内容により処理の完
了を認識する。

以上の説明は、プロセッサ１がらの１つの処理要求が完
了するまでの動作であるが、プロセッサ相互間の制御情
報の送受信動作は全く独立であり、また、プロセッサ８
側で同時にアクセスできるデュアルポートメモリ１１は
複数存在するので、複数の処理を同時に要求して実行さ
けることも可能である。

また、例えばブ０セッサ８管理下の外部記憶装置からデ
ータを読み出させ、プロセッサ１側で内容を変更して再
び、外部記憶装置に書込む場合等には、プロセッサ１は
切換え回路１２にょリバッフ７メモリを切換えることに
より、簡単に読み出しデータにアクセスできるので、デ
ータ転送時間のオーバーヘッドなしで処理を完了するこ
とが可能である。

発明の詳細 な説明したように、他の１１セツサヘデータの処理を要
求する場合に、マイクロプロセッサは自プロセッサのメ
モリを扱うのとほとんど変わりなく相手側プロセッサの
大量のバッファを使った処理を複数並列して実行するこ
とが可能である。

しかもこのとき自プロセッサ内の専用メモリを圧迫する
という問題は生じない。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は各プロ
セッサのアクセス可能なメモリエリアのマツプ例を示す
図である。 主要部分の符号の説明 １．８・・・・・・マイクロプロセッサ２．９・・・・
・・メモリ ３．１０・・・Ｉ１０装置 ４．５・・・・・・フラグレジスタ ６・・・・・・割込み発生機構 １１・・・・・・デュアルポートメモリ群１２・・・・
・・切換え回路

Claims (1)

【特許請求の範囲】
1. 第１及び第２のマイクロプロセッサ間においてデータ処
   理及びデータ転送をなすようにしたデータ処理方式であ
   って、前記第２のプロセッサからは常にアクセス可能で
   かつ前記第１のプロセッサからは必要に応じて選択的に
   １部を切換えることによりアクセス可能となるデュアル
   ポートメモリを設け、前記第１のプロセッサからの選択
   的切換え指令により前記デュアルポートメモリの１部へ
   処理データを書込み、しかる後に前記第１のプロセッサ
   から前記第２のプロセッサへの割込要求を発生して、こ
   の割込要求をに応答して前記第２のプロセッサが前記デ
   ュアルポートメモリの１部に書込まれている処理データ
   を処理するようにしたことを特徴とするデータ処理方式
   。