JP2643931B2

JP2643931B2 - 情報処理装置

Info

Publication number: JP2643931B2
Application number: JP61265856A
Authority: JP
Inventors: 強片寄; 幸男前橋
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-11-07
Filing date: 1986-11-07
Publication date: 1997-08-25
Anticipated expiration: 2012-08-25
Also published as: JPS63118950A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は処理要求を発生することのできる周辺機器あ
るいは内部回路を有し、それらの要求に基づき処理を行
なうことのできる機能を備えた情報処理装置に関する。

〔従来の技術〕従来、中央処理装置（以下、CPUという）が、周辺機
器、内部回路等からの処理要求に応じて、必要なデータ
処理を効率的に実行するための手段として割込みという
手法が用いられている。割込みとはCPUが周辺機器等か
らの処理要求を知ると、現在実行中のプログラムを一時
中断し、要求を出力した装置のデータ処理を行なう割込
み処理プログラムのルーチンに制御を移すことをいう。

一般にCPUが現在実行中のプログラムとは無関係に周
辺機器からの処理要求等ある特定の処理を他を処理より
優先的に行うことが必要な事がある。このようにランダ
ムに発生する処理要求に対してPCUはハードウェアで各
命令の実行の区切り毎に割込み処理要求が出力されてい
るか、チェックを行なっており、もし処理要求が出力さ
れている時には、現在行なわれているプログラムの処理
を中断し、割込み処理に変わる。割込み処理を行う時
は、元のプログラムのレジスタや、フラグ、プログラム
カウンタ値等の情報が破壊されないために、処理を行う
前にスタックなどにセーブしておく必要がある。割込み
を要求した装置の処理が終了すると、元のプログラムの
レジスタ等の情報をスタックから回復させ、続いて元の
プログラムに復帰する。

また、複数の割込み処理要求を制御する必要のある応
用システムでは通常以下に述べるベクタ割込みという手
法がとられている。これは複数の割込み処理プログラム
の中から割込み要求に対応するプログラムを選択するた
めに周辺機器あるいは割込みの制御回路等からその選択
用データ（ベクタ）を送って対応づけるものである。ベ
クタはプログラムメモリ内の割込み処理ルーチンの位置
をコード化したもので、CPUはベクタの値によって対応
づけられた位置に記憶されている割込み処理ルーチンの
先頭アドレスを得ることができる。一般にはCPUに対し
て外部より、割込みの処理要求に続いて、送られてくる
ベクタ値により、分岐先のテーブルの番地を決定し、そ
の番地の内容により処理ルーチンへ分岐するといった構
成をとるものが多い。

〔発明が解決しようとする問題点〕

上述した従来の割込み処理は、正常に元のプログラム
へ復帰できること保証するため本来必要とするデータ処
理以外にプログラムカウンタ、プログラム・ステータス
・ワード、レジスタの退避及び復帰や割込みルーチンへ
のベクター分岐、復帰処理といった、一連のオーバーヘ
ッドが必ず発生する。従って、短時間で処理が終了す
る、例えばただ単に周辺装置からデータをメモリ内のバ
ッファへ転送するといった処理を行なう場合、前記オー
バーヘッドは無視できないものとなり、これらの割込み
が頻発するような応用システムでは割込み手法を用いた
目的とは裏腹にCPUの実行効率が大きく低下してしまう
欠点があった。

本発明は上記に鑑みてなされたものでCPUの実行効率
を低下することなく周辺機器等からの処理要求に対して
柔軟に対処することが可能で、特に周辺装置等とメモリ
間のデータ処理を高速かつ効率的に実行する情報処理装
置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の情報処理装置は、処理要求を発生する処理要
求発生部と、前記処理要求に基づき処理を行う実行部
と、処理データ及びプログラムを記憶するメモリ部と、
周辺装置または内部回路等の制御やデータ授受を行う第
１の記憶手段と、前記処理要求発生部と前記実行部と前
記メモリ部と第１の記憶手段との間で情報を転送するバ
スと、前記処理要求発生部と前記第１の記憶手段を接続
する信号線と、を備え、前記実行部は、前記処理形態に
対応してベクタ割り込みを実行する第１の処理形態と少
なくともプログラムカウンタとプログラムステータスワ
ードを保持したまま退避する必要なく割込み処理実行す
る第２の処理形態とを選択的に実行し、前記処理要求発
生部は、発生した処理要求を記憶する第２の記憶手段
と、前記実行部での処理形態を指定する第３の処理形態
記憶手段と、第１の記憶手段の所定のアドレスを前記処
理要求毎に対応させて記憶する第４の記憶手段とを含
み、第２の処理形態の際に前記処理要求に応じて前記メ
モリ部をアクセスすることなく直に第４の記憶手段から
第１の記憶手段の所定のアドレスを取り出し、前記バス
を介することなく前記信号線を介して第１の記憶手段の
所定のアドレスを所定する処理要求発生部であることを
特徴とする。

〔実施例〕

本発明では周辺機器あるいは内部回路からの処理要求
（以下I/O要求という）を、プログラムによる設定によ
り２種類の処理形態で処理する。第１の処理形態は従来
からの割込み処理であり、プログラム処理によりI/O要
求を処理する。第２の処理形態は周辺機器、内部回路等
の制御やデータ授受を行うための特殊レジスタ（以下、
SFRという）及び、データのリード、ライトを行うこと
のできるメモリ（以下、RAMという）等とについて、デ
ータの転送、変換、内容の更新（インクリメント、デク
リメント、反転等）といった処理をプログラムの介入す
ることなしに行うものである（以下この第２の処理形態
をマクロサービスと称する）。

マクロサービスではI/O要求が発生すると実行中のプ
ログラムを中断させてCPUの通常のプログラム実行動作
を停止し、CPUの種々の状態（以下ステータスという）
及びデータを保持したまま、データ処理を実行する。こ
のマクロサービスはCPU自身の既存のハードウェアを活
用して実行されるもので、FIFO,DMA回路、といった特別
なハードウェアは持つ必要が無い。CPUはマクロサービ
スが終了すると、保持していたステータス及びデータに
より中断させていたプログラムを再開する。従ってソフ
トウェアからはプログラム中継は見えずに、あたかも命
令がプログラム処理中に自動的に挿入されたように映
る。

マクロサービスはソフトウェアが主体となる割込みの
発生頻度を極力少なくし、ソフトウェア処理の負担を軽
減せしめるものである。たとえばシリアルインターフェ
ース装置の送受信処理、A/Dコンバータ装置における変
換値の読み出し処理等、従来割込み処理で対応していた
周辺機器とメモリのバッファ領域間の簡単なデータ転送
は、このマクロサービス処理に最も適している。また、
I/O要求に基づくマクロサービスにより処理された一連
のデータの編集、平均化、条件判断等の複雑な処理は従
来通りの割込み処理によって対応する。

次に本発明の一実施例を図面を参照して説明する。第
１図はその要部概略を示すブロック図であり、周辺機器
等からのI/O処理要求の制御と制御に必要なフラグ等を
含んだI/O要求制御部１、I/O要求制御部１から発生する
処理要求に応じた処理を行なう実行部２、RAMを含んだ
メモリ部３、SFR部300、I/O要求制御部１よりSFRのマド
レスを指定するSFRアドレス指定線301、実行部２に対し
てI/O要求制御部１が処理要求発生を伝えるI/O処理実行
要求線INTRQ4、処理実行の形態を従来の割込み処理で実
行するか、マクロサービスによって処理するかを指定す
る処理実行形態指定線MS/▲▼５、I/O要求制御部
１、実行部２、メモリ部3,SFR部300の間でデータ授受を
行うための信号線バス６、周辺機器等からのI/O要求に
よってセットされI/O要求の発生を記憶するI/O処理要求
フラグ７、I/O処理の実行形態を記憶しておくための処
理形態指定フラグ８、従来からの割込み処理実行時に、
実行部２からの出力要求に応じて出力するベクタ値を記
憶するベクタ定数部９、マクロサービスの実行に際し、
処理の内容、転送方向等の指定情報を含んだメモリのア
ドレス情報を記憶し、実行部２から出力要求に応じて出
力するマクロサービス、チャネルレジスタアドレス定数
部10マクロサービスに必要なSFRのアドレス情報を記憶
し、実行部２からの出力要求に応じて出力するマクロサ
ービスSFRアドレス定数部11、実行部２よりI/O処理の終
了を指示し、I/O処理要求フラグ７のリセットを行なうC
LRIF信号12、実行部２よりマクロサービス処理の終了を
指示し、処理形態指定フラグ８のクリアを行なうCLRMS
信号13、実行部２よりベクタ定数またはマクロサービス
・チャネルレジスタアドレス定数を出力を指定する定数
出力要求信号OECST14、実行部２より、マクロスサービ
スSFRアドレス定数の出力を指定するSFRアドレス出力要
求信号OESFR15を有する。

周辺機器等から処理要求が発生し、I/O処理要求フラ
グ７がセットされると、I/O要求制御部１はINTRQ4をア
クティブにし、同時にMS/▲▼５に処理形態指定
フラグ８の内容を読み出して、実行部２に伝える。実行
部２はINTRQ4がアクティブになると、実行中のプログラ
ムを一時中断I/O要求を受付ける。実行部２はこの時のM
S/▲▼５のレベルにより２種類の処理形態のうち
一方を選択して処理を行なう。

第１はMS/▲▼５がロウレベルの場合で、この
時には従来と同様の割込み処理によって処理を実行す
る。実行部２はOECST14信号をアクティブにしてI/O要求
制御部１よりバス６を介してベクタ定数値を読み出し、
プログラムカウンタ、プログラムステータスワード、レ
ジスタ等を退避した後、ベクタ値で指定される割込み処
理プログラムへ分岐する。

さらに実行部２は、CLRIF信号12をアクティブにしてI
/O処理要求が受付けられたことをI/O要求制御部１に伝
え、I/O処理要求フラグ７をリセットする。これによ
り、INTRQ4は、イン・アクティブレベルに戻り、I/O処
理は割込み処理プログラムに制御が移る。

第２は、MS/▲▼５がハイレベルの場合で、こ
の時にはマクロサービスによって処理が実行される。実
行部２はOECST信号14をアクティブにしてI/O要求制御部
１よりバス６を介して、マクロサービス・チャネルレジ
スタのアドレス定数を読み出す、さらに前記アドレス情
報からメモリ部３の対応アドレスをアクセスし、マクロ
サービス・チャネルレジスタの内容を読み出し、マクロ
サービスで処理する内容、転送回数、方向、ワード長等
の情報を得て、処理を開始する。この時、マクロサービ
ス処理の中で例えば内部RAMとSFR間のデータ転送処理の
様にSFRをアクセスする必要が生じた場合には、OESFR15
信号をアクティブにしてSFRアドレス指定線301を介しSF
R部300内の対応するSFRをアクセスし、対応する処理を
実行する。マクロサービス処理の終了時の動作は、さら
に次の２種に分けられる。

一つは、CLRIF信号12をアクティブにしてI/O処理要求
フラグ７をリセットし、INTRQ4信号をイン・アクティブ
にさせて、処理を終了させるものである。この場合に
は、次にI/O処理要求が発生した場合には、また、マク
ロサービスで処理が成される。

他の一つは、CLRMS信号13をアクティブにして、処理
形態指定フラグ８をリセットし、INTRQ4信号をアクティ
ブ状態のままMS/▲▼５信号をロウレベルに落と
すものである。これにより、マクロサービスの処理の終
了時にINTRQ4信号を再びサンプリングする事で、同一の
I/O処理要求をマクロサービス処理から従来の割込み処
理（ベクタ割込み）へと制御を移すことが可能となる。
つまり、I/O処理要求をマクロサービスにより処理し、
その終了条件例えば特定のメモリのカウンタとして設定
しておく。このカウンタの内容がある所定値（Ｏ）にな
った場合等には、CLRMS信号13をアクティブにしてマク
ロサービスから従来の割込み処理（ベクタ処理）へと移
行して、さらに複雑なプログラム制御を実行させる。カ
ウンタの内容が所定値に達していなければCLRIF信号14
をアクティブにしてI/O処理を終了し、次の処理要求も
マクロサービスで処理するといった手法が可能となる。

なお、マクロサービス処理はバス６を経由し実行部２
の制御の基に行なわれるが、ステータス及びデータは全
て保持されるために、従来の割込み処理で必要とされた
プログラム・カウンタ、プログラム・ステータス・ワー
ドやレジスタ類の退避、復帰操作は一切不要である。ま
た、マクロサービス実行時に必要なSFRのマドレス情報
をI/O要求制御部１内に備えているため、例えば処理要
求を発生した装置のデータをSFR300より引き取り、メモ
リ部３に転送するといった処理を行なわせる場合には、
高速でかつ効率的な処理が行なえる。例えば仮にメモリ
部３等内にSFRアドレス情報があった場合、まずI/O要求
制御部１あるいはマクロサービスチャネルレジスタ内の
情報から必要なSFRの置かれたメモリ等のアドレス情報
を得、これを基にメモリをアクセスしSFRのアドレス情
報を得る。この時初めて対応するSFRのアクセス行なう
ことになるが、以上の様な方式と本実施例の様にI/O要
求制御部１より直接SFRのアドレッシングを行ない直ち
にデータ転送処理を行なうといった方式とを比較して見
れば明らかである。

次に第２図に第１図におけるI/O要求制御部１につい
てI/O要求発生源との対応をブロック図に示し、動作を
説明する。ここでI/O要求発生源はA,B,Cの３種として説
明する。第２図は、I/O要求発生源A,B,Cにそれぞれ対応
しI/O要求の発生を記憶するI/O処理要求フラグ7A,7B,7
C、各I/O要求の処理形態指定フラグ8A,8B,8C、各I/O要
求に対応したベクタ定数部9A,9B,9C、マクロサービスチ
ャネルレジスタ・アドレス定数部10A,10B,10C、マクロ
サービスSFRアドレス定数部11A,11B,11C、優先順位判別
処理及び実行部に対してI/O処理実行の要求と処理形態
を指定し、受付け条件の成立したI/O要求の選択信号16
A,16B,16Cの発生を行なうI/O処理指定部17、以上を含ん
だI/O要求制御部１と、周辺機器、内部回路等のI/O要求
発生源18,19,20,と、各I/O要求発生源からのI/O要求を
伝えるI/O要求線21A,21B,21C、第１図における実行部２
へ接続されているINTRQ4,MS/▲▼5,CLRIF12,CLRM
S13,OECST14,OESFR15の各信号より構成されている。

なお、受付け条件の成立したI/O要求の選択とは例え
ば同時発生したI/O要求の内最もその優先順位の高いも
のを選択することをさす。また、処理形態指定フラグ8
A,8B,8Cの内容は必要とするデータ処理の内容、形態に
応じてあらかじめソフトウェアにより設定しておく。

さて、I/O要求源の各機能動作によりI/O要求が発生
し、各I/O要求線21A,21B,21Cを介してI/O要求制御部１
に伝えられ、対応するI/O処理要求フラグ7A,7B,7Cがセ
ットされると、I/O処理指定部17は受付け条件の成立し
たI/O要求のうちただ一つを選択し該当するI/O要求選択
信号をアクティブにする。I/O要求選択信号によって選
択された処理形態指定フラグの内容は、MS/▲▼
５信号を通じて実行部へ伝えられ、同時にINTRQ4信号が
アクティブになりI/O処理の実行要求が起動する。

次に第３図に第１図における実行部２の詳細ブロック
図及びメモリ部３、SFR部300を示し動作を説明する。実
行部は第１図におけるI/O要求制御部１からのINTRQ4,及
びMS/▲▼５を受けて実行部の動作を制御するI/O
要求受付け部22と、割込み処理プログラム等の各種プロ
グラムを記憶するプログラムメモリ23、次に実行すべき
プログラムの番地を示すプログラムカウンタ24、実行部
全体の動作状態を示すプログラム・ステータス・ワード
25、算術論理演算機能を持つ算術論理演算ユニット（以
下ALUという）26、実行すべき命令を保持しておく命令
レジスタ27、命令レジスタの内容により各種制御信号を
発生する命令デコーダ28、命令デコーダ28の出力により
実行部全体の動作を制御し、I/O要求の処理実行時I/O要
求制御部１に対してCLRIF12,CLRMS13,OECST14,OESFR15
の各種制御信号を出力する実行制御部29を含む。メモリ
部３はマクロサービス処理においてその処理内容をコー
ド化して記憶しているマクロサービス・チャネル・レジ
スタ（以下MSRという）及びマクロサービスでデータ転
送処理等に用いる複数のレジスタ群を含む。ここでは、
マクロサービス処理としてデータの転送処理を挙げる。
従ってマクロサービスで用いるレジスタとしてRAMのア
ドレスを記憶するメモリポインタ（以下MPという）と、
転送回数を記憶するターミナルカウンタ（以下TCとい
う）の計３つのメモリを持つ構成とし、マクロサービス
処理用レジスタ群30,31,32がメモリ部３に含まれている
ものとする。

実行部は、通常プログラムカウンタ24の内容に対応す
るプログラムメモリ23に記憶されている命令を命令レジ
スタ27へ転送し、命令レジスタ27へ転送された命令によ
って命令デコーダ28及び実行制御部29が各種制御を行な
いプログラムを実行する。そして一命令実行する毎に、
次に実行する命令の番地へプログラムカウンタ24の値を
更新する。

ところが、INTRQ4信号がアクティブレベルになると、
I/O要求受付け部22はプログラムの実行を中断し、その
時のMS/▲▼５のレベルをサンプリングする。MS/
▲▼５のレベルがロウレベルであると、I/O要求
受付け部22は要求が割込み処理要求であることを認識
し、実行制御部29を制御してI/O要求制御部１にOECST14
信号を送りベクタ値を詠み出し分岐アドレス情報を得
る。そして実行中のプログラムカウンタ24、プログラム
ステータスワード25の内容をメモリ部３に退避させた
後、対応する割込み処理プログラムの先頭番地をプログ
ラムカウンタ24に転送して割込み処理プログラムを開始
する。一連の割込みプログラム処理が終了すると、メモ
リ部３へ退避したデータをプログラムカウンタ24、プロ
グラムステータスワード25へ戻すことにより中断された
時のプログラム処理へ復帰する。

一方、MS/▲▼５のレベルがハイレベルである
と、I/O要求受付け部22はマクロサービスによる処理要
求と認識し、実行制御部29からI/O要求制御部１にOECST
14信号を出力し、これに応じてI/O要求制御部１から出
力されるデータを基にメモリ部３内のプログラムカウン
タ24及びプログラム・ステータスワード25の値を保持し
たままMSRを参照する。ここで、レジスタ群30はI/O要求
発生源A,レジスタ群31はI/O要求発生源Ｂおよびレジス
タ群32はI/O要求発生源Ｃに各々対応している。I/O要求
制御部１内での優先順位判別等により選択されていたI/
O要求発生源がI/O要求発生源Ａであったとすると、OECS
T14で出力されるMSRのアドレス情報はレジスタ群30内の
MSRを示している。実行制御部29はこのMSRの内容を読み
出してI/O要求発生源Ａのマクロサービス処理に必要な
情報を得る。

ここでマクロサービス処理の内容は、メモリからSFR
へのデータ転送処理を指定しているとすると、実行制御
部29は、続いてレジスタ群30内のMPの指す番地のメモリ
に書き込まれているデータを読み出し、さらにI/O要求
制御部１にOESFR15信号を送る。ここではI/O要求制御部
１から出力されるSFRのアドレス情報で指定されるSFR部
300内のSFRに対して先に読み出したメモリの内容を通常
の転送命令実行と同様の制御により書き込み、データ転
送処理を実現する。従って、マクロサービスの処理中に
実行部の動作を停止する必要はない。その後、実行制御
部29はALU26制御して、MPの値を１加算して再びMPへ格
納し、又TCの値を１減算して再びTCへ格納する処理を行
って一連のデータ転送処理を終了する。

但しTCの値を減算して０となった場合にはマクロサー
ビス処理を発生させたI/O要求発生源Ａに対応して処理
形態指定フラグのクリアを行なうためCLRMS13信号をI/O
要求制御部１に送る。またTCの値が０でなければI/O処
理は全て終了したものとしてI/O要求制御部１に対し
て、CLRIF12信号を送り、マクロサービス処理を発生さ
せたI/O要求発生源Ａに対応したI/O処理要求フラグをク
リアする。上記一連の処理によりマクロサービス処理は
終了するが、TC＝０の場合には単に処理形態指定フラグ
をクリアしたのみで、I/O処理要求フラグはセットされ
たままとなっている。

従ってマクロサービス処理終了後割込み要求が続いて
発生している事になるため、割込み処理を起動しマクロ
サービス処理により転送されていたデータをI/O要求発
生源Ａに対応した割込み処理プログラムによって処理す
る。

次に第４図に第２図におけるI/O要求制御部及び優先
順位判別及びI/O処理指定部の詳細な論理回路を示し、
実行部２と合わせて動作を説明する。第４図はI/O要求
発生源からのI/O要求線21A,21B,21Cがハイレベルになる
とセットされるI/O処理要求フラグ7A,7B,7C、各I/O要求
の処理形態指定フラグ8A,8B,8C、各I/O要求に対応して
設けられ、従来の割込み処理の際分岐先アドレス情報を
保持するベクタ定数部9A,9B,9C、マクロサービス処理の
際メモリ部のチャネル・レジスタのアドレス情報を保持
する、マクロサービス・チャネルレジスタ・アドレス定
数部、10A,10B,10C、及びSFRアドレス情報を保持するマ
クロサービスSFRアドレス定数部、11A,11B,11C、各定数
の出力をOECST14信号とMS/▲▼５信号で制御する
ゲート回路34,35、トランステート・バスバッファ31,3
2,33SFRアドレス指定線301、処理形態指定フラグの内容
をI/O要求選択信号に基づきとり出して実行部へ伝える
論理ゲート36,37,38,39、I/O処理実行要求INTRQ4の禁止
許可の制御を行なうゲート40とI/O処理要求イネーブル
信号41、I/O要求の処理起動中に優先順位が変化するこ
とを禁止するラッチ42と制御ゲート43、クロックφ44
と、クロック45、優先順位制御及びI/O処理要求の選
択回路100と実行部２からの制御信号CLRIF12,CLRMS13,O
ECST14,OESFR15から構成されている。

ここでI/O処理要求イネーブル信号41がハイレベル
で、処理形態指定フラグ8Aがリセットされている時に、
I/O要求が発生し、I/O要求線21Aがハイレベルとなり、I
/O処理要求フラグ7Aがセットされた時の動作を説明す
る。

初期状態では、INTRQ4信号がロウレベルであるため、
ラッチ42の出力はロウ、アンドゲート43の出力は、φ44
同期でハイレベルになり、I/O処理要求フラグ7Aの出力
がラッチ101にラッチされ、I/O要求選択信号16Aがハイ
レベルになる。同期にI/O処理要求フラグ7Aの内容はオ
アゲート106,107を通してアンドゲート40に送られる、
ここではI/O処理要求イネーブル信号41がハイレベルで
あるから、アンドゲート40の出力はハイレベルとなって
実行部に伝えられる。この時INTRQ4がハイレベルである
から、ラッチ42の出力はハイレベル，アンドゲート43の
出力は常にロウとなるので101,102,103のラッチは出力
を保持状態となっており、以後、INTRQ4信号が再びロウ
レベルになるまで変化することは無い。

一方、MS/▲▼５信号は処理形態指定フラグ8A
がリセットされているのでゲート36の出力はロウレベル
であり、I/O要求選択信号16B,16Cはロウレベルであるか
ら37,38のゲート出力も全てロウである、従って、オア
ゲート39の出力もロウレベルトなり、実行部に対して従
来の割込み処理でI/O処理要求を出していることにな
る。

実行部は、INTRQ4がハイレベルになった事を検出する
と実行中のプログラムを中断してI/O要求の処理に入
る。実行部MS/▲▼５をサンプリングしこれがロ
ウレベルであるから、割込み処理によってI/O要求を処
理すれば良いことを認識し、プログラムカウンタやプロ
グラム・ステータスワードの退避等の割込み処理を開始
する。割込み処理開始後、実行部はOECST14をアクティ
ブにしてベクタコードをI/O要求制御部に出力する。I/O
処理要求選択信号16Aによって定数部のベクタ定数9Aが
選択されている。実行部がOECST14信号をアクティブに
すると、ゲート34の出力がハイレベルとなりバッファ31
がアクティブになってバス６を介して、ベクタ定数9Aの
内容が実行部へ伝えられる。この時ゲート35は、MS/▲
▼５がロウレベルであるから出力もロウレベルで
あるためトライステート・バッファ32はハイ・インピー
ダンス状態のままである。実行部は、ベクタ値をバス６
を介して取り込み、実行制御部を制御して取込んだデー
タに対応した番地に分岐して割込み処理プログラムの実
行を開始するとともに、I/O要求の処理終了を示すCLRIF
信号12ハイレベルにし、I/O処理要求選択信号16Aで選択
されているI/O処理要求フラグ7Aをリセットする。一連
の割込み処理プログラムを終了すると、退避していたプ
ログラムカウンタ、及びプログラム・ステータスワード
等を復帰して中断したプログラムの実行を再開する。

次にI/O処理要求イネーブル信号41がハイレベルで、
処理形態指定フラグ8Aがソフトウェア処理等でセットさ
れている時に、I/O要求発生源からI/O要求フラグ7Aがセ
ットされた時の動作を説明する。初期状態ではINTRQ4信
号がロウレベルであるため、ラッチ101,102,103に対し
ラッチクロックが入力されている事は、割込み処理の時
と同様である。I/O処理要求フラグ7Aの出力は優先順位
制御、I/O処理要求選択回路100のラッチ101に取り込ま
れ、I/O処理要求選択信号16Aがハイレベルになる。この
時I/O処理要求フラグ7B,7Cの内容にかかわらず、I/O処
理要求選択信号16B,16Cはロウレベルになる。同時にI/O
処理要求フラグ7Aの内容は、オアゲート106,107を通じ
てアンドゲート40に送られる。I/O処理要求イネーブル
信号41はハイレベルであるから、アンドゲート40の出力
はハイレベルとなる、つまりINTRQ4がハイレベルにな
り、実行部へ伝えられる。

ここで、INTRQ4がハイレベルになると、101,102,103
のラッチは出力保持状態になり、次にINTRQ4がロウレベ
ルになるまで出力が変化することはない。

一方、MS/▲▼５信号は、処理形態指定フラグ8
Aがセットされているため、アンドゲート36の出力はハ
イレベルとなり、オアゲート39の出力はハイレベルとな
るので実行部に対してマクロサービス処理の要求を出し
ていることになる。

実行部はINTRQF4がハイレベルになった事を検出する
と実行中のプログラムを中断しI/O要求の処理に入る。
実行部はMS/▲▼５をサンプリングする。これが
ハイレベルであるからマクロサービスによってI/O要求
の処理を行えば良い事を認識しマクロサービス処理を開
始する。マクロサービス処理開始後、実行部はOECST13
をアクティブにしてマクロサービス・チャネル・レジス
タのアドレス情報をI/O要求制御部に出力させる。I/O要
求制御部ではI/O処理要求選択信号16Aによってマクロサ
ービス・チャネル・レジスタ・アドレス定数9Bが選択さ
れている。実行部がOECST14信号をアクティブにすると
ゲート35の出力がハイレベルとなって、トライステート
バッファ32がオンする、このトライステートバッファ32
を介してマクロサービス・チャネル・レジスタ・アドレ
ス定数9Bがバス６に出力される。実行部は、バス６に出
力されているデータを基にメモリ部のマクロサービス・
チャネル・レジスタを読み出しマクロサービス処理の種
類、転送方向、ワード長等の制御情報を得る。続いて実
行部は読み出したマクロサービスの制御情報を基にマク
ロサービス処理を行なう。RAMとSFR間のデータ転送が指
定されている場合にはOESFR15をハイレベルにしてI/O要
求制御部より、SFRのアドレス情報11AをSFRアドレス指
定線301に出力させ、これにより指定したSFRとMPで指定
されるRAMとの間でデータの転送処理を行なう。その後M
Pの１加算及びTCの１減算処理等を行ない、TCの減算結
果が０になるとCLRMS13をハイレベルにしてI/O処理要求
選択信号16Aで選択されている処理形態指定フラグ8Aを
リセットする。処理形態指定フラグ8Aの内容がクリアさ
れると、アンドゲート36の出力はロウレベルとなり、ア
ンドゲート37,38の出力もロウレベルなのでオアゲート3
9の出力がロウレベル、つまりMS/▲▼５のレベル
はロウとなる。しかしI/O処理要求フラグ7Aの内容はセ
ットされたままであるため、INTRQ4のレベルはハイレベ
ルのままである。従って以上一連のマクロサービス処理
が終了した後にINTRQ4がハイレベル、MS/▲▼５
がロウレベルであることを実行部は検知して、割込み処
理の起動がかかる。また、TCの値が０でない時には、実
行制御部はCLRIF12信号をハイレベルにしI/O処理要求フ
ラグ7Aをリセットする。これによりINTRQ4はロウレベル
となり、マクロサービス処理が終了する。この場合に
は、次にI/O要求発生源よりI/O要求が発生した場合にも
マクロサービスで処理がなされる。

以上本実施例では単純なデータ転送処理について、優
先順位が固定な例を示したが優先順位の可変な処理要求
制御についても容易に対応させることが可能である。ま
たマクロサービスチャネル・レジスタの制御情報にデー
タ比較機能を盛り込ませることによってさらに高度な応
用についても特殊なハードウェアを付加することなく非
常に柔軟性に富んだ情報処理装置を得ることができる。

〔発明の効果〕

以上説明したように、本発明は処理要求を発生する処
理要求発生部と処理要求に基づき処理を行う実行部と、
処理データ及びプログラム等を記憶するメモリ部と周辺
装置及び内部回路等の制御やデータ授受を行う特殊レジ
スタ部とを備えた情報処理装置において前記処理要求を
前記メモリ部に記憶されている処理要求に対応したプロ
グラムの実行により処理する第１の処理形態及びプログ
ラム実行にかかわる前記実行部の状態を保持したまま前
記処理要求に対応した処理を行う第２の処理形態の実行
制御手段と、前記実行制御手段の処理形態を選択的に指
定する処理形態指定手段と、前記第２の処理の際に前記
特殊レジスタの所定のアドレスを指定する手段とを備
え、前記処理要求発生部が処理要求を発生した時、前記
実行部が処理形態指定手段により指定された処理形態に
対応した所定の処理をなすことにより、プログラムの実
行効率の高い、柔軟性に豊んだ情報処理装置を安価に提
供できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。１……I/O要求制御部、２……実行部、３……メモリ
部、４……INTRQ信号、５……MS/▲▼信号、６…
…バス、７……I/O処理要求フラグ、８……処理形態指
定フラグ、９……ベクタ定数部、10……マクロサービス
・チャネル・レジスタ・アドレス定数部、11……マクロ
サービスSFRアドレス定数部、12……CLRIF信号、13……
CLRMS信号、14……OECST信号、15……OESFR信号、300…
…SFR部、301……SFRアドレス指定信号第２図はI/O要求制御部１のブロック図である。 18,19,20……I/O要求発生源、21A,21B,21C……I/O要求
線、16A,16B,16C……I/O処理要求選択信号、17……I/O
処理指定、優先順位制御回路部、9A,9B,9C……ベクタ定
数部、10A,10B,10C……マクロサービスチャネルレジス
タ・アドレス定数部、11A,11B,11C……マクロサービスS
FRアドレス定数部第３図は実行部２およびメモリ部の詳細ブロック図であ
る。 23……プログラムメモリ、24……プログラム・カウン
タ、25……プログラム・ステータスワード、26……AL
U、27……命令レジスタ、28……命令デコーダ、29……
実行制御部、30,31,32……マクロサービスレジスタ群、第４図はI/O要求制御部１の論理図である。 100……優先順位制御、I/O処理要求選択信号発生回路、
31,32,33……トライステート・バスバッファ、34,35…
…定数出力制御ゲート、36,37,38,39……処理形態指定
フラグ内容の選択ゲート、40……INTRQ4の出力禁止、許
可制御ゲート、41……I/O処理要求イネーブル信号、42,
43……I/O要求処理起動中の優先順位が変化することを
禁止するラッチ、およびゲート、44……クロックφ、45
……クロック、46A,46B,46C……処理形態指定フラグ
のセット信号。

フロントページの続き (56)参考文献特開昭60−183661（ＪＰ，Ａ) 特開昭60−183662（ＪＰ，Ａ) 特開昭60−183663（ＪＰ，Ａ) 特開昭53−32644（ＪＰ，Ａ) 特開昭54−138348（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】処理要求を発生する処理要求発生部と、前
記処理要求に基づき処理を行う実行部と、処理データ及
びプログラムを記憶するメモリ部と、周辺装置または内
部回路等の制御やデータ授受を行う第１の記憶手段と、
前記処理要求発生部と前記実行部と前記メモリ部と第１
の記憶手段との間で情報を転送するバスと、前記処理要
求発生部と前記第１の記憶手段を接続する信号線と、を
備え、前記実行部は、前記処理形態に対応してベクタ割り込み
を実行する第１の処理形態と少なくともプログラムカウ
ンタとプログラムステータスワードを保持したまま退避
する必要なく割込み処理実行する第２の処理形態とを選
択的に実行し、前記処理要求発生部は、発生した処理要求を記憶する第
２の記憶手段と、前記実行部での処理形態を指定する第
３の処理形態記憶手段と、第１の記憶手段の所定のアド
レスを前記処理要求毎に対応させて記憶する第４の記憶
手段とを含み、第２の処理形態の際に前記処理要求に応
じて前記メモリ部をアクセスすることなく直に第４の記
憶手段から第１の記憶手段の所定のアドレスを取り出
し、前記バスを介することなく前記信号線を介して第１
の記憶手段の所定のアドレスを指定する処理要求発生部
であることを特徴とする情報処理装置。