JPS60183663A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60183663A JPS60183663A JP59040006A JP4000684A JPS60183663A JP S60183663 A JPS60183663 A JP S60183663A JP 59040006 A JP59040006 A JP 59040006A JP 4000684 A JP4000684 A JP 4000684A JP S60183663 A JPS60183663 A JP S60183663A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- data
- data transfer
- transmission
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は送受信インタフェース回路を内蔵する情報処理
装置に関する。
装置に関する。
近年シングルチップマイクロコンピュータはプロセス技
術の向上によ、る高密度化に伴い、その機能の高度化及
び多様性を増々深めつつあるが、特に制御用を目的とす
るものを主体としてタイマ。
術の向上によ、る高密度化に伴い、その機能の高度化及
び多様性を増々深めつつあるが、特に制御用を目的とす
るものを主体としてタイマ。
Ａ／Ｄコンバータ等周辺ハードウェアの充実が目立って
きている。その中でも送受信インタフェース回路は、マ
イクロコンピュータの高機能化に伴う分散処理や各種端
末の接続実現のために必要不可欠なものとなっている。
きている。その中でも送受信インタフェース回路は、マ
イクロコンピュータの高機能化に伴う分散処理や各種端
末の接続実現のために必要不可欠なものとなっている。
従来、インタフェース回路を内蔵したマイクロコンピュ
ータにおいては、１データ送受信毎に割込みを発生し、
ＣＰＵのノットウェア処理によりデータ送受信処理を行
なっている。
ータにおいては、１データ送受信毎に割込みを発生し、
ＣＰＵのノットウェア処理によりデータ送受信処理を行
なっている。
以下に従来のキャジクタ制薗によるシリアルデータ転送
処理の概要を第１図に示すブロック図を参照して説明す
る。
処理の概要を第１図に示すブロック図を参照して説明す
る。
シリアルデータ転送装置１００は送信バッファレジスタ
１００−１と受信バッファレジスタ１０〇−２を有し、
割込み制御部１０１に送信完了信号１００−３と受信完
了信号１００−４を出力する。
１００−１と受信バッファレジスタ１０〇−２を有し、
割込み制御部１０１に送信完了信号１００−３と受信完
了信号１００−４を出力する。
プログラムカウンタ１０２−１．プログラムステータス
ワード１０２−２．汎用レジスタセット１０２−３を有
する実行部１０２は割込み制（財）部１０１からの割込
み要求線１０１−１の出力を受けて割込み処理の実行及
びその制＠を行なう。実際には他の周辺ハードウェアか
らの割込み委求も存在しているが、ここではこれを省略
する。
ワード１０２−２．汎用レジスタセット１０２−３を有
する実行部１０２は割込み制（財）部１０１からの割込
み要求線１０１−１の出力を受けて割込み処理の実行及
びその制＠を行なう。実際には他の周辺ハードウェアか
らの割込み委求も存在しているが、ここではこれを省略
する。
従来のシリアルインタフェース回路を内蔵したマイクロ
コンピュータは、この他に割込み処理プログラム等を格
納するプログラムメモリ（ＲＱＭ）１０３、送受信処理
データを保持するデータメモり（ＲＡＭ）１０４を含み
、内部バス１０５により相互に接続されている。１だデ
ータメモ’Ｊ１０４には予め送受信割込みによるソフト
ウェア処理に必快とされる送信データ格納領域を指定す
るアドレス情報及び送信サーチキャラクタ情報が格納さ
れた送信パラメータ退避領域１０４−１ 、受信データ
格納領域を指定するアドレス情報及び受信ヤーチキャラ
クタ情報が格納された受信パラメータ退避領域１０４−
２、送信データ格納領域１０４−３および受信データ格
納領域１０４−４が設定されている。
コンピュータは、この他に割込み処理プログラム等を格
納するプログラムメモリ（ＲＱＭ）１０３、送受信処理
データを保持するデータメモり（ＲＡＭ）１０４を含み
、内部バス１０５により相互に接続されている。１だデ
ータメモ’Ｊ１０４には予め送受信割込みによるソフト
ウェア処理に必快とされる送信データ格納領域を指定す
るアドレス情報及び送信サーチキャラクタ情報が格納さ
れた送信パラメータ退避領域１０４−１ 、受信データ
格納領域を指定するアドレス情報及び受信ヤーチキャラ
クタ情報が格納された受信パラメータ退避領域１０４−
２、送信データ格納領域１０４−３および受信データ格
納領域１０４−４が設定されている。
まずシリアル送信処理においては、送信バッフ了レジス
タ１００−１の送信データが送１言ライン１００−５を
１１Ｔｉシて外部（ｆＣ出力され、送信バッファレジス
タ１００−１が空にンすると、シリアルデータ転送装置
１００ （’ｉ送信完了信号１００−３をアクティブに
して送信完了を割込み制１Ｉｉ１部１０１Ｋ ）Ｉｆ、
知する。割込み制例部１０１は割込み要求線１０１−１
をアクティブＬＣして送信割込み要求発生を実行部１０
２に通知し、これに応答して実行部１０２は送信ｉ〈：
］込み処理を実行する。この割込みサービスで（・ま、
廿ずそれ捷でのＣＰＵのプログラム処理内容を保持して
おく為にプログラムカウンｚｉｏ２−ｉ、プログラムス
データスヮード１．０２−２、ｄｔ用ｌ／ジスタセッｌ
−１０２−３の内容をスタックに退避し、その後送信パ
ラメータ退避領域］ ０４−１から送信データ格納領域
１０４−３のアドレスを読み出してポインタにロードす
る処理を行なう。次にポインタで指定された送信データ
格納領域１０４−３から送信データを読み出して送信サ
ーチキャラクタとの比較を行ない、一致が検出されない
場合送信データを送信バッファレジスタ１００−１に格
納し、送信データ格納領域１０４−３のアドレス情報の
更新を行なった後、プログラムカウンタ１０２−１．プ
ログラムステータスワード１０２−２、汎用レジスタセ
ット１０２−３の各内容をスタックから復帰して送信割
込みサービスを完了する。また送信データと送信キャラ
クタとの一致が検出された時には、この送信データを送
信バッファレジスタ１００−１に転送した後側込み処理
プログラムで指定された所定の送信手順完了処理を行な
う。
タ１００−１の送信データが送１言ライン１００−５を
１１Ｔｉシて外部（ｆＣ出力され、送信バッファレジス
タ１００−１が空にンすると、シリアルデータ転送装置
１００ （’ｉ送信完了信号１００−３をアクティブに
して送信完了を割込み制１Ｉｉ１部１０１Ｋ ）Ｉｆ、
知する。割込み制例部１０１は割込み要求線１０１−１
をアクティブＬＣして送信割込み要求発生を実行部１０
２に通知し、これに応答して実行部１０２は送信ｉ〈：
］込み処理を実行する。この割込みサービスで（・ま、
廿ずそれ捷でのＣＰＵのプログラム処理内容を保持して
おく為にプログラムカウンｚｉｏ２−ｉ、プログラムス
データスヮード１．０２−２、ｄｔ用ｌ／ジスタセッｌ
−１０２−３の内容をスタックに退避し、その後送信パ
ラメータ退避領域］ ０４−１から送信データ格納領域
１０４−３のアドレスを読み出してポインタにロードす
る処理を行なう。次にポインタで指定された送信データ
格納領域１０４−３から送信データを読み出して送信サ
ーチキャラクタとの比較を行ない、一致が検出されない
場合送信データを送信バッファレジスタ１００−１に格
納し、送信データ格納領域１０４−３のアドレス情報の
更新を行なった後、プログラムカウンタ１０２−１．プ
ログラムステータスワード１０２−２、汎用レジスタセ
ット１０２−３の各内容をスタックから復帰して送信割
込みサービスを完了する。また送信データと送信キャラ
クタとの一致が検出された時には、この送信データを送
信バッファレジスタ１００−１に転送した後側込み処理
プログラムで指定された所定の送信手順完了処理を行な
う。
次にシリアル受信処理では、受信ライン１００−６を通
してシリアルデータを受信し、受信バッフ了レジスタ１
００−２への格納を完了すると、シリアルデータ転送装
置１００（は受信完了信号１００−４をアクティブにし
て受信完了を割込み制御部１０１に通知する。割込み制
飢部１０１は割込み要求線１０１−１をアクティブにし
て受信割込み要求発生を実行部１０２に通知し、それに
より実行部１０２は受信割込み処理を実行する。この時
も送信割込みと同様プログラムカウンタ１０２−１、プ
ログラムステータスワード１０２−２、汎用レジスタセ
ット１０２−３の各内容ラスタツクに退避した後、受信
パラメータ退避領域１０４−２から受信データ格納領域
１０４−４のアドレスをηｉとみ出してポインタにロー
ドする。そして受信バッフ了レジスタ１００−２から受
信データを読み出して受信サーチギャラクタとの比較を
行ない一致が検出されない場合、受信データをポインタ
で指定されｆｃ受信データ格納領域１０４−４に格納し
、受信データ格納領域１０４−４のアドレス情報を更新
した後プログラムカウンタ１０２−１、プログラムステ
ータスワード１０２−２、汎用レジスタセット１０２−
３を復帰して受信割込みサービスを完了する。また受信
データと受信サーチキャラクタとの一致が検出された時
に（・−ま、この受信データを受信データ格納領域に格
納した後刻込み処理プログラムで指定された所定の・覚
悟手順完了処理を行なう。
してシリアルデータを受信し、受信バッフ了レジスタ１
００−２への格納を完了すると、シリアルデータ転送装
置１００（は受信完了信号１００−４をアクティブにし
て受信完了を割込み制御部１０１に通知する。割込み制
飢部１０１は割込み要求線１０１−１をアクティブにし
て受信割込み要求発生を実行部１０２に通知し、それに
より実行部１０２は受信割込み処理を実行する。この時
も送信割込みと同様プログラムカウンタ１０２−１、プ
ログラムステータスワード１０２−２、汎用レジスタセ
ット１０２−３の各内容ラスタツクに退避した後、受信
パラメータ退避領域１０４−２から受信データ格納領域
１０４−４のアドレスをηｉとみ出してポインタにロー
ドする。そして受信バッフ了レジスタ１００−２から受
信データを読み出して受信サーチギャラクタとの比較を
行ない一致が検出されない場合、受信データをポインタ
で指定されｆｃ受信データ格納領域１０４−４に格納し
、受信データ格納領域１０４−４のアドレス情報を更新
した後プログラムカウンタ１０２−１、プログラムステ
ータスワード１０２−２、汎用レジスタセット１０２−
３を復帰して受信割込みサービスを完了する。また受信
データと受信サーチキャラクタとの一致が検出された時
に（・−ま、この受信データを受信データ格納領域に格
納した後刻込み処理プログラムで指定された所定の・覚
悟手順完了処理を行なう。
以上の様に従来のマイクロコンピュータに卦いては、キ
ャラクタ側倒によるシリアルデータ転送処理を割込みに
よるソフトウェア処理によって実現している。このプロ
グラムカウンタ、プログラムステータスワード、汎用レ
ジスタセットの退避及び復帰を伴うＣＰＵの割込み処理
は、本来の送受信バッファとメモリ間のデータ転送のみ
に要する時間に比べて非常に長い処理時間を有するもの
である。従って、これがＣＰＵのメインの処理能力を低
下させると共に高速シリアルデータ転送の実現の大きな
妨げとなっている。
ャラクタ側倒によるシリアルデータ転送処理を割込みに
よるソフトウェア処理によって実現している。このプロ
グラムカウンタ、プログラムステータスワード、汎用レ
ジスタセットの退避及び復帰を伴うＣＰＵの割込み処理
は、本来の送受信バッファとメモリ間のデータ転送のみ
に要する時間に比べて非常に長い処理時間を有するもの
である。従って、これがＣＰＵのメインの処理能力を低
下させると共に高速シリアルデータ転送の実現の大きな
妨げとなっている。
本発明はキャラクタ制例によるデータ転送機能をハード
ウェアによって実現する事によシ、ソフトウェア割込み
処理の介入によるＣＰＵの負担分））１ｆ減した高速デ
ータ転送がａＪ情な情報処理装置を提供する。慴を目的
とする。
ウェアによって実現する事によシ、ソフトウェア割込み
処理の介入によるＣＰＵの負担分））１ｆ減した高速デ
ータ転送がａＪ情な情報処理装置を提供する。慴を目的
とする。
本発明は、送１３処理に伴う第１の処理要求と受信処理
に伴う第２の処理要求を発生する発生部と、送受信デー
タ及びプログラムを記憶するメモリ部と、第１．第２の
処理要求に基づく処理及びプログラムを実行するＣＰＵ
とを備えた情報処理装置において、ＣＰＵはプログラム
実行にかかわる自らの状態を保持した甘ま小１．第２の
処理要求に対応したデータ転送処理を行ない由るデータ
転送処理手段と、所定の送受信データの検出処理忙行な
うデータ検出処理手段とを有し、発生部が送受信に伴う
第１．第２の処理要求を発生した時ＣＰＵはデータ転送
処理手段及びデータ検出処理手段により高速に送受イ言
データ処理金行なうｕｌを＋！ｆ徴とする。
に伴う第２の処理要求を発生する発生部と、送受信デー
タ及びプログラムを記憶するメモリ部と、第１．第２の
処理要求に基づく処理及びプログラムを実行するＣＰＵ
とを備えた情報処理装置において、ＣＰＵはプログラム
実行にかかわる自らの状態を保持した甘ま小１．第２の
処理要求に対応したデータ転送処理を行ない由るデータ
転送処理手段と、所定の送受信データの検出処理忙行な
うデータ検出処理手段とを有し、発生部が送受信に伴う
第１．第２の処理要求を発生した時ＣＰＵはデータ転送
処理手段及びデータ検出処理手段により高速に送受イ言
データ処理金行なうｕｌを＋！ｆ徴とする。
本発明では送？６完了、受信完了のＩ／（Ｊ要求による
送信バッファレジスタ１１とは受１７バツフアレジスタ
とデータメモリ間のキャラクタ制御によるデータ転送処
理をプログラム処理を介入１′ることなしに行なうこと
ができる。
送信バッファレジスタ１１とは受１７バツフアレジスタ
とデータメモリ間のキャラクタ制御によるデータ転送処
理をプログラム処理を介入１′ることなしに行なうこと
ができる。
このデータ転送（以下、サーチモード自動データ転送と
いう）は、周辺ハードウェアからのＩ／′０安求が発生
した時にＣ１） Ｕが現在のプログラム実行動作を停止
し、その時のＣＰＵのステータス（プログラムカウンタ
、プログラムステータスワード）及び汎用レジスタセッ
ト中のデータを退避することなく保持したまま、他のプ
ログラム処理の介入なしにＣＰＵ自身が、所定のキャラ
クタサーチによる転送制御で、データ転送処理を行なう
というものである。また連続処理に起こりがちな転送の
暴走から受信側のデータメモリを保６Φする為、予め定
められたサーチキャラクタとの一致検出の他に、最大デ
ータ送受信回数をセットしておくことにより、もしサー
チキャラクタとの一致検出にミスが生じても最大データ
送受信回数との一致によりシリアル送受信を完了する様
にしている。この様にサーチモード自動データ転送処理
では、ソフトウェア処理が主体となる送信完了割込みま
たは受匍完了割込みの発生頻度を極力抑え、ＣＰＵのン
フトウェア処理負担を軽７λ；もすると共（・て、サー
チキャラクタ制御及び最大転送回斂制仰による二１１（
のデータ転送料（財）を行なっている。
いう）は、周辺ハードウェアからのＩ／′０安求が発生
した時にＣ１） Ｕが現在のプログラム実行動作を停止
し、その時のＣＰＵのステータス（プログラムカウンタ
、プログラムステータスワード）及び汎用レジスタセッ
ト中のデータを退避することなく保持したまま、他のプ
ログラム処理の介入なしにＣＰＵ自身が、所定のキャラ
クタサーチによる転送制御で、データ転送処理を行なう
というものである。また連続処理に起こりがちな転送の
暴走から受信側のデータメモリを保６Φする為、予め定
められたサーチキャラクタとの一致検出の他に、最大デ
ータ送受信回数をセットしておくことにより、もしサー
チキャラクタとの一致検出にミスが生じても最大データ
送受信回数との一致によりシリアル送受信を完了する様
にしている。この様にサーチモード自動データ転送処理
では、ソフトウェア処理が主体となる送信完了割込みま
たは受匍完了割込みの発生頻度を極力抑え、ＣＰＵのン
フトウェア処理負担を軽７λ；もすると共（・て、サー
チキャラクタ制御及び最大転送回斂制仰による二１１（
のデータ転送料（財）を行なっている。
またサーチモード自動データ転送処理では、送受信デー
タと所定のサーチキャラクタとの一致、またはデータ転
送回数と最大データ送受信回数との一致による所定数の
送受イβ完了後の処理はｓ ’Ｈｊｊ’Ｊ込みで対応す
る。
タと所定のサーチキャラクタとの一致、またはデータ転
送回数と最大データ送受信回数との一致による所定数の
送受イβ完了後の処理はｓ ’Ｈｊｊ’Ｊ込みで対応す
る。
第２図にこの機能を実現するブロック図を示す。
シリアルデータ転送装置１００は送信バッファレジスタ
１．００−１ト受信バッファレジスタ１００−２を有し
、Ｉ１０要求制（財）部２０１に送信完了信号１００−
３と受１ｉ完了信号１００−４を出力する。実行部は、
Ｉ１０要求制御部２０１からのＩ／Ｑ処理実行要求線２
０１−１及びＩ１０処理処理形態指定線２０．１−’２
′！ｉｌ−受けて実行部の動作を制御するＩ１０要求受
付は部２０２、割込み処理ブロクラム等のプログラムを
格納するプログラムメモリ１０３、送受信処理データを
保持するデータメモリＪＯ４，次に実行するプログラム
のアドし・スを指すブログラム力つニ／り１（）２−１
．ｉ術論理演詩機態を持つ算術論理演算ユニット（以下
Ａ Ｌ Ｕという）２０３、実行部全体の動作状態を示
すブ「Ｊグラムステータスワード１０２−２、処理中の
データを保持する汎用レジスタセット１０２−３、υ−
に実行すべき命令を保持する命令レジスタ２０４、命令
レジスタ２０４の内容を解読し、各棟側（財）信号を発
生する命令デコーダ２０５、命令デコーダ２０５の出力
により実行部全体の動作を制（至）する実行制伶引部２
０６よ、り構成されている。さらに実行部はサーチモー
ド自動データ転送に必要とされる第１．第２のサーチモ
ード自Ｓ転送レジスタ群２０７．２０８を有（７、とれ
らサーチモード自動転送レジスタ群２０７．２０８はシ
リアル送受信完了を検出するためのサーチキャラクタの
（Ｉｑを保持するサーチキャラクタレジスタ（以下、Ｓ
ＣＲという）２０７−１．．２０８−１、データメモリ
のアドレスを指定するメモリポインタ（以下、ＭＰとい
う）２０７７２．２０８−２、特殊レジスタのアドレス
を指定する８ Ｆ Ｒポインタ（以下、８ Ｆ ＲＰと
いう）２０’７−３，２０８−３、サーチモード自７ｆ
ｌノデータ１］云送のく・！を送処理回１ｉ１’ｆｃ保
持するターミナルカラ／り（１ン、下、ＴＣという）２
０７−４，２０８−４’に含み、上記全（シ（能ユニッ
トが内部バス１０５に接続されている。
１．００−１ト受信バッファレジスタ１００−２を有し
、Ｉ１０要求制（財）部２０１に送信完了信号１００−
３と受１ｉ完了信号１００−４を出力する。実行部は、
Ｉ１０要求制御部２０１からのＩ／Ｑ処理実行要求線２
０１−１及びＩ１０処理処理形態指定線２０．１−’２
′！ｉｌ−受けて実行部の動作を制御するＩ１０要求受
付は部２０２、割込み処理ブロクラム等のプログラムを
格納するプログラムメモリ１０３、送受信処理データを
保持するデータメモリＪＯ４，次に実行するプログラム
のアドし・スを指すブログラム力つニ／り１（）２−１
．ｉ術論理演詩機態を持つ算術論理演算ユニット（以下
Ａ Ｌ Ｕという）２０３、実行部全体の動作状態を示
すブ「Ｊグラムステータスワード１０２−２、処理中の
データを保持する汎用レジスタセット１０２−３、υ−
に実行すべき命令を保持する命令レジスタ２０４、命令
レジスタ２０４の内容を解読し、各棟側（財）信号を発
生する命令デコーダ２０５、命令デコーダ２０５の出力
により実行部全体の動作を制（至）する実行制伶引部２
０６よ、り構成されている。さらに実行部はサーチモー
ド自動データ転送に必要とされる第１．第２のサーチモ
ード自Ｓ転送レジスタ群２０７．２０８を有（７、とれ
らサーチモード自動転送レジスタ群２０７．２０８はシ
リアル送受信完了を検出するためのサーチキャラクタの
（Ｉｑを保持するサーチキャラクタレジスタ（以下、Ｓ
ＣＲという）２０７−１．．２０８−１、データメモリ
のアドレスを指定するメモリポインタ（以下、ＭＰとい
う）２０７７２．２０８−２、特殊レジスタのアドレス
を指定する８ Ｆ Ｒポインタ（以下、８ Ｆ ＲＰと
いう）２０’７−３，２０８−３、サーチモード自７ｆ
ｌノデータ１］云送のく・！を送処理回１ｉ１’ｆｃ保
持するターミナルカラ／り（１ン、下、ＴＣという）２
０７−４，２０８−４’に含み、上記全（シ（能ユニッ
トが内部バス１０５に接続されている。
このブロック図を参照しで、以下に本発明のシリアル送
受信におけるサーチモード自動データ転送処理の動作に
ついて述べる。
受信におけるサーチモード自動データ転送処理の動作に
ついて述べる。
送４ｇｌ１０’＆求については、まずシリアルデータ転
送装置１００が、送信バッファレジスタ１００−１内の
送信データが外部への送信により空になると、送信完了
信号１００−３全Ｉ１０安求制御部２０１に出力する。
送装置１００が、送信バッファレジスタ１００−１内の
送信データが外部への送信により空になると、送信完了
信号１００−３全Ｉ１０安求制御部２０１に出力する。
請求制飢部２０１はそれを受けてＩ１０要求受付は部２
０２にＩ１０処理処理費求線２０１−１とＩ１０処理処
理形態指定線２０１−２を通して信号ケ出力する。■β
要求受付は部２０２はＩ１０処理処理費求線２０１−１
がアクティブであることを検出すると同時に工１０処理
実行形態指定線２ （ｉ ］ −２のレベルをサンプリ
ングし、もしこれがロウレベルであれは工１０要求受付
は部２０２はこの請求を割込み処理と認識し、命令レジ
スタ２０４に割込みりＪＩ−埋コードを設定する。また
実行制御部２０６はプログラムカウンタ１０２−１のア
ドレス更新を禁止して、プログラムカウンタ１０２−１
．プログラムステータスワード１０２−２の値をデータ
メモリ１０４に退避する。これは通常の割込み処理であ
る。次に請求制御部２０１は内部バス１０５上に送信側
込みプログラムの分岐アドレスを出力し、実行制御部２
０６がこの割込み分岐アドレスをプログラムカウンタ１
０２−ＩＫ転送する事によシ送匍割込み処理プログラム
が起動される。この割込みサービスプログラムが終了す
るとデータメモリ１０４に退避していたデータをプログ
ラムカラ／り１０２−１及びプログラムステータスワー
ド１０２−２に偵ＭＡＬ、、実行途中のプログラム処理
を再開する。
０２にＩ１０処理処理費求線２０１−１とＩ１０処理処
理形態指定線２０１−２を通して信号ケ出力する。■β
要求受付は部２０２はＩ１０処理処理費求線２０１−１
がアクティブであることを検出すると同時に工１０処理
実行形態指定線２ （ｉ ］ −２のレベルをサンプリ
ングし、もしこれがロウレベルであれは工１０要求受付
は部２０２はこの請求を割込み処理と認識し、命令レジ
スタ２０４に割込みりＪＩ−埋コードを設定する。また
実行制御部２０６はプログラムカウンタ１０２−１のア
ドレス更新を禁止して、プログラムカウンタ１０２−１
．プログラムステータスワード１０２−２の値をデータ
メモリ１０４に退避する。これは通常の割込み処理であ
る。次に請求制御部２０１は内部バス１０５上に送信側
込みプログラムの分岐アドレスを出力し、実行制御部２
０６がこの割込み分岐アドレスをプログラムカウンタ１
０２−ＩＫ転送する事によシ送匍割込み処理プログラム
が起動される。この割込みサービスプログラムが終了す
るとデータメモリ１０４に退避していたデータをプログ
ラムカラ／り１０２−１及びプログラムステータスワー
ド１０２−２に偵ＭＡＬ、、実行途中のプログラム処理
を再開する。
一方、工１０処理実行形態指定線２０１−２がハイレベ
ルであれば、Ｉ１０要求受付は部２０２はこのＩ１０要
求がサーチモード自動データ車−送要求である事を認識
し、命令レジスタ２０４にザーチモード自動データ転送
処理コードを設定する。
ルであれば、Ｉ１０要求受付は部２０２はこのＩ１０要
求がサーチモード自動データ車−送要求である事を認識
し、命令レジスタ２０４にザーチモード自動データ転送
処理コードを設定する。
実行ｆｔｔｌＪ ｉ＋１１部２０６はプログラムカウン
タ１ （１２。
タ１ （１２。
１のアドレス更新を禁止し、グログシムカウンタ１０２
−１、プログラムステータスワード１０２−２及び汎用
レジスタセット１０２−３の値を別に退避せずに保持し
たまま、以下に示す処理を開始する。
−１、プログラムステータスワード１０２−２及び汎用
レジスタセット１０２−３の値を別に退避せずに保持し
たまま、以下に示す処理を開始する。
まずＩ１０要求制御部２０１は、内部バス１０５上に第
１のサーチモード自動転送レジスタ群２０７のアドレス
を出力し、実行制御部２０６が、この第１のサーチモー
ド自動転送レジスタ群２０７のアドレスを読込んで、こ
のレジスタ群を選択する。
１のサーチモード自動転送レジスタ群２０７のアドレス
を出力し、実行制御部２０６が、この第１のサーチモー
ド自動転送レジスタ群２０７のアドレスを読込んで、こ
のレジスタ群を選択する。
次に実行制御部２０６は第１のサーチモード自動転送レ
ジスタ群２０７のＭＰ２０７−２の指す送信データ格納
領域１０４から送信データを読み出し、ＡＬＵ２０３を
用いて５ＣＲｚｏ７−１の値との減算を行ない、その結
果がＯでなければこの送信データを８Ｆ’ＲＰ２０７−
３で指される送信バッファレジスタ１００−１に転送す
る。そしてＡＬＵ ２０３を用いてＭＰ２０７−２の値
を１加η、して再びＭＰ２０７−２へ格納し、ＴＣ２０
７−４の値を１減算して再びＴＣ２０７−４へ格納する
。
ジスタ群２０７のＭＰ２０７−２の指す送信データ格納
領域１０４から送信データを読み出し、ＡＬＵ２０３を
用いて５ＣＲｚｏ７−１の値との減算を行ない、その結
果がＯでなければこの送信データを８Ｆ’ＲＰ２０７−
３で指される送信バッファレジスタ１００−１に転送す
る。そしてＡＬＵ ２０３を用いてＭＰ２０７−２の値
を１加η、して再びＭＰ２０７−２へ格納し、ＴＣ２０
７−４の値を１減算して再びＴＣ２０７−４へ格納する
。
以上一連の処理でシリアル送信における１回のサーチモ
ード自動データ転送処理を終了するわけであるが、５Ｃ
Ｒ２０７−１の値と送信データとの減算において結果が
Ｏになる、つまシサーチキャラクタと送（ｉデータとの
一致を検出するか、あるいはＴＣ２０７’−４の値が減
算によシ０になった時には、一連のデータ送信を完了し
たとみなし、この送すβデータ全送信バッファレジスタ
１０〇−１に転送した後Ｉ１０要求要求部２０１はＩ１
０処理処理費求線２０１−１を再びアクティブにすると
共にＩ１０処理処理形態指定線２０１−２を今度はロウ
レベルにして送信割込み要求を発生させ、送信割込みプ
ログラムを起動する。
ード自動データ転送処理を終了するわけであるが、５Ｃ
Ｒ２０７−１の値と送信データとの減算において結果が
Ｏになる、つまシサーチキャラクタと送（ｉデータとの
一致を検出するか、あるいはＴＣ２０７’−４の値が減
算によシ０になった時には、一連のデータ送信を完了し
たとみなし、この送すβデータ全送信バッファレジスタ
１０〇−１に転送した後Ｉ１０要求要求部２０１はＩ１
０処理処理費求線２０１−１を再びアクティブにすると
共にＩ１０処理処理形態指定線２０１−２を今度はロウ
レベルにして送信割込み要求を発生させ、送信割込みプ
ログラムを起動する。
次に受信Ｉ１０要求についての動作を説明する。
シリアルデータ転送装置１００は受信バッファレジスタ
１００−２がフルになると、受信完了信号１００−４を
Ｉ１０要求制御部２０１に出力する。
１００−２がフルになると、受信完了信号１００−４を
Ｉ１０要求制御部２０１に出力する。
Ｉ１０安求安水ｊＵ部２０１はそれを受けてＩ１０委求
受付は部２０２にＩ１０処理処理費求線２０１−１とＩ
１０処理処理形態指定線２０１−２を出力する。Ｉ１０
要求受付は部２０２はＩ１０処理処理費求線２０１−１
がアクティブであることを検出すると共にＩ１０処理処
理形態指定線２０１−２のレベルをサンプルし、もしこ
れがロウレベルであれば、Ｉ１０要求受付部２０２はこ
のＩ１０要求を割込み処理と認識し、受信割込み処理プ
ログラムを起動する。この時の処理動作は、Ｉ１０要求
制御部２０１が内部バス１０５上に受信割込みサービス
プログラムの分岐アドレスを出力する事以外は、送信Ｉ
１０要求と同様である。
受付は部２０２にＩ１０処理処理費求線２０１−１とＩ
１０処理処理形態指定線２０１−２を出力する。Ｉ１０
要求受付は部２０２はＩ１０処理処理費求線２０１−１
がアクティブであることを検出すると共にＩ１０処理処
理形態指定線２０１−２のレベルをサンプルし、もしこ
れがロウレベルであれば、Ｉ１０要求受付部２０２はこ
のＩ１０要求を割込み処理と認識し、受信割込み処理プ
ログラムを起動する。この時の処理動作は、Ｉ１０要求
制御部２０１が内部バス１０５上に受信割込みサービス
プログラムの分岐アドレスを出力する事以外は、送信Ｉ
１０要求と同様である。
Ｉ１０処理処理形態指定線２０１−２がハイレベルであ
ると、工１０要求受付は部２０２は、このＩ１０要求が
サーチモード自動データ転送要求である事を認識し、命
令レジスタ２０４にサーチモード自動データ転送処理コ
ードを設定する。実行制御部２０６はプログラムカウン
タ１０２−１のアドレス９’、 Ｆ丁を禁止し、）゛ロ
グラムカウンタ１０２−１、プログラムステータスワー
ド１０２−２及び汎用レジスタセラ）１０２−３の値を
保持したまま以下に示す処理を開始する。
ると、工１０要求受付は部２０２は、このＩ１０要求が
サーチモード自動データ転送要求である事を認識し、命
令レジスタ２０４にサーチモード自動データ転送処理コ
ードを設定する。実行制御部２０６はプログラムカウン
タ１０２−１のアドレス９’、 Ｆ丁を禁止し、）゛ロ
グラムカウンタ１０２−１、プログラムステータスワー
ド１０２−２及び汎用レジスタセラ）１０２−３の値を
保持したまま以下に示す処理を開始する。
Ｉ／（１”Ｊ求制御部２０１は内部バス１０５上に第２
のサーチモード自動転送レジスタ群２０８のアドレスを
出力し、実行制御部２０６がこの第２のサーチモード自
動転送レジスタ群２０８のアドレスを読み込んで、この
レジスタ群を選択する。
のサーチモード自動転送レジスタ群２０８のアドレスを
出力し、実行制御部２０６がこの第２のサーチモード自
動転送レジスタ群２０８のアドレスを読み込んで、この
レジスタ群を選択する。
次に実行側ω１１部２０６は第２のザーチモード自Ｉｊ
ｊ転送しジスタ群２０８の５ＦＲＰ２０８−３で指され
る受信バッファレジスタ１００−２かう受信データを読
み出し、ＡＬＵ２０３を用いて５ＣＲ２０８−１の値と
の減算を行ない、その結果が０でなければこの受信デー
タをＭＰ２０８−２で指される受信データ格納領域１０
４に転送する。そしてＡＬＵ２０３ｆ：用いて、ＭＰ２
０８−２の値を１加′Ｏ，シて再びＭＰ２０８−２へ格
納し、ＴＣ２０８−４の値を１減算して再びＴ０２０８
−４へ格納する。
ｊ転送しジスタ群２０８の５ＦＲＰ２０８−３で指され
る受信バッファレジスタ１００−２かう受信データを読
み出し、ＡＬＵ２０３を用いて５ＣＲ２０８−１の値と
の減算を行ない、その結果が０でなければこの受信デー
タをＭＰ２０８−２で指される受信データ格納領域１０
４に転送する。そしてＡＬＵ２０３ｆ：用いて、ＭＰ２
０８−２の値を１加′Ｏ，シて再びＭＰ２０８−２へ格
納し、ＴＣ２０８−４の値を１減算して再びＴ０２０８
−４へ格納する。
以上一連の処理でシリアル受信における１回のサーチモ
ード自動データ転送処理を終了するイ）はであるが、Ｓ
ＣＲ２０８−１の値と受信データとの減算において結
果が０になるつまりサーチキーヤラクタと受信データと
の一致を検出するか、あるいはＴＣ２０８−４の値が減
算によりＯになった時には一連のデータ受信を完了した
とみなし、この受信データを受信バッファレジスタ１０
０−２に格納した後送信時と同様Ｉ１０要求制御部２０
１はＩ１０処理処理費求線２０１−１を再びアクティブ
にすると共にＩ１０処理処理形態指定線２０１−２を今
度はロウレベルにして、受信割込みをを発生させ受信割
込プログラムを起動する。
ード自動データ転送処理を終了するイ）はであるが、Ｓ
ＣＲ２０８−１の値と受信データとの減算において結
果が０になるつまりサーチキーヤラクタと受信データと
の一致を検出するか、あるいはＴＣ２０８−４の値が減
算によりＯになった時には一連のデータ受信を完了した
とみなし、この受信データを受信バッファレジスタ１０
０−２に格納した後送信時と同様Ｉ１０要求制御部２０
１はＩ１０処理処理費求線２０１−１を再びアクティブ
にすると共にＩ１０処理処理形態指定線２０１−２を今
度はロウレベルにして、受信割込みをを発生させ受信割
込プログラムを起動する。
以上述べてきた様に本発明では、送受（Ｑ Ｉ ／ Ｏ
要求が発生した時に通常のンフトウェア割込み処理とサ
ーチモード自動データ転送処理の２秤類の対応手段を有
し、これ金ソフトウェアにより選択できるシリアル情報
処理装置の実現を可能にしている。
要求が発生した時に通常のンフトウェア割込み処理とサ
ーチモード自動データ転送処理の２秤類の対応手段を有
し、これ金ソフトウェアにより選択できるシリアル情報
処理装置の実現を可能にしている。
特ニサーチモード自動データ転送処理においては、割込
みによるソフトウェア処理釜排除すること（・てよっ゛
［、ＣＰＵのステータス、データの退避及び′１″ｄ
ｕ：１’ｒや命令実行に費していた時間を大幅に削減す
ることができると共に、キャラクタによる制１ｉｌ（ｌ
と最大転送回数による制御の２Ｍのデータ転送側ｒｆｌ
ｎ：行なう事により、高速でかつ信頼性の高いデータ転
送処理を可能にしている。
みによるソフトウェア処理釜排除すること（・てよっ゛
［、ＣＰＵのステータス、データの退避及び′１″ｄ
ｕ：１’ｒや命令実行に費していた時間を大幅に削減す
ることができると共に、キャラクタによる制１ｉｌ（ｌ
と最大転送回数による制御の２Ｍのデータ転送側ｒｆｌ
ｎ：行なう事により、高速でかつ信頼性の高いデータ転
送処理を可能にしている。
また他の実施例として、予めアドレスを割付けられた多
数のシリアル情報処理装置によるシリアルデータ転送シ
ステムにおいては、各シリアル情報処理装置のアドレス
情報をサーチキャラクタとして設定し、サーチキャラク
タをシリアルデータ転送処理のスタート情報とするサー
チモード自動データ転送処理により、ソフトウェアによ
る割込み処理の介入なしに受信先シリアル情報処理装置
を選択し、シリアルデータ転送処理を開始する事が可能
である。これよシ、各シリアル情報処理装置のアドレス
情報をもつサーチキャラクタと、シリアルデータ転送処
理のエンド情報をもつサーチキャラクタの両者を組合わ
せたサーチモード自動データ転送処理によるシリアルデ
ータ転送システムの構成が、容易に可能であるーＪ［も
言うまでもない。
数のシリアル情報処理装置によるシリアルデータ転送シ
ステムにおいては、各シリアル情報処理装置のアドレス
情報をサーチキャラクタとして設定し、サーチキャラク
タをシリアルデータ転送処理のスタート情報とするサー
チモード自動データ転送処理により、ソフトウェアによ
る割込み処理の介入なしに受信先シリアル情報処理装置
を選択し、シリアルデータ転送処理を開始する事が可能
である。これよシ、各シリアル情報処理装置のアドレス
情報をもつサーチキャラクタと、シリアルデータ転送処
理のエンド情報をもつサーチキャラクタの両者を組合わ
せたサーチモード自動データ転送処理によるシリアルデ
ータ転送システムの構成が、容易に可能であるーＪ［も
言うまでもない。
上記の様に本発明に基づくシリアル情報処理装置は画期
的なシリアルデータ転送処理手段を提供し、その有用性
は極めて高い。また、シリアル転送のみならず、パラレ
ル転送にも同様に本発明が適用できることはいうまでも
ない。
的なシリアルデータ転送処理手段を提供し、その有用性
は極めて高い。また、シリアル転送のみならず、パラレ
ル転送にも同様に本発明が適用できることはいうまでも
ない。
第１図は従来のマイクロコンピュータのブロック図を示
し、第２図は本発明の一実施例によるサーチモード自動
データ転送機能を有するマイクロコンピュータの詳細な
ブロック図を示す。 １００・・・・・・シリアルデータ転送装置、１０□−
１・・・・・・送信バッファレジスタ、１００−２・・
・・・・受信バッファレジスタ、１００−３・・・・・
・送信完了信号線、１００−４・・・・・・受信完了信
号線、１００−５・・・・・・送信ライン、１００−６
・・・・・・受信ライン、１０１・・・・・・割込み制
御部、１０１−１・・・・・・割込み要求線、１０２・
・・・・・実行部、１０２−１・・・・・・プログラム
カウンタ、１０２−２・・・・・・プログラムステータ
スワード、１０’２−３・・・・・・汎用レジスタセッ
ト、１０３・・・・・・プログラムメモリ、１０４・・
・・・・データメモリ、１０４−１・・・・・・送信パ
ラメータ退避領域、１０４−２・・・・・・受信パラメ
ータ退避領域、１０４−３・・・・・・送信データ格納
領域、１０４−４・・・・・・受信データ格納領域、１
ｏ５・・・・・・内部バス、２９１・・・・・・Ｉ１０
要求制御部、２０１−１・・・・・・■ル処理実行要求
線、２０１−２・・・・・・Ｉ１０処理処理形態指定線
、２０２・・・・・・Ｉ１０要求受付は部、２０３・・
・・・・ＡＬＵ、２０４・・・・・・命令レジスタ、２
ｏ５・・・・・・命令テコーダ、２０６・・・・・・実
行制御部、２ｏ７・・・・・・第１のサーチモード自動
転送レジスタ群、２０７−１・・・・・・５ＣＲ（サー
チキャラクタレジスタ）２０７−２・・・・・・ＭＰ（
メモリポインタ）、２０７−３・・・・・・５ＦＲＰ
（スペシャルファンクションレジスタポインタ）、２０
７−４・・・・・・ＴＣ（ターミナルカウンタ）、２０
８・・・・・・第２のサーチモード自動転送レジスタ群
、２０８−１・旧・・Ｓ ＣＲ１２０８２−ＭＰ、 ２
０８−３・・−・＝ＳＦＲＰ、 ２０Ｂ−４・・・・・
・ＴＣｏ 、′、゛−１−゛＼＼ 代理人 弁理士 内 原 晋５・層χ゛）゛ぐ−己
し、第２図は本発明の一実施例によるサーチモード自動
データ転送機能を有するマイクロコンピュータの詳細な
ブロック図を示す。 １００・・・・・・シリアルデータ転送装置、１０□−
１・・・・・・送信バッファレジスタ、１００−２・・
・・・・受信バッファレジスタ、１００−３・・・・・
・送信完了信号線、１００−４・・・・・・受信完了信
号線、１００−５・・・・・・送信ライン、１００−６
・・・・・・受信ライン、１０１・・・・・・割込み制
御部、１０１−１・・・・・・割込み要求線、１０２・
・・・・・実行部、１０２−１・・・・・・プログラム
カウンタ、１０２−２・・・・・・プログラムステータ
スワード、１０’２−３・・・・・・汎用レジスタセッ
ト、１０３・・・・・・プログラムメモリ、１０４・・
・・・・データメモリ、１０４−１・・・・・・送信パ
ラメータ退避領域、１０４−２・・・・・・受信パラメ
ータ退避領域、１０４−３・・・・・・送信データ格納
領域、１０４−４・・・・・・受信データ格納領域、１
ｏ５・・・・・・内部バス、２９１・・・・・・Ｉ１０
要求制御部、２０１−１・・・・・・■ル処理実行要求
線、２０１−２・・・・・・Ｉ１０処理処理形態指定線
、２０２・・・・・・Ｉ１０要求受付は部、２０３・・
・・・・ＡＬＵ、２０４・・・・・・命令レジスタ、２
ｏ５・・・・・・命令テコーダ、２０６・・・・・・実
行制御部、２ｏ７・・・・・・第１のサーチモード自動
転送レジスタ群、２０７−１・・・・・・５ＣＲ（サー
チキャラクタレジスタ）２０７−２・・・・・・ＭＰ（
メモリポインタ）、２０７−３・・・・・・５ＦＲＰ
（スペシャルファンクションレジスタポインタ）、２０
７−４・・・・・・ＴＣ（ターミナルカウンタ）、２０
８・・・・・・第２のサーチモード自動転送レジスタ群
、２０８−１・旧・・Ｓ ＣＲ１２０８２−ＭＰ、 ２
０８−３・・−・＝ＳＦＲＰ、 ２０Ｂ−４・・・・・
・ＴＣｏ 、′、゛−１−゛＼＼ 代理人 弁理士 内 原 晋５・層χ゛）゛ぐ−己
Claims (1)
- 【特許請求の範囲】 データ送信処理に伴う第１の処理要求と、受信処理に伴
う第２の処理要求とを発生する手段と、送受信データ及
びプログラムを記憶するメモリ部と、前記第１．第２の
処理要求に基づく処理及び前記プログラムを実行する中
央処理装置とを備えた情報処理装置において、前記中央
処理装置が前記プログラム実行途中の状態を保持したま
ま前記第１．＠２の処理要求に対応したデータ転送処理
を行なうように制御するデータ転送処理手段と、所定の
送受信データの検出処理を行なうデータ検出処理手段と
を有し、前記第１．第２の処理要求ハ １１！発生時、前記中央処理装置は前記データ転送処理
手段及び前記データ検出処理手段の制御の下で送受信デ
ータ処理を行なう事を特徴とする情報装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040006A JPS60183663A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
| EP85102394A EP0153764B1 (en) | 1984-03-02 | 1985-03-04 | Information processor having an interruption operating function |
| DE85102394T DE3587643T2 (de) | 1984-03-02 | 1985-03-04 | Informationsverarbeitungseinheit mit Unterbrechungsfunktion. |
| US07/287,622 US5036458A (en) | 1984-03-02 | 1988-12-20 | Information processor executing interruption program without saving contents of program counter |
| US07/691,297 US5163150A (en) | 1984-03-02 | 1991-04-25 | Information processor performing interrupt operation without saving contents of program counter |
| US07/691,284 US5159688A (en) | 1984-03-02 | 1991-04-25 | Information processor performing interrupt operation in two modes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040006A JPS60183663A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183663A true JPS60183663A (ja) | 1985-09-19 |
| JPH0414378B2 JPH0414378B2 (ja) | 1992-03-12 |
Family
ID=12568821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040006A Granted JPS60183663A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118950A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5718600B2 (ja) * | 2010-09-10 | 2015-05-13 | 日本電気通信システム株式会社 | 情報処理システム、および、情報処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545636A (en) * | 1977-06-15 | 1979-01-17 | Sanyo Electric Co Ltd | Input/output control system for electronic computer |
| JPS5810226A (ja) * | 1981-07-13 | 1983-01-20 | Toshiba Corp | デ−タ処理装置 |
-
1984
- 1984-03-02 JP JP59040006A patent/JPS60183663A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545636A (en) * | 1977-06-15 | 1979-01-17 | Sanyo Electric Co Ltd | Input/output control system for electronic computer |
| JPS5810226A (ja) * | 1981-07-13 | 1983-01-20 | Toshiba Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118950A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414378B2 (ja) | 1992-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |