JPS6398757A - Ｄｍａ回路のデ−タチエイン制御方式 - Google Patents
Ｄｍａ回路のデ−タチエイン制御方式Info
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- JPS6398757A JPS6398757A JP24590686A JP24590686A JPS6398757A JP S6398757 A JPS6398757 A JP S6398757A JP 24590686 A JP24590686 A JP 24590686A JP 24590686 A JP24590686 A JP 24590686A JP S6398757 A JPS6398757 A JP S6398757A
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- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 241001494479 Pecora Species 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データチェーン機能を有するダイレクトメモリアクセス
（以後ＤＭＡと略す）回路において、データチェーン時
転送先アドレスを転送先アドレスレジスタに、データチ
ェーン時データ転送量を転送量レジスタに夫々再ロード
していたが、この再ロードに要する時間を省くと共に、
ＤＭＡ回路の簡単化を図った。
（以後ＤＭＡと略す）回路において、データチェーン時
転送先アドレスを転送先アドレスレジスタに、データチ
ェーン時データ転送量を転送量レジスタに夫々再ロード
していたが、この再ロードに要する時間を省くと共に、
ＤＭＡ回路の簡単化を図った。
本発明はデータチェーン機能を有するＤＭＡ回路に係り
、特にデータチェーンのための制御データの切替えの簡
素化と高速化を実現するＤＭＡ回路のデータチェーン制
御方式に関する。
、特にデータチェーンのための制御データの切替えの簡
素化と高速化を実現するＤＭＡ回路のデータチェーン制
御方式に関する。
計算機システムにおいて、記憶装置間でデータの転送を
行う場合、主プロセツサの負担を軽減するため、直接記
憶装置間でデータの転送を実行するＤＭＡ回路が使用さ
れている。このＤＭＡ回路には記憶装置の成るアドレス
で所定量のデータを転送した後、続いて他のアドレスか
ら又所定量のデータを転送するデータチェーン機能を有
するものがある。
行う場合、主プロセツサの負担を軽減するため、直接記
憶装置間でデータの転送を実行するＤＭＡ回路が使用さ
れている。このＤＭＡ回路には記憶装置の成るアドレス
で所定量のデータを転送した後、続いて他のアドレスか
ら又所定量のデータを転送するデータチェーン機能を有
するものがある。
この場合、データチェーンのための制御データを切替え
る必要があるが、この切替えは筒車で高速であることが
望ましい。
る必要があるが、この切替えは筒車で高速であることが
望ましい。
第２図は従来のＤＭＡ回路の一例を示すブロック図であ
る。
る。
制御プロセッサ１はメモリ４とデータ転送する場合、ア
ドレスバスを経てアドレスを送出し、データバスを経て
データの送受を行う。
ドレスバスを経てアドレスを送出し、データバスを経て
データの送受を行う。
メモリ４と入出力装Ｗ３との間でデータの転送を行う場
合、制御プロセッサ１はデータバスを経てＤ Ｍ Ａ
ＩＪ ？１１回路２の端子Ａに転送先アドレスを送出し
、ＤＭＡ制御回路２はこの転送先アドレスを端子Ｂを経
てアドレスバスに送出し、メモリ４に送る。
合、制御プロセッサ１はデータバスを経てＤ Ｍ Ａ
ＩＪ ？１１回路２の端子Ａに転送先アドレスを送出し
、ＤＭＡ制御回路２はこの転送先アドレスを端子Ｂを経
てアドレスバスに送出し、メモリ４に送る。
一方ＤＭＡ制御回路２は入出力装Ｒ３をＤＭＡ制御線を
経て制御し、入出力装置３のレジスタからデータをデー
タバスを経てメモリ４に送出し、データ転送を行わせる
。
経て制御し、入出力装置３のレジスタからデータをデー
タバスを経てメモリ４に送出し、データ転送を行わせる
。
第３図は従来の制御データ切替回路例を示すブロック図
である。
である。
第３図は第２図のＤ Ｍ Ａ Ｉ制御回路の一部を構成
し、チェーン要求制御回路１１はマルチプレクサ７と８
を端子Ａ側に接続しているため、端子Ａから制御プロセ
ッサ１の送出する転送先アドレスが、マルチプレクサ７
を経て転送先アドレスレジスタ９に入力する。又、マル
チプレクサ８を経て制御プロセッサ１の送出する転送デ
ータ量が、例えばワード数又はバイト数で転送量レジス
タ１０に入力する。
し、チェーン要求制御回路１１はマルチプレクサ７と８
を端子Ａ側に接続しているため、端子Ａから制御プロセ
ッサ１の送出する転送先アドレスが、マルチプレクサ７
を経て転送先アドレスレジスタ９に入力する。又、マル
チプレクサ８を経て制御プロセッサ１の送出する転送デ
ータ量が、例えばワード数又はバイト数で転送量レジス
タ１０に入力する。
端子Ｒ０から制御プロセッサ１の信号がセレクタ１４に
入り、この信号でセレクタ１４からＯＲ回路１２を経て
転送先アドレスレジスタ９をイネーブルとする信号が送
出され、ＯＲ回路１３を経て転送量レジスタ１０をイネ
ーブルとする信号が送出される。
入り、この信号でセレクタ１４からＯＲ回路１２を経て
転送先アドレスレジスタ９をイネーブルとする信号が送
出され、ＯＲ回路１３を経て転送量レジスタ１０をイネ
ーブルとする信号が送出される。
従って、転送先アドレスレジスタ９には転送先のアドレ
スが、転送量レジスタ１０には転送すべきデータ量が格
納され、端子Ｂから転送先アドレスがメモリ４に送出さ
れてデータの転送が行われる。この時転送量レジスタ１
０の内容はデータが例えば１ワード転送される毎に減算
され、総てのデータ転送が完了すると零となる。
スが、転送量レジスタ１０には転送すべきデータ量が格
納され、端子Ｂから転送先アドレスがメモリ４に送出さ
れてデータの転送が行われる。この時転送量レジスタ１
０の内容はデータが例えば１ワード転送される毎に減算
され、総てのデータ転送が完了すると零となる。
データチェーンが要求されている場合には、端子Ｒ１か
ら制御プロセッサ１の信号が入り、セレクタ１４からチ
ェーン時転送先アドレスレジスタ５とチェーン時転送量
レジスタ６をイネーブルとする信号が送出され、端子Ａ
から入るチェーン時の転送先アドレスがチェーン時転送
先アドレスレジスタ５に、チェーン時転送するデータ量
がチェーン時転送量レジスタ６に格納される。
ら制御プロセッサ１の信号が入り、セレクタ１４からチ
ェーン時転送先アドレスレジスタ５とチェーン時転送量
レジスタ６をイネーブルとする信号が送出され、端子Ａ
から入るチェーン時の転送先アドレスがチェーン時転送
先アドレスレジスタ５に、チェーン時転送するデータ量
がチェーン時転送量レジスタ６に格納される。
チェーン要求制御回路１１は転送量レジスタ１０が零に
なったことで、最初に転送すべきデータの転送が完了し
たことを検出すると、マルチプレクサ７と８を切替え、
ＯＲ回路１２を経て転送先アドレスレジスタ９をイネー
ブルとし、ＯＲ回路１３を経て転送量レジスタ１０をイ
ネーブルとして、チェーン時転送先アドレスレジスタ５
の内容を転送先アドレスレジスタ９に格納させ、チェー
ン時転送量レジスタ６の内容を転送量レジスタ１０に格
納させていた。
なったことで、最初に転送すべきデータの転送が完了し
たことを検出すると、マルチプレクサ７と８を切替え、
ＯＲ回路１２を経て転送先アドレスレジスタ９をイネー
ブルとし、ＯＲ回路１３を経て転送量レジスタ１０をイ
ネーブルとして、チェーン時転送先アドレスレジスタ５
の内容を転送先アドレスレジスタ９に格納させ、チェー
ン時転送量レジスタ６の内容を転送量レジスタ１０に格
納させていた。
上記の如〈従来は、データチェーン時にはチェーンして
いるデータを転送する場合、制御データ、即ち、データ
チェーン時の転送先アドレス及び転送データ量とをマル
チプレクサを切替えて、夫々転送先アドレスレジスタと
転送量レジスタとに再ロードしているため、ロードタイ
ミングの作成及びロードシーケンス実行時間を必要とす
るという問題がある。
いるデータを転送する場合、制御データ、即ち、データ
チェーン時の転送先アドレス及び転送データ量とをマル
チプレクサを切替えて、夫々転送先アドレスレジスタと
転送量レジスタとに再ロードしているため、ロードタイ
ミングの作成及びロードシーケンス実行時間を必要とす
るという問題がある。
（問題点を解決するための手段〕
第７１図は本発明の一実施例を示す回路のブロック図で
ある。
ある。
転送先アドレスレジスタ１５と１６は、起動時に転送先
アドレスレジスタとして使用され、次にチェーン時転送
先レジスタとしても使用され、転送量レジスタ１７と１
８も起動待転送先レジスタとして使用され、次にチェー
ン時転送量レジスタとしても使用される。即ち、チェー
ンの度に交互にその機能が交換される。
アドレスレジスタとして使用され、次にチェーン時転送
先レジスタとしても使用され、転送量レジスタ１７と１
８も起動待転送先レジスタとして使用され、次にチェー
ン時転送量レジスタとしても使用される。即ち、チェー
ンの度に交互にその機能が交換される。
チェーン要求制御回路２１はデータチェーン時には、マ
ルチプレクサ１９と２０を切替えると共に、排他的ＯＲ
回路２３を経てセレクタ２２を制御し、制御プロセッサ
１が送出する信号を転送先アドレスレジスタ１５と１６
及び転送量レジスタ１７と１８に交互に送出させる。
ルチプレクサ１９と２０を切替えると共に、排他的ＯＲ
回路２３を経てセレクタ２２を制御し、制御プロセッサ
１が送出する信号を転送先アドレスレジスタ１５と１６
及び転送量レジスタ１７と１８に交互に送出させる。
制御プロセッサ１は排他的ＯＲ回路２３を経てセレクタ
２２に信号を送出し、転送先アドレスレジスタ１５と１
６及び転送量レジスタ１７と１８を交互にイネーブルと
して、転送先アドレスと転送すべきデータ量とを交互に
格納し、マルチプレクサ１９を経て転送先アドレスを待
−ち時間無しで送出し、マルチプレクサ２０を経てチェ
ーン要求制御回路２１にマルチプレクサ１９と２０の切
替えを行わせる構成とする。
２２に信号を送出し、転送先アドレスレジスタ１５と１
６及び転送量レジスタ１７と１８を交互にイネーブルと
して、転送先アドレスと転送すべきデータ量とを交互に
格納し、マルチプレクサ１９を経て転送先アドレスを待
−ち時間無しで送出し、マルチプレクサ２０を経てチェ
ーン要求制御回路２１にマルチプレクサ１９と２０の切
替えを行わせる構成とする。
上記構成とすることにより、データチェーン時にデータ
チェーン用のアドレスを転送先アドレスレジスタ１５か
１６に、転送データ量を転送量レジスタ１７か１８にロ
ードし、チェーン要求制御回路２１の制御で、夫々をマ
ルチプレクサ１９と２０により切替えることで、制御デ
ータを再ロードする時間を省き、高速にＤＭＡを実施す
ることが出来る。
チェーン用のアドレスを転送先アドレスレジスタ１５か
１６に、転送データ量を転送量レジスタ１７か１８にロ
ードし、チェーン要求制御回路２１の制御で、夫々をマ
ルチプレクサ１９と２０により切替えることで、制御デ
ータを再ロードする時間を省き、高速にＤＭＡを実施す
ることが出来る。
第１図において、データチェーンが要求されていない時
、チェーン要求制御回路２１は“０″を送出しており、
マルチプレクサ１９は転送先アドレスレジスタ１５側を
端子Ｂに接続し、マルチプレクサ２０は転送量レジスタ
１７側をチェーン要求制御回路２１に接続する。端子Ｒ
０から制御プロセッサ１の信号“０″がセレクタ２２に
入り、セレクタ２２は転送先アドレスレジスタ１５と転
送量レジスタ１７をイネーブルとする。
、チェーン要求制御回路２１は“０″を送出しており、
マルチプレクサ１９は転送先アドレスレジスタ１５側を
端子Ｂに接続し、マルチプレクサ２０は転送量レジスタ
１７側をチェーン要求制御回路２１に接続する。端子Ｒ
０から制御プロセッサ１の信号“０″がセレクタ２２に
入り、セレクタ２２は転送先アドレスレジスタ１５と転
送量レジスタ１７をイネーブルとする。
従って、端子Ａから入る転送先アドレスは転送先アドレ
スレジスタ１５に格納され、マルチプレクサ１９を経て
端子Ｂに送出される。そして、転送量レジスタ１７に転
送データ量が格納され、データ転送開始に伴い減算され
て零となると、マルチプレクサ２０を経てチェーン要求
制御回路２１にデータ転送完了を通知する。
スレジスタ１５に格納され、マルチプレクサ１９を経て
端子Ｂに送出される。そして、転送量レジスタ１７に転
送データ量が格納され、データ転送開始に伴い減算され
て零となると、マルチプレクサ２０を経てチェーン要求
制御回路２１にデータ転送完了を通知する。
データチェーンが要求されている場合、制御プロセッサ
１の信号“０″が端子Ｒ，から排他的ＯＲ回路２３に入
る。この時チェーン要求制御回路２１は“０′″を送出
しているため、制御プロセッサ１の信号“０”は、その
ままセレクタ２２に入る。
１の信号“０″が端子Ｒ，から排他的ＯＲ回路２３に入
る。この時チェーン要求制御回路２１は“０′″を送出
しているため、制御プロセッサ１の信号“０”は、その
ままセレクタ２２に入る。
最初の転送先アドレスが前記同様に転送先アドレスレジ
スタ１５に、転送データ量が転送量レジスタ１７に格納
される。チェーン要求制御回路２１は“０”を送出して
いるため、マルチプレクサ１９と２０は転送アドレスレ
ジスタ１５と転送量レジスタ１７側に接続されており、
転送先アドレスレジスタ１５のアドレスは端子Ｂに送出
され、転送量レジスタ１７の出力はチェーン要求制御回
路２１に送出される。
スタ１５に、転送データ量が転送量レジスタ１７に格納
される。チェーン要求制御回路２１は“０”を送出して
いるため、マルチプレクサ１９と２０は転送アドレスレ
ジスタ１５と転送量レジスタ１７側に接続されており、
転送先アドレスレジスタ１５のアドレスは端子Ｂに送出
され、転送量レジスタ１７の出力はチェーン要求制御回
路２１に送出される。
次に制御プロセッサ１は“１”を端子Ｒ，に送出するた
め、排他的ＯＲ回路２３は“１”をセレクタ２２に送出
する。セレクタ２２は“１”が入力すると転送先アドレ
スレジスタ１６と転送量レジスタ１８をイネーブルとす
る。従って、制御プロセッサ１が端子Ａに送出するデー
タチェーン用のアドレスは転送先アドレスレジスタ１６
に格納され、データチェーン用のデータ量が転送量レジ
スタ１８に格納される。
め、排他的ＯＲ回路２３は“１”をセレクタ２２に送出
する。セレクタ２２は“１”が入力すると転送先アドレ
スレジスタ１６と転送量レジスタ１８をイネーブルとす
る。従って、制御プロセッサ１が端子Ａに送出するデー
タチェーン用のアドレスは転送先アドレスレジスタ１６
に格納され、データチェーン用のデータ量が転送量レジ
スタ１８に格納される。
チェーン要求制御回路２１は、転送量レジスタ１７が零
となると１”を送出する。従って、マルチブレクサ１９
と２０が切替わり、転送先アドレスレジスタ１６のデー
タチェーン用アドレスが端子Ｂに送出され、転送量レジ
スタ１８の出力がチェーン要求制御回路２１に送出され
る。
となると１”を送出する。従って、マルチブレクサ１９
と２０が切替わり、転送先アドレスレジスタ１６のデー
タチェーン用アドレスが端子Ｂに送出され、転送量レジ
スタ１８の出力がチェーン要求制御回路２１に送出され
る。
制御プロセッサ１は更にデータチェーンが継続する場合
、端子Ｒ１に“１″を送出する。チェーン要求制御回路
２１は“１”を送出しているため、排他的ＯＲ回路２３
は“Ｏ”をセレクタ２２に送出する。従って、セレクタ
２２は転送先アドレスレジスタ１５と転送量レジスタ１
７をイネーブルとする。
、端子Ｒ１に“１″を送出する。チェーン要求制御回路
２１は“１”を送出しているため、排他的ＯＲ回路２３
は“Ｏ”をセレクタ２２に送出する。従って、セレクタ
２２は転送先アドレスレジスタ１５と転送量レジスタ１
７をイネーブルとする。
制御プロセッサ１は端子Ａからアドレスとデータ量とを
前記同様に転送先アドレスレジスタ１５と転送量レジス
タ１７に夫々格納する。チェーン要求制御回路２１は転
送量レジスタ１８が零となると、“０”を送出する。従
って、前記同様転送先アドレスレジスタ１５のアドレス
がマルチプレクサ１９を経て端子Ｂに送出され、転送量
レジスタ１７の出力がマルチプレクサ２０を経てチェー
ン要求制御回路２１に送出される。
前記同様に転送先アドレスレジスタ１５と転送量レジス
タ１７に夫々格納する。チェーン要求制御回路２１は転
送量レジスタ１８が零となると、“０”を送出する。従
って、前記同様転送先アドレスレジスタ１５のアドレス
がマルチプレクサ１９を経て端子Ｂに送出され、転送量
レジスタ１７の出力がマルチプレクサ２０を経てチェー
ン要求制御回路２１に送出される。
以上説明した如く、本発明はデータチェーン時の転送先
アドレスとデータチェーン時のデータ転送量を再ロード
する時間を省くため、データチェーン時のＤＭＡを高速
に実施することが出来る。
アドレスとデータチェーン時のデータ転送量を再ロード
する時間を省くため、データチェーン時のＤＭＡを高速
に実施することが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は従来のＤＭＡ回路の一例を示すブロック図、
第３図は従来の制御データ切替回路例を示すブロック図
である。 図において、 １は制御プロセッサ、２はＤ Ｍ Ａ ＩＩ御回路、３
は入出力装置、 ４はメモリ、 ５はチェーン時転送先アドレスレジスタ、６はチェーン
時転送量レジスタ、 ？、８．１９．２０はマルチプレクサ、９．１５．１６
は転送先アドレスレジスタ、１０、１７．１８は転送量
レジスタ、 １１ 、２１はチェーン要求制御回路、１２、１３はＯ
Ｒ回路、 １４．２２はセレクタ、２３は排他的ＯＲ回
路である。 不老用の一笑降例ピ４国ものブロア２０羊 １ 口 稿ＶのＤ間Ａ目塾の一例署示すブロワ２０不 ２ の 秀 ３ 口
である。 図において、 １は制御プロセッサ、２はＤ Ｍ Ａ ＩＩ御回路、３
は入出力装置、 ４はメモリ、 ５はチェーン時転送先アドレスレジスタ、６はチェーン
時転送量レジスタ、 ？、８．１９．２０はマルチプレクサ、９．１５．１６
は転送先アドレスレジスタ、１０、１７．１８は転送量
レジスタ、 １１ 、２１はチェーン要求制御回路、１２、１３はＯ
Ｒ回路、 １４．２２はセレクタ、２３は排他的ＯＲ回
路である。 不老用の一笑降例ピ４国ものブロア２０羊 １ 口 稿ＶのＤ間Ａ目塾の一例署示すブロワ２０不 ２ の 秀 ３ 口
Claims (1)
- 【特許請求の範囲】 データチェーン機能を有するダイレクトメモリアクセス
回路において、 制御プロセッサが送出するデータの転送先を示すアドレ
スを格納する二個の転送先アドレスレジスタ（１５）（
１６）と、 該転送先アドレスレジスタ（１５）（１６）を切替えて
転送先アドレスを送出するマルチプレクサ（１９）と、
制御プロセッサが送出する転送すべきデータ量を格納す
る二個の転送量レジスタ（１７）（１８）と、転送すべ
きデータ量が転送を完了した時切替え信号を送出するチ
ェーン要求制御回路（２１）に該転送量レジスタ（１７
）（１８）の出力を切替えて送出するマルチプレクサ（
２０）とを設け、 データチェーンによりデータを転送する場合、前記制御
プロセッサから転送先アドレスと転送すべきデータ量と
を交互に前記転送先アドレスレジスタ（１５）（１６）
と転送量レジスタ（１７）（１８）とに夫々格納し、該
転送量レジスタ（１７）（１８）が零となる毎に前記マ
ルチプレクサ（１９）（２０）を切替えることを特徴と
するＤＭＡ回路のデータチェーン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24590686A JPS6398757A (ja) | 1986-10-16 | 1986-10-16 | Ｄｍａ回路のデ−タチエイン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24590686A JPS6398757A (ja) | 1986-10-16 | 1986-10-16 | Ｄｍａ回路のデ−タチエイン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398757A true JPS6398757A (ja) | 1988-04-30 |
Family
ID=17140582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24590686A Pending JPS6398757A (ja) | 1986-10-16 | 1986-10-16 | Ｄｍａ回路のデ−タチエイン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151487A (ja) * | 2007-12-19 | 2009-07-09 | Panasonic Corp | Ｄｍａ転送制御装置及びデータ転送装置 |
-
1986
- 1986-10-16 JP JP24590686A patent/JPS6398757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151487A (ja) * | 2007-12-19 | 2009-07-09 | Panasonic Corp | Ｄｍａ転送制御装置及びデータ転送装置 |
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