JPS6140658A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6140658A JPS6140658A JP16212984A JP16212984A JPS6140658A JP S6140658 A JPS6140658 A JP S6140658A JP 16212984 A JP16212984 A JP 16212984A JP 16212984 A JP16212984 A JP 16212984A JP S6140658 A JPS6140658 A JP S6140658A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- speed
- memory access
- bus
- common bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置における共通バスの制御に関し
、特に比較的低速の共通バスに高速の入出力装置を接続
させる制御方式に関する。
、特に比較的低速の共通バスに高速の入出力装置を接続
させる制御方式に関する。
（従来の技術）
従来、この種のデータ処理装置では共通バスの転送能力
が比較的低い時にも高速の入出力装置を共通バスに接続
し、共通バスを経由してメモリとの間で高速で転送して
いた。
が比較的低い時にも高速の入出力装置を共通バスに接続
し、共通バスを経由してメモリとの間で高速で転送して
いた。
第４図は、従来技術によるデータ処理装置の一例を示す
ブロック図である。第４図において、４０は共通バス、
４１は中央処理装置、４２は低速入出力装置、４３は高
速入出力装置、４４はバスコントローラ、４５はメモリ
コントローラ、４６はメインメモリ、４７はＩ１０メモ
リである。
ブロック図である。第４図において、４０は共通バス、
４１は中央処理装置、４２は低速入出力装置、４３は高
速入出力装置、４４はバスコントローラ、４５はメモリ
コントローラ、４６はメインメモリ、４７はＩ１０メモ
リである。
上に説明したよう表場合には、第４図に示すように高速
入出力装置と共通バスとの間に緩衝用の中間バッファを
有していた。しかし、高速の入出力装置が自身でメモリ
の管理機能を有するよう々高機能の処理まで実行するよ
うな場合には、中間バッファを介することができないの
で低速共通バスにはまったく接続できず、第５図に示す
ように高速の共通バスに変更し々ければならなかった。
入出力装置と共通バスとの間に緩衝用の中間バッファを
有していた。しかし、高速の入出力装置が自身でメモリ
の管理機能を有するよう々高機能の処理まで実行するよ
うな場合には、中間バッファを介することができないの
で低速共通バスにはまったく接続できず、第５図に示す
ように高速の共通バスに変更し々ければならなかった。
第５図において、５０は共通バス、５１は中央処理装置
、５２は低速入出力装置、５３は高速入出力装置、５４
はバスコントローラ、５５はメモリコントローラ、５６
はメインメモリである。
、５２は低速入出力装置、５３は高速入出力装置、５４
はバスコントローラ、５５はメモリコントローラ、５６
はメインメモリである。
（発明が解決すべき問題点）
上記の構成においては、第５図に示すように高速の共通
バスが必要であったため、ノ１−ドウエア量が増大し、
大幅な構成変更が必要であると云う欠点があった。
バスが必要であったため、ノ１−ドウエア量が増大し、
大幅な構成変更が必要であると云う欠点があった。
本発明の目的は、比較的低速の共通バスには中央処理装
置から制御情報のみを転送し、共通バスを経由するもの
とは別に、メモリコントロールと直結した入出力信号を
介して高速のデータ転送を行うようにして上記欠点を除
去し、比較的低速の共通バスに対してもメモリヘダイレ
クトアクセス可能な高速入出力装置をバス構成により接
続できるように構成したデータ処理装置を提供すること
にある。
置から制御情報のみを転送し、共通バスを経由するもの
とは別に、メモリコントロールと直結した入出力信号を
介して高速のデータ転送を行うようにして上記欠点を除
去し、比較的低速の共通バスに対してもメモリヘダイレ
クトアクセス可能な高速入出力装置をバス構成により接
続できるように構成したデータ処理装置を提供すること
にある。
（問題点を解決するための手段）
本発明によるデータ処理装置は中央処理装置と、メイン
メモリを備えたメモリコントローラと、低速入出力装置
と、高速入出力装置と、バスコントローラとを低速の共
通バスに接続して構成したものであって、上記バスコン
トローラには第１および第２の読出し／書込みレジスタ
と、メモリアクセス切換え手段と、メモリアクセス要求
検出手段と、メモリコントロール回路 １と
を備えたものである。
メモリを備えたメモリコントローラと、低速入出力装置
と、高速入出力装置と、バスコントローラとを低速の共
通バスに接続して構成したものであって、上記バスコン
トローラには第１および第２の読出し／書込みレジスタ
と、メモリアクセス切換え手段と、メモリアクセス要求
検出手段と、メモリコントロール回路 １と
を備えたものである。
第１の読出し／書込みレジスタは、共通バスを経由して
信号を受授するためのものである。
信号を受授するためのものである。
第２の読出し／書込みレジスタは、高速入出力装置から
メモリコントローラに直結し、直接メモリアクセス可能
な信号を受授するためのものである。
メモリコントローラに直結し、直接メモリアクセス可能
な信号を受授するためのものである。
メモリアクセス切換え手段は、共通バスからのメモリア
クセスと直接メモリアクセスとを切換えるためのもので
ある。
クセスと直接メモリアクセスとを切換えるためのもので
ある。
メモリアクセス要求検出手段は、メモリアクセスの要求
が重畳しているか否かを検出するためのものである。
が重畳しているか否かを検出するためのものである。
メモリコントロール回路は、メモリアクセス要求検出手
段によりメモリアクセスの要求が重畳しているものと検
出されたならば、順次、処理がシーケンシャルに実行さ
れ゛るように制御するためのものである。
段によりメモリアクセスの要求が重畳しているものと検
出されたならば、順次、処理がシーケンシャルに実行さ
れ゛るように制御するためのものである。
（実 施例）
次に、本発明の実施例につ込て図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。第１図において、１０は共通バス
、１１は中央処理装置、１２は低速入出力装置、１３は
高速入出力装置、１４は共通バス１０を制御するための
バスコントローラ、１５は共通バス１０を経由してメモ
リアクセスを行うと共に高速入出力装置１３７３≧らの
メモリアクセスとを競合して制御することが可能外メモ
リコントローラ、１６はメインメモリである。
すブロック図である。第１図において、１０は共通バス
、１１は中央処理装置、１２は低速入出力装置、１３は
高速入出力装置、１４は共通バス１０を制御するための
バスコントローラ、１５は共通バス１０を経由してメモ
リアクセスを行うと共に高速入出力装置１３７３≧らの
メモリアクセスとを競合して制御することが可能外メモ
リコントローラ、１６はメインメモリである。
第２図は、第１図におけるメモリコントローラ１５の要
部を詳細に示すブロック図でアル。第２図にかいて、２
１はＯＲゲート、２２はＡＮＤゲート、２３はメモリア
クセス要求許可信号、メモリ切換え信号、メモリ制御信
号、およびタイミング信号を生成するためのメモリコン
トロール回路、２４は共通バス１０からの入出力信号を
一時記憶してお七庭めの第１の書込みレジスタ、２５は
高速入出力装置１３からのデータを一時的に記憶してお
くための第２の書込みレジスタ、２６は切換え回路、２
７．２８はそれぞれ第１および第２の読出しデータレジ
スタである。
部を詳細に示すブロック図でアル。第２図にかいて、２
１はＯＲゲート、２２はＡＮＤゲート、２３はメモリア
クセス要求許可信号、メモリ切換え信号、メモリ制御信
号、およびタイミング信号を生成するためのメモリコン
トロール回路、２４は共通バス１０からの入出力信号を
一時記憶してお七庭めの第１の書込みレジスタ、２５は
高速入出力装置１３からのデータを一時的に記憶してお
くための第２の書込みレジスタ、２６は切換え回路、２
７．２８はそれぞれ第１および第２の読出しデータレジ
スタである。
第５図は、本発明によるデータ処理装置の動作状態を示
すタイムチャートである。第５図においては、共通バス
１０を経由して送出されたメモリアクセス要求と高速入
出力装置１３からのメモリアクセス要求とが重畳して送
出された場合の動作を示す。以下、第５図に従って動作
を説明する。
すタイムチャートである。第５図においては、共通バス
１０を経由して送出されたメモリアクセス要求と高速入
出力装置１３からのメモリアクセス要求とが重畳して送
出された場合の動作を示す。以下、第５図に従って動作
を説明する。
共通バス１０を経由してメモリアクセス要求ＭＲＥＱ−
０（メモリ書込みアクセス）と高速入出力装置１３から
のメモリアクセス要求ＭＲＥＱ−Ｈ（メモリ読出しアク
セス）とのうち、いずれが送出されているかは次のよう
にしてチェックされる。すなわち、メモリコントロール
回路２３によって決定されるタイミング人の時点で、Ｏ
Ｒゲート２１により要求の有無を検出し、ＡＮＤゲート
２２により両要求の重なりを検出する。そこで、タイミ
ングＢの時点で要求元に許可信号ＭＡＯＫ−０ならびに
ＭＡＯＫ−Ｈを＠１″にして、それぞれ共通バスｌＯな
らびに高速入出力装置１３に制御を戻す。許可信号ＭＡ
ＯＫ−０ならびにＭＡＯＫ−Ｈを受けて、低速入出力装
置１２ハ共通ハス１０ヲ経由してメモリアクセスコマン
ド、メモリアドレス、ならびに書込みデータを入出力信
号線に送出し、高速入出力袋装置１３はメモリアクセス
コマンドならびにメモリアドレスを入出力信号線に送出
する。これらの出力は、タイミングＣの時点でそれぞれ
第１Ｔｈよび第２の書込みレジスタ２４ 、２５に記憶
される。この時、切換え選択信号ＳＥＬが′１”にがり
、高速入出力装置１３の側を選択する。タイミングＤの
時点で、高速入出力装置１３からのメモリアクセス要求
によってメモリ読出しサイクルが実行され、タイミング
Ｅの時点で読出しデータが第２の書込みレジスタ２５に
格納される。同時に、切換え選択信号ＩＬが′ｏ＃にす
れば、共通バス１０の側を選択することもできる。タイ
ミングＦの時点で、許可信号ＭＡＯＫ−Ｈをｏ”にして
高速入出力袋ｊδ１３からのメモリアクセス要求を終了
させると同時に、共通バス１ｏからのメモリアクセス要
求であるメモリ書込みサイクルが実行される。タイミン
グＧの時点で、許可信号ＭＡＯＫ−０を”ｏ”にして共
通バス１０からのメモリアクセス要求を終了させる。
０（メモリ書込みアクセス）と高速入出力装置１３から
のメモリアクセス要求ＭＲＥＱ−Ｈ（メモリ読出しアク
セス）とのうち、いずれが送出されているかは次のよう
にしてチェックされる。すなわち、メモリコントロール
回路２３によって決定されるタイミング人の時点で、Ｏ
Ｒゲート２１により要求の有無を検出し、ＡＮＤゲート
２２により両要求の重なりを検出する。そこで、タイミ
ングＢの時点で要求元に許可信号ＭＡＯＫ−０ならびに
ＭＡＯＫ−Ｈを＠１″にして、それぞれ共通バスｌＯな
らびに高速入出力装置１３に制御を戻す。許可信号ＭＡ
ＯＫ−０ならびにＭＡＯＫ−Ｈを受けて、低速入出力装
置１２ハ共通ハス１０ヲ経由してメモリアクセスコマン
ド、メモリアドレス、ならびに書込みデータを入出力信
号線に送出し、高速入出力袋装置１３はメモリアクセス
コマンドならびにメモリアドレスを入出力信号線に送出
する。これらの出力は、タイミングＣの時点でそれぞれ
第１Ｔｈよび第２の書込みレジスタ２４ 、２５に記憶
される。この時、切換え選択信号ＳＥＬが′１”にがり
、高速入出力装置１３の側を選択する。タイミングＤの
時点で、高速入出力装置１３からのメモリアクセス要求
によってメモリ読出しサイクルが実行され、タイミング
Ｅの時点で読出しデータが第２の書込みレジスタ２５に
格納される。同時に、切換え選択信号ＩＬが′ｏ＃にす
れば、共通バス１０の側を選択することもできる。タイ
ミングＦの時点で、許可信号ＭＡＯＫ−Ｈをｏ”にして
高速入出力袋ｊδ１３からのメモリアクセス要求を終了
させると同時に、共通バス１ｏからのメモリアクセス要
求であるメモリ書込みサイクルが実行される。タイミン
グＧの時点で、許可信号ＭＡＯＫ−０を”ｏ”にして共
通バス１０からのメモリアクセス要求を終了させる。
（発明の効果）
本発明には以上説明したように、高速入出カー装置から
のメモリアクセス信号線を共通バスを経由したアクセス
信号線とは別に、メモリコントローラに直結して設け、
両メモリアクセスが同時に受付は可能になるように構成
することにより、共通バスが高速入出力装置に専有され
る。
のメモリアクセス信号線を共通バスを経由したアクセス
信号線とは別に、メモリコントローラに直結して設け、
両メモリアクセスが同時に受付は可能になるように構成
することにより、共通バスが高速入出力装置に専有され
る。
こともなくなり、さらに共通バスを経由してのメモリア
クセスとの競合による待ち時間を少々〈できると云う効
果がある。
クセスとの競合による待ち時間を少々〈できると云う効
果がある。
【図面の簡単な説明】
第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 第２図は、第１図のメモリコントローラの要部を詳細に
示すブロック図である。 第３図は、第１図のデータ処理装置の動作状態を示すタ
イムチャートである。 第４図および第５図は、従来技術によるデー夕処理装置
の実例を示すブロック図である。
すブロック図である。 第２図は、第１図のメモリコントローラの要部を詳細に
示すブロック図である。 第３図は、第１図のデータ処理装置の動作状態を示すタ
イムチャートである。 第４図および第５図は、従来技術によるデー夕処理装置
の実例を示すブロック図である。
Claims (1)
- 中央処理装置と、メインメモリを備えたメモリコントロ
ーラと、低速入出力装置と、高速入出力装置と、バスコ
ントローラとを低速の共通バスに接続して構成したデー
タ処理装置において、前記メモリコントローラが前記共
通バスを経由して信号を受授するための第１の読出し／
書込みレジスタと、前記高速入出力装置から前記メモリ
コントローラに直結した直接メモリアクセス可能な信号
を受授するための第２の読出し／書込みレジスタと、前
記共通バスからのメモリアクセスと前記直接メモリアク
セスとを切換えるためのメモリアクセス切換え手段と前
記メモリアクセスの要求が重畳しているか否かを検出す
るためのメモリアクセス要求検出手段と、前記メモリア
クセス要求検出手段により前記メモリアクセスの要求が
重畳しているものと検出されたならば順次、処理がシー
ケンシヤルに実行されるように制御するためのメモリコ
ントロール回路とを具備して構成したことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16212984A JPS6140658A (ja) | 1984-07-31 | 1984-07-31 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16212984A JPS6140658A (ja) | 1984-07-31 | 1984-07-31 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6140658A true JPS6140658A (ja) | 1986-02-26 |
Family
ID=15748588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16212984A Pending JPS6140658A (ja) | 1984-07-31 | 1984-07-31 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019159906A1 (ja) | 2018-02-16 | 2019-08-22 | 三菱瓦斯化学株式会社 | トリシクロ［５．２．１．０２，６］デカン－２－カルボン酸エステルの製造方法 |
-
1984
- 1984-07-31 JP JP16212984A patent/JPS6140658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019159906A1 (ja) | 2018-02-16 | 2019-08-22 | 三菱瓦斯化学株式会社 | トリシクロ［５．２．１．０２，６］デカン－２－カルボン酸エステルの製造方法 |
| KR20200121807A (ko) | 2018-02-16 | 2020-10-26 | 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 | 트리시클로[5.2.1.02,6]데칸-2-카르본산에스테르의 제조방법 |
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