JPS63301348A - 外部記憶制御装置 - Google Patents
外部記憶制御装置Info
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- JPS63301348A JPS63301348A JP13841587A JP13841587A JPS63301348A JP S63301348 A JPS63301348 A JP S63301348A JP 13841587 A JP13841587 A JP 13841587A JP 13841587 A JP13841587 A JP 13841587A JP S63301348 A JPS63301348 A JP S63301348A
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- Japan
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- data
- storage device
- external storage
- control circuit
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 90
- 238000001514 detection method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は外部記憶制御装置に関し、特に外部記憶装置と
のデータ転送速度に比べて主記憶装置とのデータ転送速
度の速い外部記憶制御装置に関する。
のデータ転送速度に比べて主記憶装置とのデータ転送速
度の速い外部記憶制御装置に関する。
従来、この種の外部記憶制御装置は、外部記憶！ｊｉｂ
からのデータの続出し処理において、外部記憶装置から
データの読出しを開始した時点でダイレクトメモリアク
セス（Ｄｉｒｅｃｔ Ｍｅｓｏｒｙ Ａｃｃｅｓｓ、Ｄ
ＭＡ）転送制御回路により主記憶装置へのデータ転送を
開始していた。
からのデータの続出し処理において、外部記憶装置から
データの読出しを開始した時点でダイレクトメモリアク
セス（Ｄｉｒｅｃｔ Ｍｅｓｏｒｙ Ａｃｃｅｓｓ、Ｄ
ＭＡ）転送制御回路により主記憶装置へのデータ転送を
開始していた。
上述した従来の外部記憶制御装置は、２台の外部記憶装
置のデータの読み書きを同時に行う際に一方の外部記憶
装置とのデータ転送が終了するまでＤＭＡ転送制御回路
が専有されるようになっていたので、他方の外部記憶装
置とのデータ転送が妨げられるという欠点がある。
置のデータの読み書きを同時に行う際に一方の外部記憶
装置とのデータ転送が終了するまでＤＭＡ転送制御回路
が専有されるようになっていたので、他方の外部記憶装
置とのデータ転送が妨げられるという欠点がある。
本発明の目的は、上述の点に鑑み、２台の外部記憶装置
からのデータの同時読出し処理においてデータ転送を効
率よく実行することのできる外部記憶制御装置を提供す
ることにある。
からのデータの同時読出し処理においてデータ転送を効
率よく実行することのできる外部記憶制御装置を提供す
ることにある。
本発明の外部記憶制御装置は、主記憶装置、共通データ
転送路、外部記憶制御装置、第１の外部記憶装置および
第２の外部記憶装置を含むデータ処理システムにおいて
、前記第１の外部記憶装置の制御を行う第１の外部記憶
装置制御回路と、前記第２の外部記憶装置の制御を行う
第２の外部記憶装置制御回路と、前記共通データ転送路
を介して前記主記憶装置とのデータ転送を制御するダイ
レクトメモリアクセス転送制御回路と、前記第１の外部
記憶装置制御回路および前記ダイレクトメモリアクセス
制御回路に接続され前記第１の外部記憶装置から前記第
１の外部記憶装置制御回路を介して読み出されたデータ
が蓄えられる第１のバッファメモリと、前記第２の外部
記憶装置制御回路および前記ダイレクトメモリアクセス
制御回路に接続され前記第２の外部記憶装置から前記第
２の外部記憶装置制御回路を介して読み出されたデータ
が蓄えられる第２のバッファメモリと、前記第１のバッ
ファメモリおよび前記第２のバッファメモリのデータ量
を検出して一定量のデータが蓄えられた前記第１のバッ
ファメモリまたは前記第２のバッファメモリから前記一
定量のデータを前記ダイレクトメモリアクセス転送制御
回路により前記共通データ転送路を介して前記主記憶装
置にデータ転送させるデータ量検出回路とを有する。
転送路、外部記憶制御装置、第１の外部記憶装置および
第２の外部記憶装置を含むデータ処理システムにおいて
、前記第１の外部記憶装置の制御を行う第１の外部記憶
装置制御回路と、前記第２の外部記憶装置の制御を行う
第２の外部記憶装置制御回路と、前記共通データ転送路
を介して前記主記憶装置とのデータ転送を制御するダイ
レクトメモリアクセス転送制御回路と、前記第１の外部
記憶装置制御回路および前記ダイレクトメモリアクセス
制御回路に接続され前記第１の外部記憶装置から前記第
１の外部記憶装置制御回路を介して読み出されたデータ
が蓄えられる第１のバッファメモリと、前記第２の外部
記憶装置制御回路および前記ダイレクトメモリアクセス
制御回路に接続され前記第２の外部記憶装置から前記第
２の外部記憶装置制御回路を介して読み出されたデータ
が蓄えられる第２のバッファメモリと、前記第１のバッ
ファメモリおよび前記第２のバッファメモリのデータ量
を検出して一定量のデータが蓄えられた前記第１のバッ
ファメモリまたは前記第２のバッファメモリから前記一
定量のデータを前記ダイレクトメモリアクセス転送制御
回路により前記共通データ転送路を介して前記主記憶装
置にデータ転送させるデータ量検出回路とを有する。
本発明の外部記憶制御装置では、第１の外部記憶装置制
御回路が第１の外部記憶装置の制御を行い、第２の外部
記憶装置制御回路が第２の外部記憶装置の制御を行い、
ダイレクトメモリアクセス転送制御回路が共通データ転
送路を介して主記憶装置とのデータ転送を制御し、第１
の外部記憶装置制御回路およびダイレクトメモリアクセ
ス制御回路に接続された第１のバッファメモリが第１の
外部記憶装置から第１の外部記憶装置制御回路を介して
読み出されたデータを蓄え、第２の外部記憶装置制御回
路およびダイレクトメモリアクセス制御回路に接続され
た第２のバッファメモリが第２の外部記憶装置から第２
の外部記憶装置制御回路を介して読み出されたデータを
蓄え、データ量検出回路が第１のバッファメモリおよび
第２のバッファメモリのデータ量を検出して一定量のデ
ータが蓄えられた第１のバッファメモリまたは第２のバ
ッファメモリから一定量のデータをダイレクトメモリア
クセス転送制御回路により共通データ転送路を介して主
記憶装置にデータ転送させる。
御回路が第１の外部記憶装置の制御を行い、第２の外部
記憶装置制御回路が第２の外部記憶装置の制御を行い、
ダイレクトメモリアクセス転送制御回路が共通データ転
送路を介して主記憶装置とのデータ転送を制御し、第１
の外部記憶装置制御回路およびダイレクトメモリアクセ
ス制御回路に接続された第１のバッファメモリが第１の
外部記憶装置から第１の外部記憶装置制御回路を介して
読み出されたデータを蓄え、第２の外部記憶装置制御回
路およびダイレクトメモリアクセス制御回路に接続され
た第２のバッファメモリが第２の外部記憶装置から第２
の外部記憶装置制御回路を介して読み出されたデータを
蓄え、データ量検出回路が第１のバッファメモリおよび
第２のバッファメモリのデータ量を検出して一定量のデ
ータが蓄えられた第１のバッファメモリまたは第２のバ
ッファメモリから一定量のデータをダイレクトメモリア
クセス転送制御回路により共通データ転送路を介して主
記憶装置にデータ転送させる。
次に、本発明について図面を参照して詳細に説明する。
図は、本発明の一実施例の外部記憶制御装置を含むデー
タ処理システムを示すブロック図である。
タ処理システムを示すブロック図である。
本実施例の外部記憶制御装置３は、共通データ転送路（
以下、単にバスと称する）２を介して主記憶装置１に接
続されているとともに第１の外部記憶装置４および第２
の外部記憶装置５に接続されており、第１のメモリバッ
ファ６と、第２のメモリバッファ７と、データ量検出回
路８と、ＤＭＡ転送制御回路９と、第１の外部記憶装置
制御回路１０と、第２の外部記憶装置制御回路１１とを
含んで構成されている。
以下、単にバスと称する）２を介して主記憶装置１に接
続されているとともに第１の外部記憶装置４および第２
の外部記憶装置５に接続されており、第１のメモリバッ
ファ６と、第２のメモリバッファ７と、データ量検出回
路８と、ＤＭＡ転送制御回路９と、第１の外部記憶装置
制御回路１０と、第２の外部記憶装置制御回路１１とを
含んで構成されている。
第１のバッファメモリ６は、第１の外部記憶装置制御回
路１０およびＤＭＡ転送制御回路９に接続され、第１の
外部記憶装置４から第１の外部記憶装置制御回路１０を
介して読み出されたデータが蓄えられる。
路１０およびＤＭＡ転送制御回路９に接続され、第１の
外部記憶装置４から第１の外部記憶装置制御回路１０を
介して読み出されたデータが蓄えられる。
第２のバッファメモリ７は、第２の外部記憶装置制御回
路１１およびＤＭＡ転送制御回路９に接続され、第２の
外部記憶装置５から第２の外部記憶装置制御回路１１を
介して読み出されたデータが蓄えられる。
路１１およびＤＭＡ転送制御回路９に接続され、第２の
外部記憶装置５から第２の外部記憶装置制御回路１１を
介して読み出されたデータが蓄えられる。
データ量検出回路８は、第１のバッファメモリ６および
第２のバッファメモリ７のデータ量を検出し、一定量の
データが蓄えられた第１のバッファメモリ６または第２
のバッファメモリ７から一定量のデータをＤＭＡ転送制
御回路９によりバス２を介して主記憶袋２１にデータ転
送させる。
第２のバッファメモリ７のデータ量を検出し、一定量の
データが蓄えられた第１のバッファメモリ６または第２
のバッファメモリ７から一定量のデータをＤＭＡ転送制
御回路９によりバス２を介して主記憶袋２１にデータ転
送させる。
ＤＭＡ転送制御回路９は、バス２を介して主記憶装置１
とのデータ転送を制御する。
とのデータ転送を制御する。
第１の外部記憶装置制御回路１０は、第１の外部記憶装
置４の制御を行う。
置４の制御を行う。
第２の外部記憶装置制御回路１１は、第２の外部記憶装
置５の制御を行う。
置５の制御を行う。
次に、このように構成された本実施例の外部記憶制御装
置の動作について説明する。
置の動作について説明する。
第１の外部記憶装置４および第２の外部記憶装置５から
のデータの同時読出し処理において、第１の外部記憶装
置４から読み出されたデータは、第１の外部記憶装置制
御回路１０を介して第１のバッファメモリ６に蓄えられ
る。また、第２の外部記憶装置５から読み出されたデー
タは、第２の外部記憶装置制御回路１１を介して第２の
バッファメモリ７に蓄えられる。
のデータの同時読出し処理において、第１の外部記憶装
置４から読み出されたデータは、第１の外部記憶装置制
御回路１０を介して第１のバッファメモリ６に蓄えられ
る。また、第２の外部記憶装置５から読み出されたデー
タは、第２の外部記憶装置制御回路１１を介して第２の
バッファメモリ７に蓄えられる。
データ量検出回路８は、第１のバッファメモリ６および
第２のバッファメモリ７に蓄えられたデータ量がある一
定量に達したか否かを常時監視しており、第１のバッフ
ァメモリ６または第２のバッファメモリ７のデータ量が
一定量に達したことを検出すると、その時点でデータ量
が一定量に達した第１のバッファメモリ６または第２の
バッファメモリ７からＤＭＡ転送制御回路９によりバス
２を介して主記憶装置！１に対してデータ転送を開始さ
せる。
第２のバッファメモリ７に蓄えられたデータ量がある一
定量に達したか否かを常時監視しており、第１のバッフ
ァメモリ６または第２のバッファメモリ７のデータ量が
一定量に達したことを検出すると、その時点でデータ量
が一定量に達した第１のバッファメモリ６または第２の
バッファメモリ７からＤＭＡ転送制御回路９によりバス
２を介して主記憶装置！１に対してデータ転送を開始さ
せる。
ＤＭＡ転送制御回路９は、データ量が一定量に達した第
１のバッファメモリ６または第２のバッファメモリ７か
らバス２を介する主記憶袋２１へのデータ転送を行い、
一定量のデータを転送した時点で第１のバッファメモリ
６または第２のバッファメモリ７から主記憶装置ｌへの
データ転送を中断する。
１のバッファメモリ６または第２のバッファメモリ７か
らバス２を介する主記憶袋２１へのデータ転送を行い、
一定量のデータを転送した時点で第１のバッファメモリ
６または第２のバッファメモリ７から主記憶装置ｌへの
データ転送を中断する。
そして、第１の外部記憶装置４および第２の外部記憶装
置５から第１のバッファメモリ６および第２のバッファ
メモリ７へのデータ転送の続行により、再び第１のバッ
ファメモリ６または第２のバッファメモリ７のデータ量
が一定量に達したことがデータ量検出回路８により検出
されると、データ量検出回路８はＤＭＡ転送制御回路９
にデータ量が一定量に達した第１のバッファメモリ６ま
たは第２のバッフ１メモリ７から主起ｔα装置１へのデ
ータ転送を開始させる。
置５から第１のバッファメモリ６および第２のバッファ
メモリ７へのデータ転送の続行により、再び第１のバッ
ファメモリ６または第２のバッファメモリ７のデータ量
が一定量に達したことがデータ量検出回路８により検出
されると、データ量検出回路８はＤＭＡ転送制御回路９
にデータ量が一定量に達した第１のバッファメモリ６ま
たは第２のバッフ１メモリ７から主起ｔα装置１へのデ
ータ転送を開始させる。
このように、第１のバッファメモリ６および第２のバッ
ファメモリ７のいずれかのデータ量が一定量に達した時
点でデータ量が一定量に達した第１のバッファメモリ６
または第２のバッファメモリ７の一定量のデータをＤＭ
Ａ転送制御回路９によって主記憶袋ｆｉｌにデータ転送
させることにより、ＤＭＡ転送制御回路９を効率よく利
用することができる。
ファメモリ７のいずれかのデータ量が一定量に達した時
点でデータ量が一定量に達した第１のバッファメモリ６
または第２のバッファメモリ７の一定量のデータをＤＭ
Ａ転送制御回路９によって主記憶袋ｆｉｌにデータ転送
させることにより、ＤＭＡ転送制御回路９を効率よく利
用することができる。
以上説明したように本発明は、第１のバッファメモリ、
第２のバッファメモリ、データ量検出回路、ＤＭＡ転送
制御回路、第１の外部記憶装置制御回路および第２の外
部記憶装置制御回路を設けたことにより、ハードウェア
量の増加およびデータ転送時間の増加を最小にしながら
２台の外部記憶装置からのデータの同時読出し処理にお
いてデータ転送を効率よく実行することができるという
効果がある。
第２のバッファメモリ、データ量検出回路、ＤＭＡ転送
制御回路、第１の外部記憶装置制御回路および第２の外
部記憶装置制御回路を設けたことにより、ハードウェア
量の増加およびデータ転送時間の増加を最小にしながら
２台の外部記憶装置からのデータの同時読出し処理にお
いてデータ転送を効率よく実行することができるという
効果がある。
図は本発明の一実施例の外部記憶制御装置を含むデータ
処理システムを示すブロック図である。 図において、 ｌ・・・主記憶装置、 ２・・・共通データ転送路（バス）、 ３・・・外部記憶制御装置、 ４・・・第１の外部記憶装置、 ５・・・第２の外部記憶装置、 ６・・・第１のバッファメモリ、 ７・、・・第２のバッファメモリ、 ８・・・データ量検出回路、 ９・・・ＤＭＡ転送制御回路、 １０・・・第１の外部記憶装置制御回路、１１・・・第
２の外部記憶装置制御回路である。
処理システムを示すブロック図である。 図において、 ｌ・・・主記憶装置、 ２・・・共通データ転送路（バス）、 ３・・・外部記憶制御装置、 ４・・・第１の外部記憶装置、 ５・・・第２の外部記憶装置、 ６・・・第１のバッファメモリ、 ７・、・・第２のバッファメモリ、 ８・・・データ量検出回路、 ９・・・ＤＭＡ転送制御回路、 １０・・・第１の外部記憶装置制御回路、１１・・・第
２の外部記憶装置制御回路である。
Claims (1)
- 【特許請求の範囲】 主記憶装置、共通データ転送路、外部記憶制御装置、第
１の外部記憶装置および第２の外部記憶装置を含むデー
タ処理システムにおいて、 前記第１の外部記憶装置の制御を行う第１の外部記憶装
置制御回路と、 前記第２の外部記憶装置の制御を行う第２の外部記憶装
置制御回路と、 前記共通データ転送路を介して前記主記憶装置とのデー
タ転送を制御するダイレクトメモリアクセス転送制御回
路と、 前記第１の外部記憶装置制御回路および前記ダイレクト
メモリアクセス制御回路に接続され前記第１の外部記憶
装置から前記第１の外部記憶装置制御回路を介して読み
出されたデータが蓄えられる第１のバッファメモリと、 前記第２の外部記憶装置制御回路および前記ダイレクト
メモリアクセス制御回路に接続され前記第２の外部記憶
装置から前記第２の外部記憶装置制御回路を介して読み
出されたデータが蓄えられる第２のバッファメモリと、 前記第１のバッファメモリおよび前記第２のバッファメ
モリのデータ量を検出して一定量のデータが蓄えられた
前記第１のバッファメモリまたは前記第２のバッファメ
モリから前記一定量のデータを前記ダイレクトメモリア
クセス転送制御回路により前記共通データ転送路を介し
て前記主記憶装置にデータ転送させるデータ量検出回路
と、を有することを特徴とする外部記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13841587A JPS63301348A (ja) | 1987-06-02 | 1987-06-02 | 外部記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13841587A JPS63301348A (ja) | 1987-06-02 | 1987-06-02 | 外部記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63301348A true JPS63301348A (ja) | 1988-12-08 |
Family
ID=15221426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13841587A Pending JPS63301348A (ja) | 1987-06-02 | 1987-06-02 | 外部記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63301348A (ja) |
-
1987
- 1987-06-02 JP JP13841587A patent/JPS63301348A/ja active Pending
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