JPH0223455A - インターフェイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、周辺機器との間でデータ転送を行うインター
フェイス装置に関するものである。

従来の技術 近年、パソコンやワープロなどの周辺機器として、マウ
ス、画像読取り装置（スキャナ）、光学的文字読取り装
置（ＯＣＲ：　０ｐｔｉｃａｌ　ＣｈａｒａｃｔｅｒＲ
ｅａｄｅｒ　）やカラープリンタなどさまざまな装置が
利用され、それらが取扱うデータ量は、増加する傾向に
ある。したがって、それらとインターフェイスをとる場
合、高速なデータ転送が要求されるようになってきた。

以下、従来のインターフェイス装置について第３図を参
照しながら説明する。

第３図は従来のインターフェイスの方法を示したもので
ある。ｌはデータ、２はストローブ信号、３はビジィ信
号、４はアクルツジ信号である。

この方法は一般にハンドシェイクの方法と呼ばれている
。送信側はデータ１に内容を出力しながらストローブ信
号２をアクティブ１こする。受信側はストローブ信号２
を監視し、アクティブ１こなったときにデータ１を取り
込むようにする。受信側の装置のデータ処理速度が送信
側の送信速度よりも速いときには、以上の方法でうまく
データの受信ができる。しかし、受信側の処理速度より
も送信側の送信速度が速いとき蚤こは、受信側がデータ
を取り込む前１乙次のデータが送信されてうまく受信が
できない。そこで、受信側はビジィ信号３をアクティブ
にすることにより、送信側に受信側が動作中であること
を知らせる。送信側はビジィ信号３を見て、次のデータ
１を送れるかどうかを判断する。受信側が受信データの
処理を終了すると、アクルッジ信号４をアクティブにし
、次のデータ１が受信可能であることを送信側に知らせ
る。

送信側はアクルッジ信号４を監視することにより、次の
データ１を送れるかどうかの判断ができる。これ（こよ
り、送信側は次のデータ１を送れることを確認して次の
データ１を送る。

発明が解決しようとする課題 しかしながら上記従来の構成では、送信速度が受信側の
データ処理速度より速いとき、送信側は受信側の動作を
監視しながら送信を行うため、送信速度が低下するとい
う問題を有していた。

本発明は上記従来の問題を解決するもので、送信側か送
信速度を低下させず効率的なデータ転送が可能なインタ
ーフェイス装置を提供することを目的とするものである
。

課題を解決するための手段 上記課題を解決するために本発明のインターフェイス装
置は、送信側から送られてきたデータを一時保管する少
なくとも２個のメモリと、前記メモリに対するアドレス
バスおよびデータバスを制御するアドレスバス制御回路
およびデータノくス制御回路と、前記送信側の送信速度
（こ合わせて、前記メモリへの書き込みを順にくり返し
て制御する書き込み制御回路と、受信側のデータ処理速
度に合わせて、前記メモリからの読み出しを順にくり返
して前記書き込み制御回路と並列的１こ制御する読み出
し制御回路とを備えたものである。

作　　　用 上記構成により、送信が始まると、最初のメモリに送信
側から送られてきたデータを一時保管し、次に、このメ
モリからデータが受信側のデータ処理速度で読み出され
、この読み出しの間、次のメモリにデータの続きを一時
保管する。このように、メモリへのデータの書き込みと
、メモリからのデータの読み出しが並列的に実行される
。たとえば、メモリが２個の場合には、これを交互にく
り返してデータが転送される。これにより、送信速度を
低下させることなく、転送できるものであり、受信側で
も従来のような制御を行う必要がないため、ＤｆＶＩＡ
（ダイレクト、メモリ、アクセス）などの技法（こより
、インターフェイス装置からデータを読み出すことがで
きて、受信速度を高めることができる。このとき、メモ
リが容量不足にならないようにメモリ容量を選定する必
要がある。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例を示すインターフェイス装置
のブロック図である。第１図において、１１は送信側装
＠１２から受信側装置１３ヘデータ転送を行うインター
フェイス装置である。１４および１５はメモリＡおよび
Ｂであり、送信側装＠１２から送られできたデータを一
時保管する。１６はアドレスバス制御回路であり、メモ
リＡ１４およびメモリＢ１５に対するアドレスバスａを
制御する。１７はデータバス制御回路であり、メモリＡ
１４およびＢ１５に対するデータバスｂを制御する。１
８は書き込み制御回路であり、送信側装置の送信速度に
合わせて、メモリＡ１４およびメモリＢ１５への書き込
みを交互にくり返えすように制御する。１９は読み出し
制御回路であり、受信側装置１３の処理速度Ｉこ合わせ
て、メモリＡ１４およびメモリＢ１５からの読み出しを
交互１こくり返して書き込み制御回路１８と並列的１こ
制御する。Ｃはコントロールバスである。

以上のように構成されたインターフェイス装置蚤こつい
て、以下にその動作を第２図に示すインターフェイス装
置のフローチャートを参照して説明する。

第２図において、送信が始まると、ステップ２０で、送
られてきたデータを一定量（送信データ数、送信速度、
受信速度などから適当な量を設定する）をメモリＡ１４
に書き込む。次に、ステップ２１で、メモリＡ１４から
データ（ステップ２０またはステップ２４で書き込まれ
たデータ）を読み出し、受信側が処理可能な速度で、受
信側に送る。メモリＡ１４１こ書き込まれているすべて
のデータの読み出しが終わるまでの間、並列して、送信
側から送られてくるデータをメモリＢ１５に書き込む。

メモリＡからのデータの読み出しが終わると、ステップ
２２で、送信が終わりかどうかを判断する。もし、送信
が終わっていれば、ステップ２３に移り、メモリＢ１５
からデータ（ステップ２１で書き込まれたデータ）をす
べて読み出して動作を終わる。送信がまだ続くのであれ
ば、ステップ２４に移り、メモリＢ１５からデータ（ス
テップ２１で書き込まれたデータ）を読み出し、受信側
が処理可能な速度で受信側に送ると同時に、メモリＢ１
５に書き込まれているすべてのデータの読み出しが終わ
るまでの間、並列して、送信側から送られてくるデータ
をメモリＡ１４に書き込む。次に、ステップ２５で送信
が終わりかどうかを判断する。もし、送信が終わってい
れば、ステップ２６１こ移り、メモリＡ１４からデータ
（ステップ２４で書き込まれたデータ）をすべて読み出
して動作を終わる。送信がまだ続くのであれば、ステッ
プ２１にもどり、送信が終わるまでステップ２１〜ステ
ツプ２５を操り返す。

したがって、従来では、送信側の装置と受信側の装置で
同期を取りながらデータ転送を行うため、送信速度と受
信速度とが等しくなるように制御され、遅い処理速度に
合わせてデータの転送をしていたが、本実施例では、送
信側の装置は送信速度を低下させる必要はなく、また、
受信側の装置は従来のような制御を行う必要がないため
、ＤＭＡ（ダイレクト、メモリ、アクセス）などの技法
により、インターフェイス装置からデータを読み出すこ
とができ、受信速度を高めることができる。

なお、メモリＡおよびメモリＢが容量不足にならないよ
うに、送信速度、受信速度および送信データ容量などか
ら計算してメモリ容量を選定する必要がある。

発明の効果 以上のように本発明１こよれば、送信側の装置から送ら
れてきたデータをメモリに一時保管し、このメモリから
データを直接読み出すことができるため、従来のように
送信側が受信側の処理状態を監視する必要はなくなり、
送信速度を低下させずにデータ処理が行え、受信側の装
置は従来のような制御を行う必要がなく：　、ＤＭＡな
どの技法によりインタフェース装置からデータを読み出
すことができて、受信速度を高めることができ、効率的
なデータ転送ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すインターフェイス装置
のブロック図、第２図は同インターフェイス装誼の動作
を示すフローチャート、第３図は従来のインターフェイ
ス装置のインターフェイスの方法を示した図である。 １１・・・インターフェイス装置、１２・・・送信側装
置、１３・・・受信側装置、１４・・・メモリＡ１１５
・・・メモリＢ。 １６・・・アドレスバス制御回路、１７・・・データバ
ス制御回路、１８・・・書き込み制御回路、１９−・・
読み出し制御回路。 第２図 第３図 ７７／　Ｌ”）　シ％ζ１１

Claims (1)

【特許請求の範囲】
1. １、送信側から送られてきたデータを一時保管する少な
   くとも２個のメモリと、前記メモリに対するアドレスバ
   スおよびデータバスを制御するアドレスバス制御回路お
   よびデータバス制御回路と、前記送信側の送信速度に合
   わせて、前記メモリへの書き込みを順にくり返して制御
   する書き込み制御回路と、受信側のデータ処理速度に合
   わせて、前記メモリからの読み出しを順にくり返して前
   記書き込み制御回路と並列的に制御する読み出し制御回
   路とを備えたインターフェイス装置。