JPS6245575B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 発明の技術分野 本発明は複数のサブチヤネルを有する通信制御
装置の如き入出力制御装置に関し、特に、制御プ
ログラムから発生する終結又は非同期ステータス
をチヤネルに報告するインタフエス制御回路にお
ける制御方式に関する。

(ロ) 従来技術と問題点 従来のプログラム制御の通信制御装置において
は、装置のインタフエース制御回路はただ１個の
終結ステータスレジスタのみを有していた。通信
制御装置の制御プログラムは、終結ステータスの
発生により、該レジスタにステータスを、サブチ
ヤネルアドレスレジスタにアドレスを格納し、ス
テータス有効ラツチをセツトする。これによりイ
ンタフエース制御回路はマルチプレクサチヤネル
に対して該サブチヤネルのアドレスを用いて割込
み動作を開始する。この結果割込みが成功すれば
報告終了のラツチを、スタツク指示を受ければス
タツクのラツチを、それぞれセツトした後に制御
プログラムに割込みを行う。制御プログラムは、
この割込みにより、終結要求のプログラムキユー
に従つて次の終結を報告すべきサブチヤネルのア
ドレスをサブチヤネルアドレスレジスタに、ステ
ータスを終結ステータスレジスタにそれぞれセツ
トし、ステータス有効ラツチをセツトして次の終
結動作を指示する。このとき先の終結要求がスタ
ツクされていたならば、このステータスはサプレ
ス可能ステータスとして１ランク優先順位の低い
サプレス可能ステータスキユーの最後位に組込ま
れる。コマンドの実行と非同期に発生するアテン
シヨン等の非同期ステータスの報告要求も、同様
にサプレス可能ステータスキユーに組込まれる。
制御プログラムは、終結ステータスのキユーが存
在しないときインタフエース制御回路に対し、サ
プレスアウトオフ監視ラツチをセツトしてサプレ
スアウトのオフ状態が発生するのを待つ。この状
態が発生するとインタフエース制御回路は、制御
プログラムに対してサプレスアウトオフの割込み
を生じる。この割込みにより制御プログラムはサ
プレス可能ステータスキユーから最上位のサブチ
ヤネルのアドレスとステータスをサブチヤネルア
ドレスレジスタと終結ステータスレジスタにそれ
ぞれセツトし、ステータス有効ラツチをセツトし
て終結動作をインタフエース制御回路に指示す
る。

この制御方式は、制御プログラムからの終結ス
テータスのセツトとインターフエース制御回路の
動作が直列的になり、チヤネル動作が輻輳してい
る状況下ではステータスのキユーが長くなりスル
ープツトが低下すること、及びスタツクされたス
テータス等の非同期ステータスは処理に無駄なプ
ログラム走行を費し、しかもサプレスアウトオフ
監視割込み処理中に再度サプレスアウトがオンに
なつた場合に無効な処理を行うことになる等処理
能力の低下を招いていた。

(ハ) 発明の目的 本発明は、制御プログラムからの１つのサブチ
ヤネルの終結ステータスをインタフエース制御回
路内のバツフアに取込んだ時点で他のサブチヤネ
ルの終結ステータスを受付け可能としてスループ
ツトの向上を図り、スタツクステータスはインタ
フエース制御回路内で処理することで無駄なプロ
グラムステツプを走行することを防止する効率の
良いインタフエース制御回路を、制御プログラム
の互換性を損なうことなく実現することを目的と
する。

(ニ) 発明の構成 上記目的を達成するために本発明は内蔵する制
御プログラムにより各種の処理を実行する演算部
と、該演算部と外部のチヤネル装置との間に位置
し該チヤネル装置との間のインタフエース動作を
実行するインタフエース制御部を含み、複数のサ
ブチヤネルを制御する入出力制御装置において、
上記インタフエース制御部に、上記制御プログラ
ムからのコマンドの終結ステータスまたは非同期
ステータスを受領し、格納するステータス格納手
段と、上記ステータス格納手段の内容を順次読出
して、有効なステータスが存在するときに上記チ
ヤネル装置に対する報告シーケンス動作を実行
し、報告が不成功のときにはサプレス可能ステー
タスとして上記ステータス格納手段に再度書込み
を行ない、さらにサプレスアウトオフを監視する
ラツチを上記制御プログラムがセツトした状態で
すべての有効なステータスが存在しない場合に上
記制御プログラムに対してサプレスアウトオフの
割込みを行なう制御手段をそなえ、上記インタフ
エース制御部は、上記制御プログラムより起動を
受けた後、上記制御プログラムから独立して終結
動作およびスタツクステータスを実行するよう構
成したことを特徴とする。

すなわち、本発明は制御プログラムとインタフ
エース制御回路のハードウエアがステータス報告
処理を並行動作可能な点に注目し、終結ステータ
スの完了割込みをインタフエース制御回路が終結
ステータスを受付けた時点で発生させ、以後の終
結動作、スタツクステータス動作を制御プログラ
ムと無関係にインタフエース制御回路内で実行す
ることで性能の向上をプログラム互換性を保ちつ
つ実現するものである。この場合に制御プログラ
ムからの非同期なステータス書込み要求は、イン
タフエース制御回路に以前の終結ステータスが残
つている状態でも発生し、しかも同一サブチヤネ
ルで連続して生じることもあり得る。このときの
ステータスの重なりを防止するために、非同期ス
テータスはサプレス可能なステータスであり、サ
プレスアウトオフ監視の割込みによつてのみ制御
プログラムから書込み要求が発生することに着目
し、全ての回線に対してインタフエース制御回路
内にステータスが保留されていない場合に限りこ
の割込みを発生するようにしたものである。（こ
の割込みはサプレスアウトオフかどうかは無関係
に発生する） (ホ) 発明の実施例 以下、本発明を図面により詳細に説明する。

第１図に、本発明の実施例である通信制御装置
のインタフエース制御回路のシステム内における
位置を示す。１はホストCPUであり、１−１は
これに付属するバイトマルチプレクサチヤネルで
ある。２は通信制御装置であり、２−１は演算
部、２−２は回線スキヤナ、２−３はメモリ、２
−４が本発明に関するインタフエース制御回路で
ある。回線スキヤナ２−２は通信回線３から受信
したビツトを文字に組立て、または、送信文字を
ビツト列に分解して通信回線３に送出し、１文字
単位で演算部２−１に割込みを行う。演算部２−
１はメモリ２−３に格納された制御プログラムに
より演算を行い、同じメモリ２−３のバツフアエ
リアと、回線スキヤナ２−２、インタフエース制
御回路２−４間でデータの転送、割込みの処理を
行う。インタフエース制御回路２−４はバイトマ
ルチプレクサチヤネル１−１に接続され、バイト
マルチプレクサ１−１からのコマンドを受領、解
読し、演算部２−１に割込む。コマンドの種類と
サブチヤネルアドレスは演算部２−１で読込ま
れ、対応するサブチヤネルとの間のデータ転送指
示がインタフエース制御回路２−４に出される。
データの転送が終了すると、コマンドに同期した
終結ステータスが演算部２−１で作成され、ステ
ータス転送指示がインタフエース制御回路２−４
に与えられる。

第２図は、本発明の実施例であるインタフエー
ス制御回路２−４のブロツク図とこれに関連する
演算部２−１との関係を示したものである。第２
図において、４は本発明によるインタフエース制
御回路であり、第１図の番号２−４のものと同一
のものである。４−１は制御プログラムから見え
るスタータスレジスタ、４−２はサブチヤネルア
ドレスレジスタ、４−３はステータスメモリ、４
−４はステータス送出制御回路、４−５は制御プ
ログラムから見えるステータス制御ラツチ群、４
−６はチヤネル送出ステータスレジスタ、４−７
はサブチヤネルアドレス保持レジスタである。４
−８は制御プログラムとの間のデータ転送バス、
４−９は制御プログラムとの間の制御情報バス、
４−１０はチヤネルバストアウト線、４−１１は
制御プログラムへの割込み信号線である。

４−１２は終結ステータス転送ラツチ、４−１
３はサプレスアウトオフ監視ラツチ、４−１４は
サプレス可能ステータス転送要求ラツチである。

制御プログラムは終結すべきサブチヤネルのア
ドレスをサブチヤネルアドレスレジスタ４−２
に、ステータスをステータスレジスタ４−１にセ
ツトし、ステータス制御ラツチ群４−５中の終結
ステータス転送ラツチ４−１２をオンにする。こ
れによりステータスメモリ４−３中の対応するサ
ブチヤネルの領域に、ステータス情報がステータ
スレジスタ４−１から転送され、ステータス有効
ビツとともに格納される。制御プログラムへのス
テータス転送終了の割込みは、ここで発生する。
ステータス送出制御回路４−４はサブチヤネルア
ドレスレジスタ４−２にアドレスを順次送出し、
ステータスメモリ４−３中のステータス有効ビツ
トがセツトされているサブチヤネルのステータス
をチヤネル送出ステータスレジスタ４−６に、ア
ドレスをサブチヤネルアドレス保持レジスタ４−
７にセツトし、チヤネルバスアウト線４−１０を
通じてマルチプレクサチヤネルに割込みを行う。
割込みが成功するとステータスメモリ４−３中の
ステータス有効ビツトはリセツトされ、一方スタ
ツクされるとステータスメモリ４−３中の当該サ
ブチヤネルにスタツクステータスビツトがセツト
される。チヤネルインタフエースのサプレスアウ
トがオフであると、ステータス送出制御回路４−
４がステータスメモリ４−３中のスタツクステー
タスビツトがセツトされたサブチヤネルを検出し
たときも前記と同じステータス送出制御が行われ
る。制御プログラムは非同期ステータスを送出す
る必要があるときには、ステータス制御ラツチ群
４−５のサプレスアウトオフ監視ラツチ４−１３
をセツトする。ステータス送出制御回路４−４
は、この状態でステータスメモリ４−３中の全て
のサブチヤネルに有効な、またはスタツクされた
ステータスが存在していないことを調べた後に、
制御プログラムに対してサプレスアウトオフの割
込みを割込み信号線４−１１を通じて行う。この
割込みは、現実にチヤネルインタフエースにおい
てサプレスアウトがオフであることで生じるので
はなく、インタフエース制御回路の任意のサブチ
ヤネルに対して、制御プログラムからのステータ
ス転送要求が受付け可能になつたときに発生する
のであるが、制御プログラムからは等価に見え
る。制御プログラムは、この割込みにより、アテ
ンシヨン等の非同期ステータスをステータスレジ
スタ４−１に、サブチヤネルアドレスをサブチヤ
ルアドレスレジスタ４−２にそれぞれ書込み、ス
テータス制御ラツチ群４−５のサプレス可能ステ
ータス転送要求ラツチ４−１４をセツトする。

本実施例では、従来例に述べたただ１個の終結
ステータスレジスタを持ち、ステータスの転送完
了で割込みを生じサプレスアウトオフの監視を制
御プログラムが指示すると、サプレスアウトオフ
の検出により割込みを行う方式と制御プログラム
からは等価であり、しかも制御プログラムとイン
タフエース制御回路がステータス転送処理を並行
動作可能で、スタツクステータスが発生したとき
の処理が不要であるため、チヤネルへの割込みに
要する時間が大幅に短縮され、装置の性能を高め
ることが可能である。

実施例では終結ステータスの格納場所をメモリ
としたが、これはメモリと等価な機能を持つレジ
スタ群、レジスタフアイルでも同様の効果を得る
ことができる。また、終結ステータスメモリを回
線速度等の差により優先度の異なる複数個の群に
分割して処理してもよい。

(ヘ) 発明の効果 本発明によれば１個の終結ステータスレジスタ
で複数のサブチヤネルの終結ステータス転送を行
つていた装置の制御プログラムに何等の変更を加
えずに大幅なスループツトの向上を図る装置が実
現できる。本発明の対象とする装置の１つである
通信制御装置には、多種類の端末が接続され、そ
れぞれに対応する制御プログラムが過去に開発さ
れてきており、この資産を生かして性能の向上を
図ることの効果は大きい。

【図面の簡単な説明】

第１図は本発明による実施例の通信制御装置の
ブロツク図、第２図は実施例の通信制御装置内の
インタフエース制御回路のブロツク図である。第
２図において、４はインタフエース制御回路、４
−１はステータスレジスタ、４−２はサブチヤネ
ルアドレスレジスタ、４−３はステータスメモ
リ、４−４はステータス送出制御回路、４−５は
ステータス制御ラツチ群、４−６はチヤネル送出
ステータスレジスタ、４−７はサブチヤネルアド
レス保持レジスタである。

Claims (1)

【特許請求の範囲】
1. １ 内蔵する制御プログラムにより各種の処理を
   実行する演算部と、該演算部と外部のチヤネル装
   置との間に位置し該チヤネル装置との間のインタ
   フエース動作を実行するインタフエース制御部を
   含み、複数のサブチヤネルを制御する入出力制御
   装置において、上記インタフエース制御部に、上
   記制御プログラムからのコマンドの終結ステータ
   スまたは非同期ステータスを受領し、格納するス
   テータス格納手段と、上記ステータス格納手段の
   内容を順次読出して、有効なステータスが存在す
   るときに上記チヤネル装置に対する報告シーケン
   ス動作を実行し、報告が不成功のときにはサプレ
   ス可能ステータスとして上記ステータス格納手段
   に再度書込みを行ない、さらにサプレスアウトオ
   フを監視するラツチを上記制御プログラムがセツ
   トした状態ですべての有効なステータスが存在し
   ない場合に上記制御プログラムに対してサプレス
   アウトオフの割込みを行なう制御手段をそなえ、
   上記インタフエース制御部は、上記制御プログラ
   ムより起動を受けた後、上記制御プログラムから
   独立して終結動作およびスタツクステータス動作
   を実行するよう構成したことを特徴とするインタ
   フエース制御方式。